JP7763315B1 - Error correction method and error correction circuit - Google Patents
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Abstract
【課題】デジタルコヒーレント光伝送システムの誤り訂正処理において、符号長が大きい場合でも、回路規模と消費電力の増大を抑える誤り訂正方法および誤り訂正回路を提供する。【解決手段】本発明の誤り訂正方法は、複数回の誤り訂正を行い、一部の誤り訂正では符号後半のみを訂正対象とする方法であって、符号の後半のビットについては前段回路から入力されるＬＬＲ（対数尤度比）を用いて誤り訂正を行い、符号の前半のビットについてはＬＬＲがとり得る固定の最大値として誤り訂正を行う。【選択図】図４[Problem] To provide an error correction method and circuit that suppresses increases in circuit size and power consumption even when the code length is long during error correction processing in a digital coherent optical transmission system. [Solution] The error correction method of the present invention performs multiple error corrections, and in some error corrections, only the latter half of the code is corrected, and performs error correction on the latter half of the code using LLR (log-likelihood ratio) input from a previous circuit, and performs error correction on the first half of the code using a fixed maximum value that the LLR can take. [Selected Figure] Figure 4
Description
本発明は、デジタルコヒーレント光伝送システムの誤り訂正方法および誤り訂正回路に関するものである。 The present invention relates to an error correction method and an error correction circuit for a digital coherent optical transmission system.
誤り訂正とは、伝送路において発生するビット誤りを訂正するために、送信側で伝送する符号（情報ビット）に誤り訂正符号（パリティビット）を付加して送信し、受信側において受信した誤り訂正符号（パリティビット）を利用して、受信した符号（情報ビット）の誤り訂正を行う技術である。光通信のさらなる大容量化・高速化のために、１００Ｇｂｐｓ超の信号の長距離伝送が必要とされており、デジタルコヒーレント光伝送方式の活用が期待されている。１００Ｇｂｐｓ超の信号の伝送においては、伝送路雑音の影響が大きくなるため、高度な誤り訂正が必要とされる。デジタルコヒーレント光伝送においては、従来の硬判定に加えて、軟判定や繰返し復号により、高い誤り訂正能力を実現している（特許文献１参照）。 Error correction is a technology that corrects bit errors that occur along a transmission path by adding an error-correcting code (parity bit) to the code (information bit) being transmitted from the transmitting side and then using the received error-correcting code (parity bit) to correct errors in the received code (information bit). To further increase the capacity and speed of optical communications, long-distance transmission of signals over 100 Gbps is required, and digital coherent optical transmission methods are expected to be used. Transmission of signals over 100 Gbps is more susceptible to transmission path noise, requiring advanced error correction. In digital coherent optical transmission, high error correction capabilities are achieved by using soft decision and iterative decoding in addition to conventional hard decision methods (see Patent Document 1).
受信側で誤り訂正処理を行う際、誤り訂正復号回路への入力である軟判定情報としてＬＬＲ（Log-Likelihood Ratio：対数尤度比）が用いられる。このＬＬＲは、受信シンボルの座標ずれより導出される値であり、送信信号が０である確率と１である確率の比より求められる。ＬＬＲの絶対値は、受信した符号の１／０判定結果の確からしさを示す。 When error correction processing is performed on the receiving side, LLR (Log-Likelihood Ratio) is used as soft decision information that is input to the error correction decoding circuit. This LLR is a value derived from the coordinate shift of the received symbol, and is calculated as the ratio of the probability that the transmitted signal is 0 to the probability that it is 1. The absolute value of the LLR indicates the likelihood of the 1/0 decision result for the received code.
従来の誤り訂正技術では、符号長分のＬＬＲの保持が誤り訂正処理に必要とされるため、符号長が大きい誤り訂正処理において、回路規模および消費電力が増大するという課題があった。 Conventional error correction technology requires the storage of LLRs for the code length for error correction processing, which poses the problem of increased circuit size and power consumption when performing error correction processing with large code lengths.
本発明は、上記課題を解決するためになされたもので、符号長が大きい誤り訂正処理において、消費電力を削減することができる誤り訂正方法および誤り訂正回路を提供することを目的とする。 The present invention has been made to solve the above problems, and aims to provide an error correction method and error correction circuit that can reduce power consumption when correcting errors with large code lengths.
本発明の誤り訂正方法は、デジタルコヒーレント光伝送システムの誤り訂正処理において、誤り訂正対象の符号のビット毎のＬＬＲを算出する第１のステップと、前記ＬＬＲを用いて誤り訂正処理を行い、誤り訂正処理の結果に基づき前記ＬＬＲを更新、後段回路へ出力する第２のステップとを含み、複数回行われる前記第２のステップのうち少なくとも一部のステップは、符号位置による残留誤り率の既知の違いにより、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行って、誤り訂正処理の結果に基づき前記後半のビットについてのＬＬＲを更新して後段回路へ出力するように事前に決定され、前半のビットについては誤り訂正処理を実施せず、前記前半のビットについてのＬＬＲをとり得る固定の最大値に更新して後段回路へ出力するように事前に決定され、複数回行われる前記第２のステップのそれぞれは、前段回路から入力されたＬＬＲが前記最大値のビットについては誤り訂正処理を実施しないことを特徴とするものである。 The error correction method of the present invention is an error correction method for a digital coherent optical transmission system, comprising : a first step of calculating an LLR for each bit of a code to be error corrected; and a second step of performing error correction processing using the LLR, updating the LLR based on a result of the error correction processing, and outputting the LLR to a subsequent circuit; at least some of the second steps, which are performed a plurality of times, are determined in advance to perform error correction processing using LLRs input from a previous circuit for only latter bits of a codeword consisting of a multi-bit code, due to known differences in residual error rate depending on code position, and to update the LLR for the latter bits based on the result of the error correction processing and output the LLR to the subsequent circuit; and it is determined in advance that error correction processing is not performed for the first bits, but the LLR for the first bits is updated to a fixed maximum value that can be taken, and output the LLR to the subsequent circuit; and each of the second steps, which are performed a plurality of times, does not perform error correction processing for the bit for which the LLR input from the previous circuit has the maximum value .
また、本発明の誤り訂正回路は、デジタルコヒーレント光伝送システムの誤り訂正処理において、受信シンボルの座標ずれより、符号のビット毎のＬＬＲを算出し、後段回路に出力する軟判定回路と、前段回路で算出または更新されたＬＬＲを用いて誤り訂正処理を行い、誤り訂正処理の結果に基づいてＬＬＲを更新する、縦続接続された複数の軟判定復号回路とを備え、前記複数の軟判定復号回路のうち少なくとも一部の軟判定復号回路は、符号位置による残留誤り率の既知の違いにより、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行って、誤り訂正処理の結果に基づき前記後半のビットについてのＬＬＲを更新して後段回路へ出力するように事前に決定され、前半のビットについては誤り訂正処理を実施せず、前記前半のビットについてのＬＬＲをとり得る固定の最大値に更新して後段回路へ出力するように事前に決定され、前記複数の軟判定復号回路のそれぞれは、前段回路から入力されたＬＬＲが前記最大値のビットについては誤り訂正処理を実施しないことを特徴とするものである。 Furthermore, an error correction circuit of the present invention includes, in an error correction process for a digital coherent optical transmission system, a soft decision circuit that calculates an LLR for each bit of a code from a coordinate shift of a received symbol and outputs the LLR to a subsequent circuit, and a plurality of cascaded soft decision decoding circuits that perform error correction process using the LLR calculated or updated in the previous circuit and update the LLR based on the result of the error correction process, wherein at least some of the plurality of soft decision decoding circuits are determined in advance to perform error correction process using the LLR input from the previous circuit for only the latter bits of a codeword consisting of a multi-bit code, due to a known difference in residual error rate depending on the code position, and update the LLR for the latter bits based on the result of the error correction process and output the LLR to the subsequent circuit, and are determined in advance not to perform error correction process for the first bits, but to update the LLR for the first bits to a fixed maximum value that can be taken and output the LLR to the subsequent circuit, and each of the plurality of soft decision decoding circuits does not perform error correction process for the bit for which the LLR input from the previous circuit is the maximum value .
また、本発明の誤り訂正回路の１構成例は、前記複数の軟判定復号回路のうち最終段の軟判定復号回路は、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行い、前半のビットについては誤り訂正処理を実施しないように事前に決定されていることを特徴とするものである。
また、本発明の誤り訂正回路の１構成例は、前記複数の軟判定復号回路のすべては、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行って、誤り訂正処理の結果に基づき前記後半のビットについてのＬＬＲを更新して後段回路へ出力するように事前に決定され、前半のビットについては誤り訂正処理を実施せず、前記前半のビットについてのＬＬＲをとり得る固定の最大値に更新して後段回路へ出力するように事前に決定されていることを特徴とするものである。
また、本発明の誤り訂正回路の１構成例は、前記複数の軟判定復号回路のうち一部の軟判定復号回路は、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行って、誤り訂正処理の結果に基づき前記後半のビットについてのＬＬＲを更新して後段回路へ出力するように事前に決定され、前半のビットについては誤り訂正処理を実施せず、前記前半のビットについてのＬＬＲをとり得る固定の最大値に更新して後段回路へ出力するように事前に決定されていることを特徴とするものである。
Furthermore, one configuration example of the error correction circuit of the present invention is characterized in that the soft decision decoding circuit at the final stage among the plurality of soft decision decoding circuits is determined in advance to perform error correction processing on only the latter bits of a codeword consisting of a multi-bit code using LLRs input from the previous stage circuit, and not to perform error correction processing on the first bits .
Furthermore, one configuration example of the error correction circuit of the present invention is characterized in that all of the plurality of soft-decision decoding circuits are determined in advance to perform error correction processing on only the latter bits of a codeword consisting of a multi-bit code using LLRs input from a previous-stage circuit, update the LLRs for the latter bits based on the results of the error correction processing, and output the updated LLRs to the subsequent-stage circuit, and are determined in advance not to perform error correction processing on the first-stage bits, but to update the LLRs for the first-stage bits to a fixed maximum possible value, and output the updated LLRs to the subsequent-stage circuit .
Furthermore, one configuration example of the error correction circuit of the present invention is characterized in that some of the plurality of soft-decision decoding circuits are determined in advance to perform error correction processing on only the latter bits of a codeword consisting of a multi-bit code using LLRs input from a previous-stage circuit, update the LLRs for the latter bits based on the results of the error correction processing, and output the updated LLRs to a subsequent-stage circuit, and are determined in advance not to perform error correction processing on the first-stage bits, but to update the LLRs for the first-stage bits to a fixed maximum possible value, and output the updated LLRs to a subsequent-stage circuit .
本発明によれば、デジタルコヒーレント光伝送システムの誤り訂正処理において、複数回の誤り訂正を行い、一部の誤り訂正では符号後半のみを訂正対象とすることにより、回路規模の増大と消費電力の増大を抑えることができる。 According to the present invention, in the error correction process of a digital coherent optical transmission system, multiple error corrections are performed, and some of the error corrections only target the latter half of the code, thereby suppressing increases in circuit size and power consumption.
以下、本発明の実施例について図面を参照して説明する。図１は本発明の実施例に係るデジタルコヒーレント光伝送システムの送信装置の構成を示すブロック図である。図２は本発明の実施例に係るデジタルコヒーレント光伝送システムの受信装置の構成を示すブロック図である。送信装置１は、送信データを符号化及び変調して送信信号を生成する。送信信号は、有線または無線の伝送路を介して受信装置により受信される。受信装置は、受信信号を復調及び復号して受信データを生成する。 Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a transmitting device in a digital coherent optical transmission system according to an embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of a receiving device in a digital coherent optical transmission system according to an embodiment of the present invention. The transmitting device 1 encodes and modulates transmission data to generate a transmission signal. The transmission signal is received by the receiving device via a wired or wireless transmission path. The receiving device demodulates and decodes the received signal to generate received data.
送信装置１は、誤り訂正符号化回路１０と、シンボルマッピング回路１１と、変調回路１２と、ＤＡ変換回路１３とを備えている。
誤り訂正符号化回路１０は、送信データに対して例えばＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号化やＬＤＰＣ（Low Density Parity Check）符号化等を行うことにより、符号化データを生成する。
The transmitting device 1 includes an error correction coding circuit 10 , a symbol mapping circuit 11 , a modulation circuit 12 , and a DA conversion circuit 13 .
The error correction coding circuit 10 generates coded data by performing, for example, BCH (Bose-Chaudhuri-Hocquenghem) coding or LDPC (Low Density Parity Check) coding on the transmission data.
シンボルマッピング回路１１は、誤り訂正符号化回路１０から出力された符号化データをＱＰＳＫ（Quadrature Phase Shift Keying）、１６ＱＡＭ（Quadrature Amplitude Modulation）等のシンボル点に割り当てることにより、キャリア変調を行う。
変調回路１２は、シンボルマッピング回路１１によりキャリア変調されたデータに対して例えばＯＦＤＭ（Orthogonal Frequency Division Multiplexing）変調等を施すことにより、変調信号を生成する。
The symbol mapping circuit 11 performs carrier modulation by allocating the coded data output from the error correction coding circuit 10 to symbol points such as QPSK (Quadrature Phase Shift Keying) and 16QAM (Quadrature Amplitude Modulation).
The modulation circuit 12 performs, for example, OFDM (Orthogonal Frequency Division Multiplexing) modulation on the data carrier-modulated by the symbol mapping circuit 11, thereby generating a modulated signal.
ＤＡ変換回路１３は、変調信号をデジタル信号からアナログ信号に変換して、送信信号を生成する。送信信号は、図示しない光送信モジュールによって光信号に変換され、光ファイバ伝送路に送出される。 The DA conversion circuit 13 converts the modulated signal from a digital signal to an analog signal to generate a transmission signal. The transmission signal is converted to an optical signal by an optical transmission module (not shown) and sent to the optical fiber transmission line.
受信装置２は、ＡＤ変換回路２０と、復調回路２１と、シンボルデマッピング回路２２と、軟判定回路２３と、誤り訂正復号回路２４とを備えている。 The receiving device 2 includes an AD conversion circuit 20, a demodulation circuit 21, a symbol demapping circuit 22, a soft decision circuit 23, and an error correction decoding circuit 24.
受信装置２の図示しない光受信モジュールは、光ファイバ伝送路から受信した光信号をアナログ受信信号に変換する。
ＡＤ変換回路２０は、アナログ受信信号をデジタル信号に変換する。復調回路２１は、ＡＤ変換回路２０から出力された信号に対し、送信装置１側で行われたＯＦＤＭ変調等に対応する復調処理を実行し、復調した受信信号をシンボルデマッピング回路２２に出力する。
An optical receiving module (not shown) of the receiving device 2 converts an optical signal received from an optical fiber transmission line into an analog received signal.
The AD conversion circuit 20 converts the analog received signal into a digital signal. The demodulation circuit 21 performs demodulation processing on the signal output from the AD conversion circuit 20 in accordance with the OFDM modulation or the like performed on the transmitting device 1 side, and outputs the demodulated received signal to the symbol demapping circuit 22.
シンボルデマッピング回路２２は、復調回路２１から出力された受信信号から、硬判定により受信信号（受信シンボル）に最も近い理想信号点に対応するビット列を出力する。
軟判定回路２３は、受信シンボルの座標ずれより、ビット毎のＬＬＲ（対数尤度比）を算出し、出力する。
誤り訂正復号回路２４は、軟判定回路２３から出力されたビット列に対し、軟判定回路２３で生成されたビット毎のＬＬＲ（対数尤度比）に基づいて誤り訂正処理を行う。
The symbol demapping circuit 22 outputs a bit string corresponding to an ideal signal point that is closest to the received signal (received symbol) by hard decision from the received signal output from the demodulation circuit 21 .
The soft decision circuit 23 calculates and outputs an LLR (log likelihood ratio) for each bit based on the coordinate shift of the received symbol.
The error correction decoding circuit 24 performs error correction processing on the bit string output from the soft decision circuit 23 based on the LLR (Log Likelihood Ratio) for each bit generated by the soft decision circuit 23 .
図３は本実施例の軟判定回路２３および誤り訂正復号回路２４の構成を示すブロック図である。誤り訂正復号回路２４は、縦続接続された複数の軟判定復号回路（ＳＤ－ＤＥＣ：Soft Decision Decoder）２４０－１～２４０－ｋ（ｋは２以上の整数）から構成される。 Figure 3 is a block diagram showing the configuration of the soft decision circuit 23 and error correction decoding circuit 24 of this embodiment. The error correction decoding circuit 24 is composed of multiple cascaded soft decision decoding circuits (SD-DEC: Soft Decision Decoders) 240-1 to 240-k (k is an integer greater than or equal to 2).
軟判定復号回路２４０－１～２４０－ｋは、前段回路で算出または更新されたＬＬＲに基づいて誤り訂正処理を行う誤り訂正部２４１－１～２４１－ｋを有する。また、軟判定復号回路２４０－１～２４０－（ｋ－１）は、誤り訂正処理の結果に基づき、ＬＬＲ（対数尤度比）を更新するＬＬＲ更新部２４２－１～２４２－（ｋ－１）を有する。 Soft-decision decoding circuits 240-1 to 240-k have error correction units 241-1 to 241-k that perform error correction processing based on the LLRs calculated or updated in the preceding circuit. Furthermore, soft-decision decoding circuits 240-1 to 240-(k-1) have LLR update units 242-1 to 242-(k-1) that update the LLRs (log-likelihood ratios) based on the results of the error correction processing.
図３の構成は、軟判定回路２３とｋ段の軟判定復号回路２４０－１～２４０－ｋを備える場合の構成例である。軟判定復号回路２４０－１～２４０－ｋの段数は限定されるものではなく、要求される誤り能力に応じて、任意の段数の軟判定復号回路を設けるようにすればよい。図３では、記載していないが、軟判定復号回路２４０－ｋの後段に、硬判定復号部（ＨＤ－ＤＥＣ：Hard Decision Decoder）を設けるようにしてもよい。 The configuration in Figure 3 is an example of a configuration including a soft decision circuit 23 and k stages of soft decision decoding circuits 240-1 to 240-k. There is no limit to the number of stages of the soft decision decoding circuits 240-1 to 240-k, and any number of stages of soft decision decoding circuits can be provided depending on the required error tolerance. Although not shown in Figure 3, a hard decision decoding unit (HD-DEC: Hard Decision Decoder) may be provided downstream of the soft decision decoding circuit 240-k.
図４は本実施例における軟判定回路２３および誤り訂正復号回路２４の動作を説明するフローチャートである。軟判定回路２３は、シンボルデマッピング回路２２から出力されたデータ（シンボル）のビット毎の確からしさを示すＬＬＲ（対数尤度比）を算出する（図４ステップＳ１００）。ＬＬＲ（対数尤度比）の算出方法は、例えば特許文献１に開示されている。 Figure 4 is a flowchart explaining the operation of the soft decision circuit 23 and error correction decoding circuit 24 in this embodiment. The soft decision circuit 23 calculates an LLR (log likelihood ratio), which indicates the likelihood of each bit of the data (symbol) output from the symbol demapping circuit 22 (step S100 in Figure 4). A method for calculating the LLR (log likelihood ratio) is disclosed, for example, in Patent Document 1.
１段目の軟判定復号回路２４０－１は、軟判定回路２３から供給されたＬＬＲ（対数尤度比）を用いて、軟判定回路２３から出力されたビット列に対する誤り訂正処理とＬＬＲの更新を行う（図４ステップＳ１０１，Ｓ１０２）。軟判定復号回路２４０－１は、誤り訂正後のビット列と更新後のＬＬＲを出力する。 The first-stage soft-decision decoding circuit 240-1 uses the LLRs (log-likelihood ratios) supplied from the soft-decision circuit 23 to perform error correction on the bit string output from the soft-decision circuit 23 and update the LLRs (steps S101 and S102 in Figure 4). The soft-decision decoding circuit 240-1 outputs the bit string after error correction and the updated LLRs.
２段目の軟判定復号回路２４０－２は、軟判定復号回路２４０－１から供給されたＬＬＲ（対数尤度比）を用いて、軟判定復号回路２４０－１から出力されたビット列に対する誤り訂正処理とＬＬＲの更新を行う（図４ステップＳ１０３，Ｓ１０４）。軟判定復号回路２４０－２は、誤り訂正後のビット列と更新後のＬＬＲを出力する。 The second-stage soft-decision decoding circuit 240-2 uses the LLRs (log-likelihood ratios) supplied from the soft-decision decoding circuit 240-1 to perform error correction on the bit string output from the soft-decision decoding circuit 240-1 and update the LLRs (steps S103 and S104 in Figure 4). The soft-decision decoding circuit 240-2 outputs the bit string after error correction and the updated LLRs.
３段目の軟判定復号回路２４０－３は、軟判定復号回路２４０－２から供給されたＬＬＲ（対数尤度比）を用いて、軟判定復号回路２４０－２から出力されたビット列に対する誤り訂正処理とＬＬＲの更新を行う（図４ステップＳ１０５，Ｓ１０６）。軟判定復号回路２４０－３は、誤り訂正後のビット列と更新後のＬＬＲを出力する。 The third-stage soft-decision decoding circuit 240-3 uses the LLRs (log-likelihood ratios) supplied from the soft-decision decoding circuit 240-2 to perform error correction on the bit string output from the soft-decision decoding circuit 240-2 and update the LLRs (steps S105 and S106 in Figure 4). The soft-decision decoding circuit 240-3 outputs the bit string after error correction and the updated LLRs.
（ｋ－１）段目の軟判定復号回路２４０－（ｋ－１）は、軟判定復号回路２４０－（ｋ－２）から供給されたＬＬＲ（対数尤度比）を用いて、軟判定復号回路２４０－（ｋ－２）から出力されたビット列に対する誤り訂正処理とＬＬＲの更新を行う（図４ステップＳ１０７，Ｓ１０８）。軟判定復号回路２４０－（ｋ－１）は、誤り訂正後のビット列と更新後のＬＬＲを出力する。 The (k-1)th stage soft-decision decoding circuit 240-(k-1) uses the LLRs (log-likelihood ratios) supplied from the soft-decision decoding circuit 240-(k-2) to perform error correction on the bit string output from the soft-decision decoding circuit 240-(k-2) and update the LLRs (steps S107 and S108 in Figure 4). The soft-decision decoding circuit 240-(k-1) outputs the bit string after error correction and the updated LLRs.
ｋ段目の軟判定復号回路２４０－ｋは、軟判定復号回路２４０－（ｋ－１）から供給されたＬＬＲ（対数尤度比）を用いて、軟判定復号回路２４０－（ｋ－１）から出力されたビット列に対する誤り訂正処理を行う（図４ステップＳ１０９）。軟判定復号回路２４０－ｋは、誤り訂正後のビット列を出力する。
２～ｋ番目の軟判定復号回路２４０－２～２４０－ｋのうち、いくつかの軟判定復号回路では、前半ビットのＬＬＲを最大として、誤り訂正処理を行う。
The k-th stage soft-decision decoding circuit 240-k uses the LLR (log-likelihood ratio) supplied from the soft-decision decoding circuit 240-(k-1) to perform error correction processing on the bit string output from the soft-decision decoding circuit 240-(k-1) (step S109 in FIG. 4). The soft-decision decoding circuit 240-k outputs the bit string after error correction.
In some of the second to k-th soft decision decoding circuits 240-2 to 240-k, the LLR of the first half bit is set to the maximum value and error correction processing is performed.
図５は、ｏＦＥＣにおける符号全体の配列と各符号の配置を示したものである。１つの符号は１６ビット×１６の２５６ビットで構成され、１つの符号を構成する２５６ビットは同時に誤り訂正処理を受ける。
１つの符号を構成する２５６ビットのうち、前半１２８ビットは、１６ビットずつ１６×１６ブロック内の縦１列に配置される。前半１２８ビットの配置される１６×１６ブロックは、１６行おきに１６列ずつずれて位置する。１つの符号を構成する２５６ビットのうち、後半１２８ビットは、１６ビットずつ１６×１６ブロック内の横１行に配置される。後半１２８ビットの配置される１６×１６ブロックは、同じ行に１６列ずつずれて位置する。例えば符号（２０，０）の前半（ビット０－１２７）は、（Ｒ，Ｃ）＝（１，０）（３，１）（５，２）（７，３）（９，４）（１１，５）（１３，６）（１５，７）に位置する１６×１６ブロック内の列０（ｃ＝０）に配置されている。符号（２０，０）の後半（ビット１２８－２５５）は、（Ｒ，Ｃ）＝（２０，０）～（２０，７）に位置する１６×１６ブロック内の行０（ｒ＝０）に配置されている。同様に符号（２０，１５）の前半（ビット０－１２７）は、（Ｒ，Ｃ）＝（１，１）（３，１）（５，２）（７，３）（９，４）（１１，５）（１３，６）（１５，７）に位置する１６×１６ブロック内の列１５（ｃ＝１５）に配置されている。符号（２０，１５）の後半（ビット１２８－２５５）は、（Ｒ，Ｃ）＝（２０，０）～（２０，７）に位置する１６×１６ブロック内の行１５（ｒ＝１５）に配置されている。
Figure 5 shows the overall code arrangement and the placement of each code in oFEC. One code is composed of 256 bits (16 bits x 16), and the 256 bits that make up one code are simultaneously subjected to error correction processing.
Of the 256 bits that make up a code, the first 128 bits are arranged in a vertical column of 16 bits in a 16x16 block. The 16x16 blocks in which the first 128 bits are arranged are located every 16 rows, shifted by 16 columns. Of the 256 bits that make up a code, the last 128 bits are arranged in a horizontal row of 16 bits in a 16x16 block. The 16x16 blocks in which the last 128 bits are arranged are located every 16 columns in the same row. For example, the first half (bits 0-127) of the code (20,0) is arranged in column 0 (c=0) in the 16x16 block where (R,C)=(1,0)(3,1)(5,2)(7,3)(9,4)(11,5)(13,6)(15,7). The second half of the code (20,0) (bits 128-255) is located in row 0 (r=0) of the 16x16 block located at (R,C) = (20,0) to (20,7). Similarly, the first half of the code (20,15) (bits 0-127) is located in column 15 (c=15) of the 16x16 block located at (R,C) = (1,1) (3,1) (5,2) (7,3) (9,4) (11,5) (13,6) (15,7). The second half of the code (20,15) (bits 128-255) is located in row 15 (r=15) of the 16x16 block located at (R,C) = (20,0) to (20,7).
以下、具体的に説明する。誤り訂正処理を繰り返すことで誤り訂正能力が向上する。図６、図７は、ｏＦＥＣにおける符号の重なりを説明する図である。図６、図７の２００ａ，２００ｂは符号Ａ、２０１ａ，２０１ｂは符号Ｐ、２０２ａ，２０２ｂは符号Ｑ、２０３ａ，２０３ｂは符号Ｚを示している。このうち、２００ａ，２０１ａ，２０２ａ，２０３ａのように縦方向に配置されている符号を、本書では「縦長の１６ビット」と称し、２００ｂ，２０１ｂ，２０２ｂ，２０３ｂのように横方向に配置されている符号を「横長の１６ビット」と称する。 A more detailed explanation follows. Repeating the error correction process improves error correction capabilities. Figures 6 and 7 are diagrams explaining the overlap of codes in oFEC. In Figures 6 and 7, 200a and 200b represent code A, 201a and 201b represent code P, 202a and 202b represent code Q, and 203a and 203b represent code Z. In this document, codes arranged vertically, such as 200a, 201a, 202a, and 203a, are referred to as "vertically long 16 bits," and codes arranged horizontally, such as 200b, 201b, 202b, and 203b, are referred to as "horizontally long 16 bits."
図６、図７の１６×１６ブロック：（Ｒ，Ｃ）＝（２０，０）、（２２，１）、（２４，２）、・・・、（３４，７）内の符号Ｚの「縦長の１６ビット」×８個の前半１２８ビットは、符号Ｚの誤り訂正処理を行う時点で既に他の符号として、１回目の誤り訂正を受けていて、符号Ｚとして２回目の誤り訂正を受ける。例えば、符号Ｚの誤り訂正処理を行うとき、（２０，０）内の２５６ビットは、すでに符号Ａ～Ｐによる誤り訂正処理が１回行われている。符号Ａ～Ｐの「横長の１６ビット」と符号Ｚの「縦長の１６ビット」による訂正の対象ビットが重なっているため、符号Ｚの「縦長の１６ビット」は２回の誤り訂正となる。一方、符号Ｚの誤り訂正処理を行うとき、（３９，０）～（３９，７）内の符号Ｚの「横長の１６ビット」×８個は、１回目の誤り訂正となる。このように、ある時点において、前半の１２８ビットに対して、後半の１２８ビットは、誤り訂正回数が少ないために、後半１２８ビットは前半１２８ビットよりも残留誤りが多くなる。 In the 16x16 blocks in Figures 6 and 7: (R,C) = (20,0), (22,1), (24,2), ..., (34,7), the first 128 bits of the eight "vertical 16 bits" of code Z have already undergone a first error correction as another code at the time the error correction process for code Z is performed, and are then subjected to a second error correction as code Z. For example, when performing error correction for code Z, the 256 bits in (20,0) have already undergone one error correction process using codes A to P. Because the bits to be corrected by the "horizontal 16 bits" of codes A to P and the "vertical 16 bits" of code Z overlap, the "vertical 16 bits" of code Z undergo two error corrections. On the other hand, when performing error correction for code Z, the eight "horizontal 16 bits" of code Z in (39,0) to (39,7) undergo their first error correction. Thus, at a certain point in time, the latter 128 bits will have more residual errors than the first 128 bits because the latter 128 bits have been error corrected less frequently than the first 128 bits.
本実施例では、このような特性を利用する。例えば、軟判定復号回路２４０－３において、誤り訂正対象の２５６ビットのうち、後半の１２８ビットのみについてＬＬＲ（対数尤度比）を算出し、前半の１２８ビットについてはＬＬＲ（対数尤度比）がとり得る固定の最大値を出力する場合、後半の１２８ビットについてはＬＬＲ（対数尤度比）の算出と記憶回路が必要となるが、前半の１２８ビットの部分についてはＬＬＲ（対数尤度比）の算出と記憶回路が不要となるため、回路規模と消費電力とを削減することができる。 This embodiment makes use of such characteristics. For example, in the soft-decision decoding circuit 240-3, if LLRs (log-likelihood ratios) are calculated for only the latter 128 bits of the 256 bits to be error corrected, and the fixed maximum value that the LLRs (log-likelihood ratios) can take is output for the first 128 bits, a circuit for calculating and storing LLRs (log-likelihood ratios) is required for the latter 128 bits, but no circuit for calculating and storing LLRs (log-likelihood ratios) is required for the first 128 bits, thereby reducing circuit size and power consumption.
例えば、３段目の軟判定復号回路２４０－３が前半１２８ビットのＬＬＲ（対数尤度比）を最大値として処理を行う場合、軟判定復号回路２４０－３は、図７で説明したような配列のデータに対して、軟判定復号回路２４０－１，軟判定復号回路２４０－２と同様の処理を行うが、前半１２８ビットはＬＬＲ（対数尤度比）が最高値のため、誤り訂正判定において”誤り訂正をしない”結果となり、誤り訂正処理を実施されない。 For example, when the third-stage soft-decision decoding circuit 240-3 performs processing with the LLR (log-likelihood ratio) of the first 128 bits as the maximum value, the soft-decision decoding circuit 240-3 performs the same processing as the soft-decision decoding circuits 240-1 and 240-2 on data arranged as described in Figure 7, but because the LLR (log-likelihood ratio) of the first 128 bits is the maximum value, the error correction decision results in "no error correction" and no error correction processing is performed.
以上のように、本実施例では、複数回の誤り訂正で発生する符号位置による残留誤り率の違いを利用して、残留誤り率が高い符号位置のみを効率的に訂正する。これにより、本実施例では、誤り訂正の繰り返し回数の増大に伴う回路規模の増大と消費電力の増大を抑えることができる。 As described above, this embodiment utilizes the difference in residual error rate depending on the code position that occurs after multiple error corrections, and efficiently corrects only the code positions with a high residual error rate. As a result, this embodiment can suppress increases in circuit size and power consumption that accompany an increase in the number of error correction iterations.
本実施例では、オープンＦＥＣ（ｏＦＥＣ）の２５６ビット符号を用いて説明したが、符号の重なりによる残留誤り率の差分が発生する誤り訂正方式であれば、残留誤り率の差分を利用した消費電力や回路規模の削減は適用可能である。ｏＦＥＣについては、文献「“Open ROADM MSA 3.01 W-Port Digital Specification”，June 25，2019，＜https://view.officeapps.live.com/op/view.aspx?src=https%3A%2F%2F0201.nccdn.net%2F1_2%2F000%2F000%2F141%2Fb6c%2FOpenROADM_MSA3.01-W-Port-Digital-Specification.docx&wdOrigin=BROWSELINK＞」に開示されている。 In this embodiment, we have used 256-bit open FEC (oFEC) codes for explanation, but any error correction method in which differences in residual error rates occur due to code overlap can be used to reduce power consumption and circuit size by utilizing differences in residual error rates. oFEC is disclosed in the document "Open ROADM MSA 3.01 W-Port Digital Specification," June 25, 2019, <https://view.officeapps.live.com/op/view.aspx?src=https%3A%2F%2F0201.nccdn.net%2F1_2%2F000%2F000%2F141%2Fb6c%2FOpenROADM_MSA3.01-W-Port-Digital-Specification.docx&wdOrigin=BROWSELINK>.
図５のようなｏＦＥＣのビットの配列に対して、行が増加する順序で誤り訂正処理を順次行う。同一符号の２５６ビットは、同時に誤り訂正処理が行われる。符号の処理順は図５の上から下へと行われる。
ｏＦＥＣに本実施例を適用する場合、一部の軟判定復号回路２４０－Ｘは、誤り訂正対象の２５６ビットのうち、前半の１２８ビットについてはＬＬＲ（対数尤度比）がとり得る固定の最高値（ＬＬＲ＝１）として誤り訂正処理を行い、後半の１２８ビットは、前段回路からのＬＬＲ（対数尤度比）に基づき誤り訂正処理を行う。
For the oFEC bit arrangement shown in Figure 5, error correction processing is performed sequentially in the order of increasing rows. Error correction processing is performed simultaneously on 256 bits of the same code. The code processing order is from top to bottom in Figure 5.
When this embodiment is applied to oFEC, some soft-decision decoding circuits 240-X perform error correction processing on the first 128 bits of the 256 bits to be error corrected, using the fixed maximum value (LLR=1) that the LLR (log-likelihood ratio) can take, and perform error correction processing on the second 128 bits based on the LLR (log-likelihood ratio) from the previous circuit.
なお、本実施例では、説明を簡略化するため、ｋ段の軟判定復号回路がある構成とした。実際の回路では、消費電力と誤り訂正性能のバランスを考慮して、最適な誤り訂正回数を決定する。本発明の特徴的構成を持たせる、ＬＬＲ（対数尤度比）を最大値とする一部の軟判定復号回路をどの段数に設けるかについても、消費電力と誤り訂正性能のバランスを考慮して決定すればよい。 In this embodiment, for the sake of simplicity, the configuration is assumed to have k stages of soft-decision decoding circuits. In an actual circuit, the optimal number of error corrections is determined by taking into account the balance between power consumption and error correction performance. The number of stages at which to provide the soft-decision decoding circuits that maximize the LLR (log-likelihood ratio), which is the characteristic configuration of the present invention, can also be determined by taking into account the balance between power consumption and error correction performance.
本実施例で説明した送信装置１と受信装置２の各々は、例えばＡＳＩＣ（application specific integrated circuit）あるいはＦＰＧＡ（field-programmable gate array）などのハードウェアロジックで構成することができる。また、送信装置１と受信装置２の各々の少なくとも一部をコンピュータによって実現してもよい。この場合、各々の装置のＣＰＵは、メモリに格納されたプログラムに従って本実施例で説明した処理を実行する。 Each of the transmitting device 1 and receiving device 2 described in this embodiment can be configured with hardware logic, such as an ASIC (application specific integrated circuit) or FPGA (field-programmable gate array). Furthermore, at least a portion of each of the transmitting device 1 and receiving device 2 may be implemented by a computer. In this case, the CPU of each device executes the processing described in this embodiment in accordance with a program stored in memory.
１…送信装置、２…受信装置、１０…誤り訂正符号化回路、１１…シンボルマッピング回路、１２…変調回路、１３…ＤＡ変換回路、２０…ＡＤ変換回路、２１…復調回路、２２…シンボルデマッピング回路、２３…軟判定回路、２４…誤り訂正復号回路、２４０－１～２４０－ｋ…軟判定復号回路、２４１－１～２４１－ｋ…誤り訂正部、２４２－１～２４２－（ｋ－１）…ＬＬＲ更新部。 1...Transmitting device, 2...Receiving device, 10...Error correction coding circuit, 11...Symbol mapping circuit, 12...Modulating circuit, 13...DA conversion circuit, 20...AD conversion circuit, 21...Demodulating circuit, 22...Symbol demapping circuit, 23...Soft decision circuit, 24...Error correction decoding circuit, 240-1 to 240-k...Soft decision decoding circuits, 241-1 to 241-k...Error correction unit, 242-1 to 242-(k-1)...LLR update unit.
Claims (5)
誤り訂正対象の符号のビット毎のＬＬＲを算出する第１のステップと、
前記ＬＬＲを用いて誤り訂正処理を行い、誤り訂正処理の結果に基づき前記ＬＬＲを更新、後段回路へ出力する第２のステップとを含み、
複数回行われる前記第２のステップのうち少なくとも一部のステップは、符号位置による残留誤り率の既知の違いにより、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行って、誤り訂正処理の結果に基づき前記後半のビットについてのＬＬＲを更新して後段回路へ出力するように事前に決定され、前半のビットについては誤り訂正処理を実施せず、前記前半のビットについてのＬＬＲをとり得る固定の最大値に更新して後段回路へ出力するように事前に決定され、
複数回行われる前記第２のステップのそれぞれは、前段回路から入力されたＬＬＲが前記最大値のビットについては誤り訂正処理を実施しないことを特徴とする誤り訂正方法。 In the error correction process of a digital coherent optical transmission system,
A first step of calculating an LLR for each bit of a code to be error corrected;
a second step of performing an error correction process using the LLR, updating the LLR based on a result of the error correction process, and outputting the LLR to a subsequent circuit;
at least some of the second steps that are performed a plurality of times are determined in advance to perform error correction processing using LLRs input from a previous-stage circuit only for latter bits of a code word consisting of a multi-bit code, due to known differences in residual error rate depending on code position, and update the LLRs for the latter bits based on the results of the error correction processing and output them to a subsequent-stage circuit, and to not perform error correction processing on the first-stage bits, but to update the LLRs for the first-stage bits to a fixed maximum value that can be taken and output them to a subsequent-stage circuit,
An error correction method, characterized in that in each of the second steps that are performed a plurality of times, error correction processing is not performed on the bit whose LLR input from the preceding circuit is the maximum value .
受信シンボルの座標ずれより、符号のビット毎のＬＬＲを算出し、後段回路に出力する軟判定回路と、
前段回路で算出または更新されたＬＬＲを用いて誤り訂正処理を行い、誤り訂正処理の結果に基づいてＬＬＲを更新する、縦続接続された複数の軟判定復号回路とを備え、
前記複数の軟判定復号回路のうち少なくとも一部の軟判定復号回路は、符号位置による残留誤り率の既知の違いにより、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行って、誤り訂正処理の結果に基づき前記後半のビットについてのＬＬＲを更新して後段回路へ出力するように事前に決定され、前半のビットについては誤り訂正処理を実施せず、前記前半のビットについてのＬＬＲをとり得る固定の最大値に更新して後段回路へ出力するように事前に決定され、
前記複数の軟判定復号回路のそれぞれは、前段回路から入力されたＬＬＲが前記最大値のビットについては誤り訂正処理を実施しないことを特徴とする誤り訂正回路。 In the error correction process of a digital coherent optical transmission system,
a soft decision circuit that calculates an LLR for each bit of the code from the coordinate shift of the received symbol and outputs the LLR to a subsequent circuit;
a plurality of cascaded soft-decision decoding circuits that perform error correction processing using the LLR calculated or updated by the preceding circuit and update the LLR based on the result of the error correction processing;
at least some of the soft decision decoding circuits are determined in advance to perform error correction processing using LLRs input from a previous circuit only for latter bits of a codeword consisting of a multi-bit code, due to a known difference in residual error rate depending on code position, and update the LLRs for the latter bits based on the result of the error correction processing, and output the updated LLRs to a subsequent circuit, and are determined in advance not to perform error correction processing on the first half bits, but to update the LLRs for the first half bits to a fixed maximum value that can be taken, and output the updated LLRs to a subsequent circuit,
10. An error correction circuit, wherein each of the plurality of soft-decision decoding circuits does not perform error correction processing on a bit whose LLR input from a preceding circuit has the maximum value .
前記複数の軟判定復号回路のうち最終段の軟判定復号回路は、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行い、前半のビットについては誤り訂正処理を実施しないように事前に決定されていることを特徴とする誤り訂正回路。 3. The error correction circuit according to claim 2 ,
an error correction circuit, characterized in that a soft-decision decoding circuit at a final stage among the plurality of soft-decision decoding circuits is determined in advance to perform error correction processing on only the latter bits of a codeword consisting of a code of multiple bits using LLRs input from a circuit at a previous stage, and not to perform error correction processing on the first bits .
前記複数の軟判定復号回路のすべては、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行って、誤り訂正処理の結果に基づき前記後半のビットについてのＬＬＲを更新して後段回路へ出力するように事前に決定され、前半のビットについては誤り訂正処理を実施せず、前記前半のビットについてのＬＬＲをとり得る固定の最大値に更新して後段回路へ出力するように事前に決定されていることを特徴とする誤り訂正回路。 3. The error correction circuit according to claim 2 ,
all of the plurality of soft-decision decoding circuits are determined in advance to perform error correction processing on only latter bits of a codeword consisting of a multi-bit code using LLRs input from a previous-stage circuit, update the LLRs for the latter bits based on the results of the error correction processing, and output the updated LLRs to a subsequent-stage circuit; and the error correction circuit is determined in advance to not perform error correction processing on the first-stage bits, but update the LLRs for the first-stage bits to a fixed maximum possible value, and output the updated LLRs to a subsequent-stage circuit .
前記複数の軟判定復号回路のうち一部の軟判定復号回路は、複数ビットの符号からなる符号語のうち、後半のビットのみについて前段回路から入力されたＬＬＲを用いて誤り訂正処理を行って、誤り訂正処理の結果に基づき前記後半のビットについてのＬＬＲを更新して後段回路へ出力するように事前に決定され、前半のビットについては誤り訂正処理を実施せず、前記前半のビットについてのＬＬＲをとり得る固定の最大値に更新して後段回路へ出力するように事前に決定されていることを特徴とする誤り訂正回路。 3. The error correction circuit according to claim 2 ,
an error correction circuit, characterized in that some of the soft-decision decoding circuits are determined in advance to perform error correction processing on only latter bits of a codeword consisting of a multi-bit code using LLRs input from a previous-stage circuit, update the LLRs for the latter bits based on the results of the error correction processing, and output the updated LLRs to a subsequent-stage circuit, and do not perform error correction processing on former bits, but update the LLRs for the former bits to a fixed maximum possible value, and output the updated LLRs to a subsequent-stage circuit .
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