JP7745189B2 - 半導体又はフラットパネルディスプレイ製造のための寄生成分を決定する方法及びシステム - Google Patents

Description

本開示は、半導体又はフラットパネルディスプレイ製造のための寄生成分を決定する方法及びシステムに関する。

荷電粒子ビームリソグラフィの３つの一般的なタイプは、非成形（ガウス）ビームリソグラフィ、成形荷電粒子ビームリソグラフィ、及びマルチビームリソグラフィである。全てのタイプの荷電粒子ビームリソグラフィにおいて、荷電粒子ビームは、レジストをコーティングした表面にエネルギーを照射して、レジストを露光する。

集積回路などの半導体デバイスの生産又は製造において、光リソグラフィを使用して半導体デバイスを製造することができる。光リソグラフィは、レチクルから製造されたリソグラフィマスク又はフォトマスクを使用して、半導体又はシリコンウェハなどの基板上にパターンを形成して集積回路を作成する、印刷プロセスである。他の基板は、フラットパネルディスプレイ、又は更に他のレチクルを含むことができる。また、極紫外線（ｅｘｔｒｅｍｅ ｕｌｔｒａｖｉｏｌｅｔ、ＥＵＶ）又はＸ線リソグラフィは、光リソグラフィの一種と考えられている。１つ又は複数のレチクルは、集積回路の個々の層に対応する回路パターンを含むことができ、このパターンを、フォトレジスト又はレジストとして知られている放射線感受性材料の層でコーティングされた基板上のある領域に撮像することができる。パターン化された層が作成されると、層は、エッチング、イオン注入（ドーピング）、メタライゼーション、酸化、及び研磨などの様々な他のプロセスを経ることができる。これらのプロセスは、基板内の個々の層を仕上げるために使用される。いくつかの層が必要とされる場合、プロセス全体又はそのバリエーションが、新しい層ごとに繰り返される。最終的に、複数のデバイス又は集積回路の組合せが、基板上に存在することになる。次いで、これらの集積回路は、ダイシング又はソーイングによって互いに分離され得、次いで、個々のパッケージに実装され得る。より一般的な場合には、基板上のパターンを使用して、表示ピクセル又は磁気記録ヘッドなどのアーティファクトを規定することができる。

集積回路などの半導体デバイスの生産又は製造において、マスクレス直接書き込みを使用して半導体デバイスを製造することもできる。マスクレス直接書き込みは、半導体又はシリコンウェハなどの基板上にパターンを形成して集積回路を作成するために、荷電粒子ビームリソグラフィが使用される印刷プロセスである。他の基板は、フラットパネルディスプレイ、ナノインプリント用のインプリントマスク、又は更にレチクルを含むことができる。層の所望のパターンは、この場合は基板でもある表面上に直接書き込まれる。パターン化された層が作成されると、層は、エッチング、イオン注入（ドーピング）、メタライゼーション、酸化、及び研磨などの様々な他のプロセスを経ることができる。これらのプロセスは、基板内の個々の層を仕上げるために使用される。いくつかの層が必要とされる場合、プロセス全体又はそのバリエーションが、新しい層ごとに繰り返される。層のうちのいくつかは、光リソグラフィを使用して書き込まれてもよく、その一方で他の層は、同じ基板を製造するためにマスクレス直接書き込みを使用して書き込まれてもよい。最終的に、複数のデバイス又は集積回路の組合せが、基板上に存在することになる。次いで、これらの集積回路は、ダイシング又はソーイングによって互いに分離され、次いで、個々のパッケージに実装される。より一般的な場合には、表面上のパターンを使用して、表示ピクセル又は磁気記録ヘッドなどのアーティファクトを規定することができる。

ＩＣ設計における寄生効果をモデル化することは、非常に重要である。寄生効果とは、ＩＣ設計における構成要素上（例えば、ワイヤセグメント上）の望ましくない寄生容量、抵抗、及びインダクタンスを指す。様々な寄生効果は、回路遅延、エネルギー消費、及び電力分配に影響を与え得る。それらはまた、信頼性に影響を与えるノイズ源及び他の効果をもたらす可能性もある。回路性能に対する相互接続寄生成分の効果を評価するために、それらを正確にモデル化する必要がある。

製造技術がより複雑になるにつれて、望ましくない容量、抵抗、及びインダクタンスを含む寄生成分をモデル化するために、様々な技術が時間とともに進化してきた。しかしながら、近年では、寄生成分のモデリング及び抽出は、より小さいプロセスジオメトリ及びより新しいプロセスノードにおいてより困難になっている。困難の多くは、より小さいジオメトリにおいて、製造プロセス変動（ｖａｒｉａｔｉｏｎ）及び他のタイプの製造性の問題の効果が増大することから生じる。既存の技術はまた、寄生パラメータの計算が比較的遅い。

いくつかの実施形態は、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＩＣ）基板上に製造されるパターンの寄生パラメータを計算するための方法を提供する。本方法は、ワイヤ（ｗｉｒｅ）構造の定義を入力として受け取る。本方法は、ワイヤ構造をラスタライズして（例えば、ワイヤ構造のピクセルベースの定義を生成して）、いくつかの画像を生成する。ワイヤ構造をラスタライズする前に、本方法は、いくつかの実施形態では、ワイヤ構造をいくつかの構成要素（例えば、いくつかのワイヤ、ワイヤセグメント、又はワイヤ構造部分）に分解し、次いで、それらを個々にラスタライズする。次いで、本方法は、ニューラルネットワークへの入力として画像を使用し、次いで、ニューラルネットワークは、ワイヤ構造に関連付けられた寄生パラメータを計算する。いくつかの実施形態では、寄生パラメータは、ワイヤ構造に及ぼされる望ましくない寄生容量効果を含む。これに加えて又は代替的に、これらのパラメータは、ワイヤ構造への望ましくない寄生抵抗及び／又はインダクタンス効果を含む。

いくつかの実施形態は、半導体設計から寄生容量を抽出するようにニューラルネットワークを訓練するための方法を提供する。この方法は、いくつかのワイヤ構造を含む半導体設計を入力として受け取る。本方法は、各ワイヤ構造をいくつかの２Ｄ画像にラスタライズする、ラスタライゼーション動作を実行する。各ワイヤ構造について、本方法は、ワイヤ構造を表すための１つ以上の曲線形状を生成する機械訓練されたネットワーク（例えば、ニューラルネットワーク）への入力として、これらの画像を使用する。次いで、本方法は、各ワイヤセグメントの曲線形状のセットを使用して、ニューラルネットワークを訓練する。

上記の「発明の概要」は、本発明のいくつかの実施形態の簡単な紹介として役立つことを意図している。それは、本明細書に開示される全ての発明の主題の紹介又は概要であることを意図したものではない。以下の「発明を実施するための形態」、及び「発明を実施するための形態」で参照される「図面」は、「発明の概要」で説明される実施形態だけでなく他の実施形態も更に説明する。したがって、本明細書によって説明される全ての実施形態を理解するためには、「発明の概要」、「発明を実施するための形態」、「図面」、及び「特許請求の範囲」を十分に考察する必要がある。更に、特許請求される主題は、「発明の概要」、「発明を実施するための形態」、及び「図面」における例示的な詳細によって限定されるものではない。

本発明の新規な特徴を、添付の特許請求の範囲に記載する。しかしながら、説明の目的のために、本発明のいくつかの実施形態を以下の図に記載する。

当該技術分野で知られている、デジタル設計フローを示す。 当該技術分野で知られている、例示的なバス構造を示す。 当該技術分野で知られている、寄生成分を計算するための詳細なフローを示す。 当該技術分野で知られている、ワイヤ構造を示す。 当該技術分野で知られている、ワイヤ構造を示す。 当該技術分野で知られている、寄生成分を計算するためのフローを示す。 いくつかの実施形態による、寄生成分を計算するためのフローを示す。 いくつかの実施形態による、寄生成分を計算するためのフローを示す。 いくつかの実施形態による、寄生成分を計算するためのフローを示す。 いくつかの実施形態による、ニューラルネットワークアーキテクチャを示す。 いくつかの実施形態による、訓練データの生成を示す。 いくつかの実施形態による、タイルを使用して寄生成分を計算するためのフローを示す。 いくつかの実施形態による、タイル化されたデータを示す。 いくつかの実施形態による、タイルを生成するためにニューラルネットワークを訓練する際のフローを示す。 いくつかの実施形態による、タイルを使用して寄生成分を計算するためのニューラルネットワークを示す。 いくつかの実施形態による、ＧＰＵシステム図の概略図である。 いくつかの実施形態による、ＧＰＵシステム図の概略図である。 いくつかの実施形態による、３×３バス構造の容量行列を示す。

本発明の以下の詳細な説明では、本発明の多数の詳細、例、及び実施形態が記載され、説明される。しかしながら、本発明が記載された実施形態に限定されないこと、並びに本発明が説明された特定の詳細及び例のいくつかを伴わずに実施され得ることは、当業者には明確であり、明らかであろう。

より一般的には相互接続と呼ばれる半導体配線（ｗｉｒｉｎｇ）は、望ましくない寄生容量、抵抗、及びインダクタンスをもたらす複雑な３Ｄジオメトリを形成する。これらの望ましくない寄生効果に効果的に対処することは、仕様を満たし、歩留まりが良く、良好な信頼性を提供する製造可能な設計を作成するために、通常、回路設計者及びマスク設計者に複数回の反復を行わせるプロセスである。したがって、電子設計自動化（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ、ＥＤＡ）では、ＩＣ設計における寄生効果（例えば、望ましくない容量、インダクタンス、及び／又は抵抗効果）を正確に適切に抽出し、モデル化する必要がある。製造技術がより複雑になるにつれて、望ましくない容量、抵抗、及びインダクタンスを含む寄生成分をモデル化するために、様々な技術が時間とともに進化してきた。

この抽出／モデリングステップは、より小さいプロセスジオメトリ／より新しいプロセスノードにおいてますます困難になっている。困難の多くは、より小さいジオメトリにおいて、製造プロセス変動及び他のタイプの製造性の問題の効果が増大することから生じる。長年にわたって、処理技術の進歩が抵抗の効果を低減し、低ｋ誘電体材料が容量の効果を低減したにもかかわらず、フィーチャサイズ（ワイヤ幅など）の継続的な縮小に起因して、寄生効果が支配的なままであり続けるか、又は支配性が増大している。

様々な寄生効果は、回路遅延、エネルギー消費、及び電力分配に影響を与え得る。それらはまた、信頼性に影響を与えるノイズ源及び他の効果をもたらす可能性もある。回路性能に対する相互接続寄生効果の効果を評価するために、それらを正確にモデル化する必要がある。図１は、従来使用されている簡略化されたデジタル設計フローを示しており、寄生成分は、フローのバックエンド部分における回路レイアウトから抽出され、フローのフロントエンド部分におけるゲートレベルシミュレーションで考慮される。典型的には、相互接続寄生成分は遅延／タイミングに影響を及ぼし、ゲートレベルネットリストの変化につながり、フロアプランニング及び／又は配置配線（ｐｌａｃｅ ａｎｄ ｒｏｕｔｅ）を通して別の反復が必要となり、その結果、回路レイアウトが変更される。より複雑なデジタル設計フローは、バックエンド部分を、仮想プロトタイピング、パワーグリッド合成、配置、パワールーティング、クロックツリー合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ、ＣＴＳ）、ポストＣＴＳ最適化、ルーティング、ポストルーティングタイミング及びシグナルインテグリティ最適化、及び、最終的なサインオフ抽出、タイミングシグナルインテグリティ、並びにパワーサインオフなどの、他のステップで置き換えることができる。寄生成分もまた、これらの追加の設計ステップにおいて考慮されなければならない。

アナログ設計フローはまた、レイアウトが完了し、寄生成分が抽出された後に詳細なシミュレーションを必要とし、寄生成分がシミュレーション結果に影響を及ぼすために、レイアウトの変更が必要となる。より複雑なアナログ設計フローはまた、レイアウトプロトタイピング、フロアプランニング、配置及びルーティング（ｐｌａｃｅ ａｎｄ ｒｏｕｔｉｎｇ）、並びにレイアウト依存効果（Ｌａｙｏｕｔ－Ｄｅｐｅｎｄｅｎｔ Ｅｆｆｅｃｔ、ＬＤＥ）及び密度勾配効果（Ｄｅｎｓｉｔｙ－Ｇｒａｄｉｅｎｔ Ｅｆｆｅｃｔ、ＤＧＥ）を考慮する試みの形態も含む。アナログフロー及びデジタルフローの両方において、ルーティングは、マルチパターニングを認識する必要があり、パターン密度は、印刷適性に影響を与えるため、レイアウトを低密度に分離して別々に露光することによって対処される。デジタルフローと同様に、アナログ設計フローにおける様々なステップは、寄生成分を正確に考慮する必要がある。

アナログフロー及びデジタルフローの両方において、寄生成分の存在下で、タイミング、電力、性能及び面積の設計制約を満たすレイアウトが達成されるまで、通常、複数回の反復が必要とされる。詳細なシミュレーションは、これらの回路レベルの行列が製造プロセス変動にわたって満たされることを確実にするために、公称プロセス条件の寄生成分だけでなく、様々な製造プロセスコーナーを表す寄生変動についても繰り返される必要がある。

以下の説明は主に容量抽出技術に焦点を当てているが、本明細書で説明する方法は、抵抗及びインダクタンスの抽出にも適用される。
ＦａｓｔＣＡＰは、任意の形状、向き、及びサイズの理想的な導体間の、自己及び相互容量を計算する既存の３次元容量抽出プログラムである。図２は、そのような抽出プログラムの動作を示す例を提供する。これは、寄生容量を抽出する必要があるバス構造２００を示す。図示されるように、バス構造２００は、パッチとして表される６つの面をそれぞれ有する４つの導体を含む。導体は、それらが重なり合う場所に基づいてセクションに分割される。ＦａｓｔＣａｐ用の入力ファイルは、導体表面のパネルへの離散化を指定し、エッジは、精度のためにより細かくメッシュ化される。図２の例では、ＦａｓｔＣＡＰは、以下の表に示される４×４容量行列を生成する。

所与の構造についてマクスウェル方程式を解いた後、対称容量行列が、フィールドソルバによる出力として生成され、主対角線に沿った導体自己容量を列挙し、非対角項は、様々な導体間の結合容量である。

技術事前特性評価（ｐｒｅ－ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ）では、フィールドソルバを使用していくつかの構造をシミュレートし、そこから最終的に結合容量係数を計算する様々な方法が使用され得る。図３は、高レベルにおいて、典型的な事前特性評価プロセスが、様々な幅及び間隔の導体ワイヤを含むいくつかの多層２Ｄ回路ワイヤ構造３００を構築することによって開始することを示している。次いで、これらの２Ｄワイヤ構造は、プロセス技術ファイルからのワイヤ高さ情報と結合され、（押出しプロセス３０２によって）押し出されて３Ｄ構造を形成する。

次いで、３Ｄ構造は、フィールドソルバ３０４が処理するための形式に変換される。例えば、３Ｄ構造は、パネルのセットを用いてＮ個の導体に変換され、次いで、フィールドソルバ３０４によって消費され、Ｎ×Ｎ容量行列３０６が生成される。容量行列は、フィルタプロセス３０８によってフィルタリングされて、自己容量値のセット及び結合容量値のセットを生成する。次いで、これらの容量値は、成分値、すなわち容量係数に後処理される。

Ｃｏｎｇ ｅｔ ａｌ．による「Ａｎａｌｙｓｉｓ ａｎｄ Ｊｕｓｔｉｆｉｃａｔｉｏｎ ｏｆ ａ Ｓｉｍｐｌｅ，Ｐｒａｃｔｉｃａｌ ２ １／２Ｄ Ｃａｐａｃｉｔａｎｃｅ Ｅｘｔｒａｃｔｉｏｎ Ｍｅｔｈｏｄｏｌｏｇｙ」と題された論文において、容量抽出技法のための５つの基礎が提示されている。

・第１の基礎は、「同一層上の接地及び隣接ワイヤは、著しい遮蔽効果を有する。したがって、正確なモデリングのためには両方を考慮しなければならない。」ということである。

・第２の基礎は、「層ｉ上の金属密度がある閾値を超えた場合、層Ｉ＋１内のワイヤと層ｉ－１上のワイヤとの間の結合は無視できる」ということである。
・第３は、「層ｉ上のワイヤの容量抽出中、層ｉ＋／－２は、無視できる誤差でグランドプレーンとして扱うことができる。層ｉ＋／－２の先を見る必要はない。」ということである。

・第４は、「同一層内のワイヤに対する結合分析は、最も近い隣接ワイヤを独立に考慮するだけでよく、同一層の隣接ワイヤの幅が結合に与える効果は無視できる」ということである。

・第５の最後の基礎は、「層ｉ上の層ｉ－１と層ｉ＋１の共同相互作用は無視できるので、直交クロスオーバー及びクロスアンダーの補正は増分的に実行することができる」ということである。

これらの基礎並びに上述の論文からの学術用語は、本発明のいくつかの実施形態の寄生成分抽出技法において使用される。例えば、図４Ａは、層ｉ上の、同一層の隣接間隔Ｓを有する幅Ｗのワイヤについて、横方向（Ｃｌ）、面積（Ｃａ）及びフリンジ（Ｃｆ）容量係数を抽出することを可能にする単一層構造を示す。左側の構造は、同一の幅Ｗの３本のワイヤを示し、右側の構造は、同一の幅Ｗ’（Ｗプライム）のわずかに異なる３本のワイヤ、すなわち、左側の構造のものと幅がほんのわずかに異なるワイヤを示す。

事前特性評価中に、両方のパターンに対応する２Ｄバス構造が作成される。プロセス技術ファイルからのワイヤ高さは、２Ｄ構造から３Ｄ構造を生成するために使用される。次いで、３Ｄ構造をメッシュ化して一連の２Ｄ表面パネルを作成し、パネル情報をフィールドソルバへの入力として使用する。３Ｄ構造は、フィールドソルバ（例えば、ＦａｓｔＣＡＰ）によってシミュレートされ、２つの容量行列をもたらす。容量行列値をＣｌ、Ｃａ、及びＣｆ容量成分値に関連付ける連立方程式が構築され、その特定のワイヤ幅及び間隔、すなわちＷ、Ｓの対に対するＣｌ、Ｃａ、及びＣｆ成分値を生成するために解かれる。次いで、このアプローチは、Ｗ、Ｓの様々な値に対して繰り返される。

図４Ｂは、クロスオーバー容量を計算するための幾何学的構造の平面図を示す。この図の左側は、３×３バス交差構造４２０を含み、その右側は、３×２バス交差構造４２５を含む。両方の構造は、プロセス技術ファイルからのワイヤ高さを使用して３Ｄに押し出され、次いで、表面パネルに変換される。次いで、表面パネル情報は、入力として使用され、フィールドソルバ（ＦａｓｔＣＡＰ）によって（独立して）解かれ、それぞれ、３×３及び３×２容量行列が生成される。次いで、得られた容量行列を後処理して、クロスオーバー容量の値を生成する。

このアプローチでは、プロセスは、対象となる層の幅Ｗ及び間隔Ｓの異なる値とともに、クロスオーバーワイヤ幅及び間隔Ｗｃ並びにＳｃの異なる値で繰り返される。次いで、様々な容量行列は、４タプル（Ｗ、Ｓ、Ｗｃ、Ｓｃ）の関数としてクロスオーバー容量係数を決定することができるように後処理される。同様のアプローチを使用して、（層ｉ＋１の代わりに層ｉ－１を層使用して）クロスアンダー容量を決定する。他のアプローチは、容量係数を決定するための適切な後処理技術とともに、３層バス交差構造又は他の構造を使用することができる。

次いで、Ｗ、Ｓ、Ｗｃ、Ｓｃの様々な異なる値を使用して、Ｃｌ、Ｃａ、Ｃｆ、クロスオーバー容量係数Ｃｏ、及びクロスアンダー容量係数Ｃｕの様々な値が計算される。次いで、これらの値を使用してルックアップテーブルを計算し、後の容量抽出段階で、Ｃｌ、Ｃａ、Ｃｆ、Ｃｏ、ＣｕがＷ、Ｓ、Ｗｃ、Ｓｃの値としてルックアップされることを可能にする。ルックアップテーブルは、エクストラクタのパターンライブラリの一部として記憶される。

容量抽出段階で、対象となるＩＣ設計のワイヤセグメントに対する幾何学的パラメータが決定され、パターンライブラリ内のルックアップテーブルを調べて、容量成分係数値が求められる。Ｗ及び１／Ｓにおける線形補間は、容量抽出段階で発生するワイヤの値が、事前特性評価段階でルックアップテーブル生成に使用した値と正確に一致しない場合に使用される。

このアプローチ及び他のアプローチは、幾何学的パラメータに関連していることに留意されたい。モデル及びテーブルは、幅及び間隔などの幾何学的パラメータの関数として、事前特性評価中にパターンライブラリとともに記憶される。抽出段階で、レイアウトは、幾何学的パラメータ（より多くの幅及び間隔）のセットに分解され、必要に応じて線形補間しながら、事前特性評価段階からのモデル／テーブルを参照／ルックアップして、容量値を計算する。

プロセス世代にわたる寄生容量の効果をモデル化するために、レイアウトデータから寄生容量を計算する方法は、必要な精度を満たすために、１Ｄ、２Ｄ、２．５Ｄから完全な３Ｄベースのソリューションまで進化してきた。

精度レベルにかかわらず、容量抽出は一般に２つの段階で実行される。図５は、容量抽出を実行するための従来のフローを示す。「事前特性評価」として知られる第１の段階は、プロセス技術情報を必要とするが、抽出される実際のＩＣのレイアウトを必要としない。この第１の段階は、プロセス技術ノードごとに１回実行される。この第１の段階は、図５において破線５００の上に示されている。抽出段階と呼ばれる第２の段階は、事前特性評価段階で生成された情報とともに、寄生パラメータが抽出されるチップの実際のＩＣレイアウト設計データベースを必要とする。この段階は図５の線５００の下に示されている。この段階は、ＩＣ設計ごとに１回必要とされ、出力として寄生成分ファイル又はデータベースを生成する。

事前特性評価中、ＣＰＵ負荷が高いが非常に正確なフィールドソルバを使用して、特定の構造に対する容量を決定する。次いで、得られた容量は、特定の容量モデルと併せて後処理され、製造プロセス技術を表す様々なモデルパラメータ又はルックアップテーブルのセットが得られる。次いで、モデル及び／又はルックアップテーブルは、事前特性評価段階の出力として記憶される。次いで、事前特性評価段階で記憶されたパラメータ化されたモデル及び／又はルックアップテーブルは、容量抽出段階でＩＣ設計に関するジオメトリ情報と組み合わされる。

典型的なレチクル強化技術（Ｒｅｔｉｃｌｅ Ｅｎｈａｎｃｅｍｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ、ＲＥＴ）方法は、ホットスポットを識別して補正するための光近接効果補正（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ、ＯＰＣ）検証を有する。ホットスポットは、適切に印刷するために理想的な条件を必要とする領域であるため、製造の変動に対して適応力がなく、又は場合によっては、理想的な条件であっても適切に印刷されない。ホットスポットは歩留まりの悪さにつながる。インバースリソグラフィ技術（Ｉｎｖｅｒｓｅ Ｌｉｔｈｏｇｒａｐｈｙ Ｔｅｃｈｎｏｌｏｇｙ、ＩＬＴ）は、ＯＰＣ技術の一種である。ＩＬＴは、シリコンウェハなどの基板上に形成することを所望するパターンから、レチクル上に形成するパターンを直接計算するプロセスである。これは、基板上の所望のパターンを入力として使用して、光リソグラフィプロセスを逆方向にシミュレートすることを含み得る。ＩＬＴ計算されたレチクルパターンは、純粋に曲線、すなわち完全に非直線であってもよく、円形、ほぼ円形、環状、ほぼ環状、楕円形、及び／又はほぼ楕円形のパターンを含んでもよい。ＩＬＴ、特に拘束のない曲線ＩＬＴが、ウェハパターンの忠実度及びプロセスウィンドウに関して最良の結果をもたらすことができることを、多くの研究及びウェハ結果が示している。

重要な又は非常に高密度のＩＣ設計では、タイミング（性能）及び電力消費に対する任意の効果が完全に考慮されるように、寄生容量値を可能な限り正確にモデル化することが不可欠である。いくつかの実施形態は、近接効果が含まれる曲線形状を生成することができる製造プロセスシミュレータを、容量抽出の事前特性評価段階及び抽出段階の両方に直接組み込むことによって、そのような容量抽出精度を達成する。

曲線形状は、ＩＣ設計における構成要素（例えば、ワイヤ）の製造された形状に、より酷似している。したがって、曲線形状を使用して寄生成分抽出を実行することにより、抽出された寄生成分値の精度を改善する。図６Ａは、事前特性評価中に曲線形状を生成及び使用する、製造プロセスシミュレータの例を示す。この例における製造プロセスシミュレータは、曲線形状６１０をどのように生成すべきかを知らせるＩＣレイアウトデータベースからの情報を使用して、２Ｄ形状６００から曲線２Ｄ形状６１０を生成するＲＥＴ６０５を含む。この例における製造プロセスシミュレータは、半導体製造プロセスを記述するパラメータの集合である、半導体プロセスモデル６１５も含む。この半導体プロセスモデル６１５には、リソグラフィに使用する光源のタイプ、使用する光の波長などのプロセスモデルが含まれている。

次いで、生成された２Ｄ曲線形状６１０は、３Ｄ押出し及びメッシュ化プロセス６１６に供給され、次いで、このプロセス６１６は、これらの形状及びプロセス技術ファイル６１８からの情報を使用して、正確なメッシュ化３Ｄ形状６２０を生成する。次いで、これらの３Ｄ形状６２０は、フィールドソルバ６２２への入力として提供される。３Ｄ形状６２０の記述は、従来の方法を使用して生成されるものよりも正確である。その結果、フィールドソルバ６２２によって、著しくより正確な容量値６２４が生成される。

いくつかの実施形態で使用される製造プロセスシミュレータは、製造の様々な詳細な欠陥をシミュレートし、生成されるシリコン上の形状の詳細な平面図を可能にする。これらのシミュレータは、いくつかの近接効果、ラインエッジラフネスなどを考慮することができる。いくつかの実施形態は、高精度の３Ｄモデルを生成するために、これらのシミュレータによって生成されたデータを、技術スタックのプロセス技術ファイル情報と組み合わせる。次いで、これらの３Ｄモデルをフィールドソルバツールへの入力として使用して、高レベルの精度で容量を抽出する。

ランタイムがそれほど重要でない場合、製造シミュレーションツールは、製造プロセス変動及び曲線設計技術を完全に考慮することができ、プロセスコーナーにわたって曲線相互接続変動性のより正確な決定を可能にする。しかしながら、ランタイムがしばしば重要であることを考慮すると、いくつかの実施形態は、プロセス変動の影響、及び製造された設計における曲線形状の存在の増加を考慮しながら、従来のパターンライブラリ及び従来のパターンマッチングに依存しない、より新しくより良好な容量抽出技術を使用する。これらの実施形態により、プロセス変動を考慮しながら、曲線設計形状及び製造された曲線相互接続形状の両方について正確な寄生成分抽出が可能になる。

従来の容量抽出アプローチは、主に、単一命令単一データ流（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ， Ｓｉｎｇｌｅ Ｄａｔａ ｓｔｒｅａｍ、ＳＩＳＤ）処理アーキテクチャを使用するＣＰＵベースの処理に依存する。事前特性評価及び抽出の問題を、複数のＣＰＵアプローチを使用して並列に解くことができる領域ベースのサブ問題に分割することは可能であるが、サブ問題自体の計算は、単一命令複数データ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ， Ｍｕｌｔｉｐｌｅ Ｄａｔａ、ＳＩＭＤ）アーキテクチャを有するグラフィックス処理ユニット（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＧＰＵ）、例えばグラフィック処理又は深層学習アプリケーション上で典型的に解かれる問題ほど細かくはない。したがって、従来の容量抽出アプローチでは、著しい性能利益を実現するために膨大な数のＣＰＵが必要とされる。

したがって、はるかに細かいレベルの並列性を得るために、また、容量抽出問題をより効率的に解くことができるように、容量抽出問題をＧＰＵ又はテンソル処理ユニット（Ｔｅｎｓｏｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＴＰＵ）デバイスなどの新しいＳＩＭＤアーキテクチャ上にマッピングすることが望ましい。いくつかの実施形態は、これらの動作をピクセル領域で実行することによって寄生成分の事前特性評価及び抽出の速度を改善し、これにより、これらの動作がＧＰＵ又はテンソル処理ユニット（ＴＰＵ）デバイスなどのＳＩＭＤアーキテクチャによって実行されることが可能になる。これらの実施形態は、機械訓練されたネットワーク（例えば、ニューラルネットワーク）を使用して、事前特性評価及び抽出中に解析されたＩＣ設計構成要素（例えば、ワイヤ構造）のピクセルベースの定義を処理する。

例えば、いくつかの実施形態のシステム及び方法は、フィールドソルバを使用して容量値を決定し、ソルバへの入力として使用される入力導体構造は、（例えば、平面図において）曲線である。いくつかの実施形態は、訓練された曲線形状予測畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ、ＣＮＮ）を使用して、これらの曲線形状を生成する。いくつかの実施形態のシステム及び方法は、容量予測ＣＮＮを訓練する技術事前特性評価を実行し、次いで、容量予測ネットワーク構造及び訓練された重みをパターンライブラリに記憶する。いくつかの実施形態は、技術事前特性評価中に複数のトラック容量予測ＣＮＮを訓練し、次いで、容量予測ＣＮＮ構造及び訓練された重みをパターンライブラリに記憶する、システム及び方法を提供する。

訓練された曲線形状予測ＣＮＮの使用により、いくつかの実施形態が、抽出時に３Ｄ製造された曲線導体形状の正確な表現を迅速に生成することが可能になる。次いで、これらの３Ｄ製造された曲線導体形状は、フィールドソルバへの入力として提供される。このアプローチは、クリティカルネット抽出の精度、特に、著しい製造プロセス変動が存在する場合のクリティカルネット抽出の精度を改善する。

いくつかの実施形態は、ノンクリティカルネットのパターンベース抽出において容量係数のモデリングを実行するために、幾何学的アプローチの代わりに深層学習技術を使用する。例えば、いくつかの実施形態では、容量成分予測ＣＮＮアーキテクチャを使用して、幾何学的パラメータを入力として使用する代わりに、導体構造の２Ｄラスタライズされた画像を入力として使用することによって、容量又は容量係数値を予測する。したがって、（２．５Ｄ及び３Ｄパターンマッチング技術において使用されるような）モデルベース又はテーブルベースのアプローチの特定の制限が取り除かれる。これにより、パターンベース技術の適用性及び範囲が拡大される。

いくつかの実施形態は、寄生成分抽出のために従来のパターンマッチング又はフィールドソルバを使用する代わりに、訓練されたＣＮＮを使用することによって、完全な容量抽出を実行する。例えば、いくつかの実施形態では、抽出される設計は、ピクセル領域にラスタライズされ、画像タイルに分割される。各タイル内のピクセルとして表される導体の容量は、訓練された容量予測ＣＮＮによって迅速に推測され、最終的な容量値を得るために、所与の導体に関連付けられたタイルにわたって積分される。ニューラルネットワークを使用する実施形態は、今日のＧＰＵ及びＴＰＵデバイスのＳＩＭＤ基礎アーキテクチャによって効率的に処理され得るため、迅速に実行され得る。

図６Ｂは、容量抽出フローにおいて訓練された曲線形状予測ニューラルネットワーク６５０を使用して、ＩＣ設計を使用してＩＣを製造した後に生じる曲線導体の高精度の寄生容量値を生成することを示す。ニューラルネットワーク６５０は、ＥＤＡ段階の後（例えば、ルーティングの後）に定義される２Ｄ形状６５２のいくつかの製造プロセス変動に対して、いくつかの２Ｄ曲線形状６５４を生成するように訓練される。いくつかの実施形態では、ニューラルネットワークは、２Ｄ形状６５２のピクセル定義を処理し、ピクセル領域において曲線２Ｄ形状６５４を生成する。したがって、ニューラルネットワークの場合、入力２Ｄ形状６５２はピクセル領域にラスタライズされる。

図６Ｂに示されるように、製造プロセス変動に対して生成された２Ｄ曲線形状６５４は、次いで、３Ｄ押出し及びメッシュ化プロセス６５６に供給され、次いで、このプロセス６５６は、プロセス技術ファイル６５８からのこれらの形状及び情報を使用して、（３Ｄ表面記述によって定義されるような）正確なメッシュ化３Ｄ形状６６０を生成する。押出しを実行するために、２Ｄ曲線形状の定義は、ピクセル領域から、形状がそれらの輪郭の定義によって定義される幾何学的輪郭領域に変換される。

次いで、これらの３Ｄ形状６６０は、フィールドソルバ６６２への入力として提供される。３Ｄ形状６６０の記述は、従来の方法を使用して生成されるものよりもはるかに正確である。その結果、フィールドソルバ６６２によって、著しくより正確な容量値３６４が生成される。

いくつかの製造プロセス変動に対していくつかの２Ｄ曲線形状６５４を生成するために１つのニューラルネットワーク６５０を単に実行する代わりに、他の実施形態は、それぞれ異なる製造プロセス変動に対して並列に実行されるいくつかの単一出力ニューラルネットワークを使用する。これらの同時に実行されるニューラルネットワークは、いくつかのプロセス変動に対していくつかのプロセスコーナー固有の２Ｄウェハ輪郭を生成する。いくつかの実施形態では、そのような各ニューラルネットワークは、１つの製造プロセス変動に対応する、予め定められた重みのセットを使用する。

その一方で、いくつかの製造プロセス変動に対していくつかの２Ｄ曲線形状６５４を生成するニューラルネットワーク６５０は、ＩＣレイアウト描画形状のセットを入力として受け取るが、プロセス製造コーナーごとに１つずつ、曲線形状の１つではなく複数の出力を生成する。（１つのニューラルネットワーク６５０又は複数の単一プロセス変動ネットワークによって生成される）複数の製造プロセス変動に対する複数の２Ｄ曲線形状の例は、処理条件における異なる極限に対応する、平均曲線画像、最大曲線画像、及び最小曲線画像を含む。

これらの例に関する詳細、及びＩＣ設計から導出されるラスタ画像を入力として与え、曲線形状予測ニューラルネットワークを訓練し、その後、曲線シリコンウェハ形状の詳細な２Ｄ画像を生成するために使用することができる方法に関する詳細は、「Ｍｅｔｈｏｄｓ ａｎｄ Ｓｙｓｔｅｍｓ ｔｏ Ｄｅｔｅｒｍｉｎｅ Ｓｈａｐｅｓ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｒ Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ Ｆａｂｒｉｃａｔｉｏｎ」、米国出願公開第２０２２／０１２８８９９号、及び２０２１年１１月２８日に出願された米国仮出願第６３／２８３５２０号に開示されており、これらの両方は、参照により本明細書に援用される。

上述したように、プロセス変動にわたる２Ｄ曲線形状６５４は、３Ｄ押出し及びメッシュ化プロセス６５６によって並行して押出し及びメッシュ化されて、コーナー固有又は極限固有の３Ｄ表面メッシュ化ボリューム６６０のセットを形成し、これらは次いでフィールドソルバ６６２に入力される。フィールドソルバは、いくつかの実施形態ではただ１つのフィールドソルバであるが、他の実施形態では複数のフィールドソルバである。フィールドソルバによって実行されるフィールドソルビング動作（ｆｉｅｌｄ ｓｏｌｖｉｎｇ ｏｐｅｒａｔｉｏｎ）は、製造プロセス変動にわたり、対応する寄生容量値のセット（例えば、行列値のセット）を生成する。いくつかの実施形態では、寄生容量値は、フィルタリングされ、ＤＳＰＦ／ＳＰＥＦファイル（Ｄｅｔａｉｌｅｄ Ｓｔａｎｄａｒｄ Ｐａｒａｓｉｔｉｃ Ｆｏｒｍａｔ／Ｓｔａｎｄａｒｄ Ｐａｒａｓｉｔｉｃ Ｅｘｃｈａｎｇｅ Ｆｏｒｍａｔ）、又はＳｙｎｏｐｓｙｓ Ｇａｌａｘｙ Ｐａｒａｓｉｔｉｃ Ｄａｔａｂａｓｅ（ＧＰＤ）などの他の業界標準寄生表現に変換される。

したがって、様々な製造プロセス変動に起因する曲率に対する修正は、ソルバが生成する様々なプロセスコーナーの容量値に正確に取り込まれる。解析されているＩＣ設計における各２Ｄ形状について、上述の実施形態は、複数のプロセス変動にわたって複数の２Ｄ曲線形状を計算する。しかしながら、他の実施形態は、図６Ｂに示されるフロー及びニューラルネットワークを使用して、ただ１つのプロセス条件（１つの特定の製造プロセス変動）に対して２Ｄ及び３Ｄ曲線形状を生成し、したがって、この１つのプロセス条件に対して寄生容量値のみを生成する。

図７は、抽出中に後で使用するための容量係数を生成する事前特性評価プロセス中に容量係数を計算するための幾何学的アプローチを、置換又は補完するための新規な非幾何学的アプローチ７００を示す。幾何学的アプローチは、図４を参照して上述したように、レイアウトの一部を取り出して、それをワイヤ長、間隔などの幾何学的特徴に縮小する。

その一方で、技術事前特性評価中、図７に示されるアプローチは、単純化した容量モデル／ルックアップテーブルを、より普遍的な関数近似器である、訓練された容量予測ニューラルネットワーク７４０に置き換える。このアプローチでは、画像ラスタライゼーション７２０がワイヤ構造７１０に対して実行されて、いくつかの２Ｄ画像が生成され、これらは以下でマルチチャネル２Ｄ画像７３０と呼ばれる。画像ラスタライゼーション７２０は、マルチチャネル２Ｄ画像７３０をピクセル領域で定義する（すなわち、マルチチャネル２Ｄ画像７３０のピクセルベースの定義を生成する）。したがって、幾何学的属性を定量化し、次いで、事前特性評価されたルックアップテーブル値とともにこれらの属性を使用して容量を計算する代わりに、図７に示されるアプローチは、設計のピクセル表現を使用して容量係数を生成し、そこから寄生容量が、（例えば、係数にワイヤセグメント長及び／又はワイヤセグメント重複長を乗じた後に）計算される。

いくつかの実施形態では、画像ラスタライゼーションは、完全に埋まったピクセル（例えば、ワイヤセグメントなどの形状によって完全に覆われたピクセル）に対して白色ピクセルを生成し、完全に空のピクセル（例えば、ワイヤセグメントなどの任意の形状を覆わないピクセル）に対して黒色ピクセルを生成し、部分的に埋まったピクセルに対して灰色ピクセルを生成する。これらの実施形態のうちのいくつかでは、完全に埋まったピクセルは数値１．０で表され、完全に空のピクセルは０．０として表され、部分的に埋まったピクセルは、ワイヤによって埋められるピクセルの面積を表す範囲［０，１］内の値で表される（例えば、５０％埋まったピクセルは０．５の値を有する）。ワイヤ構造をラスタライズする前に、いくつかの実施形態は、ワイヤ構造をいくつかの構成要素（例えば、いくつかのワイヤ、ワイヤセグメント、又はワイヤ構造部分）に分解し、次いで、それらを個々にラスタライズする。

次いで、マルチチャネル２Ｄ画像７３０は、容量予測ニューラルネットワーク７４０への一次入力として使用され、容量予測ニューラルネットワーク７４０は容量ベクトル７５０を生成する。いくつかの実施形態では、訓練された容量ニューラルネットワーク７４０によって生成された容量ベクトル値７５０は更に、容量係数に後処理される。この目的のために、容量ベクトル７５０は、出力として容量係数７６０を生成するポストプロセッサ７５５に供給される。図示されるように、これらの容量係数は、いくつかの実施形態では、Ｃｌ、Ｃａ、Ｃｆ、Ｃｏ、Ｃｕを含むが、他の実施形態では、それらは、他の容量モデル用の他の係数に後処理される。

容量係数７６０を生成するために、ポストプロセッサ７５５は、いくつかの実施形態では、容量行列値をＣｌ、Ｃａ、及びＣｆ容量成分値に関連付ける連立方程式を構築し、この方程式を解いて、その特定のワイヤ幅及び間隔、すなわち、Ｗ、Ｓの対に対するＣｌ、Ｃａ、及びＣｆ成分値を生成する。次いで、このアプローチは、Ｗ、Ｓの様々な値に対して繰り返される。いくつかの実施形態では、生成された容量係数７６０は寄生単位長である。したがって、抽出中に、生成された容量係数７６０は、次いで、例えば、これらの係数を重複ワイヤセグメントの長さと乗算することによって、寄生容量を計算するために使用される。

訓練されたニューラルネットワーク７４０をマッピング機構として使用することは有利であり、抽出段階で、ワイヤ幅及び間隔が訓練時間中に使用されるものと異なるときに外部で実行される線形補間の必要性を取り除く。これは、ニューラルネットワークが、適切に設計され、訓練された場合、普遍的な関数近似器として機能し、見知らぬデータに対して動作する場合、そのような外部補間の必要性を取り除くからである。従来のアプローチに対するこの方法の別の利点は、ニューラルネットワーク７４０に入力されるマルチチャネル２Ｄ画像７３０が、曲線形状を含む任意の導体形状を表すことができることである。

例えば、いくつかの実施形態では、ワイヤ構造のうちの１つ以上は、形状予測のために訓練される第２のニューラルネットワーク（例えば、図６Ｂの曲線形状予測ニューラルネットワーク）によって、曲線形状から生成される。いくつかの実施形態では、入力半導体設計は、いくつかのワイヤ構造を含む。これらのワイヤ構造の各々はラスタライズされ、各ラスタライズされたワイヤ構造から曲線形状が計算される。各ワイヤ構造のラスタライズは、いくつかの画像を生成することができ、例えば、いくつかの実施形態における各画像は、ワイヤ構造内の配線の１つの層に対応する。製造された曲線ワイヤ構造は、互いに交差する複数のワイヤトラックを含むことができ、より小さい構造にサブセグメント化することができる。各ワイヤ構造をラスタライズする前に、いくつかの実施形態は、ワイヤ構造をいくつかの構成要素（例えば、いくつかのワイヤ、ワイヤセグメント、又はワイヤ構造部分）に分解し、次いで、それらを個々にラスタライズする。

図７において、いくつかの実施形態におけるニューラルネットワーク出力（すなわち、容量ベクトル７５０）は、幾何学的構造に対する容量値のベクトルを表す。入力ワイヤ構造７１０は、対象となる層ｉ、その上のクロスオーバー層ｉ＋１、及びその下のクロスアンダー層ｉ－１上の、それぞれ３つの導体を表すマルチチャネル２Ｄ画像７３０にラスタライズされ得る。ラスタライゼーション７２０中に、ワイヤ構造はマルチチャネル２Ｄ画像７３０上にラスタライズされる。いくつかの実施形態では、異なる画像チャネルは、ＩＣ製造プロセスの異なる相互接続層を表す。

３×３バス交差構造の場合、図１６に示されるように、９つの容量が対象となり、これらは、中心層ｉ（「金属２」）内の中央導体セグメント５に対する自己容量と、このセグメントの８つの隣接セグメントへの８つの容量値である。これらの隣接セグメントは、（１）中心導体から中心層ｉ上のその左右の隣接セグメント４及び６への横方向容量、（２）中心層ｉ上の中央導体セグメント５から層ｉ＋１上の３つの導体セグメント１、２、及び３（すなわち、上の層、「金属３」）への３つのクロスオーバー容量、並びに（３）中央層ｉ上の中央導体セグメント５から層ｉ－１上の３つの導体セグメント７、８、及び９（すなわち、下の層、「金属１」）への３つのクロスアンダー容量を含む。

ニューラルネットワーク７４０を訓練するために、いくつかの実施形態は、既知の入力セット（例えば、既知のワイヤ構造）を既知の出力セット（例えば、既知の容量係数）とともに使用する。これらの既知の入力／出力セットを生成するために、いくつかの実施形態は、図９を参照して以下に説明されるフィールドソルバアプローチを使用する。訓練中、既知の入力セットのグループは、ラスタライズされ、ニューラルネットワーク７４０を介して供給され、出力セットのグループを生成するために後処理される（図７に示されるように）。出力セットの生成された各グループと既知の入力セットの各グループの既知の出力セットとの間の差は、その訓練可能パラメータ（例えば、その重み値）を訓練するためにニューラルネットワーク７４０を通して逆伝播される誤差値である。いくつかの実施形態は、プロセス技術ごとに訓練を１回実行し、次いで、図７の動作を実行して、ＩＣ設計中に抽出を１回又は複数回実行する。

他の実施形態では、容量予測ニューラルネットワークは、容量係数値自体を直接出力するように訓練されてもよく、例えば、出力は容量係数（Ｃｌ、Ｃａ、Ｃｆ、Ｃｏ、Ｃｕ）であってもよい。このアプローチでは、後処理ステップ自体もニューラルネットワークによって学習される。図８は、容量係数値を直接出力するために使用することができるいくつかの実施形態のＣＮＮ８００のアーキテクチャを示す。

この図では、３チャネル入力画像８０５が、２対の畳み込み層８１５及び８２０（例えば、それぞれ５×５カーネルを有する）を含む畳み込みベース８１０によって処理される。畳み込み層の各々は、画像をダウンサンプリングするための後続の２Ｄ最大値プーリング８２５又は８３０を有する。各畳み込み層は、３２のフィルタ深さを使用する。入力画像寸法は６０×６０ピクセルであり、各ピクセルは１０ｎｍ四方のＩＣ設計データを表す。したがって、各画像は、ＩＣ設計の６００×６００ｎｍ領域を表す。

ニューラルネットワークモデルでは、畳み込みベース８１０の後に１６ニューロン幅の全結合ボトルネック層８３５が続き、これはモデルパラメータの全体数を低減する役割を果たす。次いで、この狭い層からの出力は、回帰ネットワーク８４０に供給され、回帰ネットワーク８４０には、１００ニューロン幅の全結合層と、それに続く９ニューロン全結合出力層とが含まれる。

最終出力層を除く全ての層は、ＲｅＬＵ活性化を使用し、全ての畳み込み層は、出力画像サイズが入力画像サイズと同じであることを確実にするためにゼロパディングを使用する。これは回帰ＣＮＮアプリケーションであるため、最終出力層は線形活性化関数を使用する。最終出力層は、予測される容量の数Ｎと同じ幅である。訓練が完了すると、いくつかの実施形態における各プロセス技術に対する訓練された重みのセットが、容量予測ニューラルネットワーク７４０などのニューラルネットワークにおける使用のために保存される。他の実施形態では、最終出力層は、予測される容量係数の数と同じ幅である。当業者であれば、他の実施形態では、寄生成分値を生成するために図８に示される構造とは異なるニューラルネットワーク構造を使用することを理解するであろう。

寄生成分値を生成するようにＣＮＮ８００又は別のニューラルネットワークを訓練するために、いくつかの実施形態では、既知の入力及び出力値を有する訓練データセットを使用する。これらの実施形態は、反復的に、（１）既知の入力値のセットを連続的にニューラルネットワークに供給して出力値のセットを生成し、（２）生成された出力値の各セットと入力値に対応する既知の出力値との間の誤差値を計算し、（３）訓練を通して得られた知識を反映するようにニューラルネットワークの構成可能パラメータ（例えば、その重み値）を調整するために、ニューラルネットワークを通して各コンピュータ誤差値を逆伝搬する。

図９は、ニューラルネットワーク、例えば、３×３バス交差構造を訓練するために必要な訓練データセット（Ｘ及びＹデータ）を作成するためのデータフロー図を表す。Ｘ訓練データはラスタライズされたワイヤ構造入力を表し、Ｙ訓練データは容量ベクトルの出力を表す。この例では、いくつかの３層２Ｄ長方形ワイヤ交差構造９００が、異なるワイヤ幅及び間隔で生成される。いくつかの実施形態は、最小３０ｎｍまでの異なるワイヤ幅を使用し、単位ワイヤ長は９０ｎｍである。また、ルーティングトラック幅４本までの間隔が使用されるが、これを超える間隔は、容量値に比較的取るに足らない変化をもたらすと想定されているためである。

画像ラスタライザ９１０は、各配線構造９００に対してラスタライゼーション動作を実行して、配線構造に対してピクセル領域で定義される２Ｄ画像を生成する。各２Ｄ画像は、３つのチャネルを有し、各チャネルは、第１の好ましいルーティング方向（例えば、垂直）を有する層ｉと、直交する第２の好ましいルーティング方向（例えば、水平）を有する上下の層とを表す２Ｄラスタライズされた画像を含む。いくつかの実施形態では、例えば、３０ｎｍ幅のワイヤが画像内で３ピクセル幅としてレンダリングされるように、ラスタライゼーション中に１０ｎｍのピクセルサイズが使用される。完全に埋まったピクセルは数値１．０で表され、完全に空のピクセルは０．０として表され、部分的に埋まったピクセルは、ワイヤによって埋められるピクセルの面積を表す範囲［０，１］内の値で表される（例えば、５０％埋まったピクセルは０．５の値を有する）。

ニューラルネットワークへの入力のためにこのようにしてラスタライズされた各ワイヤ交差構造は、次いで、構造の３Ｄ表現を生成する押出し及びメッシュモデリングプロセス９２０に供給される。上述したように、形状の輪郭定義を使用する押出し動作を実行するために、いくつかの実施形態は、２Ｄ曲線形状の定義をピクセル領域から、形状がそれらの輪郭の定義によって定義される幾何学的輪郭領域に変換する。

生成された３Ｄ表現は、フィールドソルバ９２５への入力に適している。フィールドソルバ入力表現を作成するために、押出し及びメッシュモデリングプロセス９２０は、製造プロセスのためのプロセス技術ファイル９１５において指定されるような様々な層固有のワイヤ高さ及び誘電体厚さを有するワイヤ構造からの２Ｄワイヤ寸法を使用する。これにより、２Ｄワイヤ形状を「高さ」寸法で押し出して３Ｄボリュームを形成することが可能になる。プロセス技術ファイル内のプロセス技術情報のセットは、例えば、ワイヤ高さ及び誘電体情報を含むことができる。

結果として生じる３Ｄ相互接続ボリュームの各々について、いくつかの実施形態は、表面パネルを計算する。いくつかの実施形態では、これらのパネルは単に長方形として計算される。より複雑な実施形態では、これらのパネルは、例えば曲線３Ｄ相互接続形状の計算に関して上述したように、押出し前に、より複雑なメッシュ化アルゴリズムを適用することによって計算される。例えば、いくつかの実施形態は、三角形又は四辺形メッシュを生成する。次いで、上部層及び下部層の上下にグランドプレーンが挿入される。

対象となる層の上下に追加されたグランドプレーンを含む３Ｄ表面パネル表現は、次いで、フィールドソルバ９２５によって解かれ、Ｎ×Ｎ容量行列を生成する。Ｎは導体の総数である。３×３バス交差構造の場合、全部で９つの導体が存在するので、フィールドソルバは、８１個の容量値を有する９×９行列を生成する。次いで、フィルタ９３０は、これらの値を、例えば、図１６に示されるように、中央層の自己容量、中心導体、及びその導体と８つの隣接導体の各々との間の容量など、対象となる一次容量成分値のみに絞り込む。

各候補の幾何学的ワイヤ構造に対して、図９の訓練データ生成フローは、異なる幅及び／又は間隔の範囲を使用してサンプルワイヤ構造を生成する。生成された各ワイヤ構造は、既知の入力Ｘである。この入力の対応する既知の出力Ｙを生成するために、訓練データ生成フローは、（１）生成されたワイヤ構造ごとに３チャネルのラスタライズされた画像を生成し、（２）この画像の押し出された３Ｄ表現を生成し、次いで、（３）フィールドソルバ及びフィルタによって出力される、フィルタリングされた容量ベクトルを生成する。フィルタリングされた容量ベクトルは、既知の入力Ｘを有する訓練セットの既知の出力Ｙである。そのように生成された大規模なサンプルのセットは、深層学習のベストプラクティスに従って、訓練セット（例えば、サンプルの８０％）と、検証セット（例えば、サンプルの２０％）とに分割される。

図１０は、ＣＮＮベースの全容量抽出方法のデータフロー図を示す。複数のレイアウト上に２Ｄレイアウト形状を含むＩＣ設計１００２は、画像ラスタライザ１００３によってその形状がラスタライズされる。次いで、（ピクセル領域において定義された）ラスタライズされた画像は、ＧＰＵ／ＴＰＵデバイス上で実行される訓練された曲線予測ニューラルネットワーク１００４への入力として提供される（図では簡略化のため、単一のコーナー固有の曲線形状のセット）。ニューラルネットワーク１００４は、各プロセスコーナーにおいて基板上に何が製造されるかを表すプロセスコーナー固有の曲線２Ｄ形状のセットを生成する高速推論動作を実行する。

曲線予測ネットワークは、上記で援用された米国特許出願公開第２０２２／０１２８８９９号に開示された方法を使用して訓練され得る。結果として得られるウェハ形状輪郭は、計算され、データベース１００６に記憶される。データベース１００６に記憶された曲線ウェハ形状の各コーナー固有のセットに対して、抽出されるネットの対応する曲線相互接続ワイヤセグメントが、形状追跡プロセス１００８を介して配置される。図示されるように、このプロセスはまた、ＩＣレイアウト内の最初に描かれたウェハ形状及びそれらの対応する接続性を使用する。

プロセス１００８はまた、曲線ワイヤセグメントをサブセグメントに分割し、各サブセグメントは、２Ｔ＋１トラック幅長の相互接続ワイヤを表し、Ｔはトラックの数である。いくつかの実施形態では、トラックの数Ｔは４に等しいが、他の実施形態は、異なる数のトラック（例えば、５）を使用する。次いで、各サブセグメントは、正方形領域内でＸ方向及びＹ方向に探索されて、同一層上の最も近い隣接ワイヤと、対象となる相互接続の＋／－Ｔトラック以内の、上下の相互接続層上のクロスオーバー／クロスアンダーワイヤとを見つける。

いくつかの実施形態では、プロセス１００８は、正方形タイル３チャネルラスタ画像１０１２を生成して、各相互接続サブセグメント、左右に＋／－Ｔトラック以内のその同一層の最も近い隣接ワイヤ、及び上下の層上の近傍の最大２Ｔ＋１個のクロスオーバー／クロスアンダーワイヤを表す。推定される容量アレイは、２^＊（２Ｔ＋１）＋３個のスロット（例えば、４つのトラックに対して２１個のスロット）を含む。このような各サブセグメントタイルは、３チャネルの２次元画像としてレンダリングされる。他の実施形態では、中間層ｉのタイル画像は、抽出されている導体のいずれかの側のＴ個までの横方向隣接部分、すなわち、最も近い２つの横方向隣接部分だけではないものを取り込む。この場合、推定される容量アレイは、３^＊（２Ｔ＋１）個のスロット（例えば、４つのトラックが使用されるとき、３層ごとに９つずつの、２７個のスロット）を含む。

次いで、相互接続サブセグメントを表す生成されたサブセグメントタイルは、結合容量値を予測／推論する、訓練された容量予測ニューラルネットワーク１０１４に渡される。いくつかの実施形態では、ニューラルネットワーク１０１４は、図８のニューラルネットワーク８００と同様のアーキテクチャを有するが、出力の数は異なる（例えば、４つのトラックが使用されるとき、２３個又は２７個の出力）。ニューラルネットワーク１０１４は、各サブセグメントタイル（以下ではサブセグメント領域とも呼ばれる）について全ての関連する容量を計算する。要するに、図１０は、ＩＣ設計形状のラスタライズされた画像から予測曲線形状を生成するための第１のニューラルネットワーク１００４と、プロセス技術情報のセットを使用して曲線形状の予測寄生容量を計算するための第２のニューラルネットワーク１０１４とを含む。

図示されるように、第２のニューラルネットワーク１０１４の出力は、積分プロセス１０１８への入力として供給される、サブセグメント、タイル固有の容量１０１６である。元のレイアウトからの各相互接続セグメントについて、プロセス１０１８は、セグメントの関連するサブセグメント固有の容量を収集し、全ての関連するサブセグメントタイルにわたって積分する。このフローは、相互接続の接続性に従って、計算された容量を合算する。この積分については、図１１を参照して以下で更に説明する。プロセス１０１８は、例えば、ＤＳＰＦ／ＳＰＥＦファイル又はＳｙｎｏｐｓｙｓ ＧＰＤファイルなどの標準寄生フォーマット１０２０に、全ての相互接続に対する積分された容量値を出力する。

図１１は、いくつかの実施形態で使用されるタイリング（ｔｉｌｉｎｇ）及びラスタライゼーションプロセスを説明するための例を提供する。この例は、対象となるいくつかの導体の製造された曲線形状を示す。この例では、本方法は、設計における層「１／０」上の中央垂直導体１１０２に関する容量を抽出する。直感的に、導体１１０２は、間隔は異なるが実質的に導体１１０２に平行に延びる、左右の同一層の隣接導体１１０４及び１１０６に対して大きな横方向容量を有する。導体１１０２はまた、上の層（この設計では層「２／０」）及び下の層（この設計では層「０／０」）上の形状に対するフリンジング／オーバーラップ容量を有する。

したがって、いくつかの実施形態のタイルリングプロセスは、垂直導体１１０２を複数のサブセグメントにタイリングする。この例では、タイリングプロセスの結果、３つのタイル１１１２、１１１４及び１１１６が得られ、それぞれが中心垂直導体の一部を含む。各タイルはまた、２つの同一層の最も近い隣接横方向導体サブセグメントを含む。更に、４トラックウィンドウ内の３つの導体形状は、上部及び下部の直交ルーティング層上にも存在する。

タイリングプロセスからの各３層タイルは、次いで、３チャネルの２Ｄ ６０×６０ピクセルラスタ画像１１２０にラスタライズされ、ピクセルは１０ｎｍである。図１１は、タイル１１１２の３チャネル画像を示す。ここで、３チャネル画像は、各チャネル画像１１２２～１１２６がそれぞれの相互接続層上の相互接続サブセグメントを表すピクセルを示すように、別々に分割される。

推論中、３チャネル２Ｄタイルラスタ画像は、容量予測畳み込みニューラルネットワーク１０１４に入力され、最大２７個の容量値が、３つのタイルごとに予測され、中央層中心導体の自己容量、横方向隣接トラック内の導体へのその結合容量、及びタイル画像の上部／下部チャネル内に表されるクロスオーバー／クロスアンダートラックのそれぞれへのその結合容量を表す。上述のように、図１０で説明した例については、他の実施形態では２７個以外の量が使用されてもよい。

推論の後、結果として生じる容量は、全てのタイルにわたって合計される、すなわち、相互接続部分の接続性に従って合算される。例えば、層「１／０」上の中央垂直導体１１０２のコーナーごとの総自己容量を得るために、３つのタイル１１１２～６の各々にわたる中央導体の自己容量が合計される。

図１２は、タイルベースの容量抽出のためにニューラルネットワークを訓練するための訓練データを生成するフローを示す。この例では、９×９などのＮ×Ｎトラックスロットからなる正方形に収まる、様々な多層（例えば、３層）２Ｄ相互接続構造が生成される。構造は、ＩＣ設計データベース１２０２に記憶され、それらの個々の層に分割される。次いで、画像ラスタライザ１２０４は、各層の構造コンテンツを単一チャネルの２Ｄ画像としてラスタライズし、次いで、３つの層にわたる個々の層を３チャネルの２Ｄ画像に組み合わせる。

次いで、これらのラスタ画像は、曲線予測ニューラルネットワーク１２０６によって消費される。そのようなニューラルネットワークの例は、上述のニューラルネットワーク、又は米国特許出願公開第２０２２／０１２８８９９号に開示されているニューラルネットワークのうちの１つである。このニューラルネットワーク１２０６は、製造プロセスの出力に対応するプロセスコーナーごとの曲線画像１２１０を出力する。プロセスコーナーごとに、３つの相互接続層に対する曲線２Ｄウェハ形状が収集され、押出しプロセス１２１２に供給される。

このプロセス１２１２は、プロセス技術ファイル１２１４内の層特有のワイヤ高さ及び誘電体情報を使用して、曲線２Ｄウェハ形状を３Ｄに押し出し、結果として生じる３Ｄ相互接続構造は、フィールドソルバ１２１６に入力される。フィールドソルバは、出力としてプロセスコーナーごとにＮ×Ｎ容量行列１２１８を生成し、これは次いで、フィルタ１２２２によって、対象となる容量、すなわち、対象となる中心層中央導体と、３つ全ての層上の他のトラック上の導体との間の結合容量にフィルタリングされる。

各相互接続構造サンプルについて、曲線形状予測ニューラルネットワーク１２０６からの出力として使用されるコーナごとの３チャネル２Ｄ曲線画像タイルと、フィルタ１２２２によって出力される対応するコーナーごとの容量ベクトルとが、容量予測ニューラルネットワークを訓練するときに使用される入力Ｘ及び出力Ｙとして、それぞれ収集される。

２Ｄ３層構造の生成中に、各構造は、有効なトラック位置のいずれかに現れる様々な長さのワイヤセグメントを含み得る。ワイヤは、タイルの全幅又は全高に延びることもあり、部分的な幅又は長さにわたって延びることもある。いくつかの実施形態では、ワイヤは、設定された範囲のワイヤ長を使用して、利用可能なトラック位置に配置される。中央層中心導体の位置を除く任意のトラック位置に対して、ワイヤ長は、ゼロ長と同じくらい短くてもよく、すなわち、ワイヤは、特定のトラック位置に存在しなくてもよい。ゼロでないワイヤ長は、非常に短くてもよく（例えば、１トラック幅）、構造の９トラック幅いっぱいに延びてもよい。そのトラック内の各ワイヤの開始／終了位置は、設定された範囲の位置、例えばルーティングトラックの交差点にスナップされてもよい。

いくつかの実施形態は、構造化されたグリッドのような方法で訓練空間がサンプリングされることを可能にする。他の実施形態では、訓練空間をポピュレートするためにモンテカルロアプローチが採用される。ここで、各ワイヤのワイヤ開始位置及びワイヤ終了位置は、トラックごとにランダムに生成される。この場合も、任意のトラック位置（中心層中央導体を除く）のワイヤ長は、ゼロと同じくらい短くてもよい。トラック位置が空である訓練サンプルには、それらの位置において０の容量値が割り当てられ、空でない位置にはソルバによって生成された容量値が使用される。

図１３は、寄生容量値を生成するニューラルネットワークを訓練するためにいくつかの実施形態において使用される、訓練データセットを示す。図示されるように、これらの実施形態は、曲線ワイヤ形状を各訓練セットの入力値として使用し、これらの曲線ワイヤ形状に関連付けられた既知の容量値を各訓練セットの出力値として使用する。プロセス技術情報のセットを使用した訓練サンプルは、各プロセス技術のために保存される訓練された重みのセットを生成する。

図１４は、本開示で説明される計算を実行するために使用され得るコンピューティングハードウェアデバイス１４００の例を示す。コンピューティングハードウェアデバイス１４００は、メインメモリ１４０４が取り付けられた中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＣＰＵ）１４０２を備える。ＣＰＵは、例えば、８つの処理コアを備えてもよく、それによって、マルチスレッド化されるコンピュータソフトウェアの任意の部分の性能を向上させる。メインメモリ１４０４のサイズは、例えば、６４ギガバイトであってもよい。ＣＰＵ１４０２は、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）バス１４２０に接続される。グラフィックス処理ユニット（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＧＰＵ）１４１４もまた、ＰＣＩｅバスに接続される。コンピューティングハードウェアデバイス１４００において、ＧＰＵ１４１４は、ビデオモニタなどのグラフィックス出力デバイスに接続されてもよいし、接続されなくてもよい。グラフィックス出力デバイスに接続されていない場合、ＧＰＵ１４１４は、純粋に高速並列計算エンジンとして使用され得る。コンピューティングソフトウェアは、全ての計算にＣＰＵ１４０２を使用することと比較して、計算の一部にＧＰＵを使用することによって、著しく高い性能を得ることができる。ＣＰＵ１４０２は、ＰＣＩｅバス１４２０を介してＧＰＵ１４１４と通信する。他の実施形態（図示せず）では、ＧＰＵ１４１４は、ＰＣＩｅバス１４２０に接続されるのではなく、ＣＰＵ１４０２と統合されてもよい。ディスクコントローラ１４０８はまた、例えば、２つのディスク１４１０がディスクコントローラ１４０８に接続された状態で、ＰＣＩｅバスに取り付けられてもよい。最後に、ローカルエリアネットワーク（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ、ＬＡＮ）コントローラ１４１２もまた、ＰＣＩｅバスに取り付けられてよく、他のコンピュータへのギガビットイーサネット（登録商標）（Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ、ＧｂＥ）接続性を提供する。いくつかの実施形態では、コンピュータソフトウェア及び／又は設計データは、ディスク１４１０に記憶される。他の実施形態では、コンピュータプログラム若しくは設計データのいずれか、又はコンピュータプログラム及び設計データの両方が、ＧｂＥイーサネットを介して他のコンピュータ又はファイルサービングハードウェアからアクセスされてもよい。

図１５は、本実施形態の計算を実行するためのシステムの別の実施形態である。システム１５００は、ＣＤＰと呼ばれることもあり、マスタノード１５１０、オプションのビューイングノード１５２０、オプションのネットワークファイルシステム１５３０、及びＧＰＵ対応コンピューティングノード１５４０を含む。ビューイングノード１５２０は、存在しなくてもよく、又は代わりに１つのノードのみを有してもよく、又は他の数のノードを有してもよい。ＧＰＵ対応コンピューティングノード１５４０は、クラスタを形成する１つ又は複数のＧＰＵ対応ノードを含むことができる。各ＧＰＵ対応コンピューティングノード１５４０は、例えば、ＧＰＵ、ＣＰＵ、ＧＰＵとＣＰＵの対、ＣＰＵ用の複数のＧＰＵ、又はＧＰＵとＣＰＵの他の組合せを含み得る。ＧＰＵ及び／又はＣＰＵは、そのチップ上のＧＰＵによって加速されるＣＰＵを有するＧＰＵチップ、又はＣＰＵを加速するＧＰＵを有するＣＰＵチップなど、単一チップ上にあってもよい。ＧＰＵは、別のコプロセッサによって置き換えられてもよい。

マスタノード１５１０及びビューイングノード１５２０は、スイッチ、並びにネットワーク１５５０、１５５２、及び１５５４などの高速ネットワークを介して、ネットワークファイルシステム１５３０及びＧＰＵ対応コンピューティングノード１５４０に接続され得る。例示的な実施形態では、ネットワーク１５５０は５６Ｇｂｐｓネットワークであってよく、１５５２は１Ｇｂｐｓネットワークであってよく、１５５４は管理ネットワークであってよい。様々な実施形態では、これらのネットワークの数はより少なくても又は多くてもよく、高速及び低速などのネットワークのタイプの様々な組合せがあってもよい。マスタノード１５１０は、ＣＤＰ１５００を制御する。外部システムは、外部ネットワーク１５６０からマスタノード１５１０に接続することができる。いくつかの実施形態では、ジョブは外部システムから開始されてもよい。ジョブのためのデータは、ジョブを起動する前にネットワークファイルシステム１５３０上にロードされ、プログラムは、ＧＰＵ対応コンピューティングノード１５４０上でタスクをディスパッチ及び監視するために使用される。ジョブの進行は、ビューイングノード１５２０などのグラフィカルインターフェースを介して、又はマスタノード１５１０上のユーザによって見ることができる。タスクは、ＣＰＵ上で適切な実行ファイルを実行するスクリプトを使用して、ＣＰＵ上で実行される。実行ファイルは、ＧＰＵに接続し、様々な計算タスクを実行し、次いで、ＧＰＵから切断する。マスタノード１５１０はまた、故障したＧＰＵ対応コンピューティングノード１５４０を無効化し、次いで、そのノードが存在しないかのように動作するために使用されてもよい。

本明細書では、特定の実施形態に関して詳細に説明されているが、当業者であれば、前述を理解した上で、これらの実施形態に対する変更、バリエーション、および均等物を容易に構想し得ることを理解されよう。本方法に対するこれら及び他の修正並びにバリエーションは、添付の特許請求の範囲により詳細に記載される本主題の範囲から逸脱することなく、当業者によって実施され得る。例えば、曲線形状がいくつかの実施形態によって使用されるものとして言及されているが、当業者であれば、他の実施形態における設計を表すために直線形状又は任意の形状が使用されることを理解するであろう。

更に、当業者であれば、上記の説明が単なる例であり、限定することを意図していないことを理解するであろう。本発明の範囲から逸脱することなく、本明細書のステップにステップを追加し、ステップを取り除き、又はステップを修正することができる。一般に、提示される任意のフローチャートは、機能を達成するための基本動作の１つの可能なシーケンスを示すことのみを意図しており、多くのバリエーションが可能である。それゆえ、本主題は、添付の特許請求の範囲及びそれらの等価物の範囲内に収まる、そのような修正及びバリエーションを包含することが意図されている。
以下、上記実施形態から把握できる技術的思想について記載する。
［付記１］
基板上に製造されるワイヤ構造の寄生パラメータを計算するための方法であって、
前記ワイヤ構造を受け取ることと、
前記ワイヤ構造に対してラスタライゼーション動作を実行して、前記ワイヤ構造を集合的に表す複数の画像の各々についてピクセルベースの定義を生成することと、
前記複数の画像の前記ピクセルベースの定義をニューラルネットワークへの入力として使用して、前記ワイヤ構造の寄生パラメータを計算することと、
を含む、方法。
［付記２］
前記ニューラルネットワークは、プロセス技術の変動を考慮する、付記１に記載の方法。
［付記３］
前記ニューラルネットワークは、プロセス技術の各変動に対応する、予め定められた重みのセットを使用する、付記２に記載の方法。
［付記４］
前記複数の画像内の各画像は、前記ワイヤ構造内の層に対応する、付記１に記載の方法。
［付記５］
前記ワイヤ構造は、複数の直線形状を含む、付記１に記載の方法。
［付記６］
前記ワイヤ構造は、複数の曲線形状を含む、付記１に記載の方法。
［付記７］
前記ニューラルネットワークは、第１のニューラルネットワークであり、前記曲線形状は、形状予測のために訓練される第２のニューラルネットワークによって生成される、付記６に記載の方法。
［付記８］
前記曲線形状は、互いに交差する複数のワイヤトラックから生成される、付記７に記載の方法。
［付記９］
前記生成は、前記曲線形状のサブセグメント化を更に含む、付記８に記載の方法。
［付記１０］
前記寄生パラメータは、前記ワイヤ構造の少なくとも１つのワイヤに及ぼされる予測された望ましくない寄生容量を表す少なくとも１つの寄生容量値を含む、付記１に記載の方法。
［付記１１］
前記寄生パラメータは、前記ワイヤ構造の複数のワイヤに及ぼされる複数の予測された望ましくない寄生容量を表す複数の寄生容量値を含む、付記１０に記載の方法。
［付記１２］
基板上に製造されるワイヤ構造の寄生パラメータを計算するためのプログラムを記憶する非一時的機械可読媒体であって、前記プログラムは、
前記ワイヤ構造を受け取り、
前記ワイヤ構造に対してラスタライゼーション動作を実行して、前記ワイヤ構造を集合的に表す複数の画像の各々についてピクセルベースの定義を生成し、
前記複数の画像の前記ピクセルベースの定義をニューラルネットワークへの入力として使用して、前記ワイヤ構造の寄生パラメータを計算する、
ための命令のセットを含む、非一時的機械可読媒体。
［付記１３］
前記ニューラルネットワークは、プロセス技術の変動を考慮する、付記１２に記載の非一時的機械可読媒体。
［付記１４］
前記ニューラルネットワークは、プロセス技術の各変動に対応する、予め定められた重みのセットを使用する、付記１３に記載の非一時的機械可読媒体。
［付記１５］
前記複数の画像内の各画像は、前記ワイヤ構造内の層に対応する、付記１２に記載の非一時的機械可読媒体。
［付記１６］
前記ワイヤ構造は、複数の直線形状を含む、付記１２に記載の非一時的機械可読媒体。
［付記１７］
前記ワイヤ構造は、複数の曲線形状を含む、付記１２に記載の非一時的機械可読媒体。
［付記１８］
半導体設計から寄生容量を抽出するように第１のニューラルネットワークを訓練するための方法であって、
複数のワイヤ構造を含む半導体設計を受け取ることと、
前記複数のワイヤ構造をラスタライズすることと、
前記ラスタライズされた複数のワイヤ構造から曲線形状を計算することと、
プロセス技術情報のセットを受け取ることと、
前記プロセス技術情報のセットを使用することによって、前記曲線形状の各々の寄生容量を計算することであって、前記プロセス技術情報のセットに対する訓練された重みのセットを生成する、ことと、
前記プロセス技術情報のセットに対する前記訓練された重みのセットを出力することと、
を含む、方法。
［付記１９］
前記曲線形状を計算することは、第２のニューラルネットワークによって実行される、付記１２に記載の方法。

Claims (20)

1. 基板上に製造されるワイヤ構造の寄生パラメータを計算するための方法であって、
   前記ワイヤ構造を受け取ることと、
   前記ワイヤ構造に対してラスタライゼーション動作を実行して、前記ワイヤ構造を集合的に表す複数の画像の各々についてピクセルベースの定義を生成することと、
   前記複数の画像の前記ピクセルベースの定義を使用してニューラルネットワークへの入力を指定して、前記ワイヤ構造の寄生パラメータを計算することと、
   を含む、方法。
2. 前記ニューラルネットワークは、基板上に前記ワイヤ構造を製造するために使用されるプロセス技術の変動を考慮する、請求項１に記載の方法。
3. 前記ニューラルネットワークは、前記プロセス技術の各変動に対応する、予め定められた重みのセットを使用する、請求項２に記載の方法。
4. 前記複数の画像内の各画像は、前記ワイヤ構造内の層に対応する、請求項１に記載の方法。
5. 前記ワイヤ構造は、複数の直線形状を含む、請求項１に記載の方法。
6. 前記ワイヤ構造は、複数の曲線形状を含む、請求項１に記載の方法。
7. 前記ニューラルネットワークは、第１のニューラルネットワークであり、前記曲線形状は、形状予測のために訓練される第２のニューラルネットワークによって生成される、請求項６に記載の方法。
8. 前記曲線形状は、互いに交差する複数のワイヤトラックから生成される、請求項７に記載の方法。
9. 前記生成は、前記曲線形状のサブセグメント化を更に含む、請求項８に記載の方法。
10. 前記寄生パラメータは、前記ワイヤ構造の少なくとも１つのワイヤに及ぼされる予測された望ましくない寄生容量を表す少なくとも１つの寄生容量値を含む、請求項１に記載の方法。
11. 前記寄生パラメータは、前記ワイヤ構造の複数のワイヤに及ぼされる複数の予測された望ましくない寄生容量を表す複数の寄生容量値を含む、請求項１０に記載の方法。
12. 前記複数の画像についての前記ピクセルベースの定義は、各画像を形成する複数のピクセルについての複数の値を含む、請求項１に記載の方法。
13. 前記ワイヤ構造は、第２のニューラルネットワークが回路レイアウトにおいて定義された第２のワイヤ構造の予測製造形状として生成する第１のワイヤ構造である、請求項１に記載の方法。
14. コンピュータに、基板上に製造されるワイヤ構造の寄生パラメータを計算させるためのプログラムを記憶する非一時的機械可読媒体であって、前記プログラムは、
    前記ワイヤ構造を受け取り、
    前記ワイヤ構造に対してラスタライゼーション動作を実行して、前記ワイヤ構造を集合的に表す複数の画像の各々についてピクセルベースの定義を生成し、
    前記複数の画像の前記ピクセルベースの定義を使用してニューラルネットワークへの入力を指定して、前記ワイヤ構造の寄生パラメータを計算する、
    処理を前記コンピュータに実行させるための命令のセットを含む、非一時的機械可読媒体。
15. 前記ニューラルネットワークは、基板上に前記ワイヤ構造を製造するために使用されるプロセス技術の変動を考慮する、請求項１４に記載の非一時的機械可読媒体。
16. 前記ニューラルネットワークは、前記プロセス技術の各変動に対応する、予め定められた重みのセットを使用する、請求項１５に記載の非一時的機械可読媒体。
17. 前記複数の画像内の各画像は、前記ワイヤ構造内の層に対応する、請求項１４に記載の非一時的機械可読媒体。
18. 前記ワイヤ構造は、複数の直線形状を含む、請求項１４に記載の非一時的機械可読媒体。
19. 前記ワイヤ構造は、複数の曲線形状を含む、請求項１４に記載の非一時的機械可読媒体。
20. 処理ユニットのセットと、
    前記処理ユニットの少なくとも１つによって実行されると、請求項１～１３のいずれか一項に記載の方法を実施するプログラムを記憶する機械可読媒体と、
    を備える、電子デバイス。