JP7390841B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

シリコンなどの半導体基板上に微細な素子が形成される半導体装置においては、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などの半導体素子とともに、抵抗やヒューズなどの半導体素子が形成されるものがある。

例えば、ＭＩＳＦＥＴと抵抗素子とを同一の半導体基板に形成するために、各素子を電気的に分離させる目的で、半導体基板上面を部分的に酸化させて膜厚を厚くさせた酸化膜（ＬＯＣＯＳ：LOCal Oxidation of Silicon）が形成されている半導体装置について考える。この半導体装置において、ＭＩＳＦＥＴが膜厚の薄い部分（アクティブ領域）に形成され、抵抗素子が膜厚の厚い部分（フィールド領域）に形成された場合、各素子の上面を覆うように形成された絶縁層の上面からコンタクトホールをそれぞれ形成しようとすると、抵抗素子のコンタクトホールが浅くなる一方、ＭＩＳＦＥＴのコンタクトホールが深くなる。深さが異なるコンタクトホールを同じエッチング処理により一括で形成しようとすると、コンタクトホールが浅い抵抗素子がオーバーエッチングされて貫通してしまう。このため、コンタクトホールに充填される金属部材との接触面積が小さくなり、導通不良により品質が低下する場合がある。
このような場合において、エッチングストッパ用絶縁膜としてシリコン窒化膜を用いる技術が知られている（例えば、特許文献１参照）。

特開２００４－１６５２３６号公報

本発明は、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる半導体装置を提供することを目的とする。

前記課題を解決するための手段としての本発明の半導体装置は、
基板上の第１の面に設けられ、第１の金属シリサイド膜が上部に形成された第１の電極部を有する第１の半導体素子と、
前記第１の面より高い位置の第２の面に設けられ、第２の金属シリサイド膜及び前記第２の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第２の電極部を有する第２の半導体素子と、
前記第１の半導体素子及び前記第２の半導体素子上に設けられた層間絶縁膜と、
前記第１の電極上の前記層間絶縁膜を貫通し前記第１の金属シリサイド膜に接するように形成された第１のコンタクトホールと、
前記第２の電極上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第２の金属シリサイド膜に接するように形成された第２のコンタクトホールと、
前記第１のコンタクトホール及び前記第２のコンタクトホールに埋め込まれた金属配線と、
を有する。

本発明によると、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる半導体装置を提供することができる。

図１は、本発明の第１の実施形態における半導体装置の断面を示す模式図である。 図２Ａは、本発明の第１の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。 図２Ｂは、本発明の第１の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。 図２Ｃは、本発明の第１の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。 図２Ｄは、本発明の第１の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。 図２Ｅは、本発明の第１の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。 図２Ｆは、本発明の第１の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。 図２Ｇは、本発明の第１の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図である。 図３は、本発明の第２の実施形態における半導体装置の断面を示す模式図である。

本発明の半導体装置は、基板上の第１の面に設けられ、第１の金属シリサイド膜が上部に形成された第１の電極部を有する第１の半導体素子と、第１の面より高い位置の第２の面に設けられ、第２の金属シリサイド膜及び第２の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第２の電極部を有する第２の半導体素子と、第１の半導体素子及び第２の半導体素子上に設けられた層間絶縁膜と、第１の電極上の層間絶縁膜を貫通し第１の金属シリサイド膜に接するように形成された第１のコンタクトホールと、第２の電極上の層間絶縁膜及び水素供給膜を貫通し第２の金属シリサイド膜に接するように形成された第２のコンタクトホールと、第１のコンタクトホール及び第２のコンタクトホールに埋め込まれた金属配線と、を有する。
本発明の半導体装置は、以下の知見に基づくものである。

本発明の半導体装置のように、第１の半導体素子が設けられている第１の面と、第２の半導体素子が設けられている第２の面とは高さが異なり、第１のコンタクトホールよりも第２のコンタクトホールのほうが浅くなる場合がある。このような場合においては、特許文献１に記載の技術と同様に、本発明の半導体装置では、深さが異なるコンタクトホールを同じエッチング処理により一括で形成しても、第２の電極上に存在する水素供給膜がエッチングストッパとして機能するため、第２の半導体素子がオーバーエッチングされて貫通することなく第２のコンタクトホールを形成することができる。

しかしながら、特許文献１に記載の技術では、コンタクトホールによる金属配線と半導体素子の電極部との接合箇所において、金属配線をシリコンからなる電極部と直接接触させると抵抗値が高くなる場合がある。また、特許文献１には、エッチングストッパとしてのシリコン窒化膜（水素供給膜）を減圧ＣＶＤで形成することが記載されているが、減圧ＣＶＤでは７００℃程度の高温にする必要があるため、金属膜上や合金膜上にシリコン窒化膜を形成できない場合がある。また、減圧ＣＶＤにより形成されたシリコン窒化膜は、結晶性が良いため、外部からの透過性が少なく水素処理が必要であることから、工程が増えてしまうという問題があった。

そこで、金属配線と電極部との接合箇所の抵抗値を低減するために、本発明の半導体装置は、電極部の上部に低抵抗の金属シリサイド膜が形成されている。また、コンタクトホールの下面が金属シリサイド膜内に位置するように形成すると、コンタクトホールに埋め込まれた金属配線の下面（底面）が低抵抗の金属シリサイド膜内で接するため、金属配線と電極部との接合箇所の抵抗値を更に低減することができる。
さらに、本発明の半導体装置における水素供給膜は、第２の半導体素子全体を覆うものでなく、エッチングストッパとして第２の金属シリサイド膜上の一部のみを覆うものとして体積や面積を小さくしている。これにより、本発明の半導体装置は、水素供給膜から経時的に放出される水素の量を低減でき、水素による不具合の発生を抑制することができる。加えて、この水素供給膜は、体積や面積が小さいため、残留応力による不具合の発生を抑制することもできる。
このように、本発明の半導体装置は、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる。

本発明の半導体装置の一例としては、第２の半導体素子の上方の近傍に設けられている金属膜を更に有することが好ましい。
この好ましい態様では、例えば、水素や水分を通しにくい金属膜が第２の半導体素子の上方の近傍に設けられていることにより、水素や水分による不具合の発生を抑制することができる。

本発明の半導体装置の他の一例としては、第２の半導体素子は、低濃度不純物領域及び高濃度不純物領域を有する多結晶シリコン膜で形成されている抵抗素子であり、水素供給膜は、低濃度不純物領域から離間した位置に配されていることが好ましい。
この好ましい態様では、抵抗素子の抵抗体としての低濃度不純物領域と、水素供給膜とが離間した位置に配されていることにより、水素供給膜から放出される水素の影響を抵抗体が受けにくくなるため、経時的な抵抗値の変化を低減できる。

本発明の半導体装置の他の一例としては、低濃度不純物領域上に水素遮断膜を更に有することが好ましい。
この好ましい態様では、抵抗素子の抵抗体である低濃度不純物領域の上に、水素を遮断できる水素遮断膜を設けることにより、水素の影響を抵抗体が受けにくくして、経時的な抵抗値の変化を低減できる。

本発明の半導体装置の製造方法は、基板上の第１の面において、上部に第１の金属シリサイド膜が形成された第１の電極部を有する第１の半導体素子を形成する第１の半導体素子形成工程と、第１の面より高い位置の第２の面において、上部に第２の金属シリサイド膜及び第２の金属シリサイド膜上の一部を覆う水素供給膜が形成された第２の電極部を有する第２の半導体素子を形成する第２の半導体素子形成工程と、第１の半導体素子及び第２の半導体素子上に層間絶縁膜を形成する層間絶縁膜形成工程と、第１の電極上の層間絶縁膜を貫通し第１の金属シリサイド膜に接するように第１のコンタクトホールを形成する第１のコンタクトホール形成工程と、第２の電極上の層間絶縁膜及び水素供給膜を貫通し第２の金属シリサイド膜に接するように第２のコンタクトホールを形成する第２のコンタクトホール形成工程と、第１のコンタクトホール及び第２のコンタクトホールに金属配線を埋め込む金属配線埋め込み工程と、を含む。

本発明の半導体装置の製造方法は、上述の半導体装置を製造する方法であることから、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる半導体装置を製造することができる。

次に、本発明の半導体装置の実施形態について、図面を参照しながら説明する。
なお、下記において、複数の膜やこれらを構造的に組み合わせて得られる半導体素子の数、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数、位置、形状、構造、大きさなどにすることができる。
また、図面は模式的なものであり、膜厚と平面寸法との関係、各膜厚の比率などは図面で示したとおりではないことに留意すべきである。

［第１の実施形態］
（半導体装置）
図１は、第１の実施形態における本発明の半導体装置の断面を示す模式図である。
図１に示すように、本実施形態の半導体装置１００は、基板１と、分離用酸化膜２と、ゲート酸化膜３と、ソース・ドレイン領域４と、ゲート電極５と、多結晶シリコン膜６と、シリコン窒化膜７と、シリサイドブロック膜８と、燐及びホウ素を添加したシリコン酸化膜（以下、「ＢＰＳＧ膜」と称する）９と、第１のコンタクトホール１０と、第２のコンタクトホール１１と、金属配線１２と、パッシベーション膜１３と、を有する。これらを構造的に組み合わせることにより、半導体装置１００には、絶縁ゲート電界効果型トランジスタであるＭＩＳＦＥＴ１１０、及び抵抗素子１２０が設けられている。

基板１は、ウエハ状のＰ型シリコン半導体基板である。
なお、本実施形態では、基板１としてウエハ状のＰ型シリコン半導体基板としたが、これに限ることなく、基板１の形状、構造、大きさ及び材質は、目的に応じて適宜選択することができる。
ここで、基板１において、半導体製造プロセスを用いて他の膜や層が積層される側の面を「上面」と称し、上面に対向する側の面を「下面」と称する。

分離用酸化膜２は、基板１上に形成されているＬＯＣＯＳ（LOCal Oxidation of Silicon）である。分離用酸化膜２には、抵抗素子１２０が設けられている。
ここでは、ＭＩＳＦＥＴ１１０が設けられている面（アクティブ領域）を「第１の面Ｓ１」と称する。また、抵抗素子１２０が設けられている面、すなわち分離用酸化膜２の膜厚が厚い面（フィールド領域）を「第２の面Ｓ２」と称する。
なお、分離用酸化膜２の変化前後の厚みとしては、特に制限はなく、目的に応じて適宜選択することができる。

第１の半導体素子としてのＭＩＳＦＥＴ１１０は、第１の面Ｓ１に設けられ、ゲート酸化膜３と、ソース・ドレイン領域４と、ゲート電極５と、を有する。これらのうち、ソース・ドレイン領域４及びゲート電極５は、第１の電極部に該当する。

ゲート酸化膜３は、シリコン酸化膜で形成されている。
なお、ゲート酸化膜３の形状、構造、大きさ、及び材質は、目的に応じて適宜選択することができるが、サリサイドブロックが形成された構造が好ましい

ソース・ドレイン領域４は、不純物の注入により形成されている。また、ソース・ドレイン領域４には、第１の金属シリサイド膜としての、コバルト又はチタン等の合金膜４ａが上部に形成されている。
なお、ソース・ドレイン領域４の形状、構造、大きさ、並びに、不純物の種類及び濃度は、目的に応じて適宜選択することができる。
また、本実施形態では、第１及び第２の金属シリサイド膜をコバルト又はチタン等の合金膜としたが、これに限ることなく、目的に応じて適宜選択することができ、例えば、モリブデン、コバルト、チタン、ニッケルなどの合金が挙げられる。合金としては、例えば、ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＮｉＳｉなどが挙げられる。

ゲート電極５は、多結晶シリコン膜で形成され、不純物が注入されている。また、ゲート電極５には、第１の金属シリサイド膜としての、コバルト又はチタン等の合金膜５ａが上部に形成されている。
なお、ゲート電極５の形状、構造、大きさ、材質、並びに、不純物の種類及び濃度は、目的に応じて適宜選択することができる。

ＭＩＳＦＥＴ１１０の上面には、層間絶縁膜としてのＢＰＳＧ膜９が形成されている。このＢＰＳＧ膜９には、シリコン窒化膜７まで貫通するように第１のコンタクトホール１０がそれぞれ設けられている。第１のコンタクトホール１０に金属配線１２（タングステン）が埋め込まれていることで、ソース・ドレイン領域４及びゲート電極５の導通経路が形成されている。
なお、本実施形態では、層間絶縁膜をＢＰＳＧ膜９としたが、これに限ることはない。

ソース・ドレイン領域４及びゲート電極５には、第１のコンタクトホール１０の下面が合金膜４ａ内及び合金膜５ａ内に位置するようにそれぞれ形成されている。このため、第１のコンタクトホール１０に埋め込まれた金属配線１２の下面が低抵抗の合金膜４ａ内及び合金膜５ａ内でそれぞれ接することから、金属配線１２とＭＩＳＦＥＴ１１０の第１の電極部との接合箇所の抵抗値を低減することができる。

第２の半導体素子としての抵抗素子１２０は、第１の面Ｓ１より高い位置の第２の面Ｓ２に設けられ、多結晶シリコン膜６で形成されている。多結晶シリコン膜６は、低濃度不純物領域６ａと、その両端に第２の電極部としての高濃度不純物領域６ｂと、を有する。
なお、本実施形態では、抵抗素子１２０を多結晶シリコン膜６で形成したが、これに限ることはなく、例えば、ＣｒＳｉＯ、ＣｒＳｉＮ、ＴｉＮなどとしてもよい。

抵抗体としての低濃度不純物領域６ａは、不純物濃度及びサイズにより所望の抵抗値に調整される。
電極としての高濃度不純物領域６ｂには、高濃度不純物領域６ｂよりも低抵抗であり、第２の金属シリサイド膜としてのコバルト又はチタン等の合金膜６ｃが上面に形成されている。

水素供給膜としてのシリコン窒化膜７は、この合金膜６ｃ上の一部を覆うように形成されている。このシリコン窒化膜７は、抵抗素子１２０全体を覆うものでなく、合金膜６ｃ上の一部のみを覆うものであることから、残留応力が隣接する膜の残留応力と大きく異なっていても、その体積や面積が小さいため、残留応力による不具合の発生を抑制することができる。また、シリコン窒化膜７がプラズマにより形成され、水素を包含しやすいものである場合には、シリコン窒化膜７は、合金膜６ｃ上の一部を覆うだけで体積が小さいため、シリコン窒化膜７から経時的に放出される水素の量を低減でき、水素による不具合の発生を抑制することができる。

また、シリコン窒化膜７は、低濃度不純物領域６ａから離間した位置に配されている。これにより、シリコン窒化膜７から放出される水素の影響を低濃度不純物領域６ａが受けにくくなるため、経時的な抵抗値の変化を低減できる。
なお、低濃度不純物領域６ａとシリコン窒化膜７との間隔は、特に制限はなく、目的に応じて適宜選択することができるが、１μｍ以上３μｍ以下が好ましい。

本実施形態では、水素供給膜をシリコン窒化膜７としたが、水素を包含しやすく、かつ層間絶縁膜の材質よりもエッチングレートが低い材質であれば、これに限ることなく、例えば、金属酸化物、金属窒化物、炭素化合物などとしてもよい。

シリサイドブロック膜８は、抵抗体である低濃度不純物領域６ａが上面全面に低抵抗の合金膜６ｃに覆われることで抵抗体としての機能を阻害しないように形成されている。
また、水素遮断膜としてのシリサイドブロック膜８は、低濃度不純物領域６ａの上面全面と、高濃度不純物領域６ｂの上面の一部とに形成されており、製造時の水素アニールや経時でシリコン窒化膜７から放出される水素により、低濃度不純物領域６ａが影響を受けにくいようにしている。
さらに、シリサイドブロック膜８は、シリコン窒化膜７と接触しないように、ＴＥＯＳ（テトラエトキシシラン）で形成されている。これにより、抵抗体である低濃度不純物領域６ａがシリサイドブロック膜８を介してシリコン窒化膜７の残留応力の影響を受けにくくなるため、抵抗値が変化することを抑制することができる。

抵抗素子１２０の上面には、ＭＩＳＦＥＴ１１０の上面と同様に、ＢＰＳＧ膜９が形成されている。このＢＰＳＧ膜９には、シリコン窒化膜７まで貫通するように第２のコンタクトホール１１がそれぞれ設けられている。第２のコンタクトホール１１に金属配線１２が埋め込まれていることで、抵抗素子１２０の導通経路が形成されている。
第２のコンタクトホール１１の下面は、合金膜６ｃ内に位置するようにそれぞれ形成されている。このため、第２のコンタクトホール１１に埋め込まれた金属配線１２の下面が低抵抗の合金膜６ｃ内でそれぞれ接することから、金属配線１２と抵抗素子１２０の第２の電極部との接合箇所の抵抗値を低減することができる。

なお、本実施形態では、金属配線１２の材質をタングステンとしたが、これに限ることなく、目的に応じて適宜選択することができる。

半導体装置１００の最上面には、保護膜としてのパッシベーション膜１３が設けられている。
パッシベーション膜１３の形状、構造、大きさ及び材質としては、特に制限はなく、目的に応じて適宜選択することができる。

なお、本実施形態における半導体装置１００に加えて、抵抗素子１２０の上方の近傍に水素や水分を通しにくい金属膜を更に有するようにしてもよい。このような金属膜を有する半導体装置１００は、水素や水分による不具合の発生を抑制することができる。
金属膜の形状、構造、大きさ及び材料としては、特に制限はなく、目的に応じて適宜選択することができる。

（半導体装置の製造方法）
次に、第１の実施形態における半導体装置１００の製造方法について、図２Ａ～図２Ｇで示す第１の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図を参照しながら説明する。

本発明の半導体装置の製造方法は、第１の半導体素子形成工程と、第２の半導体素子形成工程と、第１のコンタクトホール形成工程と、第２のコンタクトホール形成工程と、金属配線埋め込み工程と、を含む。

図２Ａに示すように、まず基板１を用意してＬＯＣＯＳ形成処理を行い、基板１上に分離用酸化膜２を形成する。
次に、第１の半導体素子形成工程では、ゲート酸化膜形成処理、ソース・ドレイン領域形成処理、多結晶シリコンによるゲート電極形成処理など、従来のＭＩＳＦＥＴ製造技術により、ゲート酸化膜３、ソース・ドレイン領域４、及びゲート電極５を第１の面Ｓ１に形成する。その後、第１の金属シリサイド膜としてのコバルト又はチタン等の合金膜４ａ及び５ａをソース・ドレイン領域４及びゲート電極５の上部に形成する。

このように、第１の半導体素子形成工程では、基板１上の第１の面Ｓ１において、上部に合金膜４ａ及び５ａが形成された第１の電極部を有するＭＩＳＦＥＴ１１０を形成する。

第２の半導体素子形成工程では、図２Ｂに示すように、第２の面Ｓ２に抵抗素子１２０を形成するための多結晶シリコン膜６も形成する。抵抗素子１２０において所望の抵抗率を得るために、多結晶シリコン膜６の上面全面に対し、注入量を調整して不純物の注入を行い、低濃度不純物領域６ａを形成する。また、別のフォトマスク処理により、多結晶シリコン膜６内に不純物を注入して高濃度不純物領域６ａを形成する。

次に、低濃度不純物領域６ａの上面全面と、高濃度不純物領域６ｂの上面の一部とに、シリサイドブロック膜８をＴＥＯＳ（テトラエトキシシラン）で形成する。その後、第２の金属シリサイド膜としてのコバルト又はチタン等の合金膜６ｃを、シリサイドブロック膜８で覆われていない低濃度不純物領域６ａの上部に形成する。

次に、図２Ｃに示すように、全面を覆うようにシリコン窒化膜７をプラズマにより形成する。本実施形態では、減圧ＣＶＤを用いてシリコン窒化膜７を形成すると合金膜が融解してしまう場合があるため、プラズマＣＶＤを用いてシリコン窒化膜７を形成した。
なお、シリコン窒化膜７の形成方法としては、特に制限はなく、目的に応じて適宜選択することができるが、成膜温度を低くできる点でプラズマによる形成方法が好ましい。

次に、図２Ｄに示すように、フォトマスク処理及びエッチング処理により、シリコン窒化膜７がシリサイドブロック膜８に接触しないように合金膜６ｃ上の一部を覆うように加工するとともに、多結晶シリコン膜６及びシリコン窒化膜７を抵抗素子１２０の形状に加工する。
なお、シリコン窒化膜７のエッチング処理としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ウェットエッチング、異方性又は等方性のドライエッチングなどが挙げられる。

このように、第２の半導体素子形成工程では、第１の面Ｓ１より高い位置の第２の面Ｓ２において、上部に合金膜６ｃ及び合金膜６ｃ上の一部を覆うシリコン窒化膜７が形成された第２の電極部を有する抵抗素子１２０を形成する。

次に、層間絶縁膜形成工程では、図２Ｅに示すように、層間絶縁膜としてのＢＰＳＧ膜９を形成する。
ＢＰＳＧ膜９の形成方法としては、特に制限はなく、目的に応じて適宜選択することができる。また、ＢＰＳＧ膜９の平坦化方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、リフロー法、エッチバック法、ＣＭＰ（Chemical Mechanical Polishing）法などが挙げられる。リフロー法は、具体的には、リン又はボロンを含む酸化膜を形成した後、８５０℃以上の熱処理で平坦化するようにしてもよい。

このように、層間絶縁膜形成工程では、ＭＩＳＦＥＴ１１０及び抵抗素子１２０上にＢＰＳＧ膜９を形成する。

次に、第１及び第２のコンタクトホール形成工程では、図２Ｆに示すように、ソース・ドレイン領域４、ゲート電極５、抵抗素子１２０の第２の電極部などの必要な部分にフォトマスク処理を行い、第１のコンタクトホール１０及び第２のコンタクトホール１１をドライエッチングにより一括で形成する。このとき、ＭＩＳＦＥＴ１１０が設けられている第１の面Ｓ１と、抵抗素子１２０が設けられている第２の面Ｓ２とは、高さの基準となる基板１の底面からの高さが異なり、第１のコンタクトホール１０よりも第２のコンタクトホール１１のほうが浅くなる。このような場合において、本実施形態の半導体装置１００では、深さが異なるコンタクトホールを同じエッチング処理により一括で形成しても、第２の電極上に存在するシリコン窒化膜７がエッチングストッパとして機能するため、抵抗素子１２０がオーバーエッチングされて貫通することなく第２のコンタクトホール１１を形成することができる。

このように、第１のコンタクトホール形成工程では、第１の電極上のシリコン窒化膜７を貫通し金膜４ａ及び５ａに接するように第１のコンタクトホール１０を形成する。また、第２のコンタクトホール形成工程では、第２の電極上のシリコン窒化膜７及びシリコン窒化膜７を貫通し合金膜６ｃに接するように第２のコンタクトホール１１を形成する。

次に、金属配線埋め込み工程では、図２Ｇに示すように、第１のコンタクトホール１０及び第２のコンタクトホール１１に金属配線１２としてのタングステンを埋め込むことにより、ＭＩＳＦＥＴ１１０及び抵抗素子１２０の導通経路をそれぞれ形成する。

このように、金属配線埋め込み工程では、第１のコンタクトホール１０及び第２のコンタクトホール１１に金属配線１２を埋め込む。

そして最後に、保護膜としてのパッシベーション膜１３を上面全面に形成する。
このように、本実施形態の半導体装置１００を製造することができる。

なお、ゲート電極５を多結晶シリコン膜で形成する際に、第２の面Ｓ２には抵抗素子１２０を形成するための多結晶シリコン膜６も形成するようにしてもよい。
また、第１の金属シリサイド膜としてのコバルト又はチタン等の合金膜４ａ及び５ａをソース・ドレイン領域４及びゲート電極５の上部に形成する際に、第２の金属シリサイド膜としてのコバルト又はチタン等の合金膜６ｃを、シリサイドブロック膜８で覆われていない低濃度不純物領域６ａの上部に形成するようにしてもよい。

このとき、不純物は、領域をＮ型にする場合にはリンやヒ素などを用いるようにし、領域をＰ型にする場合にはボロンやＢＦ_２などを用いるようにする。不純物注入量としては、所望の抵抗率によるが、例えば、１×１０^１５ａｔｏｍｓ／ｃｍ^３から１×１０^２２ａｔｏｍｓ／ｃｍ^３に設定するようにする。この不純物注入処理は、ＭＩＳＦＥＴ１１０のソース・ドレイン領域４を形成するための不純物注入処理と兼ねてもよい。具体的には、抵抗素子１２０にＮ型の不純物を注入する場合には、Ｎ型ソース・ドレイン領域を形成する際に用いる不純物を使用し、同一処理で不純物を注入するようにしてもよい。また、抵抗素子１２０にＰ型の不純物を注入する場合には、Ｐ型ソース・ドレイン領域を形成する際に用いる不純物を使用し、同一処理で不純物を注入するようにしてもよい。

［第２の実施形態］
図３は、本発明の第２の実施形態における半導体装置の断面を示す模式図である。
図３に示すように、第２の実施形態の半導体装置１００は、第１の実施形態において、第２の半導体素子である抵抗素子１２０をヒューズ１３０に変え、ヒューズ１３０の上面の膜を開口させた以外は、第１の実施形態の半導体装置１００と同様である。

ヒューズ１３０は、高濃度不純物領域１４ａと、高濃度不純物領域１４ａの上面全面を覆う、コバルト又はチタン等の合金膜１４ｂと、を有する。また、コバルト又はチタン等の合金膜１４ｂの上面の一部には、エッチングストッパとして機能するシリコン窒化膜７が形成されている。言い換えると、ヒューズ１３０は、第１の面Ｓ１より高い位置の第２の面Ｓ２に設けられ、合金膜１４ｂ及び合金膜１４ｂ上の一部を覆うシリコン窒化膜７が上部に形成された第２の電極部を有する。また、ヒューズ１３０は、抵抗素子１２０とは異なり、第２の電極部が素子全体に広がってる構造となっている。
このヒューズ１３０は、必要に応じて開口部からエネルギーを照射され、高濃度不純物領域１４ａ及び合金膜１４ｂが溶断されることで機能する。

合金膜１４ｂとシリコン窒化膜７が一定以上の面積で接触していると、熱応力の違いにより隙間ができ、その隙間から水分が侵入することが明らかになったため、ヒューズ１３０においては、抵抗素子１２０と同様に、シリコン窒化膜７が合金膜１４ｂの上面の一部のみに形成されている。

なお、第１及び第２の半導体素子を、第１の実施形態ではＭＩＳＦＥＴ１１０及び抵抗素子１２０とし、第２の実施形態ではＭＩＳＦＥＴ１１０及びヒューズ１３０としたが、これに限ることなく、例えば、ＭＩＳＦＥＴ、ＭＯＳＦＥＴ、容量、抵抗素子、ヒューズなどのいずれかとしてもよい。

以上説明したように、本発明の半導体装置は、基板上の第１の面に設けられ、第１の金属シリサイド膜が上部に形成された第１の電極部を有する第１の半導体素子と、第１の面より高い位置の第２の面に設けられ、第２の金属シリサイド膜及び第２の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第２の電極部を有する第２の半導体素子と、第１の半導体素子及び第２の半導体素子上に設けられた層間絶縁膜と、第１の電極上の層間絶縁膜を貫通し第１の金属シリサイド膜に接するように形成された第１のコンタクトホールと、第２の電極上の層間絶縁膜及び水素供給膜を貫通し第２の金属シリサイド膜に接するように形成された第２のコンタクトホールと、第１のコンタクトホール及び第２のコンタクトホールに埋め込まれた金属配線と、を有する。
これにより、本発明の半導体装置は、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる。

１ 基板
２ 分離用酸化膜
３ ゲート酸化膜
４ ソース・ドレイン領域
４ａ 合金膜（第１の金属シリサイド膜）
５ ゲート電極
５ａ 合金膜（第１の金属シリサイド膜）
６ 多結晶シリコン膜
６ａ 低濃度不純物領域
６ｂ 高濃度不純物領域
６ｃ 合金膜（第２の金属シリサイド膜）
７ シリコン窒化膜（水素供給膜）
８ シリサイドブロック膜（水素遮断膜）
９ ＢＰＳＧ膜（層間絶縁膜）
１０ 第１のコンタクトホール
１１ 第２のコンタクトホール
１２ 金属配線
１３ パッシベーション膜
１４ａ 高濃度不純物領域
１４ｂ 合金膜（第２の金属シリサイド膜）
１００ 半導体装置
１１０ ＭＩＳＦＥＴ
１２０ 抵抗素子
１３０ ヒューズ
Ｓ１ 第１の面
Ｓ２ 第２の面

Claims (4)

1. 基板上の第１の面に設けられ、第１の金属シリサイド膜が上部に形成された第１の電極部を有する第１の半導体素子と、
   前記第１の面より高い位置の第２の面に設けられ、第２の金属シリサイド膜及び前記第２の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第２の電極部を有する第２の半導体素子と、
   前記第１の半導体素子及び前記第２の半導体素子上に設けられた層間絶縁膜と、
   前記第１の電極部上の前記層間絶縁膜を貫通し前記第１の金属シリサイド膜に接するように形成された第１のコンタクトホールと、
   前記第２の電極部上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第２の金属シリサイド膜に接するように形成された第２のコンタクトホールと、
   前記第１のコンタクトホール及び前記第２のコンタクトホールに埋め込まれた金属配線と、
   を有し、
   前記第２の半導体素子は、低濃度不純物領域及び高濃度不純物領域を有する多結晶シリコン膜で形成されている抵抗素子であり、前記水素供給膜は、前記低濃度不純物領域から離間した位置に配されていることを特徴とする半導体装置。
2. 前記第２の半導体素子の上方の近傍に設けられている金属膜を更に有する請求項１に記載の半導体装置。
3. 前記低濃度不純物領域上に水素遮断膜を更に有する請求項１又は２に記載の半導体装置。
4. 基板上の第１の面において、上部に第１の金属シリサイド膜が形成された第１の電極部を有する第１の半導体素子を形成する第１の半導体素子形成工程と、
   第１の面より高い位置の第２の面において、低濃度不純物領域及び高濃度不純物領域を有する多結晶シリコン膜で抵抗素子を形成し、前記高濃度不純物領域の上部に第２の金属シリサイド膜及び前記低濃度不純物領域から離間した位置に水素供給膜が順次形成された第２の電極部を有する第２の半導体素子を形成する第２の半導体素子形成工程と、
   前記第１の半導体素子及び前記第２の半導体素子上に層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記第１の電極部上の前記層間絶縁膜を貫通し前記第１の金属シリサイド膜に接するように第１のコンタクトホールを形成する第１のコンタクトホール形成工程と、
   前記第２の電極部上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第２の金属シリサイド膜に接するように第２のコンタクトホールを形成する第２のコンタクトホール形成工程と、
   前記第１のコンタクトホール及び前記第２のコンタクトホールに金属配線を埋め込む金属配線埋め込み工程と、
   を含むことを特徴とする半導体装置の形成方法。