[go: up one dir, main page]

CN1953149B - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

Info

Publication number
CN1953149B
CN1953149B CN2006101605825A CN200610160582A CN1953149B CN 1953149 B CN1953149 B CN 1953149B CN 2006101605825 A CN2006101605825 A CN 2006101605825A CN 200610160582 A CN200610160582 A CN 200610160582A CN 1953149 B CN1953149 B CN 1953149B
Authority
CN
China
Prior art keywords
conduction type
impurity concentration
polysilicon
diffusion layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006101605825A
Other languages
English (en)
Other versions
CN1953149A (zh
Inventor
斋藤直人
北岛裕一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN1953149A publication Critical patent/CN1953149A/zh
Application granted granted Critical
Publication of CN1953149B publication Critical patent/CN1953149B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/115—Resistive field plates, e.g. semi-insulating field plates
    • H10P10/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种用于都含有CMOS的电源管理半导体器件或模拟半导体器件的制造方法。根据该方法，在构成低杂质浓度漏区的半导体区域之上额外提供具有高热导率的物质以扩展漏区，其有助于在电涌输入期间提升漏区中的热导率(或热发射)并导致对局部温度增加的抑制，从而防止热损伤。因此，能够制造具有晶体管设计的扩展可能性的电源管理半导体器件或模拟半导体器件。

Description

半导体集成电路器件及其制造方法
技术领域
本发明涉及半导体集成电路器件及其制造方法，其中需要具有低功率损耗和高驱动能力的低电压操作。具体地，本发明涉及功率管理半导体器件例如电压检测器(下文称为VD)、电压调整器(下文称为VR)或开关调整器(下文称为SWR)的制造方法。
背景技术
参考图8A到8C解释传统技术。图8A到8C是显示根据传统技术制造半导体器件的方法的工艺步骤顺序的示意性截面图。显示具有偏移型LDD结构的NMOS晶体管作为例子。
如图8A所示，P型半导体衬底141，例如，掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率，经受例如在1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000℃到1,200℃退火几小时到十几小时，以形成扩散层或P型阱142。然后，场绝缘膜143，例如，具有几千到1μm的厚度的热氧化膜，通过LOCOS法形成在衬底上，并且去除对应于形成MOS晶体管的区域的部分场绝缘膜143，从而形成栅绝缘膜144，例如，具有10nm到100nm的厚度的热氧化膜。P型半导体衬度141和P型阱142在栅绝缘膜144形成之前或之后经受离子注入处理，从而控制其杂质浓度。
接下来，也在图8A中，在栅绝缘膜144上沉积多晶硅，通过预沉积或子注入对其引入杂质，并且将多晶硅图案化，从而获得用作栅电极的多晶硅栅145。
随后，例如，注入砷(As)离子，优选剂量为1×1014原子/cm2到1×1016原子/cm2，以便减小薄层电阻以在距多晶硅栅145一定距离处形成高杂质浓度漏区147和高杂质浓度源区149。之后，例如，注入磷离子，优选剂量为1×1012原子/cm2到1×1014原子/cm2，以通过使用多晶硅栅145作为掩模以自对准的方式形成低杂质浓度漏区148和低杂质浓度源区150。
接下来，仍在图8A中，沉积具有200nm到800nm的膜厚度的层间绝缘膜146。
接下来，如图8B中所示，形成接触孔150、151以连接布线(wiring)至高杂质浓度源区149和高杂质浓度漏区147的每一个。随后，金属布线通过溅射等形成并被图案化；漏电极金属152通过接触孔150连接到高杂质浓度漏区147。(参见例如Kazuo Maeda的“Semiconductor Process for Beginners”(日本)，KogyoChosakai Publishing，Inc.，2000年12月10日，第30页)
图9A到9E是显示根据另一传统技术用于高击穿电压半导体器件的制造方法的工艺步骤顺序的示意性截面图。显示在漏极边缘具有厚氧化膜的高电压工作MOS晶体管的从栅到漏的部分结构作为例子。
在图9A中，P型半导体衬底161，例如，掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率，经受例如在1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000℃到1,200℃退火几小时到十几小时，以形成扩散层或P型阱162。在此，给出关于在P型半导体衬底上形成P型阱的工艺步骤的解释，然而P型阱也可以类似的方式形成在N型半导体衬底上。
然后，通过LOCOS法在衬底上形成厚氧化膜。在沉积和图案化氮化硅膜(未示出)之后，以优选1×1011原子/cm2到1×1013原子/cm2的剂量注入杂质，例如磷离子，以形成例如具有0.2μm到2μm的厚度的厚氧化膜。通过这些工艺步骤，在厚氧化膜164的下面形成低杂质浓度漏区163。
接下来，如图9B所示，去除薄氧化膜，其后形成栅绝缘膜165。
随后，如图9C所示，沉积多晶硅167，通过预沉积或离子注入对其引入杂质。
然后，如图9D所示，将多晶硅167图案化，从而获得用作栅电极的多晶硅栅168。
接下来，如图9E所示，为形成高杂质浓度源区(未示出)和高杂质浓度漏区170，例如，注入砷(As)离子，优选剂量为1×1014原子/cm2到1×1016原子/cm2，以降低薄层电阻。
根据按照上述的传统方法制造的半导体器件，以较低的杂质浓度形成漏区以确保高结击穿电压、表面击穿电压、快回电压(snap back voltage)或低碰撞电离率，导致了ESD抗扰性的降低，其可能最终导致ESD抗扰性降到标准以下的情形。而且还出现了大量漏极电流在低杂质浓度区域中引起自加热的现象，尤其是在具有高电阻的部分中，使得电流集中在该处，其导致元件损坏。
也就是说，晶体管的重要特性和ESD抗扰性之间有时会出现矛盾，且导致的问题是，在不增加晶体管尺寸的情况下不能同时满足特性和标准，以面临成本增加以及芯片面积增加。
另外，在接触区域中的布线金属通常在其覆盖范围(coverage)方面并不是极好的，其在平面区域中为布线金属厚度的大约20％。这种低覆盖是限制电流密度的主要原因，从而其使得在不增加接触面积的情况下难以传送大量的电流。
发明内容
考虑到上述的问题而作出本发明，且本发明目的在于提供小面积的晶体管，其抵抗热损伤同时满足充分的ESD抗扰性，其制造方法能够以低成本提供具有低寄生电阻的高精确度的半导体器件。
为解决上述问题，本发明提供下列方法：
(1)一种半导体器件的制造方法，包括步骤：
在第一导电类型的半导体衬底区域上形成栅绝缘膜；
通过在栅绝缘膜上沉积第一多晶硅形成栅电极，对其引入杂质并图案化第一多晶硅；
在第一导电类型的半导体区域内形成第一杂质扩散层用于第二导电类型的低杂质浓度漏极；
邻近第一杂质扩散层形成第二杂质扩散层用于第二导电类型的高杂质浓度漏极，其具有比第一杂质扩散层高的杂质浓度；
沿半导体衬底区域的相反方向在第一杂质扩散层的表面上形成具有比硅绝缘膜高的热导率的延伸区域；
形成接触孔用于建立第二杂质扩散层的电连接；以及
沉积布线金属并通过接触孔将该布线金属电连接到第二杂质扩散层；
(2)半导体器件的制造方法，包括步骤：
在第一导电类型的半导体衬底层上形成栅绝缘膜；
在栅绝缘膜上形成栅电极；
引入杂质到栅电极；
在第一导电类型的半导体层内形成第二导电类型的杂质扩散层，该杂质扩散层具有不同杂质浓度的至少两个区域；
在第一导电类型的半导体衬底层上形成层间绝缘膜；
去除沉积在第二导电类型的杂质扩散层上的层间绝缘膜的一部分；
在沉积在第二导电类型的杂质扩散层上的层间绝缘膜的所述部分被去除的区域上形成多晶硅，并且将第二导电类型的杂质扩散层的表面连接到多晶硅；
引入第二导电类型的杂质到多晶硅；
形成接触孔用于将第二导电类型的杂质扩散层连接到布线金属；以及
沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的杂质扩散层，同时连接第二导电类型的杂质扩散层到多晶硅；
(3)根据项(2)的半导体器件的制造方法，其中第一导电类型的半导体衬底层形成在第二导电类型的半导体衬底上；
(4)根据项(2)的半导体器件的制造方法，其中多晶硅具有50nm至800nm的膜厚度；
(5)根据项(2)的半导体器件的制造方法，其中引入杂质到多晶硅的步骤使用离子注入方法；
(6)根据项(2)的半导体器件的制造方法，进一步包括电连接布线金属到多晶硅的步骤，与沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的杂质扩散层的步骤同时进行；
(7)根据项(2)的半导体器件的制造方法，进一步包括步骤：
形成多晶硅并且引入第二导电类型的杂质到多晶硅；
在多晶硅上形成绝缘膜；
形成接触孔用于建立第二导电类型的杂质扩散层的电连接；以及
沉积布线金属，
上述步骤按所叙述的次序执行；
(8)半导体器件的制造方法，包括步骤：
在第一导电类型的半导体衬底层上形成栅绝缘膜；
在栅绝缘膜上沉积多晶硅并对其引入杂质；
在多晶硅上沉积氮化硅膜并将氮化硅膜图案化；
通过使用氮化硅膜作为掩模将多晶硅图案化来形成栅电极；
在第一导电类型的半导体层内形成第二导电类型的杂质扩散层，该杂质扩散层具有不同杂质浓度的至少两个区域；
在栅电极的侧壁上形成侧隔离物，该测隔离物由氮化硅膜形成；
在栅电极上和在氮化硅膜的侧隔离物上形成侧隔离物，该测隔离物由多晶硅形成；
在第一导电类型的半导体衬底层上形成层间绝缘膜；
通过去除下述形成接触孔：多晶硅的侧隔离物上的层间绝缘膜的一部分；和第二导电类型的杂质扩散层上的层间绝缘膜的一部分；以及
沉积布线金属并通过接触孔电连接多晶硅的侧隔离物和第二导电类型的杂质扩散层至该布线金属；
(9)根据项(8)的半导体器件的制造方法，进一步包括电连接多晶硅的侧隔离物到布线金属的步骤，与沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的杂质扩散层的步骤同时进行；
(10)根据项(8)的半导体器件的制造方法，其中在第二导电类型的半导体衬底上形成第一导电类型的半导体衬底层；
(11)根据项(8)的半导体器件的制造方法，其中氮化硅膜的侧隔离物具有在0.1μm到0.5μm的范围内的宽度；
(12)根据项(8)的半导体器件的制造方法，其中多晶硅的侧隔离物具有在0.2μm到1.0μm的范围内的宽度；
(13)根据项(8)的半导体器件的制造方法，其中向多晶硅的侧隔离物引入杂质的步骤使用离子注入方法；
(14)半导体器件的制造方法，包括步骤：
在第一导电类型的半导体衬底层的一部分上形成第二导电类型的第一杂质扩散层；
在第二导电类型的第一杂质扩散层上形成氧化硅膜；
在没有形成氧化硅膜的区域上形成栅绝缘膜；
通过去除第二导电类型的第一杂质扩散层上的部分氧化硅膜暴露第二导电类型的第一杂质扩散层的硅表面；
沉积多晶硅到第二导电类型的第一杂质扩散层上的部分绝缘膜和部分栅绝缘膜被去除的区域，并且连接第二导电类型的第一杂质扩散层的硅表面到多晶硅；
将第二导电类型的杂质引入到多晶硅；
将多晶硅图案化来使栅绝缘膜上的栅电极和第二导电类型的第一杂质扩散层上的扩展漏区彼此分开；
邻近第二导电类型的第一杂质扩散层形成第二导电类型的第二杂质扩散层；
形成接触孔用于建立第二导电类型的第二杂质扩散层的电连接；以及
沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的第二杂质扩散层；
(15)根据项(14)的半导体器件的制造方法，其中第二导电类型的第一杂质扩散层上的绝缘膜包括具有100nm到1,200nm的膜厚度的氧化硅膜；以及
(16)根据项(14)的半导体器件的制造方法，进一步包括连接第二多晶硅到布线金属的步骤，与通过接触孔电连接第二导电类型的杂质扩散层到该布线金属的步骤同时进行。
如上所述，根据制造都包括CMOS晶体管的电源管理半导体器件或逻辑半导体器件的方法，在MOS晶体管中低杂质浓度漏区的部分硅表面上面和上方的延伸区域的设置和连接有助于在正常电流操作期间降低漏极电阻，并在高电流操作期间或在ESD电涌输入时促进低杂质浓度漏区中的热扩散，通过抑制温度升高来防止硅的热损伤，从而改善元件的ESD抗扰性和损伤抵抗力。因此，设置低杂质浓度漏区的浓度的自由度的增加导致容易实现期望的晶体管特性。
附图说明
在附图中：
图1A到1D是顺次显示根据本发明第一实施例的半导体器件制造方法的工艺步骤的示意性截面图；
图2A到2D是顺次显示根据本发明第二实施例的半导体器件制造方法的工艺步骤的示意性截面图；
图3A到3D是顺次显示根据本发明第三实施例的半导体器件制造方法的工艺步骤的示意性截面图；
图4A到4D是顺次显示根据本发明第四实施例的半导体器件制造方法的工艺步骤的示意性截面图；
图5A到5E是顺次显示根据本发明第五实施例的半导体器件制造方法的工艺步骤的示意性截面图；
图6A到6E是顺次显示根据本发明第六实施例的半导体器件制造方法的工艺步骤的示意性截面图；
图7A到7E是顺次显示根据本发明第一实施例的半导体器件制造方法的工艺步骤的示意性截面图；
图8A到8C是顺次显示根据传统技术的半导体器件制造方法的工艺步骤的示意性截面图；以及
图9A到9E是顺次显示根据另一传统技术制造高击穿电压半导体器件的方法的工艺步骤的示意性截面图。
具体实施方式
在下文中，参考附图描述本发明的实施例。
图1A到1D是显示根据本发明的半导体器件制造方法的第一实施例的顺序工艺步骤的示意性截面图。
在图1A中，P型半导体衬底1，例如，掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率，经受例如在1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000℃到1,200℃退火几小时到十几小时，以形成扩散层或P型阱2。在此，给出在P型半导体衬底上形成P型阱的工艺步骤的解释，而P型阱也可以类似的方式形成在N型半导体衬底上。衬底可具有任一种导电类型，这与本发明的要点无关。
然后，场绝缘膜3，例如，具有几千
Figure G2006101605825D00071
到1μm的厚度的热氧化膜，通过LOCOS法形成在衬底上，并且去除该绝缘膜的对应于形成MOS晶体管的区域的部分，从而形成栅绝缘膜4，例如，具有10nm到100nm的厚度的热氧化膜。在栅绝缘膜4形成之前或之后对P型半导体衬底1和P型阱2进行离子注入，从而控制其杂质浓度。接下来，在栅绝缘膜4上沉积多晶硅，通过预沉积或离子注入对其引入杂质，并且将该多晶硅图案化，从而获得用作栅电极的多晶硅栅5。
随后，例如，以优选1×1014到1×1016原子/cm2的剂量注入砷(As)离子，以便降低薄层电阻，以在距多晶硅栅5一定距离处形成高杂质浓度漏区7和高杂质浓度源区9。之后，例如，以优选1×1012到1×1014原子/cm2的剂量注入磷离子，以通过使用多晶硅栅5作为掩模以自对准的方式形成低杂质浓度漏区8和低杂质浓度源区10。
接下来，将层间绝缘膜6沉积成具有200nm到800nm的厚度的膜。
在图1B中，在与多晶硅栅5隔开一定距离处，在低杂质浓度漏区8和高杂质浓度漏区7上的区域中部分地去除层间绝缘膜6，以暴露低杂质浓度漏区8和高杂质浓度漏区7上的硅表面。
在图1C中，在图1B的低杂质浓度漏区8和高杂质浓度漏区7上暴露的硅表面上，沉积多晶硅，对其引入杂质，并且将该多晶硅图案化，从而获得多晶硅漏极11。杂质引入的例子包括以优选1×1014到1×1016原子/cm2的剂量的磷离子注入。
接下来，在图1D中，形成接触孔12，13用于连接布线到源区和漏区的每一个。随后，布线金属通过溅射形成并经受图案化处理，并且通过接触孔连接该布线金属和漏极表面，而同时将低杂质浓度漏区8上的多晶硅漏极11连接到漏电极金属17。同样，将低杂质浓度源区9连接到源电极金属15。
应当注意，多晶硅漏极11和漏电极金属17不是必需地彼此连接。是否连接多晶硅漏极11至漏电极金属17的决定可通过考虑ESD抗扰性、晶体管击穿电压、漏极电流量等来作出。
图2A到2D是显示根据本发明的半导体器件制造方法的第二实施例的顺序工艺步骤的示意性截面图。
在图2A中，P型半导体衬底21，例如，掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率，经受例如以1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000到1,200℃退火几小时到十几小时，以形成扩散层或P型阱22。在此，给出关于在P型半导体衬底上形成P型阱的工艺步骤的解释，而P型阱也可以类似的方式形成在N型半导体衬底上。衬底可具有任一种导电类型，这与本发明的要点无关。
然后，场绝缘膜23，例如，具有几千
Figure G2006101605825D00081
到1μm的厚度的热氧化膜，通过LOCOS法形成在衬底上，并且去除对应于形成MOS晶体管的区域的一部分绝缘膜，从而形成栅绝缘膜24，例如，具有10nm到100nm的厚度的热氧化膜。在栅绝缘膜24形成之前或之后对P型半导体衬底21和P型阱22进行离子注入，从而控制其杂质浓度。接下来，在栅绝缘膜24上沉积多晶硅，通过预沉积或离子注入对其引入杂质，并且将多晶硅图案化，从而获得用作栅电极的多晶硅栅25。
随后，例如，以优选1×1014到1×1016原子/cm2的剂量注入砷(As)离子，以便降低薄层电阻，以在距多晶硅栅25一定距离处形成高杂质浓度漏区27和高杂质浓度源区29。之后，例如，以优选1×1012到1×1014原子/cm2的剂量注入磷离子，以通过使用多晶硅栅25作为掩模以自对准的方式形成低杂质浓度漏区28和低杂质浓度源区30。
接下来，将层间绝缘膜26沉积成具有200nm到800nm的膜厚度的膜。
在图2B中，在低杂质浓度漏区28上、高杂质浓度漏区27上和高杂质浓度源区29上距离多晶硅栅25一定距离的区域中部分地去除层间绝缘膜26，以及在低杂质浓度漏区28上、高杂质浓度漏区27上和高杂质浓度源区29上分别形成低杂质浓度漏区接触孔31、高杂质浓度漏区接触孔32和高杂质浓度源接触孔33，从而暴露其硅表面。
在图2C中，通过溅射在整个衬底表面上沉积布线金属层34至所需厚度。
接下来，在图2D中，将布线金属层34图案化，从而获得源电极35、高杂质浓度漏电极37和低浓度漏区金属层36。
图3A到3D是显示根据本发明的半导体器件制造方法的第三实施例的顺序工艺步骤的示意性截面图。
如图3A所示，P型半导体衬底41，例如，掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率，经受例如以1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000到1,200℃退火几小时到十几小时，以形成扩散层或P型阱42。在此，给出关于在P型半导体衬底上形成P型阱的工艺步骤的解释，而P型阱也可以类似的方式形成在N型半导体衬底上。衬底可具有任一种导电类型，这与本发明的要点无关。
然后，场绝缘膜43，例如，具有几千
Figure G2006101605825D00091
到1μm的厚度的热氧化膜，通过LOCOS法形成在衬底上，并且去除对应于形成MOS晶体管的区域的部分绝缘膜，从而形成栅绝缘膜44，例如，具有5nm到100nm的厚度的热氧化膜。在栅绝缘膜44形成之前或之后对P型半导体衬底41和P型阱42进行离子注入，从而控制其杂质浓度。接下来，在栅绝缘膜44上沉积多晶硅，通过预沉积或离子注入对其引入杂质。此外，沉积氮化硅膜并将其图案化，从而获得用于栅电极的氮化硅膜46。在此，多晶硅优选具有100nm到500nm的膜厚度，并且氮化硅膜46优选具有30nm到100nm的厚度。另外，硅化物层例如WSi可沉积在多晶硅膜和氮化硅膜46之间。
之后，通过使用用于栅电极的氮化硅膜46作为掩模将多晶硅图案化，从而获得用作栅电极的多晶硅栅45。
随后，例如，以优选1×1014到1×1016原子/cm2的剂量注入砷(As)离子，以便降低薄层电阻，以形成均距离多晶硅栅45一定距离的高杂质浓度漏区47和高杂质浓度源区49。之后，例如，以优选1×1012到1×1014原子/cm2的剂量注入磷离子，以通过使用多晶硅栅45和氮化硅膜46一起作为掩模以自对准的方式形成低杂质浓度漏区48和低杂质浓度源区50。
如图3B所示，再次沉积氮化硅膜，并对其进行各向异性蚀刻，从而形成氮化硅膜侧隔离物51。之后，通过湿法蚀刻去除源极和漏极的每一个上的氧化膜。多晶硅栅45、栅电极上的氮化硅膜46和构成侧隔离物的氮化硅膜的每一个的膜厚度可被控制，从而改变氮化硅膜侧隔离物51以在横向方向上具有多种宽度。氮化硅膜优选具有100nm到500nm的膜厚度，且在横向方向上具有0.1μm到0.5μm的宽度。取决于蚀刻条件，可能出现的性况是，在漏极和源极的每一个上的氧化膜与氮化硅膜一起同时去除。在这种情况下，之后不需要执行湿法蚀刻。
接下来，如图3C所示，在低杂质浓度漏区48和高杂质浓度漏区47的硅表面上沉积第二多晶硅，其在图3B中已经暴露，并且通过预沉积和离子注入来引入杂质，然后对第二多晶硅进行各向异性蚀刻，从而形成多晶硅侧隔离物52。引入的杂质量可变化，从而控制ESD抗扰性和漏极电阻。
此时，高杂质浓度源区49和低杂质浓度源区50的部分硅表面以及高杂质浓度漏区47和低杂质浓度漏区48的部分硅表面都分别连接到多晶硅侧隔离物52。多晶硅栅45、用于栅电极的氮化硅膜46和构成侧隔离物51的氮化硅膜中的每一个的膜厚度以及构成侧隔离物52的多晶硅的沉积膜厚度可被控制，从而改变多晶硅侧隔离物52以在横向方向上具有多种长度。多晶硅侧隔离物52优选在横向方向上具有0.2μm到1.0μm的长度。这样，能够控制低杂质浓度漏区48上和高杂质浓度漏区47上的硅表面上的接触区域，其与多晶硅侧隔离物52接触。
引入到第二多晶硅中的杂质的导电类型与源极和漏极的那些相同。在该实施例中，例如，以优选1×1014到1×1016原子/cm2的剂量离子注入磷。
接下来，在图3D中，沉积层间绝缘膜54至在200nm到800nm的范围内的膜厚度。随后，形成接触孔用于连接布线到源区和漏区的每一个。形成接触孔使得每一个接触孔均部分地与多晶硅侧隔离物52交叠。优选地每个接触孔与硅侧隔离物52交叠长度为0.2μm到1.0μm。之后，布线金属通过溅射形成并且被图案化以便通过其中一个接触孔连接到漏极表面，而同时低杂质浓度漏区48上的多晶硅侧隔离物52连接到漏电极金属53。多晶硅栅45和漏电极金属53之间的距离仅根据多晶硅侧隔离物52的膜厚度来限定，其消除了因厚度可能变化而考虑提供余量的需要，因此，元件可以最小尺度来设计并在大小上被最小化。应当注意，多晶硅侧隔离物52和漏电极金属53不是必需地彼此连接。是否连接多晶硅测隔离物52和漏电极金属53的决定可根据所需的电特性、晶体管尺寸等的考虑作出。
图4A到4D是显示根据本发明的半导体器件制造方法的第四实施例的顺序工艺步骤的示意性截面图。
在图4A中，P型半导体衬底61，例如，掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率，经受例如以1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000到1,200℃退火几小时到十几小时，以形成扩散层或P型阱62。在此，给出关于在P型半导体衬底上形成P型阱的工艺步骤的解释，而P型阱也可以类似的方式形成在N型半导体衬底上。衬底可具有任一种导电类型，这与本发明的要点无关。
然后，场绝缘膜63，例如，具有几千
Figure G2006101605825D00111
到1μm的厚度的热氧化膜，通过LOCOS法形成在衬底上，并且去除对应于形成MOS晶体管的区域的部分绝缘膜，从而形成栅绝缘膜64，例如，5nm到100nm的厚度的热氧化膜。在栅绝缘膜64形成之前或之后对P型半导体衬底61和P型阱62进行离子注入，从而控制其杂质浓度。随后，在栅绝缘膜64上沉积多晶硅，并通过预沉积或离子注入引入杂质，此外，沉积氮化硅膜并将其图案化，从而获得用于栅电极的氮化硅膜66。在此，多晶硅优选具有100nm到500nm的厚度，并且氮化硅膜66优选具有30nm到100nm的厚度。另外，硅化物层例如WSi可沉积在多晶硅膜和氮化硅膜66之间。
之后，通过使用用于栅电极的氮化硅膜66作为掩模将多晶硅图案化，从而获得用作栅电极的多晶硅栅65。
随后，例如，以优选1×1014到1×1016原子/cm2的剂量注入砷(As)离子，以便降低薄层电阻，以形成均距离多晶硅栅45一定距离的高杂质浓度漏区67和高杂质浓度源区69。之后，例如，以优选1×1012到1×1014原子/cm2的剂量注入磷离子，以通过使用多晶硅栅65和氮化硅膜66中的每一个作为掩模以自对准的方式形成低杂质浓度漏区68和低杂质浓度源区70。
在图4B中，再次沉积氮化硅膜，并对其进行各向异性蚀刻，从而形成氮化硅膜侧隔离物71。可以控制多晶硅栅65、栅电极上的氮化硅膜66和构成侧隔离物的氮化硅膜中的每一个的膜厚度，从而改变氮化硅膜侧隔离物71以在横向方向上具有多种宽度。氮化硅膜优选具有100nm到500nm的膜厚度，在横向方向上具有0.1μm到0.5μm的宽度。
接下来，在图4C中，在整个表面上沉积层间绝缘膜74至在200nm到800nm的范围内的膜厚度。
随后，在图4D中，在源极和漏极的低杂质浓度区域和高杂质浓度区域的每一个上形成接触孔。之后，通过溅射形成金属，例如铝-硅-铜，并且将其图案化。然后，通过接触孔连接源极和漏极的表面到铝-硅-铜金属层，从而形成高杂质浓度区域漏电极76、低杂质浓度区域漏电极75、高杂质浓度区域源电极78、低杂质浓度区域源电极77。应当注意，接触孔和金属层不是必需地形成在低杂质浓度源区上。
图5A到5E是顺次显示根据本发明的半导体器件制造方法的第五实施例的工艺步骤的示意性截面图。
在图5A中，P型半导体衬底81，例如掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率的半导体衬底，经受例如以1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000到1,200℃退火几小时到十几小时，由此具有形成在其上的扩散层或P型阱82。在此，给出关于在P型半导体衬底上形成P型阱的工艺步骤的解释，而P型阱也可以类似的方式形成在N型半导体衬底上。衬底可采用任一种导电类型，这与本发明的要点无关。
然后，通过LOCOS法在衬底上形成厚氧化膜。在沉积和图案化氮化硅膜(未示出)之后，以1×1011到1×1013原子/cm2的剂量离子注入杂质例如磷，以形成厚氧化膜，例如，具有0.2μm到2μm的厚度的热氧化膜。通过这些工艺步骤，在厚氧化膜84之下形成低杂质浓度漏区83。之后，进一步形成栅绝缘膜85。
之后，如图5B所示，通过蚀刻部分地去除厚氧化膜84，从而打开低杂质浓度漏区窗口86。通过各向异性蚀刻，或作为两个阶段的各向异性蚀刻和各向同性蚀刻的结合来暴露低杂质浓度漏区83的表面。低杂质浓度漏区窗口86和栅绝缘膜85之间的距离，其为薄氧化膜，根据对所需的电特性例如电阻的考虑来决定。
接下来，如图5C所示，沉积多晶硅87，通过预沉积或离子注入对其引入杂质。
然后，如图5D所示，将多晶硅87图案化，从而获得用作栅电极的多晶硅栅88和低杂质浓度漏区上的多晶硅漏区89。
接下来，如图5E所示，为形成高杂质浓度源区(未示出)和高杂质浓度漏区90，例如，以优选1×1014到1×1016原子/cm2的浓度离子注入砷(As)，以便降低薄层电阻。之后，执行完成布线的工艺，其中连接到高杂质浓度漏区90的电极可以或可以不连接到多晶硅漏区89。可以考虑期望的晶体管电阻、ESD抗扰性和驱动性能，以完成最佳布线。
图6A到6E是顺次显示根据本发明的半导体器件制造方法的第六实施例的工艺步骤的示意性截面图。
如图6A所示，P型半导体衬底101，例如，掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率的半导体衬底，经受例如以1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000到1,200℃退火几小时到十几小时，由此具有形成在其上的扩散层或P型阱102。在此，给出关于在P型半导体衬底上形成P型阱的工艺步骤的解释，而P型阱也可以类似的方式形成在N型半导体衬底上。衬底可采用任一种导电类型，这与本发明的要点无关。
然后，通过LOCOS法在衬底上形成厚氧化膜。在沉积和图案化氮化硅膜(未示出)之后，以优选1×1011到1×1013原子/cm2的剂量离子注入杂质例如磷，以形成厚氧化膜，例如，具有0.2μm到2μm的厚度的热氧化膜。通过这些工艺步骤，在厚氧化膜104之下形成低杂质浓度漏区103。之后，进一步形成栅绝缘膜105。
接下来，如图6B所示，沉积多晶硅107，通过预沉积或离子注入对其引入杂质。然后，将多晶硅107图案化，从而获得用作栅电极的多晶硅栅108。
之后，如图6C所示，通过蚀刻部分地去除厚氧化膜104，从而形成低杂质浓度漏区窗口106。通过各向异性蚀刻，或作为两个阶段的各向异性蚀刻和各向同性蚀刻的结合来暴露低杂质浓度漏区103的表面。低杂质浓度漏区窗口106和栅绝缘膜105之间的距离，其是薄氧化膜，根据对所需的电特性例如电阻的考虑来决定。
然后，在图6D中，将多晶硅107图案化，从而获得低杂质浓度漏区上的多晶硅漏区109。
接下来，如图6E所示，为形成高杂质浓度源区(未示出)和高杂质浓度漏区110，例如，以优选1×1014到1×1016原子/cm2的剂量离子注入砷(As)，以降低薄层电阻。之后，执行完成布线的工艺，其中连接到高杂质浓度漏区110的电极可以或可以不连接到多晶硅漏区109。可以考虑期望的晶体管电阻、ESD抗扰性和驱动性能，以完成最佳布线。
图7A到7E是顺次显示根据本发明的半导体器件制造方法的第七实施例的工艺步骤的示意性截面图。
在图7A中，P型半导体衬底121，例如，掺杂了一定杂质浓度的硼以获得20Ωcm到30Ωcm的电阻率的半导体衬底，经受例如以1×1011原子/cm2到1×1013原子/cm2的剂量的硼离子注入并且在1,000到1,200℃退火几小时到十几小时，由此具有形成在其上的扩散层或P型阱122。在此，给出关于在P型半导体衬底上形成P型阱的工艺步骤的解释，而P型阱也可以类似的方式形成在N型半导体衬底上。衬底可采用任一种导电类型，这与本发明的要点无关。
然后，通过LOCOS法在衬底上形成厚氧化膜。在沉积和图案化氮化硅膜(未示出)之后，以优选1×1011到1×1013原子/cm2的剂量离子注入杂质例如磷，以形成厚氧化膜，例如，具有0.2μm到2μm的厚度的热氧化膜。通过这些工艺步骤，在厚氧化膜124之下形成低杂质浓度漏区123。之后，进一步形成栅绝缘膜125。
接下来，如图7B所示，沉积多晶硅127，通过预沉积或离子注入对其引入杂质。然后，将多晶硅127图案化，从而获得用作栅电极的多晶硅栅128。
之后，如图7C所示，通过蚀刻部分地去除厚氧化膜124，从而打开低杂质浓度漏区窗口126。通过各向异性蚀刻，或作为两个阶段的各向异性蚀刻和各向同性蚀刻的结合来暴露低杂质浓度漏区123的表面。低杂质浓度漏区窗口126和栅绝缘膜125之间的距离，其为薄氧化膜，根据对期望的电特性例如ESD抗扰性或晶体管电阻的考虑来决定。
接下来，如图7D所示，为形成高杂质浓度源区(未示出)和高杂质浓度漏区130，例如，以优选1×1014到1×1016原子/cm2的剂量离子注入砷(As)，以降低薄层电阻。之后，沉积层间绝缘膜131。
随后，如图7E所示，将层间绝缘膜131图案化，从而暴露低杂质浓度漏区123和高杂质浓度漏区130的表面。之后，沉积例如铝-硅-铜的金属层，并且将其图案化，从而获得低杂质浓度区域金属层132和高杂质浓度漏区电极133。

Claims (22)

1.一种半导体器件的制造方法，包括步骤：
在第一导电类型的半导体衬底区域上形成栅绝缘膜；
通过在栅绝缘膜上沉积第一多晶硅形成栅电极，对其引入杂质，并图案化该第一多晶硅；
在第一导电类型的半导体区域内形成第一杂质扩散层用于第二导电类型的低杂质浓度漏极；
邻近第一杂质扩散层形成第二杂质扩散层用于具有比第一杂质扩散层高的杂质浓度的第二导电类型的高杂质浓度漏极；
沿与半导体衬底区域相反的方向在第一杂质扩散层的表面上形成具有比硅绝缘膜高的热导率的延伸区域；
形成接触孔用于建立第二杂质扩散层的电连接；以及
沉积布线金属并通过接触孔电连接布线金属到第二杂质扩散层。
2.一种半导体器件的制造方法，包括步骤：
在第一导电类型的半导体衬底层上形成栅绝缘膜；
在栅绝缘膜上形成栅电极；
向栅电极引入杂质；
在第一导电类型的半导体层内形成第二导电类型的杂质扩散层，该杂质扩散层具有不同杂质浓度的至少两个区域；
在第一导电类型的半导体衬底层上形成层间绝缘膜；
去除沉积在第二导电类型的杂质扩散层上的层间绝缘膜的一部分；
在层间绝缘膜的所述部分被去除的区域上形成多晶硅，并且连接该多晶硅到第二导电类型的杂质扩散层的表面；
向多晶硅引入第二导电类型的杂质；
形成接触孔用于建立第二导电类型的杂质扩散层的电连接；以及
沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的杂质扩散层。
3.根据权利要求2的半导体器件的制造方法，其中第一导电类型的半导体衬底层形成在第二导电类型的半导体衬底上。
4.根据权利要求2的半导体器件的制造方法，其中多晶硅具有在50nm至800nm的范围内的膜厚度。
5.根据权利要求2的半导体器件的制造方法，其中向多晶硅引入杂质的步骤使用离子注入方法。
6.根据权利要求2的半导体器件的制造方法，进一步包括电连接布线金属到多晶硅的步骤，与沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的杂质扩散层的步骤同时进行。
7.根据权利要求2的半导体器件的制造方法，进一步包括步骤：
形成多晶硅并且向该多晶硅引入第二导电类型的杂质；
在多晶硅上形成绝缘膜；
形成接触孔用于建立第二导电类型的杂质扩散层的电连接；以及
沉积布线金属，
上述步骤按所叙述的次序执行。
8.一种半导体器件的制造方法，包括步骤：
在第一导电类型的半导体衬底层上形成栅绝缘膜；
在栅绝缘膜上沉积多晶硅并对其引入杂质；
在多晶硅上沉积氮化硅膜并对该氮化硅膜进行图案化；
通过使用氮化硅膜作为掩模对多晶硅进行图案化来形成栅电极；
在第一导电类型的半导体层内形成第二导电类型的杂质扩散层，该杂质扩散层具有不同杂质浓度的至少两个区域；
在栅电极的侧壁上形成侧隔离物，该侧隔离物由氮化硅膜形成；
在栅电极上以及在氮化硅膜的侧隔离物上形成侧隔离物，该侧隔离物由多晶硅形成；
在第一导电类型的半导体衬底层上形成层间绝缘膜；
通过去除下述形成接触孔：多晶硅的侧隔离物上的部分层间绝缘膜；和第二导电类型的杂质扩散层上的部分层间绝缘膜；以及
沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的杂质扩散层。
9.根据权利要求8的半导体器件的制造方法，进一步包括电连接多晶硅的侧隔离物到布线金属的步骤，与沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的杂质扩散层的步骤同时进行。
10.根据权利要求8的半导体器件的制造方法，其中在第二导电类型的半导体衬底上形成第一导电类型的半导体衬底层。
11.根据权利要求8的半导体器件的制造方法，其中氮化硅膜的侧隔离物具有在0.1μm到0.5μm的范围内的宽度。
12.根据权利要求8的半导体器件的制造方法，其中多晶硅的侧隔离物具有在0.2μm到1.0μm的范围内的宽度。
13.根据权利要求8的半导体器件的制造方法，其中向多晶硅的侧隔离物引入杂质的步骤使用离子注入方法。
14.一种半导体器件的制造方法，包括步骤：
在第一导电类型的半导体衬底层的一部分上形成第二导电类型的第一杂质扩散层；
在第二导电类型的第一杂质扩散层上形成氧化硅膜；
在没有形成氧化硅膜的区域上形成栅绝缘膜；
通过去除第二导电类型的第一杂质扩散层上的部分氧化硅膜暴露第二导电类型的第一杂质扩散层的硅表面；
沉积多晶硅到第二导电类型的第一杂质扩散层上的部分氧化硅膜和部分栅绝缘膜被去除的区域，并连接第二导电类型的第一杂质扩散层的硅表面到多晶硅；
向多晶硅引入第二导电类型的杂质；
对多晶硅进行图案化来使栅绝缘膜上的栅电极和第二导电类型的第一杂质扩散层上的扩展漏区彼此分开；
邻近第二导电类型的第一杂质扩散层形成第二导电类型的第二杂质扩散层；
形成接触孔用于建立第二导电类型的第二杂质扩散层的电连接；以及
沉积布线金属并通过接触孔电连接该布线金属到第二导电类型的第二杂质扩散层。
15.根据权利要求14的半导体器件的制造方法，其中第二导电类型的第一杂质扩散层上的氧化硅膜包括具有100nm到1,200nm的膜厚度的氧化硅膜。
16.根据权利要求14的半导体器件的制造方法，进一步包括连接第二多晶硅到布线金属的步骤，与通过接触孔电连接第二导电类型的杂质扩散层到该布线金属的步骤同时进行。
17.一种MOS半导体器件，包括：
提供至第一导电类型的半导体区域的表面的栅绝缘膜；
提供在栅绝缘膜上的具有宽度和长度的栅电极；
均具有以低浓度扩散的第二导电类型的杂质的低杂质浓度源区和低杂质浓度漏区，该低杂质浓度源区和该低杂质浓度漏区中的每一个均通过自对准提供在栅电极的两侧上；
均具有以高浓度扩散的第二导电类型的杂质的高杂质浓度源区和高杂质浓度漏区，该高杂质浓度源区和该高杂质浓度漏区被提供以分别与低杂质浓度源区的一部分和低杂质浓度漏区的一部分交叠，所述部分中的每一个与栅电极隔开一定距离；
由多晶硅形成的多晶硅漏极，其被提供以通过在提供在栅电极、低杂质浓度源区、低杂质浓度漏区、高杂质浓度源区和高杂质浓度漏区上的层间绝缘膜的区域中提供的孔电连接到低杂质浓度漏区和高杂质浓度漏区，层间绝缘膜的所述区域跨越低杂质浓度区域的大部分和高杂质浓度漏区的一部分；
源电极金属，其通过提供在高杂质浓度源区上的接触孔连接到高杂质浓度源区；和
漏电极金属，其通过提供在高杂质浓度漏区上的接触孔连接到高杂质浓度漏区和多晶硅漏极。
18.一种MOS半导体器件，包括：
提供到第一导电类型的半导体区域的表面的栅绝缘膜；
提供在栅绝缘膜上的具有宽度和长度的栅电极；
沿着栅电极的轮廓在栅电极上提供的氮化硅膜；
均具有以低浓度扩散的第二导电类型的杂质的低杂质浓度源区和低杂质浓度漏区，该低杂质浓度源区和该低杂质浓度漏区中的每一个均通过自对准提供在栅电极和氮化硅膜的两侧上；
均具有以高浓度扩散的第二导电类型的杂质的高杂质浓度源区和高杂质浓度漏区，该高杂质浓度源区和该高杂质浓度漏区被提供以分别与低杂质浓度源区的一部分和低杂质浓度漏区的一部分交叠，所述部分中的每一个与栅电极隔开一定距离；
由提供在栅电极的两侧上的氮化硅膜形成的第一侧隔离物；
由多晶硅形成的第二侧隔离物，其提供在第一侧隔离物的两侧上，该第二侧隔离物与低杂质浓度漏区和低杂质浓度源区之一直接接触；和
被提供以与第二侧隔离物和高杂质浓度漏区连接的漏电极金属，和被提供以连接到第二侧隔离物和高杂质浓度源区的源电极金属。
19.根据权利要求18的半导体器件，其中在第二导电类型的半导体衬底上形成第一导电类型的半导体区域。
20.根据权利要求18的半导体器件，其中由氮化硅膜形成的第一侧隔离物具有在0.1μm到0.5μm的范围内的宽度。
21.根据权利要求18的半导体器件，其中由多晶硅形成的第二侧隔离物具有在0.2μm到1.0μm的范围内的宽度。
22.根据权利要求18的半导体器件，进一步包括：
由多晶硅形成的栅电极；和
在栅电极与沿着栅电极的轮廓提供的氮化硅膜之间提供的硅化物层。
CN2006101605825A 2005-10-19 2006-10-19 半导体集成电路器件及其制造方法 Expired - Fee Related CN1953149B (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2005304002 2005-10-19
JP2005-304002 2005-10-19
JP2005304002 2005-10-19
JP2005331581 2005-11-16
JP2005-331581 2005-11-16
JP2005331581 2005-11-16
JP2006282725 2006-10-17
JP2006282725A JP5078312B2 (ja) 2005-10-19 2006-10-17 半導体集積回路装置およびその製造方法
JP2006-282725 2006-10-17

Publications (2)

Publication Number Publication Date
CN1953149A CN1953149A (zh) 2007-04-25
CN1953149B true CN1953149B (zh) 2010-05-19

Family

ID=37947367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101605825A Expired - Fee Related CN1953149B (zh) 2005-10-19 2006-10-19 半导体集成电路器件及其制造方法

Country Status (5)

Country Link
US (2) US7575967B2 (zh)
JP (1) JP5078312B2 (zh)
KR (1) KR101316190B1 (zh)
CN (1) CN1953149B (zh)
TW (1) TWI423343B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5078312B2 (ja) * 2005-10-19 2012-11-21 セイコーインスツル株式会社 半導体集積回路装置およびその製造方法
JP5270877B2 (ja) * 2007-08-22 2013-08-21 セイコーインスツル株式会社 半導体装置
JP2009231811A (ja) * 2008-02-27 2009-10-08 Seiko Instruments Inc 半導体装置およびその製造方法
JP5437602B2 (ja) * 2008-07-29 2014-03-12 セイコーインスツル株式会社 半導体装置およびその製造方法
US9201677B2 (en) 2011-05-23 2015-12-01 Intelligent Intellectual Property Holdings 2 Llc Managing data input/output operations
US10339056B2 (en) 2012-07-03 2019-07-02 Sandisk Technologies Llc Systems, methods and apparatus for cache transfers
US8952431B2 (en) * 2013-05-09 2015-02-10 International Business Machines Corporation Stacked carbon-based FETs
JP2015177071A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法
US11251095B2 (en) 2016-06-13 2022-02-15 Globalfoundries Singapore Pte. Ltd. High gain transistor for analog applications

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627502B1 (en) * 2002-10-24 2003-09-30 Taiwan Semiconductor Manufacturing Company Method for forming high concentration shallow junctions for short channel MOSFETs

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62147774A (ja) * 1985-12-20 1987-07-01 Nec Corp 半導体装置とその製造方法
JP2576506B2 (ja) * 1987-05-27 1997-01-29 日本電気株式会社 Ｍｏｓ半導体装置
JPH0744275B2 (ja) * 1988-10-06 1995-05-15 日本電気株式会社 高耐圧ｍｏｓ型半導体装置の製造方法
JP3134357B2 (ja) * 1991-06-26 2001-02-13 日本電気株式会社 半導体装置
JP2715929B2 (ja) * 1994-08-18 1998-02-18 日本電気株式会社 半導体集積回路装置
KR100269336B1 (ko) 1998-09-16 2000-10-16 윤종용 전도층이 포함된 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법
US20030178658A1 (en) * 1999-07-13 2003-09-25 Hiroki Shinkawata Semiconductor memory and method of manufacture thereof
KR100369863B1 (ko) * 2000-06-29 2003-02-05 주식회사 하이닉스반도체 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법
US6407445B1 (en) 2000-10-06 2002-06-18 National Semiconductor Corporation MOSFET-based electrostatic discharge (ESD) protection structure with a floating heat sink
US6656764B1 (en) * 2002-05-15 2003-12-02 Taiwan Semiconductor Manufacturing Company Process for integration of a high dielectric constant gate insulator layer in a CMOS device
JP4390465B2 (ja) * 2003-03-12 2009-12-24 Ｎｅｃエレクトロニクス株式会社 抵抗素子、半導体装置及びそれらの製造方法
US7067391B2 (en) * 2004-02-17 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method to form a metal silicide gate device
JP5078312B2 (ja) * 2005-10-19 2012-11-21 セイコーインスツル株式会社 半導体集積回路装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627502B1 (en) * 2002-10-24 2003-09-30 Taiwan Semiconductor Manufacturing Company Method for forming high concentration shallow junctions for short channel MOSFETs

Also Published As

Publication number Publication date
US7575967B2 (en) 2009-08-18
CN1953149A (zh) 2007-04-25
US20070085137A1 (en) 2007-04-19
TW200731418A (en) 2007-08-16
KR101316190B1 (ko) 2013-10-08
KR20070042899A (ko) 2007-04-24
TWI423343B (zh) 2014-01-11
US20100032676A1 (en) 2010-02-11
JP2007165853A (ja) 2007-06-28
JP5078312B2 (ja) 2012-11-21
US7964457B2 (en) 2011-06-21

Similar Documents

Publication Publication Date Title
JP5079687B2 (ja) Ｓｏｉデバイスの製造方法
KR101144025B1 (ko) 반도체 장치 및 그 제조 방법
KR100882149B1 (ko) 반도체 장치 및 그 제조 방법
US7964457B2 (en) Semiconductor integrated circuit device and a manufacturing method for the same
TWI451526B (zh) 半導體元件及其製造方法
KR19980064586A (ko) 반도체 장치 및 그 제조 방법
US20090267160A1 (en) Semiconductor device and method for manufacturing the same
JP5010151B2 (ja) 半導体装置の製造方法
JP2019169682A (ja) 半導体装置及び半導体装置の製造方法
JP5028272B2 (ja) 半導体装置及びその製造方法
US20060134874A1 (en) Manufacture method of MOS semiconductor device having extension and pocket
JP2005093458A (ja) 半導体装置およびその製造方法
CN100521238C (zh) 半导体装置及其制造方法
JP2002231908A (ja) 半導体装置の製造方法
JP2001217319A (ja) 半導体集積回路装置およびその製造方法
JP5096055B2 (ja) Ｃｍｏｓ型半導体集積回路の製造方法
JP2006186180A (ja) 半導体装置およびその製造方法
JPH10284438A (ja) 半導体集積回路及びその製造方法
JP4950648B2 (ja) 半導体装置およびその製造方法
KR100752907B1 (ko) 반도체 장치
JP2005322730A (ja) 半導体装置及びその製造方法
JP2001291770A (ja) 半導体装置の製造方法および半導体装置
JP2002083878A (ja) 半導体装置及びその製造方法
JP2009117748A (ja) 半導体装置、及び、半導体装置の製造方法
JP2004274080A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160317

Address after: Chiba County, Japan

Patentee after: SEIKO INSTR INC

Address before: Chiba, Chiba, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: EPPs Lingke Co. Ltd.

Address before: Chiba County, Japan

Patentee before: SEIKO INSTR INC

CP01 Change in the name or title of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100519

Termination date: 20201019

CF01 Termination of patent right due to non-payment of annual fee