JP7388031B2 - 半導体装置 - Google Patents

Description

本発明は、イグナイタ等の高耐圧回路に好適な半導体装置に関する。

近年、自動車における燃費改善を目的として、内燃機関の燃料希薄化の傾向であり、点火プラグが点火しにくい環境となっている。このため、内燃機関に用いられるイグニションコイルには高エネルギー化が要求されている。イグニションコイルの高エネルギー化の手法として、イグニションコイルの点火を制御するイグナイタの高耐圧化が挙げられる。

イグナイタの高耐圧化は、イグナイタに内蔵されている絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のコレクタ－ゲート間に接続されているツェナーダイオード（保護ダイオード）の高耐圧化によって実現可能である。しかしながら、イグナイタは高いサージ耐性や過酷な環境下での使用でも破壊・劣化しないことが求められるため、保護ダイオードの高耐圧化に伴い、ＩＧＢＴ部のバルク耐圧やチップ外周部の耐圧構造部も併せて高耐圧化を図る必要がある。

耐圧構造部の高耐圧化の手法としては、耐圧構造部内に配置されているガードリング構造やフィールドプレート構造の多段化などが挙げられる（特許文献１及び２参照。）。しかしながら、ガードリング構造やフィールドプレート構造の多段化により、過渡サージ印加時において、チップ外周側のフィールドプレートの端部付近の絶縁膜に電界集中が発生する。このため、絶縁膜が破壊され易くなり、サージ耐量が低下するという課題がある。

国際公開第２０１４／１４２３３１号 特開２０１７－５９６６５号公報

上記課題に鑑み、本発明は、イグナイタ等の高耐圧回路に好適な半導体装置において、高耐圧化を図りつつ、サージ耐量を確保することができる半導体装置を提供することを目的とする。

本発明の一態様は、半導体チップの中央側に配置された主半導体素子部と、半導体チップの外周側に配置された耐圧構造部とを有する半導体装置であって、耐圧構造部が、第１導電型の半導体基体と、半導体基体上に選択的に配置された第１絶縁膜と、半導体基体上の第１絶縁膜よりも半導体チップの中央側に配置され、第１絶縁膜よりも薄い第２絶縁膜と、第１絶縁膜上に少なくとも一部が配置された保護ダイオードと、保護ダイオード上に配置された層間絶縁膜と、層間絶縁膜上に配置されたフィールドプレートとを備え、フィールドプレートの外周側の端部が、第１絶縁膜の中央側の端部上に位置する半導体装置であることを要旨とする。

本発明によれば、イグナイタ等の高耐圧回路に好適な半導体装置において、高耐圧化を図りつつ、サージ耐量を確保することができる半導体装置を提供することができる。

本発明の実施形態に係る半導体装置を適用した点火装置の等価回路図である。 実施形態に係る半導体装置の平面図である。 図２の領域Ａの部分拡大図である。 図３のＡ－Ａ方向から見た断面図である。 図４の領域Ａの部分拡大図である。 比較例に係る半導体装置の断面図である。 比較例に係る半導体装置の通常動作時の等電位線を示す断面図である。 比較例に係る半導体装置のサージ印加時の各種波形を示すグラフである。 図８の破線の区間を拡大した各種波形を示すグラフである。 比較例に係る半導体装置のサージ印加時の等電位線を示す概略断面図である。 比較例に係る半導体装置のサージ印加時の等電位線を示す概略平面図である。 比較例に係る半導体装置のサージ印加時の等電位線を示す概略断面図である。 実施形態に係る半導体装置のサージ印加時の等電位線を示す概略断面図である。 実施形態に係る半導体装置の製造方法の工程断面図である。 実施形態に係る半導体装置の製造方法の図１４に引き続く工程断面図である。 実施形態に係る半導体装置の製造方法の図１５に引き続く工程断面図である。 実施形態に係る半導体装置の製造方法の図１６に引き続く工程断面図である。 実施形態に係る半導体装置の製造方法の図１７に引き続く工程断面図である。 実施形態に係る半導体装置の製造方法の図１８に引き続く工程断面図である。

以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

本明細書中の「半導体装置」には、集積化のレベルに対応して個別装置（ディスクリートデバイス）及び半導体集積回路の両方の構造を含み得る。半導体装置を構成する主半導体素子の「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等の絶縁ゲート型サイリスタにおいてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳ制御ＳＩサイリスタ等においては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。

このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味し、一方と第２主電極領域の間を「主電流」が流れる。例えばＩＧＢＴの場合は主電流にはコレクタ電流が該当し、「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＭＩＳＦＥＴ等の場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能な場合がある。同様に、「第１主電極」は第１主電極領域に接続される導電層からなる主電極を意味し、「第２主電極」は第２主電極領域に接続される導電層からなる主電極を意味する。

また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

（実施形態）
＜半導体装置＞
本発明の実施形態に係る半導体装置（半導体チップ）として、自動車用の内燃機関に用いられる点火装置のイグナイタを構成する電力用半導体集積回路（パワーＩＣ）を例示する。本発明の実施形態に係る点火装置は、図１に示すように、半導体装置（イグナイタ）１００、バッテリ１１０、電子制御ユニット（ＥＣＵ）１１２、イグニションコイル１１３及び点火プラグ１１４を備える。

半導体装置１００は、端子１０５を介してＥＣＵ１１２に接続されている。半導体装置１００は、端子１０４を介してイグニションコイル１１３の１次側コイルの一端に接続されている。イグニションコイル１１３の１次側コイルの他端は、バッテリ１１０に接続されている。イグニションコイル１１３の２次側コイルの一端は、バッテリ１１０に接続され、２次側コイルの他端は、点火プラグ１１４に接続されている。

半導体装置１００は、主半導体素子１０１、保護ダイオード１０２及び制御回路部１０３を有する。主半導体素子１０１は、例えばＩＧＢＴで構成されている。主半導体素子１０１のゲートは制御回路部１０３に接続されている。主半導体素子１０１のコレクタは端子１０４に接続されている。主半導体素子１０１のエミッタは端子１０６を介して接地されている。

保護ダイオード１０２は、主半導体素子１０１のコレクタ－ゲート間に接続されている。保護ダイオード１０２は、複数（多段）のツェナーダイオードを逆接続することにより構成されている。保護ダイオード１０２は、主半導体素子１０１のターンオフ時にコレクタに発生する高電圧をクランプすることにより、主半導体素子１０１への過電圧の印加を防止する。

ＥＣＵ１１２からオン信号が入力された場合に、制御回路部１０３は、主半導体素子１０１のゲートにオン信号を出力する。オン信号が主半導体素子１０１のゲートに入力されると、主半導体素子１０１のゲート電位が上昇し、主半導体素子１０１がオンする。主半導体素子１０１がオンすることで、バッテリ１１０からイグニションコイル１１３の１次側コイルに電流が流れる。

一方、ＥＣＵ１１２からのオン信号がオフした際に、制御回路部１０３は、主半導体素子１０１のゲートにオフ信号を出力する。オフ信号が主半導体素子１０１のゲートに入力されると、主半導体素子１０１のゲート電位が低下し、主半導体素子１０１がターンオフする。このターンオフ時に、イグニションコイル１１３のインダクタンス成分（Ｌ成分）とターンオフ時の主半導体素子１０１のｄｉ／ｄｔに応じた電圧が半導体装置１００の端子１０４に発生する。イグニションコイル１１３の１次側コイルに発生した電圧とイグニションコイル１１３の巻き数比に応じた高電圧がイグニションコイル１１３の２次側コイルに発生して、点火プラグ１１４にて火花放電する。

図１に示した半導体装置１００は、図２に示すように、活性領域を構成する主半導体素子部（ＩＧＢＴ部）２０１と、主半導体素子部２０１を駆動する制御回路部２０２とが同一チップ上にモノリシックに集積化したワンチップイグナイタで構成することができる。主半導体素子部２０１及び制御回路部２０２の周囲であるチップ外周部には、耐圧構造部２０３が配置されている。耐圧構造部２０３において、主半導体素子部２０１に隣接して保護ダイオード１０が配置されている。図２に示した主半導体素子部２０１、制御回路部２０２及び保護ダイオード１０は、図１に示した主半導体素子１０１、制御回路部１０３及び保護ダイオード１０２にそれぞれ対応する。

図３は、図２の破線で囲んだ領域Ａ内の耐圧構造部２０３の一部を拡大した平面図である。また、図４は、図３のＡ－Ａ方向から見た断面図である。図４の左端には、耐圧構造部２０３に隣接する主半導体素子部２０１の一部まで拡張して示している。

図４の左端に示すように、主半導体素子部２０１は、第１導電型（ｎ型）の半導体基体１の上部に設けられた第１導電型（ｎ^＋型）の第１主電極領域２１ａ，２１ｂと、半導体基体１の下面（裏面）側の第２導電型（ｐ^＋型）の第２主電極領域１４が、縦方向に対向した電力用半導体素子を有する。例えば、電力用半導体素子がＩＧＢＴであれば、第１主電極領域２１ａ，２１ｂはエミッタ領域として機能し、第２主電極領域１４はコレクタ領域として機能する。第１主電極領域２１ａ，２１ｂは、半導体基体１よりも低比抵抗（高不純物濃度）の半導体領域である。

半導体基体１の上部には、ｐ^＋型の第１ウェル領域５ａ及び第２ウェル領域５ｂが互いに離間して配置されている。第２ウェル領域５ｂは、半導体基体１の上部に、主半導体素子部２０１から耐圧構造部２０３に渡って設けられている。第１ウェル領域５ａと第２ウェル領域５ｂとに挟まれた半導体基体１の上部には、第１ウェル領域５ａ及び第２ウェル領域５ｂよりも高比抵抗でｐ型の第１注入制御領域２２ａ及び第２注入制御領域２２ｂがそれぞれ設けられている。第１注入制御領域２２ａは、第１主電極領域２１ａにｐｎ接合をなすように隣接して設けられている。第２注入制御領域２２ｂは、第１主電極領域２１ｂにｐｎ接合をなすように隣接して設けられている。

主半導体素子部２０１がＩＧＢＴであれば、第１注入制御領域２２ａ及び第２注入制御領域２２ｂは、主半導体素子部２０１のベース領域として機能する。第１ウェル領域５ａ、第２ウェル領域５ｂ及び第１主電極領域２１ａ，２１ｂにオーミック接触するように、第１主電極（エミッタ電極）２が設けられている。また、図示を省略するが、第２主電極領域１４にオーミック接触するように第２主電極（コレクタ電極）が設けられる。

半導体基体１は、半導体装置１００がモノリシックに集積化される半導体チップの一部を構成している。半導体基体１は、半導体基体１に第１主電極領域２１ａ，２１ｂから注入された多数キャリアをドリフト電界で輸送することが可能な半導体領域である。主半導体素子部２０１がＩＧＢＴの構造であれば、半導体基体１は、ドリフト領域として機能する。

第１注入制御領域２２ａと第２注入制御領域２２ｂの間に挟まれた半導体基体１、第１注入制御領域２２ａ及び第２注入制御領域２２ｂ上にはゲート絶縁膜２３を介してゲート電極２４が配置されている。ゲート電極２４は、ゲート絶縁膜２３を介して第１注入制御領域２２ａ及び第２注入制御領域２２ｂの表面電位のそれぞれを静電的に制御する。ゲート絶縁膜２３及びゲート電極２４により、第１主電極領域２１ａ，２１ｂから半導体基体（ドリフト領域）１への多数キャリアの注入を制御する絶縁ゲート構造（２３，２４）が構成される。

例えば、半導体基体１をドリフト領域として機能させるように、ｎ型のシリコン（Ｓｉ）からなる半導体基板（Ｓｉウェハ）の裏面に、硼素（Ｂ）等のｐ型不純物イオンを注入してｐ^＋型の半導体領域からなる第２主電極領域１４を形成してもよい。或いは、ｎ型の半導体基板の裏面に、ｐ型不純物元素を熱拡散してｐ^＋型の半導体領域からなる第２主電極領域１４を形成してもよい。或いは、ｐ^＋型の半導体基板（Ｓｉウェハ）からなる第２主電極領域１４上にｎ型の半導体基体１をエピタキシャル成長してもよい。

ゲート電極２４上には、ゲート電極２４を覆うように第１層間絶縁膜２５が配置されている。第１層間絶縁膜２５に設けられた開口部（コンタクトホール）を介して、第１主電極２が、第１ウェル領域５ａ、第２ウェル領域５ｂ、第１主電極領域２１ａ及び第１主電極領域２１ｂに金属学的に接合する。

一方、図４の中央から右側に示す耐圧構造部２０３において、半導体基体１の上部には、ｐ^＋型の第１ガードリング６ａ、第２ガードリング６ｂ及び第３ガードリング６ｃが設けられている。第１ガードリング６ａ～第３ガードリング６ｃは、半導体チップの外周部を囲むように環状に配置されている。図４では３本の第１ガードリング６ａ～第３ガードリング６ｃが配置された場合を例示するが、ガードリングの本数は１本又は２本でもよく、４本以上であってもよく、要求される耐圧等に応じて適宜選択可能である。

耐圧構造部２０３では、半導体チップの裏面側の第２主電極領域１４に電圧が印加された際に、第２ウェル領域５ｂと半導体基体１とのｐｎ接合領域から空乏層が半導体チップの外側に伸びることで耐圧を確保している。第１ガードリング６ａ～第３ガードリング６ｃは、第２ウェル領域５ｂと半導体基体１とのｐｎ接合領域からの空乏層を横方向（水平方向）に伸ばし、主半導体素子部２０１の耐圧を確保する機能を有する。

図４の右端に示すように、半導体基体１の上部には、半導体基体１よりも低比抵抗のｎ^＋型のストッパ領域７が設けられている。ストッパ領域７は、コレクタ電位（高電位側電位）と同電位となる。

半導体基体１上には、第１絶縁膜（第１フィールド絶縁膜）１１と、第１絶縁膜１１よりも半導体チップの中央側（内側）で第１絶縁膜１１に接する第２絶縁膜（第２フィールド絶縁膜）１２とが配置されている。第２ウェル領域５ｂの一部、第１ガードリング６ａ～第３ガードリング６ｃは、第２絶縁膜１２直下に配置されている。第１絶縁膜１１の厚さＴ１は、第２絶縁膜１２の厚さＴ２よりも厚い。第１絶縁膜１１の厚さＴ１は例えば１０００ｎｍ～２０００ｎｍ程度であり、第２絶縁膜１２の厚さＴ２は例えば５００ｎｍ～１０００ｎｍ程度である。

図４では、第２ウェル領域５ｂの外側（半導体チップの外周側）の端部から第１絶縁膜１１の内側（半導体チップの中央側）の端部までの距離Ｄ１が、第１絶縁膜１１の内側（半導体チップの中央側）の端部から外側（半導体チップの外周側）の端部までの距離Ｄ２よりも長い場合を例示するが、距離Ｄ１が距離Ｄ２よりも短くてもよく、距離Ｄ１が距離Ｄ２と同一であってもよい。距離Ｄ１は、例えば１００μｍ～２００μｍ程度であり、要求される耐圧に応じて適宜調整可能である。距離Ｄ２は、例えば５００μｍ～６００μｍ程度であり、要求される耐圧に応じて適宜調整可能である。

第１絶縁膜１１及び第２絶縁膜１２は同一材料から構成されてよく、異なる材料から構成されてもよい。第１絶縁膜１１は、第１絶縁膜１１の一部を構成する絶縁膜上に第２絶縁膜１２が積層されて構成されていてもよい。第１絶縁膜１１及び第２絶縁膜１２としては、例えばシリコン酸化膜（ＳｉＯ_２膜）が使用可能であるが、ＳｉＯ_２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜等でもよい。

第１絶縁膜１１及び第２絶縁膜１２上には、保護ダイオード１０が配置されている。保護ダイオード１０は、第１絶縁膜１１及び第２絶縁膜１２の境界部分において段差部を有している。なお、保護ダイオード１０は、第２絶縁膜１２上まで延伸せず、第１絶縁膜１１上のみに配置されていてもよい。即ち、保護ダイオード１０は、少なくとも第１絶縁膜１１上に配置されていればよい。

実施形態に係る半導体装置１００において、主半導体素子１０１のターンオフ時に、イグニションコイル１１３の誘導起電力により、コレクタ電圧が数１００Ｖ程度まで跳ね上がる。この際、保護ダイオード１０によりコレクターゲート間を例えば約４００～５５０Ｖ程度にクランプすることで、過電圧の発生を防止することができる。更に、保護ダイオード１０は、第３ガードリング６ｃとストッパ領域７との間の半導体基体１に広がる等電位線の間隔を均等に広げる機能を有する。

図４では図示を省略しているが、保護ダイオード１０は、例えばｐ型の半導体領域とｎ型の半導体領域とを水平方向（図４の左右方向）に交互に配置することで構成される複数（多段）のツェナーダイオードの直列接続で構成することができる。ツェナーダイオードの直列接続の段数は例えば５０～１００段程度であってもよく、要求される耐圧等に応じて適宜選択可能である。

保護ダイオード１０上には、第２層間絶縁膜１３が配置されている。第２層間絶縁膜１３は、第１絶縁膜１１及び第２絶縁膜１２の境界部分において段差部を有している。第２層間絶縁膜１３としては、燐シリカガラス（ＰＳＧ）、ホウ素シリカガラス（ＢＳＧ）、ホウ素燐シリカガラス（ＢＰＳＧ）、シリコン窒化物（Ｓｉ_３Ｎ_３）膜等が使用可能である。更に、第２層間絶縁膜１３としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ_２膜）が採用可能である。

図４の右端に示すように、第２層間絶縁膜１３上にはストッパ電極８が配置されている。ストッパ電極８の外側の端部は、第２層間絶縁膜１３及び第１絶縁膜１１を貫通するコンタクトホールを介してストッパ領域７にオーミック接触している。ストッパ電極８の内側の端部は、第２層間絶縁膜１３に設けられたコンタクトホールを介して、保護ダイオード１０の外側の一端にオーミック接触している。ストッパ電極８とオーミック接触している保護ダイオード１０はｎ型であることが望ましい。

図４の左端に示すように、第１主電極２が第２層間絶縁膜１３上まで延伸して配置されている。第２層間絶縁膜１３上にはゲートランナ３が配置されている。ゲートランナ３は、第２層間絶縁膜１３を貫通するコンタクトホールを介して、保護ダイオード１０の内側の他端とオーミック接触している。ゲートランナ３とオーミック接触している保護ダイオード１０はｎ型であることが望ましい。ゲートランナ３は、半導体チップの外周部に沿って配置されている。ゲートランナ３は、主半導体素子部２０１側のゲート電極２４、及び主半導体素子部２０１に配置されるゲートパッド（不図示）に電気的に接続されている。

図４の中央に示すように、第２層間絶縁膜１３上には、第１フィールドプレート４ａ、第２フィールドプレート４ｂ及び第３フィールドプレート４ｃが配置されている。第１フィールドプレート４ａ～第３フィールドプレート４ｃの材料としては、例えばアルミニウム（Ａｌ）や、Ａｌ－Ｓｉ、Ａｌ－銅（Ｃｕ）－Ｓｉ、Ａｌ－Ｃｕ等のＡｌを主成分とする合金等の導電性材料が使用可能である。

第１フィールドプレート４ａ～第３フィールドプレート４ｃのうち、最も外周側の第３フィールドプレート４ｃ以外（即ち、最も外周側の第３フィールドプレート４ｃよりも中央側）の第２フィールドプレート４ｂ及び第１フィールドプレート４ａは、第２絶縁膜１２上に配置されている。一方、最も外周側の第３フィールドプレート４ｃは、第２絶縁膜１２上から第１絶縁膜１１上まで延伸して配置されている。

第１フィールドプレート４ａは、第１ガードリング６ａに対して、平面パターンとして一部が重畳するように配置されている。第２フィールドプレート４ｂは、第２ガードリング６ｂに対して、平面パターンとして一部が重畳するように第２層間絶縁膜１３上に配置されている。第３フィールドプレート４ｃは、第３ガードリング６ｃに対して、平面パターンとして一部が重畳するように第２層間絶縁膜１３上に配置されている。第１フィールドプレート４ａ～第３フィールドプレート４ｃは、図４の紙面の手前側又は奥側で、第１ガードリング６ａ～第３ガードリング６ｃにそれぞれ電気的に接続されている。

第１フィールドプレート４ａ～第３フィールドプレート４ｃは、半導体チップの外周部を囲むように環状に配置されている。図３に示すように、第１フィールドプレート４ａ～第３フィールドプレート４ｃは、平行に延伸する平面パターンを有してもよい。また、第１フィールドプレート４ａ～第３フィールドプレート４ｃのそれぞれの幅や互いの間隔は一定でなくてもよく、幅や間隔が部分的に変化してもよい。第１フィールドプレート４ａ～第３フィールドプレート４ｃの平面パターンは、保護ダイオード１０の半導体チップの中央側に突出する平面パターンに沿って曲線を描くように延伸する。図３において、第３フィールドプレート４ｃ直下に位置する第１絶縁膜１１の端部１１ａを破線で模式的に示している。

図４では、第１フィールドプレート４ａ～第３フィールドプレート４ｃが外周側に位置するほど、第１フィールドプレート４ａ～第３フィールドプレート４ｃの幅が大きくなる場合を例示するが、第１フィールドプレート４ａ～第３フィールドプレート４ｃの幅は同一であってもよい。また、図４では３本の第１フィールドプレート４ａ～第３フィールドプレート４ｃが配置された場合を例示するが、フィールドプレートの本数は１本又は２本でもよく、４本以上であってもよく、要求される耐圧等に応じて適宜選択可能である。

図４の破線で囲んだ領域Ａ内の第１フィールドプレート４ａ付近を拡大した断面図を図５に示す。図４及び図５に示すように、第３フィールドプレート４ｃは、第１絶縁膜１１及び第２絶縁膜１２の境界部分において段差部を有している。第３フィールドプレート４ｃの外周側の端部は、第１絶縁膜１１上に位置する。第３フィールドプレート４ｃの外周側の端部と、第１絶縁膜１１の内側の端部との重なり部分の距離Ｄ０は、例えば１０μｍ～２０μｍ程度であるが、適宜調整可能である。

図５に示すように、保護ダイオード１０は、例えばｐ型の半導体領域１０ａ，１０ｃ，１０ｅ，１０ｇとｎ型の半導体領域１０ｂ，１０ｄ，１０ｆとを交互に配置することで構成されている。第３フィールドプレート４ｃは、第１絶縁膜１１上に配置される保護ダイオード１０のｐｎ接合を少なくとも１つ覆うように第１絶縁膜１１上に延在される。図５では、第３フィールドプレート４ｃが、第１絶縁膜１１上のｐ型の半導体領域１０ａとｎ型の半導体領域１０ｂで構成されるｐｎ接合を１つ覆うように延在する場合を例示するが、第３フィールドプレート４ｃは、複数のｐｎ接合を覆うように第１絶縁膜１１上に延在してもよい。

第１フィールドプレート４ａ～第３フィールドプレート４ｃ上には、保護膜（パッシベーション膜）９が配置されている。保護膜９としては、抵抗性シリコン窒化膜（抵抗性Ｓｉ_３Ｎ_４膜）や、ポリイミド膜、又は有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜（ＴＥＯＳ膜）のいずれかの単層膜、又はこれらを積層した複合膜で構成できる。特に、保護膜９を抵抗性Ｓｉ_３Ｎ_４膜で構成することにより、表面電荷の影響を受けにくくすることができる。このため、耐圧を確保することができ、耐圧構造部２０３を狭くすることができる。

このように、実施形態に係る半導体装置１００では、耐圧構造部２０３が第１ガードリング６ａ～第３ガードリング６ｃと、第１フィールドプレート４ａ～第３フィールドプレート４ｃと、保護膜９とを有することにより、主半導体素子部２０１の耐圧を確保している。

＜比較例＞
次に、図６を参照して比較例に係る半導体装置を説明する。比較例に係る半導体装置では、耐圧構造部において、第１絶縁膜１１の内側の端部が、最外周の第３フィールドプレート４ｃの外側の端部と重ならずに、第３フィールドプレート４ｃから離間して配置されている点が、図４に示した実施形態に係る半導体装置１００と異なる。

比較例に係る半導体装置によれば、複数の第１フィールドプレート４ａ～第３フィールドプレート４ｃ及び第１ガードリング６ａ～第３ガードリング６ｃを有することにより、１つのフィールドプレート及び１つのガードリングを有する場合の耐圧が例えば４００Ｖ程度であるのに対して、耐圧を例えば５００Ｖ以上程度に向上させることができる。

しかし、比較例に係る半導体装置では、複数の第１フィールドプレート４ａ～第３フィールドプレート４ｃ及び第１ガードリング６ａ～第３ガードリング６ｃを有するため、１つのフィールドプレート及び１つのガードリングを有する場合よりも、第１絶縁膜１１よりも薄い第２絶縁膜１２の領域が広くなり、電界集中が発生し易くなる。

図７は、比較例に係る半導体装置の通常スイッチング及びＤＣ印加時の等電位線Ｌを破線で模式的に示す。図７に示すように、第２ウェル領域５ｂと半導体基体１とのｐｎ接合領域から伸びた空乏層が、耐圧構造部に十分に広がっており、等電位線Ｌも均等に広がっている。

しかし、ターンオフ時のコレクタ電圧の跳ね上がり時間が数１００Ｖ／数μｓであるのに対して、例えばイグニッションサージ等の過渡サージの印加時には、数１００Ｖ／数ｎｓの高ｄｖ／ｄｔサージが印加される。図８は、高ｄｖ／ｄｔ過渡サージ印加波形であり、主半導体素子部２０１を構成するＩＧＢＴのゲート電圧Ｖｇ、コレクタ電流Ｉｃ、コレクタ電圧Ｖｃ、サージ電圧Ｖｓの波形を示す。コレクタ電圧Ｖｃの最大値は５００Ｖ程度であり、コレクタ－ゲート間の保護ダイオード１０によりクランプされている。図８の破線で示すサージ印加ポイントの代表波形を図９に示す。図９に示すように、コレクタ電圧Ｖｃは急峻に跳ね上がり、７００Ｖ以上まで上昇する。

図１０は、比較例に係る半導体装置の高ｄｖ／ｄｔのサージ時の等電位線Ｌを破線で模式的に示す。図１０に示すように、高ｄｖ／ｄｔのサージ時には空乏層が伸びにくく、保護ダイオード１０が耐圧構造部を跨ぐ部分の電界強度が高くなる。このため、図１０に破線で囲んだ領域Ａで示すように、最外周のフィールドプレート４ｃの端部及びその近傍に電界集中し、絶縁膜破壊に至る可能性がある。

また、図１１は、比較例に係る半導体装置の平面レイアウトにおける、高ｄｖ／ｄｔのサージ時の等電位線Ｌを破線で模式的に示す。図１１に示すように、保護ダイオード１０が配置されている部分とそれ以外の部分で電位差が発生し、等電位線Ｌに歪みが生じる。これにより、図１１に破線で囲んだ領域Ａで示すように、第３フィールドプレート４ｃと保護ダイオード１０が交わる領域において電界集中し、絶縁膜破壊に至る可能性がある。

＜効果＞
これに対して、実施形態に係る半導体装置では、図３～図５に示すように高ｄｖ／ｄｔサージ印加時において最も電界集中しやすい、最外周側に位置する第３フィールドプレート４ｃの外側の端部が、第２絶縁膜１２よりも厚い第１絶縁膜１１の内側の端部上に位置している。このため、高ｄｖ／ｄｔサージ印加時において第３フィールドプレート４ｃの外側の端部及びその近傍における電界集中を緩和することができ、絶縁膜破壊を防止することができる。

更に、第２絶縁膜１２と第１絶縁膜１１との間の絶縁膜の厚さが変化する段差部分では、電位変化が大きく、電界集中が発生しやすくなる。これに対して、第２絶縁膜１２と第１絶縁膜１１との間の段差部分を第３フィールドプレート４ｃの端部の直下に配置することにより、第２絶縁膜１２及び第１絶縁膜１１の境界部分の電界強度を緩和することができ、絶縁膜破壊を防止することができる。したがって、実施形態に係る半導体装置によれば、高サージ耐量を確保しながら高耐圧化を図ることができる。

また、実施形態に係る半導体装置によれば、既存の絶縁膜を使用して高ｄｖ／ｄｔ時の絶縁膜破壊を防止することができる。このため、工程を追加せずに、耐圧構造部の基本的な構造の寸法も変えることなく、高サージ耐量を確保する事が可能となる。

図１２は、比較例に係る半導体装置の高ｄｖ／ｄｔのサージ時の等電位線Ｌを破線で模式的に示すが、実施形態に係る半導体装置との対比のために、図１０に示した場合よりも等電位線Ｌを間引いて示している。また、図１２では便宜的に保護ダイオード１０及び第２層間絶縁膜１３等の図示を省略している。図１２に示すように、比較例に係る半導体装置では、高ｄｖ／ｄｔサージ印加時に第３フィールドプレート４ｃの外側の端部付近の第２絶縁膜１２で電界集中が発生する。

これに対して、図１３は、実施形態に係る半導体装置の高ｄｖ／ｄｔのサージ時の等電位線Ｌを破線で模式的に示す。図１３では便宜的に保護ダイオード１０及び第２層間絶縁膜１３等の図示を省略している。図１３に示すように、実施形態に係る半導体装置では、第３フィールドプレート４ｃの外側の端部を第１絶縁膜１１上に配置することにより、第１絶縁膜１１内の等電位線Ｌの間隔を広げ、電位勾配を緩やかにすることができる。したがって、第３フィールドプレート４ｃの外側の端部の電界集中を緩和することができ、絶縁膜破壊を防止することができる。

＜半導体装置の製造方法＞
次に、図１４～図１９を参照しながら、実施形態に係る半導体装置１００の製造方法の一例を説明する。なお、以下に述べる本発明の実施形態に係る半導体装置１００の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

まず、ｎ型のＳｉからなる半導体基板（Ｓｉ基板）を用意する。このＳｉ基板の裏面（下面）に、ｐ型不純物イオンをイオン注入する。その後、熱処理を行うことにより不純物イオンを活性化及び熱拡散させる。この結果、Ｓｉ基板の裏面にｐ^＋型のコレクタ領域１４が形成され、コレクタ領域１４上にｎ型の半導体基体１が定義される（図４参照）。なお、コレクタ領域１４の上面に半導体基体１をエピタキシャル成長してもよい。次に、図１４に示すように、熱酸化法又は化学気相成長（ＣＶＤ）法等により、半導体基体１上に第１絶縁膜１１を堆積する。そして、フォトリソグラフィ技術及びエッチング技術等を用いて第１絶縁膜１１をパターニングする。

次に、フォトリソグラフィ技術、イオン注入、熱処理等により、図１５に示すように、半導体基体１の上部にｐ^＋型の第２ウェル領域５ｂ、ｐ^＋型の第１ガードリング６ａ～第３ガードリング６ｃ及びｎ^＋型のストッパ領域７を形成する。なお、図４に示した主半導体素子部２０１側のｐ^＋型の第１ウェル領域５ａ、ｎ^＋型の主電極領域２１ａ，２１ｂ及びｐ型の注入制御領域２２ａ，２２ｂも同時に形成してもよい。

次に、熱酸化法又はＣＶＤ法等により、図１６に示すように、半導体基体１上に、第１絶縁膜１１よりも薄い第２絶縁膜１２を堆積する。第２絶縁膜１２は、第１絶縁膜１１上にも積層されてよく、この場合には第１絶縁膜１１と第２絶縁膜１２との積層膜を「第１絶縁膜１１」と定義する。

次に、ＣＶＤ法等により、第１絶縁膜１１及び第２絶縁膜１２上にポリシリコンを堆積する。そして、フォトリソグラフィ技術、イオン注入及び熱処理等により、ポリシリコンにｐ型領域及びｎ型領域を交互に形成する。その後、フォトリソグラフィ技術及びエッチング技術等を用いて、ポリシリコン及び第２絶縁膜１２の一部を選択的に除去する。この結果、図１７に示すように、第２絶縁膜１２上に保護ダイオード１０が形成される。なお、図４に示した主半導体素子部２０１側のポリシリコンからなるゲート電極２４も同時に形成されてよい。

次に、ＣＶＤ法等により、保護ダイオード１０上に第２層間絶縁膜１３を堆積する。そして、フォトリソグラフィ技術及びエッチング技術等を用いて、第２層間絶縁膜１３の一部を選択的に除去することで保護ダイオード１０の一部の上面を露出させる。なお、図４に示した主半導体素子部２０１側の第１層間絶縁膜２５も、第２層間絶縁膜１３と同時に形成されてよい。

次に、スパッタリング法又は蒸着法等により、第２層間絶縁膜１３上に金属膜を堆積する。そして、フォトリソグラフィ技術及びエッチング技術等を用いて金属膜をパターニングすることにより、第１主電極２、ゲートランナ３、第１フィールドプレート４ａ～第３フィールドプレート４ｃ及びストッパ電極８を形成する。次に、第１主電極２、ゲートランナ３、第１フィールドプレート４ａ～第３フィールドプレート４ｃ及びストッパ電極８上に保護膜１０を堆積することで、図４に示した実施形態に係る半導体装置１００が完成する。

以上説明したように、実施形態に係る半導体装置１００の製造方法によれば、高耐圧化を図りつつ、サージ耐量を確保することができる半導体装置１００を実現可能となる。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、図２に示すように、実施形態に係る半導体装置１００が、主半導体素子部２０１及び制御回路部２０２が同一チップ上にモノリシックに集積化したワンチップイグナイタした場合を例示したが、実施形態に係る半導体装置は、主半導体素子部２０１と、制御回路部２０２とが個別のチップに搭載されたハイブリッド集積回路としてのマルチチップイグナイタであってもよい。この場合は、実施形態に係る半導体装置１００は、半導体チップに内蔵された主半導体素子部２０１と耐圧構造部２０３を有する個別装置（ディスクリートデバイス）に範疇に含まれ得る。半導体集積回路であろうと、個別装置の場合であっても、実施形態に係る半導体装置１００の耐圧構造部２０３は、図２～図４に示すように、主半導体素子部２０１に隣接し平面パターン上半導体チップの外周側の位置に配置される。個別装置としての構成であっても、保護ダイオード１０を半導体チップの表面に集積化しているので、実施形態に係る半導体装置１００は、広義には半導体集積回路の範疇に含まれ得る。

また、実施形態の半導体装置に用いる主半導体素子として、プレーナ型の縦型ＩＧＢＴを例示したが、トレンチゲート型の縦型ＩＧＢＴや、プレーナ型又はトレンチゲート型の縦型ＭＯＳＦＥＴにも本発明の半導体装置は適用可能である。ＭＯＳＦＥＴとする場合には、図４に示したｐ^＋型の第２主電極領域１４をｎ^＋型のドレイン領域に置き換えればよい。更に、主半導体素子は、縦型ＭＯＳＳＩＴ、プレーナ型ＭＯＳＳＩＴ等の電力用半導体素子であってもよく、より一般的には、縦型ＭＩＳトランジスタやプレーナ型ＭＩＳトランジスタの電力用半導体素子であってもよい。更に、主半導体素子は、ＳＩサイリスタであってもよい。また、本発明の実施形態の半導体装置は、例えば自動車等の内燃機関に用いられるイグナイタとして好適であるが、これ以外の種々の主半導体素子を集積化した構造にも適用可能である。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体基体
２…主電極（エミッタ電極）
３…ゲートランナ
４ａ～４ｃ…フィールドプレート
５ａ，５ｂ…ウェル領域
６ａ～６ｃ…ガードリング
８…ストッパ電極
９…保護膜
１０…保護ダイオード
１０ａ～１０ｇ…半導体領域
１３…層間絶縁膜
１４…第２主電極領域
２１ａ，２１ｂ…第１主電極領域
２２ａ，２２ｂ…注入制御領域
２３…ゲート絶縁膜
２４…ゲート電極
２５…層間絶縁膜
１００…半導体装置（半導体チップ）
１０１…主半導体素子
１０２…保護ダイオード
１０３…制御回路部
１０４，１０５，１０６…端子
１１０…バッテリ
１１２…電子制御ユニット（ＥＣＵ）
１１３…イグニションコイル
１１４…点火プラグ
２０１…主半導体素子部
２０２…制御回路部
２０３…耐圧構造部

Claims (8)

1. 半導体チップの中央側に配置された主半導体素子部と、前記半導体チップの外周側に配置された耐圧構造部とを有する半導体装置であって、
   前記耐圧構造部が、
   第１導電型の半導体基体と、
   前記半導体基体上に選択的に配置された第１絶縁膜と、
   前記半導体基体上の前記第１絶縁膜よりも前記半導体チップの中央側に配置され、前記第１絶縁膜よりも薄い第２絶縁膜と、
   前記第１絶縁膜上に少なくとも一部が配置された保護ダイオードと、
   前記保護ダイオード上に配置された層間絶縁膜と、
   前記層間絶縁膜上に配置されたフィールドプレートと、
   を備え、
   前記フィールドプレートの前記外周側の端部が、前記第１絶縁膜上に配置される前記保護ダイオードと重なり、且つ前記第１絶縁膜の前記中央側の端部上に位置することを特徴とする半導体装置。
2. 前記層間絶縁膜上に互いに離間して前記フィールドプレートが複数配置され、
   前記複数のフィールドプレートのうちの最も前記外周側に位置する前記フィールドプレートの前記外周側の端部が、前記第１絶縁膜の前記中央側の端部上に位置することを特徴とする請求項１に記載の半導体装置。
3. 前記フィールドプレート直下の前記半導体基体の上部に設けられた第２導電型のガードリングを更に備えることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ガードリングが、前記第２絶縁膜直下に位置することを特徴とする請求項３に記載の半導体装置。
5. 前記保護ダイオードが、前記第１絶縁膜上から前記第２絶縁膜上まで延伸することを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
6. 前記フィールドプレートを覆うように配置された、抵抗性シリコン窒化膜からなる保護膜を更に備えることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
7. 前記半導体基体の上部に前記主半導体素子部から前記耐圧構造部に渡って設けられた第２導電型のウェル領域と、
   前記主半導体素子部において前記ウェル領域の表面に接触する主電極と、
   を更に備えることを特徴とする請求項１～６のいずれか１項に記載の半導体装置。
8. 前記ウェル領域の前記外周側の端部から前記第１絶縁膜の前記中央側の端部までの距離は、前記第１絶縁膜の前記中央側の端部から前記外周側の端部までの距離よりも短いことを特徴とする請求項７に記載の半導体装置。

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