JP7722031B2 - 半導体装置 - Google Patents

Description

本発明は、静電気放電（ＥＳＤ）等の外部サージから半導体素子を保護する保護素子を備える半導体装置に関する。

従来、縦型のパワー半導体素子（出力段素子）と、パワー半導体素子を制御する制御回路を同一の半導体チップに集積（混載）したハイサイド型パワーＩＣが使用されている。例えば、インテリジェントパワースイッチ（ＩＰＳ）と呼ばれる車載用のパワーＩＣが挙げられる。ハイサイド型パワーＩＣの制御回路において、マイコン等からの外部信号を入力する信号入力端子に制御回路用素子のゲートが接続される場合がある。この場合、信号入力端子に印加された外部サージによる制御回路用素子のゲート破壊を防ぐために、信号入力端子とＧＮＤ端子との間にダイオード等の保護素子が付加される。

信号入力端子に要求される入力電圧が高い場合、比較的耐圧が低い横型ダイオードを直列に多段接続し、要求される入力電圧を下回らないように耐圧をあげて保護素子として使用する。多段ダイオードとして、シリコン基板中に形成されたダイオード（拡散ダイオード）を使用した場合、ダイオードの縦方向寄生バイポーラ構造が誤動作を起こす懸念がある。このため、多段ダイオードには寄生バイポーラ構造の無いポリシリコンダイオードが使用される。また、特許文献１～４には、外部サージから半導体素子を保護する保護素子がそれぞれ開示されている。

特許第５７６４２５４号 特許第４９５７６８６号 特許第５１３０８４３号 特許第５２１４７０４号

保護素子としてポリシリコンダイオードを使用する場合、ポリシリコンダイオードの単位面積に対するサージ耐量は拡散ダイオードよりも低いため、必要なサージ耐量を確保するために大面積が必要となる。

上記課題に鑑み、本発明は、外部サージから制御回路用素子を保護する保護素子の小面積化が可能となる半導体装置を提供することを目的とする。

本発明の一態様は、（ａ）第１導電型の半導体基体と、（ｂ）半導体基体に接続された高電位側端子と、（ｃ）半導体基体の上部に設けられた横型の制御回路用素子と、（ｄ）制御回路用素子の制御電極に接続された信号入力端子と、（ｅ）制御回路用素子の主電極領域に接続された低電位側端子と、（ｆ）信号入力端子と半導体基体との間に順方向に接続された入力側ダイオードと、（ｇ）半導体基体と低電位側端子との間に接続された縦型保護素子と、を備える半導体装置であることを要旨とする。

本発明によれば、外部サージから制御回路用素子を保護する保護素子の小面積化が可能となる半導体装置を提供することができる。

本発明の第１実施形態に係る半導体装置の回路図である。 本発明の第１実施形態に係る半導体装置の断面図である。 比較例に係る半導体装置の回路図である。 比較例に係る半導体装置の断面図である。 本発明の第２実施形態に係る半導体装置の回路図である。 本発明の第２実施形態に係る半導体装置の断面図である。 本発明の第２実施形態及び比較例に係る半導体装置における保護素子の印加電圧と電流との関係を示すグラフである。 本発明の第３実施形態に係る半導体装置の回路図である。 本発明の第３実施形態に係る半導体装置の他の回路図である。 本発明の第３実施形態に係る半導体装置の更に他の回路図である。

以下において、図面を参照して本発明の各実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

以下の説明では、「第１主電極領域」及び「第２主電極領域」は、主電流が流入若しくは流出する半導体素子の主電極領域である。「第１主電極領域」とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）であれば、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。また、「第２主電極領域」とは、ＩＧＢＴであれば、上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＳＩサイリスタやＧＴＯであれば、上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。なお、単に「主電極領域」と記載する場合は、技術的及び文脈的に妥当な第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。

また、以下の説明における「上面」「下面」等の上下や左右等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」又は「－」は、「＋」又は「－」が付されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い（換言すれば、比抵抗が低い又は高い）半導体領域であることを意味する。但し、図面の表現において、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度（比抵抗）が厳密に同じであることを意味するものではない。

（第１実施形態）
第１実施形態に係る半導体装置は、図１に示すように、外部信号が入力される信号入力端子１０１と、第１電位が印加される高電位側端子（ＶＣＣ端子）１０２と、第１電位よりも低い第２電位が印加される低電位側端子（ＧＮＤ端子）１０３とを備える。高電位側端子１０２には、第１電位として、例えばハイサイド型パワーＩＣの１５Ｖ程度の電源電位であるＶＣＣ電位が印加される。低電位側端子１０３には、第２電位として、例えば接地電位であるＧＮＤ電位が印加される。

第１実施形態に係る半導体装置は、内部電源回路１００及び制御回路３００を備える。内部電源回路１００は、高電位側端子１０２に接続されている。内部電源回路１００は、複数の制御回路用素子（不図示）を含む。内部電源回路１００が所望の回路動作を実現するように、内部電源回路１００内の所定の箇所に高電位側端子１０２を介してＶＣＣ電位が印加される。

制御回路３００は、横型の制御回路用素子Ｔ１を備える。制御回路用素子Ｔ１は、例えばＭＯＳトランジスタで構成されている。制御回路用素子Ｔ１の第１主電極（ドレイン）は直接または、他の制御回路用素子(不図示)を介して内部電源回路１００に接続されている。制御回路用素子Ｔ１のドレインには、内部電源回路１００を介して、第１電位（ＶＣＣ電位）よりも低く、第２電位（ＧＮＤ電位）よりも高い第３電位（例えば５Ｖ程度）が印加される。制御回路用素子Ｔ１の第２主電極（ソース）は低電位側端子１０３に接続されている。制御回路用素子Ｔ１の制御電極（ゲート）は信号入力端子１０１に接続されている。

第１実施形態に係る半導体装置は、信号入力端子１０１に印加される外部サージから制御回路用素子Ｔ１を保護するための保護素子として、入力側ダイオードＤ１及び縦型保護素子（縦型保護ダイオード）Ｄ２を備える。入力側ダイオードＤ１は、信号入力端子１０１と高電位側端子１０２との間に接続された順方向のダイオードで構成されている。入力側ダイオードＤ１のアノードは信号入力端子１０１及び制御回路用素子Ｔ１のゲートに接続されている。入力側ダイオードＤ１のカソードは、高電位側端子１０２及び内部電源回路１００に接続されている。

縦型保護ダイオードＤ２は、高電位側端子１０２と低電位側端子１０３との間に逆方向に接続されたダイオードで構成されている。縦型保護ダイオードＤ２のカソードは、入力側ダイオードＤ１のカソード、高電位側端子１０２及び内部電源回路１００に接続されている。縦型保護ダイオードＤ２のアノードは、低電位側端子１０３及び制御回路用素子Ｔ１のソースに接続されている。

図２は、第１実施形態に係る半導体装置を適用した半導体集積回路の断面図である。図２に示すように、第１実施形態に係る半導体装置（半導体集積回路）は、同一の半導体チップに、制御回路部１及び出力部２をモノリシックに集積したハイサイド型パワーＩＣである。図２の左側に示す制御回路部１が、図１に示した第１実施形態に係る半導体装置の回路図に対応する部分である。図２の右側に示す出力部２は、制御回路部１により制御されるパワー半導体素子である出力段素子Ｔ０を備える。

図２に示すように、第１実施形態に係る半導体装置は、第１導電型（ｎ型）の半導体基体（１１，１２）を備える。半導体基体（１１，１２）は、ｎ^＋型の低比抵抗層１１と、低比抵抗層１１の上面側に設けられ、低比抵抗層１１よりも低不純物濃度且つ高比抵抗のｎ^－型の高比抵抗層１２で構成されている。

低比抵抗層１１は、例えばシリコン（Ｓｉ）からなる半導体基板（Ｓｉウェハ）で構成されている。高比抵抗層１２は、低比抵抗層１１上にエピタキシャル成長されたＳｉからなるエピタキシャル成長層で構成されている。なお、高比抵抗層１２となるｎ^－型の半導体基板（Ｓｉウェハ）の下面側に、ｎ^＋型の不純物添加層からなる低比抵抗層１１をイオン注入や熱拡散で形成することで半導体基体（１１，１２）を構成してもよい。

ｎ^＋型の半導体基板を低比抵抗層１１とする場合、低比抵抗層１１の不純物濃度は例えば２×１０^１８ｃｍ^－３～１×１０^１９ｃｍ^－３程度である。この場合、高比抵抗層１２の不純物濃度は例えば１×１０^１２ｃｍ^－３～１×１０^１６ｃｍ^－３程度に選択でき、ここでは例えば１×１０^１５ｃｍ^－３～１×１０^１６ｃｍ^－３程度である。ｎ^－型の半導体基板からなる高比抵抗層１２の下面に、ｎ^＋型の不純物添加層で低比抵抗層１１を形成する場合は、低比抵抗層１１の不純物濃度を５×１０^１８ｃｍ^－３～１×１０^２１ｃｍ^－３程度とすることが可能である。なお、低比抵抗層１１の不純物濃度は一定でなくてもよく、低比抵抗層１１の下面で１×１０^２１ｃｍ^－３程度まで高不純物濃度となるような不純物プロファイルでも構わない。低比抵抗層１１は、例えば５×１０^１８ｃｍ^－３～２×１０^１９ｃｍ^－３程度の上層と、３×１０^１９ｃｍ^－３～１×１０^２１ｃｍ^－３程度の下層との複合構造で構成されていてもよい。

半導体基体（１１，１２）は、Ｓｉからなる半導体材料を母材とする場合を例示するが、母材はＳｉに限定されない。Ｓｉの他にも、例えば、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料も適用可能である。

低比抵抗層１１の下面側には下面電極（裏面電極）１０が設けられている。下面電極１０には高電位側端子１０２が電気的に接続されている。下面電極１０には、高電位側端子１０２を介してＶＣＣ電位が印加され、半導体基体（１１，１２）の電位がＶＣＣ電位に固定される。

図２の左側に示す制御回路部１は、制御回路用素子Ｔ１、入力側ダイオードＤ１、縦型保護ダイオードＤ２及び内部電源回路１００を含む。図２では図示を省略するが、内部電源回路１００は、半導体基体（１１，１２）に設けられた複数の制御回路用素子を含む。制御回路用素子Ｔ１は、例えば横型のｎチャネルＭＯＳＦＥＴで構成されている。制御回路用素子Ｔ１は、高比抵抗層１２の上部に設けられたｐ^－型のウェル領域１３に設けられている。制御回路用素子Ｔ１は、ウェル領域１３の上部に選択的に、互いに離間して設けられたｎ^＋型の第１主電極領域（ドレイン領域）１４及びｎ^＋型の第２主電極領域（ソース領域）１５を備える。制御回路用素子Ｔ１は、ウェル領域１３の上部に選択的に、ドレイン領域１４及びソース領域１５から離間して設けられたウェル領域１３よりも高不純物濃度のｐ^＋型のベースコンタクト領域１６を備える。

制御回路用素子Ｔ１は、ウェル領域１３上に設けられた平面型の制御電極構造（３１，３２）を備える。制御電極構造（３１，３２）は、ドレイン領域１４とソース領域１５の間に挟まれたウェル領域１３上に設けられたゲート絶縁膜３１と、ゲート絶縁膜３１上に配置されたゲート電極３２を備える。ゲート電極３２には、信号入力端子１０１が電気的に接続されている。ゲート電極３２は、ゲート絶縁膜３１を介して、ウェル領域１３の表面ポテンシャルを静電的に制御することにより、ウェル領域１３の表層に反転チャネルを形成する。

ゲート絶縁膜３１としては、例えばシリコン酸化膜（ＳｉＯ_２膜）等が使用可能であるが、ＳｉＯ_２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。

ゲート電極３２の材料としては、例えばｎ型不純物又はｐ型不純物が高濃度に添加されたポリシリコン（ドープドポリシリコン）が使用可能であるが、ドープドポリシリコン（ＤＯＰＯＳ）の他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、高融点金属とポリシリコンとのシリサイド等が使用可能である。更にゲート電極３２の材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。

図２には、入力側ダイオードＤ１及び縦型保護ダイオードＤ２の回路記号を模式的に示している。入力側ダイオードＤ１は、高比抵抗層１２の一部であるカソード領域と、高比抵抗層１２の上部に設けられたｐ^－型のアノード領域２１とのｐｎ接合により構成されている。アノード領域２１の上部には、アノード領域２１よりも高不純物濃度のｐ^＋型のアノードコンタクト領域２２が設けられている。アノードコンタクト領域２２には、信号入力端子１０１及び制御回路用素子Ｔ１のゲート電極３２が電気的に接続されている。

なお、図２では、入力側ダイオードＤ１が半導体基体（１１，１２）中に形成された拡散ダイオードで構成されている場合を例示したが、入力側ダイオードＤ１は拡散ダイオードに限定されない。例えば、入力側ダイオードＤ１は、半導体基体（１１，１２）の絶縁膜３０上に設けられた横型のポリシリコンダイオードであってもよい。

縦型保護ダイオードＤ２は、高比抵抗層１２の一部であるカソード領域と、高比抵抗層１２の上部に設けられたｐ^－型のアノード領域２３とのｐｎ接合により構成されている。アノード領域２３の上部には、アノード領域２３よりも高不純物濃度のｐ^＋型のアノードコンタクト領域２４が設けられている。アノードコンタクト領域２４には、低電位側端子１０３、並びに制御回路用素子Ｔ１のソース領域１５及びベースコンタクト領域１６が電気的に接続されている。

入力側ダイオードＤ１を構成するアノード領域２１の深さ及び不純物濃度は、縦型保護ダイオードＤ２を構成するアノード領域２３の深さ及び不純物濃度と同じでよく、アノード領域２１及びアノード領域２３は同一工程で形成可能である。図２では、縦型保護ダイオードＤ２を構成するアノード領域２３の幅が、入力側ダイオードＤ１を構成するアノード領域２１の幅と同じ場合を例示するが、縦型保護ダイオードＤ２を構成するアノード領域２３の幅は、アノード領域２１の幅よりも広くてもよく、要求されるサージ耐量に応じて適宜調整可能である。

高比抵抗層１２の上面には絶縁膜３０が設けられている。絶縁膜３０は、例えばシリコン局部的酸化（ＬＯＣＯＳ）法により選択的（局所的）に形成された局部絶縁膜（ＬＯＣＯＳ膜）等のフィールド酸化膜で構成されている。なお、絶縁膜３０は、フィールド酸化膜以外の絶縁膜で構成されていてもよい。絶縁膜３０は、ドレイン領域１４、ソース領域１５、ベースコンタクト領域１６、アノードコンタクト領域２２及びアノードコンタクト領域２４等を露出するように選択的に設けられている。

図２の右側に示す出力部２は、縦型の出力段素子Ｔ０を備える。出力段素子Ｔ０は、例えば、トレンチゲート型のｎチャネルＭＯＳＦＥＴで構成されている。出力段素子Ｔ０は、低比抵抗層１１の一部を第１主電極領域（ドレイン領域）として機能させ、このドレイン領域上に位置する高比抵抗層１２の一部をドリフト層として機能させる。

高比抵抗層１２の上部にはｐ型のボディ領域（ベース領域）８１が設けられている。ボディ領域８１の上部にはｎ^＋型の第２主電極領域（ソース領域）８２が選択的に設けられている。ボディ領域８１の上部には、ソース領域８２に接してボディ領域８１よりも高不純物濃度のｐ^＋型のベースコンタクト領域８３が選択的に設けられている。ソース領域８２及びベースコンタクト領域８３には出力端子（不図示）が電気的に接続されている。

半導体基体（１１，１２）の上面側にはトレンチ８０が設けられている。トレンチ８０は、少なくとも側面の一部がボディ領域８１と接し、ボディ領域８１よりも深く設けられている。高比抵抗層１２の上部には、トレンチ８０に接するように、ｐ^－型のウェル領域８４が設けられている。

トレンチ８０の内側には、トレンチ８０の内面に沿ってゲート絶縁膜８５が設けられている。トレンチ８０の内側には、ゲート絶縁膜８５を介してゲート電極８６が埋め込まれ、トレンチ型の制御電極構造（８５，８６）を構成している。ゲート電極８６は、ゲート絶縁膜８５を介して、ボディ領域８１のトレンチ８０の側面側の部分の表面ポテンシャルを静電的に制御することにより、ボディ領域８１のトレンチ８０の側面側に反転チャネルを形成させる。出力段素子Ｔ０においては、上面側のソース領域８２と、ソース領域８２に対向する下面側の低比抵抗層１１の一部で構成されるドレイン領域との間を、反転チャネルを介して主電流が流れる。

次に、第１実施形態に係る半導体装置の保護素子の動作を説明する。図１に示した信号入力端子１０１に外部サージが印加されると、入力側ダイオードＤ１を介して、高電位側端子１０２に接続された半導体基体（１１，１２）の電位が上昇する。縦型保護ダイオードＤ２が降伏し、逆方向電流が流れる程度にまで電位が上昇すると、サージ電流Ｉ１は、入力側ダイオードＤ１、縦型保護ダイオードＤ２を介して低電位側端子１０３に流れて吸収される。

＜比較例＞
次に、比較例に係る半導体装置を説明する。比較例に係る半導体装置は、図３に示すように、信号入力端子１０１、高電位側端子（ＶＣＣ端子）１０２及び低電位側端子（ＧＮＤ端子）１０３を備え、更に内部電源回路１００及び制御回路素子Ｔ１を備える点は、図１に示した第１実施形態に係る半導体装置と共通する。しかし、比較例に係る半導体装置は、保護素子として、信号入力端子１０１と低電位側端子１０３との間に逆方向に直列接続された複数段（多段）のポリシリコンダイオードＤ３１，…，Ｄ３ｍ（ｍは２以上の整数）を備える点が、第１実施形態に係る半導体装置と異なる。複数段のポリシリコンダイオードＤ３１，…，Ｄ３ｍは、例えば２段～３段で構成されている。

図４は、比較例に係る半導体装置の断面図である。図４では、図２に示した出力部２は図示を省略している。図４に示すように、比較例に係る半導体装置において、絶縁膜３０上には、ｐ型半導体層７１及びｎ型半導体層７２が互いに接して設けられている。更に、絶縁膜３０上には、ｐ型半導体層７１及びｎ型半導体層７２から離間して、ｐ型半導体層７３及びｎ型半導体層７４が互いに接して設けられている。更に、絶縁膜３０上には、ｐ型半導体層７１，７３及びｎ型半導体層７２，７４から離間して、ｐ型半導体層７５及びｎ型半導体層７６が互いに接して設けられている。

ｐ型半導体層７１，７３，７５及びｎ型半導体層７２，７４，７６は、高濃度に不純物が添加されたポリシリコンで構成されている。ｐ型半導体層７１及びｎ型半導体層７２のｐｎ接合により、図３に示したポリシリコンダイオードＤ３１が構成されている。ｐ型半導体層７５及びｎ型半導体層７６のｐｎ接合により、図３に示したポリシリコンダイオードＤ３ｍが構成されている。

比較例に係る半導体装置では、保護素子としてポリシリコンダイオードＤ３１，…，Ｄ３ｍを使用している。しかし、ポリシリコンダイオードＤ３１，…，Ｄ３ｍの単位面積に対するサージ耐量は拡散ダイオードよりも低く、必要なサージ耐量を確保するために大面積が必要となる。

これに対して、第１実施形態に係る半導体装置によれば、保護素子として入力側ダイオードＤ１及び縦型保護ダイオードＤ２を使用している。同じ面積では入力側ダイオードＤ１及び縦型保護ダイオードＤ２の方が、ポリシリコンダイオードＤ３１，…，Ｄ３ｍよりも破壊電流が大きいため、ポリシリコンダイオードＤ３１，…，Ｄ３ｍよりも小さな面積で同等のサージ電流吸収能力（サージ耐量）を確保することができ、保護素子の省面積化が可能となる。更に、入力側ダイオードＤ１及び縦型保護ダイオードＤ２を使用することにより、ポリシリコンダイオードＤ３１，…，Ｄ３ｍを使用する場合よりも放熱性を向上することができる。

（第２実施形態）
第２実施形態に係る半導体装置は、図５に示すように、信号入力端子１０１、高電位側端子（ＶＣＣ端子）１０２及び低電位側端子（ＧＮＤ端子）１０３を備え、更に内部電源回路１００及び制御回路用素子Ｔ１を備える点は、図１に示した第１実施形態に係る半導体装置と共通する。しかし、第２実施形態に係る半導体装置は、縦型保護素子２００がアクティブクランプ型保護素子である点が、第１実施形態に係る半導体装置と異なる。

縦型保護素子２００は、縦型のＭＯＳトランジスタＴ２と、直列接続された複数段（多段）の横型ダイオード（ポリシリコンダイオード）Ｄ４１，…，Ｄ４ｉ（ｉは２以上の整数）、及び抵抗（ポリシリコン抵抗）Ｒ１を備える。複数段の横型ダイオードＤ４１，…，Ｄ４ｉは、例えば２段～３段で構成されている。なお、横型ダイオードＤ４１，…，Ｄ４ｉは１段で構成されていてもよい。

ＭＯＳトランジスタＴ２の第１主電極（ドレイン）は、入力側ダイオードＤ１のカソード、高電位側端子１０２及び内部電源回路１００に接続されている。ＭＯＳトランジスタＴ２の第２主電極（ソース）は、低電位側端子１０３及び制御回路用素子Ｔ１のソースに接続されている。

複数段の横型ダイオードＤ４１，…，Ｄ４ｉの一端に位置する横型ダイオードＤ４１のカソードは、ＭＯＳトランジスタＴ２のドレイン、入力側ダイオードＤ１のカソード、高電位側端子１０２及び内部電源回路１００に接続されている。複数段の横型ダイオードＤ４１，…，Ｄ４ｉの他端に位置する横型ダイオードＤ４ｉのアノードは、ＭＯＳトランジスタＴ２のゲート及び抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、ＭＯＳトランジスタＴ２のソース、低電位側端子１０３及び制御回路用素子Ｔ１のソースに接続されている。

アクティブクランプ型保護素子である縦型保護素子２００の動作電圧は、横型ダイオードＤ４１，…，Ｄ４ｉの耐圧、横型ダイオードＤ４１，…，Ｄ４ｉの動作抵抗と抵抗Ｒ１による分圧比、ＭＯＳトランジスタＴ２の閾値電圧等によって決まり、横型ダイオードＤ４１，…，Ｄ４ｉの段数等で調整可能である。

図６は、第２実施形態に係る半導体装置を適用した半導体集積回路の断面図である。第２実施形態に係る半導体装置（半導体集積回路）は、第１実施形態に係る半導体装置と同様に、同一の半導体チップに、制御回路部１及び出力部２をモノリシックに集積したハイサイド型パワーＩＣである。図６の左側に示す制御回路部１が、図５に示した第２実施形態に係る半導体装置の回路図に対応する部分である。図６の右側に示す出力部２は、制御回路部１により制御されるパワー半導体素子である出力段素子Ｔ０を備える。

図６の左側に示す制御回路部１において、ＭＯＳトランジスタＴ２は、例えばトレンチゲート型のｎチャネルＭＯＳＦＥＴで構成されている。低比抵抗層１１の一部がＭＯＳトランジスタＴ２の第１主電極領域（ドレイン領域）として機能し、このドレイン領域上に位置する高比抵抗層１２の一部がＭＯＳトランジスタＴ２のドリフト層として機能する。

高比抵抗層１２の上部にはｐ型のボディ領域（ベース領域）２５が配置されている。ボディ領域２５の上部にはｎ^＋型の第２主電極領域（ソース領域）２６が選択的に設けられている。ボディ領域２５の上部には、ソース領域２６に接してボディ領域２５よりも高不純物濃度のｐ^＋型のベースコンタクト領域２７が選択的に設けられている。ソース領域２６及びベースコンタクト領域２７には、低電位側端子１０３が電気的に接続されている。

半導体基体（１１，１２）の上面側にはトレンチ２０が設けられている。トレンチ２０は、少なくとも側面の一部がボディ領域２５と接し、ボディ領域２５よりも深く設けられている。高比抵抗層１２の上部には、トレンチ２０に接するように、ｐ^－型のウェル領域２８が設けられている。

トレンチ２０の内側には、トレンチ２０の内面に沿ってゲート絶縁膜３３が設けられている。トレンチ２０の内側には、ゲート絶縁膜３３を介してゲート電極３４が埋め込まれ、トレンチ型の制御電極構造（３３，３４）を構成している。ゲート電極３４は、ゲート絶縁膜３３を介して、ボディ領域２５のトレンチ２０の側面側の部分の表面ポテンシャルを静電的に制御することにより、ボディ領域２５のトレンチ２０の側面側に反転チャネルを形成させる。

ＭＯＳトランジスタＴ２は、出力段素子Ｔ０と同様の構造であり、出力段素子Ｔ０と同一工程で形成することができる。ＭＯＳトランジスタＴ２の制御電極構造（３３，３４）は、出力段素子Ｔ０の制御電極構造（８５，８６）と同一構造であってよい。ＭＯＳトランジスタＴ２のボディ領域２５は、出力段素子Ｔ０のボディ領域８１と同一の深さ及び不純物濃度であってもよい。ＭＯＳトランジスタＴ２のソース領域２６は、出力段素子Ｔ０のソース領域８２と同一の深さ及び不純物濃度であってもよい。ＭＯＳトランジスタＴ２のベースコンタクト領域２７は、出力段素子Ｔ０のベースコンタクト領域８３と同一の深さ及び不純物濃度であってもよい。

絶縁膜３０上には、ｎ型半導体層４１及びｐ型半導体層４２が互いに接して設けられている。ｎ型半導体層４１は、高比抵抗層１２の上部に設けられた高比抵抗層１２よりも高不純物濃度のｎ^＋型の基板コンタクト領域２９に電気的に接続されている。更に、絶縁膜３０上には、ｎ型半導体層４１及びｐ型半導体層４２から離間して、ｎ型半導体層４３及びｐ型半導体層４４が互いに接して設けられている。ｐ型半導体層４４は、ＭＯＳトランジスタＴ２のゲート電極３４に電気的に接続されている。

更に、絶縁膜３０上には、ｎ型半導体層４１，４３及びｐ型半導体層４２，４４から離間して、抵抗層４０が設けられている。抵抗層４０の一端には、ｐ型半導体層４４及びＭＯＳトランジスタＴ２のゲート電極３４が電気的に接続されている。抵抗層４０の他端には、低電位側端子１０３、ＭＯＳトランジスタＴ２のソース領域２６及びベースコンタクト領域２７が電気的に接続されている。

ｎ型半導体層４１，４３、ｐ型半導体層４２，４４及び抵抗層４０は、不純物が高濃度に添加されたポリシリコンからなる。ｎ型半導体層４１及びｐ型半導体層４２のｐｎ接合により、図５に示した横型ダイオードＤ４１が構成されている。ｎ型半導体層４３及びｐ型半導体層４４のｐｎ接合により、図５に示した横型ダイオードＤ４ｉが構成されている。抵抗層４０は、図５に示した抵抗Ｒ１に対応する。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。

次に、第２実施形態に係る半導体装置の保護素子の動作を説明する。図５に示した信号入力端子１０１に外部サージが印加されると、サージ電圧は、入力側ダイオードＤ１を介して半導体基体（１１，１２）の電位を上昇させる。半導体基体（１１，１２）の電位が上昇すると横型ダイオードＤ４１，…，Ｄ４ｉが降伏し、横型ダイオードＤ４１，…，Ｄ４ｉ、抵抗Ｒ１の経路にサージ電流の一部が流れる。この電流によりＭＯＳトランジスタＴ２のゲートの電位が持ち上がり、所定の閾値電圧以上になると、ＭＯＳトランジスタＴ２がオンする。これにより、図５に破線で示すように、サージ電流Ｉ３が、入力側ダイオードＤ１、高電位側端子１０２に接続された半導体基体（１１，１２）、ＭＯＳトランジスタＴ２（一部については抵抗Ｒ１に流れる）、低電位側端子１０３という経路を流れて吸収される。

第２実施形態に係る半導体装置によれば、保護素子として入力側ダイオードＤ１及び縦型保護素子２００を使用することにより、同じ面積では入力側ダイオードＤ１及び縦型保護素子２００の方が、図３に示した比較例に係る半導体装置のポリシリコンダイオードＤ３１，…，Ｄ３ｍよりも破壊電流が大きいため、ポリシリコンダイオードＤ３１，…，Ｄ３ｍよりも小さな面積で同等のサージ電流吸収能力（サージ耐量）を確保することができ、保護素子の省面積化が可能となる。更に、入力側ダイオードＤ１及び縦型保護素子２００を保護素子として使用することで、ポリシリコンダイオードＤ３１，…，Ｄ３ｍを使用する場合よりも放熱性を向上することができる。

更に、縦型保護素子２００がアクティブクランプ型保護素子で構成されているため、横型ダイオードＤ４１，…，Ｄ４ｉの段数等を調整することにより、縦型保護素子２００のサージ耐量を調整し易くなる。更に、縦型保護素子２００のＭＯＳトランジスタＴ２は、出力段素子Ｔ０と同様の構造であるため、出力段素子Ｔ０と同一工程で形成可能であり、縦型保護素子２００を形成するための工数の増大を抑制可能となる。

図７は、第２実施形態に係る半導体装置及び比較例に係る半導体装置のそれぞれの保護素子における印加電圧と電流の関係を示す。図７では、第２実施形態に係る半導体装置の場合を実線で示し、比較例に係る半導体装置の場合を破線で示す。図７の横軸の印加電圧Ｖ１は、比較例に係る半導体装置のポリシリコンダイオードＤ３１，…，Ｄ３ｍの降伏電圧である。印加電圧Ｖ２は、第２実施形態に係る半導体装置の入力側ダイオードＤ１の順方向電圧と横型ダイオードＤ４１，…，Ｄ４ｉの降伏電圧の和である。印加電圧Ｖ３は、第２実施形態に係る半導体装置の縦型保護素子２００のアクティブクランプ開始電圧（入力側ダイオードＤ１の順方向電圧、横型ダイオードＤ４１，…，Ｄ４ｉの降伏電圧、ＭＯＳトランジスタＴ２のしきい値電圧（オンする電圧）の和）である。図７の縦軸の電流Ｉ１１は、比較例に係る半導体装置のポリシリコンダイオードＤ３１，…，Ｄ３ｍの破壊電流である。電流Ｉ１２は、第２実施形態に係る半導体装置のＭＯＳトランジスタＴ２の破壊電流である。

図７に破線で示すように、比較例に係る半導体装置では、ポリシリコンダイオードＤ３１，…，Ｄ３ｍが降伏してから破壊するまで動作抵抗は中程度である。これに対して、図７に実線で示すように、第２実施形態に係る半導体装置では、横型ダイオードＤ４１，…，Ｄ４ｉが降伏してからＭＯＳトランジスタＴ２がオンするまでの動作抵抗は、比較例に係る半導体装置の動作抵抗よりも大きく、ＭＯＳトランジスタＴ２がオンすると、比較例に係る半導体装置の動作抵抗よりも小さくなる。また、同じ面積では、ＭＯＳトランジスタＴ２の破壊電流Ｉ１２が、ポリシリコンダイオードＤ３１，…，Ｄ３ｍの破壊電流Ｉ１１よりも大きい。よって、第２実施形態に係る半導体装置によれば、比較例に係る半導体装置と比較して、同等のサージ耐量を確保するのに小型化が可能となる。

例えば、第２実施形態に係る半導体装置によれば、比較例に係る半導体装置でポリシリコンダイオードＤ３１，…，Ｄ３ｍを３段とした場合と比較して、保護素子の面積を５０％程度削減することができる。

（第３実施形態）
第３実施形態に係る半導体装置は、図８に示すように、信号入力端子１０１、高電位側端子（ＶＣＣ端子）１０２及び低電位側端子（ＧＮＤ端子）１０３を備え、更に内部電源回路１００を備える点は、図１に示した第１実施形態に係る半導体装置と共通する。しかし、第３実施形態に係る半導体装置は、制御回路３００に含まれる複数の横型の制御回路用素子Ｔ１１，Ｔ１２を保護対象とする点が、第１実施形態に係る半導体装置と異なる。複数の制御回路用素子Ｔ１１，Ｔ１２は、図１に示した制御回路用素子Ｔ１と同様の構造を有する。

制御回路用素子Ｔ１１の第１主電極（ドレイン）は直接または、他の制御回路用素子(不図示)を介して内部電源回路１００に接続されている。制御回路用素子Ｔ１１の第２主電極（ソース）は低電位側端子１０３に接続されている。制御回路用素子Ｔ１１の制御電極（ゲート）は信号入力端子１０１に接続されている。制御回路用素子Ｔ１１のゲートには、信号入力端子１０１を介して外部信号ＩＮ１が印加される。

制御回路用素子Ｔ１２の第１主電極（ドレイン）は直接または、他の制御回路用素子(不図示)を介して内部電源回路１００に接続されている。制御回路用素子Ｔ１２の第２主電極（ソース）は低電位側端子１０３に接続されている。制御回路用素子Ｔ１２の制御電極（ゲート）は信号入力端子１０４に接続されている。制御回路用素子Ｔ１２のゲートには、信号入力端子１０４を介して、外部信号ＩＮ１とは異なる外部信号ＩＮ２が印加される。

信号入力端子１０１及び制御回路用素子Ｔ１１のゲートには、入力側ダイオードＤ１１のアノードが接続されている。信号入力端子１０４及び制御回路用素子Ｔ１２のゲートには、入力側ダイオードＤ１２のアノードが接続されている。入力側ダイオードＤ１１，Ｄ１２のカソードには、共通の縦型保護素子（縦型保護ダイオード）Ｄ２のカソードが接続されている。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。

第３実施形態に係る半導体装置によれば、複数の制御回路用素子Ｔ１１，Ｔ１２を保護対象とする場合に、共通の縦型保護ダイオードＤ２を使用することができる。このため、複数の制御回路用素子Ｔ１１，Ｔ１２のゲートのそれぞれに多段のポリシリコンダイオードを逆方向に接続する場合と比較して、保護素子を小型化することができる。

また、第３実施形態に係る半導体装置において、図９に示すように、縦型保護ダイオードＤ２の代わりに、アクティブクランプ型保護素子である縦型保護素子２００を使用してもよい。縦型保護素子２００の構成は第２実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。

また、図８及び図９では、２つの制御回路用素子Ｔ１１，Ｔ１２を保護対象とする場合を例示した。しかし、３つ以上の制御回路用素子を保護対象としてもよい。その場合、制御回路用素子のそれぞれに入力側ダイオードのアノードを接続し、複数の入力側ダイオードのカソードに共通の縦型保護ダイオードＤ２又はアクティブクランプ型保護素子である縦型保護素子２００を接続すればよい。

図１０は、図８で示した制御回路３００の具体例を示した図である。制御回路３００において、制御回路用素子Ｔ１１と内部電源回路１００との間には、信号増幅用の負荷抵抗の役割で設けられた、ゲートとソースとが接続されたデプレッション型ＭＯＳＴ５１が接続されている。デプレッション型ＭＯＳＴ５１のゲート及びソースが制御回路用素子Ｔ１１のドレインに接続され、デプレッション型ＭＯＳＴ５１のドレインが内部電源回路１００に接続されている。また、制御回路用素子Ｔ１２と内部電源回路１００との間には、同様にゲートとソースとが接続されたデプレッション型ＭＯＳＴ５２が接続されている。デプレッション型ＭＯＳＴ５２のゲート及びソースが制御回路用素子Ｔ１２のドレインに接続され、デプレッション型ＭＯＳＴ５２のドレインが内部電源回路１００に接続されている。

デプレッション型ＭＯＳＴ５１のゲート及びソースと、制御回路用素子Ｔ１１のドレインは、論理回路３１０に接続されている。デプレッション型ＭＯＳＴ５２のゲート及びソースと、制御回路用素子Ｔ１２のドレインは、論理回路３１０に接続されている。論理回路３１０には、駆動回路３２０及び保護回路３３０が接続されている。駆動回路３２０は、高電位側端子１０２及び低電位側端子１０３に接続されている。更に、駆動回路３２０は、出力段素子Ｔ０のゲートに接続されている。保護回路３３０は、高電位側端子１０２及び低電位側端子１０３に接続されている。出力段素子Ｔ０のドレインは高電位側端子１０２に接続され、出力段素子Ｔ０のソースは出力端子１０５に接続されている。

信号入力端子１０１から入力される外部信号ＩＮ１は、出力段素子Ｔ０を制御する信号である。信号入力端子１０１から入力される外部信号ＩＮ１に対応する信号が、制御回路用素子Ｔ１１のドレインから論理回路３１０を介して駆動回路３２０に入力され、駆動回路３２０において出力段素子Ｔ０の駆動信号に変換される。出力段素子Ｔ０の駆動信号は出力段素子Ｔ０のゲートに印加される。

信号入力端子１０４から入力される外部信号ＩＮ２は、保護回路３３０を制御する信号である。信号入力端子１０４から入力される外部信号ＩＮ２に対応する信号が、制御回路用素子Ｔ１２のドレインから論理回路３１０に入力される。論理回路３１０は、入力された信号に応じて、保護回路３３０を制御する信号を生成し、生成された信号により保護回路３３０の動作が制御される。

（その他の実施形態）
上記のように、本発明は第１～第３実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

第１及び第２実施形態では、出力段素子Ｔ０としてトレンチゲート型のＭＯＳトランジスタを例示したが、これに限定されない。例えば、出力段素子Ｔ０がトレンチゲート型のＩＧＢＴであってもよい。出力段素子Ｔ０がＩＧＢＴの場合は、ｎ^＋型の低比抵抗層１１をｐ^＋型の半導体層とすればよい。

また、第１及び第２実施形態に係る半導体装置（半導体集積回路）としてハイサイド型パワーＩＣを説明したが、ハイサイド型パワーＩＣ以外の半導体集積回路にも適用可能である。

また、第１～第３実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…制御回路部
２…出力部
１０…下面電極（裏面電極）
１１…低比抵抗層
１２…高比抵抗層
１３…ウェル領域
１４…主電極領域（ドレイン領域）
１５，２６，８２…主電極領域（ソース領域）
１６，２７，８３…ベースコンタクト領域
２０，８０…トレンチ
２１，２３…アノード領域
２２，２４…アノードコンタクト領域
２５，８１…ボディ領域（ベース領域）
２８，８４…ウェル領域
２９…基板コンタクト領域
３０…絶縁膜
３１，３３，８５…ゲート絶縁膜
３２，３４，８６…ゲート電極
４０…抵抗層
４１，４３，７２，７４，７６…ｎ型半導体層
４２，４４，７１，７３，７５…ｐ型半導体層
１００…内部電源回路
１０１，１０４…信号入力端子
１０２…高電位側端子（ＶＣＣ端子）
１０３…低電位側端子（ＧＮＤ端子）
１０５…出力端子
２００…縦型保護素子
３００…制御回路
３１０…論理回路
３２０…駆動回路
３３０…保護回路
Ｄ１，Ｄ１１，Ｄ１２…入力側ダイオード
Ｄ２…縦型保護素子（縦型保護ダイオード）
Ｄ３１，Ｄ３ｍ…ポリシリコンダイオード
Ｄ４１，Ｄ４ｉ…横型ダイオード
Ｒ１…抵抗
Ｔ０…出力段素子
Ｔ１，Ｔ１１，Ｔ１２…制御回路用素子
Ｔ２…ＭＯＳトランジスタ
Ｔ５１，Ｔ５２…デプレッション型ＭＯＳ

Claims (13)

1. 第１導電型の半導体基体と、
   前記半導体基体に接続された高電位側端子と、
   前記半導体基体の上部に設けられた横型の第１制御回路用素子と、
   前記第１制御回路用素子の制御電極に接続された第１信号入力端子と、
   前記第１制御回路用素子の第１主電極領域に接続された低電位側端子と、
   前記第１信号入力端子と前記半導体基体との間に順方向に接続された入力側ダイオードと、
   前記半導体基体と前記低電位側端子との間に接続された縦型保護素子と、
   前記半導体基体の上部に設けられた横型の第２制御回路用素子と、
   前記第２制御回路用素子の制御電極に接続された第２信号入力端子と、
   前記第２信号入力端子と前記高電位側端子との間に順方向に接続された第２入力側ダイオードと、
   を備え、
   前記入力側ダイオード及び前記第２入力側ダイオードのそれぞれのカソードには、共通の前記縦型保護素子が接続されていることを特徴とする半導体装置。
2. 前記第１制御回路用素子の第２主電極領域と、前記高電位側端子との間に接続された内部電源回路を更に備えることを特徴とする請求項１に記載の半導体装置。
3. 前記縦型保護素子が、前記高電位側端子と前記低電位側端子の間に逆方向に接続された縦型保護ダイオードであることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記入力側ダイオードは、
   前記半導体基体の一部であるカソード領域と、
   前記半導体基体の上部に設けられた第２導電型のアノード領域と、
   を備えることを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
5. 前記縦型保護ダイオードは、
   前記半導体基体の一部であるカソード領域と、
   前記半導体基体の上部に設けられた第２導電型のアノード領域と、
   を備えることを特徴とする請求項３に記載の半導体装置。
6. 前記第１制御回路用素子は、
   前記半導体基体の上部に設けられた第２導電型のウェル領域と、
   前記ウェル領域の上部に設けられた第１導電型の第１及び第２主電極領域と、
   前記第１及び第２主電極領域に挟まれた前記ウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、
   を備えることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
7. 第１導電型の半導体基体と、
   前記半導体基体に接続された高電位側端子と、
   前記半導体基体の上部に設けられた横型の第１制御回路用素子と、
   前記第１制御回路用素子の制御電極に接続された第１信号入力端子と、
   前記第１制御回路用素子の第１主電極領域に接続された低電位側端子と、
   前記第１信号入力端子と前記半導体基体との間に順方向に接続された入力側ダイオードと、
   前記半導体基体と前記低電位側端子との間に接続された縦型保護素子と、
   を備え、
   前記縦型保護素子が、
   前記高電位側端子と前記低電位側端子との間に接続された縦型のＭＯＳトランジスタと、
   前記高電位側端子にカソードが接続された横型ダイオードと、
   前記横型ダイオードのアノードと、前記低電位側端子との間に接続された抵抗と、
   を備えることを特徴とする請求項１又は２に記載の半導体装置。
8. 前記入力側ダイオードは、
   前記半導体基体の一部であるカソード領域と、
   前記半導体基体の上部に設けられた第２導電型のアノード領域と、
   を備えることを特徴とする請求項７に記載の半導体装置。
9. 前記縦型のＭＯＳトランジスタは、
   前記半導体基体の上部に設けられた第２導電型のウェル領域と、
   前記ウェル領域の上部に設けられた第１導電型の主電極領域と、
   前記半導体基体の上部に設けられたトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
   を備えることを特徴とする請求項７又は８に記載の半導体装置。
10. 前記横型ダイオードは、前記半導体基体上に絶縁膜を介して設けられたポリシリコンダイオードで構成されていることを特徴とする請求項７～９のいずれか１項に記載の半導体装置。
11. 前記抵抗は、前記半導体基体上に絶縁膜を介して設けられたポリシリコン抵抗で構成されていることを特徴とする請求項７～９のいずれか１項に記載の半導体装置。
12. 前記半導体基体の上部に設けられた横型の第２制御回路用素子と、
    前記第２制御回路用素子の制御電極に接続された第２信号入力端子と、
    前記第２信号入力端子と前記高電位側端子との間に順方向に接続された第２入力側ダイオードと、
    を更に備えることを特徴とする請求項７～１１のいずれか１項に記載の半導体装置。
13. 前記半導体基体に設けられた縦型の出力段素子を更に備えることを特徴とする請求項１～１２のいずれか１項に記載の半導体装置。