JP7361675B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関する。

半導体スイッチング素子では、過電流が生じると、オン状態であるのに正電極及び負電極間の電圧（端子間電圧）が上昇する、不飽和状態と呼ばれる電圧異常が発生することが知られている。

国際公開第２０１７／１０４０７７号（特許文献１）には、半導体スイッチング素子の端子間電圧の不飽和を検知する機能を有する駆動回路の構成が記載されている。特許文献１の構成では、ＩＣ（Integrated Circuit）の不飽和検知端子と、半導体スイッチング素子の正電極及び負電極との間にダイオード及びキャパシタが接続される。更に、ＩＣ内部には、不飽和検知端子と接続される定電流源と、不飽和検出端子の電圧をしきい値と比較するコンパレータとが配置される。

特許文献１の駆動回路では、半導体スイッチング素子の不飽和が発生していない正常時には、ダイオードの導通によって不飽和検出端子が半導体スイッチング素子の飽和電圧にクランプされる。一方で、不飽和が発生すると、ダイオードが非導通とされるのに応じて、定電流源からの電流によってキャパシタが充電されることで不飽和検出端子の電圧が上昇する。従って、コンパレータの出力レベルが変化することに応じて、半導体スイッチング素子における不飽和電圧の発生が検知される。

国際公開第２０１７／１０４０７７号

しかしながら、特許文献１の構成では、半導体スイッチのオフ時には、半導体スイッチング素子の正電極に印加される電圧がダイオードのカソードに印加されるので、絶縁確保のために、高耐圧のダイオードが回路素子として必須となる。このため、ダイオードをＩＣの内部及び外部のどちらに配置しても、回路規模が大きくなることが懸念される。

更に、半導体スイッチング素子のオフ期間においても定電流源からの電流供給が継続されるため、不飽和を検知するためにＩＣの消費電力が増加することも懸念される。

本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、消費電力の増大を招くことなく、かつ、回路規模を抑制して、半導体スイッチング素子のオン時における正電極及び負電極間の端子間電圧の異常を検出するための構成を提供することである。

本開示のある局面では、半導体装置であって、半導体スイッチング素子の正電極及び負電極の間に接続された検出回路と、検出電圧発生回路とを備える。検出回路は、スイッチと、第１の電気抵抗値を有する第１の抵抗素子と、第２の電気抵抗値を有する第２の抵抗素子とを有する。スイッチ及び第１の抵抗素子は、正電極及び第１のノードの間に直列接続される。第２の抵抗素子は、第１のノードと負電極の間に接続される。第１の抵抗素子及び第２の抵抗素子の少なくとも一方は、可変抵抗素子で構成される。正電極は、第１の電位を供給するノードと他の半導体スイッチング素子を介して接続されるとともに、負電極は、第１の電位よりも低い第２の電位を供給するノードと接続される。検出電圧発生回路は、半導体スイッチング素子のオン期間中に設けられたスイッチのオン期間において、第１のノードの電圧に基づいて、正電極及び負電極の間の端子間電圧に依存した電圧を有する電圧信号を出力する。スイッチは、オフ期間において、少なくとも第１の電位及び第２の電位の電位差を遮断する耐圧を有するように構成される。

本開示によれば、半導体スイッチング素子のオン期間中に設けられたスイッチのオン期間において、端子間電圧の上昇と連動する電圧信号を出力するとともに、スイッチのオフ期間には、スイッチの耐圧によって検出回路の絶縁を確保するとともに、検知回路中には電流経路が生じない。この結果、消費電力の増大を招くことなく、かつ、回路規模を抑制して、半導体スイッチング素子のオン時における正電極及び負電極間の端子間電圧の異常を検出することができる。

実施の形態１に係る半導体装置の構成を説明する第１の回路図である。 実施の形態１に係る半導体装置の動作波形図である。 実施の形態１に係る半導体装置の構成を説明する第２の回路図である。 実施の形態２に係る半導体装置の構成を説明する第１の回路図である。 実施の形態２に係る半導体装置の構成を説明する第２の回路図である。 実施の形態３に係る半導体装置の構成を説明する回路図である。 実施の形態３に係る半導体装置の動作波形図である。 実施の形態３の第１の変形例に係る半導体装置の構成を説明する回路図である。 実施の形態３の第２の変形例に係る半導体装置の構成を説明する回路図である。

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
図１は、実施の形態１に係る半導体装置の構成を説明する回路図である。

図１に示される様に、実施の形態１に係る半導体装置１００Ａは、半導体スイッチング素子１０ａの駆動ＩＣの機能を有する。半導体装置１００Ａによってオンオフされる半導体スイッチング素子１０ａは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）で構成される。半導体スイッチング素子１０ａは、「正電極」に相当するコレクタ（Ｃ）と、「負電極」に相当するエミッタ（Ｅ）と、「制御電極」に相当するゲート（Ｇ）とを有する。半導体スイッチング素子１０ａのコレクタ－エミッタ間電圧Ｖｃｅは「端子間電圧」に相当する。以下では、コレクタ－エミッタ間電圧Ｖｃｅを端子間電圧Ｖｃｅとも称する。

半導体スイッチング素子１０ａは、中間電位ノード２３と、低電位ＧＮＤが供給される低電位ノード２２との間に接続される。中間電位ノード２３は、図示しない他の半導体スイッチング素子を介してして、高電位ＶＤＤを供給する高電位ノード２１と接続される。即ち、図１の半導体スイッチング素子１０ａと当該他の半導体スイッチングとは、高電位ノード２１及び低電位ノード２２の間に直列接続されることで、いわゆる「下アーム」と「上アーム」とを構成する。

中間電位ノード２３は、当該他の半導体スイッチング素子のオン時には、高電位ＶＤＤを受ける。一方で、半導体スイッチング素子１０ａのオン時には、上記他の半導体スイッチング素子がオフされて、中間電位ノード２３は低電位ＧＮＤを受ける。即ち、中間電位ノード２３には、半導体スイッチング素子のオンオフにより、高電位ＶＤＤ又は低電位ＧＮＤが伝達される。例えば、中間電位ノード２３は、図示しない負荷と接続されて、当該負荷に対して高電位ＶＤＤ又は低電位ＧＮＤを出力する。

半導体装置１００Ａは、半導体スイッチング素子１０ａの駆動回路１５０と、半導体スイッチング素子１０ａの端子間電圧Ｖｃｅの検出回路１１０と、電圧比較回路１３０とを備える。

駆動回路１５０は、半導体スイッチング素子１０ａの制御信号ＳＩＮを受けて、制御信号ＳＩＮに従うゲート信号ＳＯＵＴを半導体スイッチング素子１０ａのゲート（Ｇ）に出力する。例えば、２値信号（デジタル信号）である制御信号ＳＩＮのハイレベル（以下、「Ｈレベル」と表記する）期間には、ゲート信号ＳＯＵＴをＨレベルに設定することにより、半導体スイッチング素子１０ａがオンされる。ゲート信号ＳＯＵＴのＨレベル電圧は、半導体スイッチング素子１０ａに負電極（エミッタ）に対して、半導体スイッチング素子１０ａを構成するＩＧＢＴの閾値電圧よりも高くなるように設定される。

一方で、制御信号ＳＩＮのローレベル（以下、「Ｌレベル」と表記する）期間には、ゲート信号ＳＯＵＴをＬレベルに設定することにより、半導体スイッチング素子１０ａがオフされる。例えば、ゲート信号ＳＯＵＴのＬレベル電圧は、半導体スイッチング素子１０ａの負電極（エミッタ）、即ち、低電位ＧＮＤと同等に設定される。

検出回路１１０は、中間電位ノード２３及び低電位ノード２２の間、即ち、半導体スイッチング素子１０ａの正電極（コレクタ）及び負電極（エミッタ）の間に直列接続された、高耐圧スイッチ１２０、及び、抵抗素子１２１，１２２を有する。高耐圧スイッチ１２０及び抵抗素子１２１は、中間電位ノード２３、即ち、半導体スイッチング素子１０ａのコレクタ（正電極）と、ノードＮ１との間に直列接続される。抵抗素子１２２は、ノードＮ１と、低電位ノード２２、即ち、半導体スイッチング素子１０ａのエミッタ（負電極）との間に接続される。

抵抗素子１２１及び１２２は、電気抵抗値Ｒ１及びＲ２をそれぞれ有する。抵抗素子１２１及び１２２の少なくとも一方は、可変抵抗素子で構成される。例えば、抵抗素子１２１及び１２２の両方について、デジタルトリミングによって電気抵抗値Ｒ１及びＲ２が調整できる構成することができる。

電圧比較回路１３０は、＋側の入力端子の電圧Ｖ＋と、－側の入力端子の電圧Ｖ－との比較結果に応じて、検出信号Ｓａｂを出力する。検出信号Ｓａｂは、Ｖ＋＞Ｖ－のときＨレベルに設定される一方で、Ｖ＋≦Ｖ－のときＬレベルに設定されるデジタル信号である。

電圧比較回路１３０の＋側の入力端子は、検出回路１１０のノードＮ１と接続される。即ち、電圧Ｖ＋は、ノードＮ１の電圧に相当する。一方で、電圧比較回路１３０の－側の入力端子と、低電位ノード２２（半導体スイッチング素子１０ａのエミッタ）との間には、直流電圧Ｖｔを出力する電圧源１３５が電気的に接続される。電圧源１３５は、直流電圧Ｖｔを可変に調整できるように構成されることが好ましい。

高耐圧スイッチ１２０は、オフ時において、少なくとも高電位ＶＤＤ及び低電位ＧＮＤの電位差を遮断する耐圧を有する。例えば、高耐圧スイッチ１２０は、半導体スイッチング素子１０ａと同様の耐圧を有する様に構成することも可能である。代表的には、高耐圧スイッチ１２０は、半導体装置１００Ａを構成するＩＣ上に形成された、上述の耐圧を有するトランジスタによって構成することができる。抵抗素子１２１，１２２についても、半導体装置１００Ａを構成するＩＣ上に形成される。

尚、電圧比較回路１３０は、任意の回路構成を適用することが可能である。例えば、半導体装置１００Ａを構成するＩＣ上に形成されたトランジスタ及び抵抗素子等を用いて、電圧比較回路１３０は、検出回路１１０と同様に、半導体装置１００Ａを構成するＩＣ上に搭載される。

一方で、電圧源１３５は半導体装置１００Ａ（ＩＣ）の外部に配置されてもよい。この場合には、電圧比較回路１３０の－側の入力端子と電気的に接続された端子（図示せず）に対して、半導体装置１００Ａの外部から直流電圧Ｖｔが供給される。或いは、電圧源１３５として、半導体装置１００Ａ上のトランジスタ等を用いて、高電位ＶＤＤを降圧した一定電圧を生成する回路を構成することも可能である。

図１の構成例において、高電位ＶＤＤ及び低電位ＧＮＤは「第１の電位」及び「第２の電位」の一実施例にそれぞれ対応し、抵抗素子１２１及び抵抗素子１２２は「第１の抵抗素子」及び「第２の抵抗素子」の一実施例にそれぞれ対応する。ノードＮ１は「第１のノード」に対応し、直流電圧Ｖｔは「第１の直流電圧」に対応する。又、実施の形態１では、電圧比較回路１３０が「検出電圧発生回路」の一実施例に対応し、検出信号Ｓａｂが「電圧信号」の一実施例に対応する。

上述の様に、オン状態の半導体スイッチング素子（ＩＧＢＴ）が過電流状態に陥ると、オン状態であるにも関わらず端子間電圧Ｖｃｅが十分に下がりきらない不飽和状態となることが知られている。本実施の形態に係る半導体装置では、検出回路１１０及び電圧比較回路１３０は、半導体スイッチング素子１０ａ（ＩＧＢＴ）の不飽和状態を検出するように構成される。

図１から理解される様に、電圧比較回路１３０において、＋側の入力端子の電圧Ｖ＋は、下記の式（１）で示される。

Ｖ＋＝（Ｖｃｅ－Ｖａ）×Ｒ２／（Ｒ１＋Ｒ２） …（１）
式（１）において、Ｖａは、高耐圧スイッチ１２０に印加される電圧である。高耐圧スイッチ１２０のオン時にはＶａ≒０である。一方で、高耐圧スイッチ１２０は、オフ時には、端子間電圧Ｖｃｅをブロックするので、Ｖａ＝Ｖｃｅである。Ｖａは、基本的には、端子間電圧Ｖｃｅと比例関係にある。

電圧比較回路１３０は、高耐圧スイッチ１２０のオフ時には、Ｖ＋＝０となるため、検出信号ＳａｂをＬレベルに設定する。これに対して、高耐圧スイッチ１２０のオン時には、Ｖ＋＝Ｖｃｅ×Ｒ２／（Ｒ１＋Ｒ２）となる。従って、端子間電圧Ｖｃｅが、下記の式（２）で示される判定電圧Ｖｔｈよりも高いときには、検出信号ＳａｂはＨレベルに設定される。一方で、端子間電圧Ｖｃｅが判定電圧Ｖｔｈ以下であるときに、検出信号ＳａｂはＬレベルに設定される。逆に言うと、直流電圧Ｖｔ、並びに、第１及び第２の電気抵抗値Ｒ１，Ｒ２は、端子間電圧Ｖｃｅが判定電圧Ｖｔｈよりも高いときに、Ｖ＋＞Ｖｔとなる様に定められる。

Ｖｔｈ＝Ｖｔ・（Ｒ１＋Ｒ２）／Ｒ２ …（２）
従って、判定電圧Ｖｔｈは、半導体スイッチング素子１０ａの特性に照らして、不飽和状態の発生時における端子間電圧Ｖｃｅ（以下、「不飽和電圧」とも称する）に対応して設定することができる。例えば、判定電圧Ｖｔｈを上記不飽和電圧よりもマージン分だけ低い電圧に設定することで、半導体スイッチング素子１０ａのオン期間中に、Ｖｃｅ＞Ｖｔｈとなって検出信号ＳａｂがＨレベルに変化したときに、不飽和状態の発生を検出することができる。

図２には、実施の形態１に係る半導体装置の動作例が示される。図２（ａ）には、半導体スイッチング素子１０ａの正常動作時の波形例が示される。

図２（ａ）を参照して、時刻ｔ０以前では、制御信号ＳＩＮがＬレベルに設定されているため、半導体スイッチング素子１０ａはオフ状態である。このとき、通常は、中間電位ノード２３には、高電位ＶＤＤが印加されている。

半導体スイッチング素子１０ａのオフ期間には、高耐圧スイッチ１２０はオフされているので、電圧比較回路１３０において、Ｖ＋＝０（ＧＮＤ）となり、検出信号Ｓａｂ＝Ｌレベルである。

時刻ｔ０において、制御信号ＳＩＮがＬレベルからＨレベルに変化すると、半導体スイッチング素子１０ａがターンオンする。具体的には、駆動回路１５０が出力するゲート信号ＳＯＵＴがＨレベルに変化するのに応じて、半導体スイッチング素子１０ａのゲート電圧が上昇する。これにより、半導体スイッチング素子１０ａでは、端子間電圧Ｖｃｅが低下するとともにコレクタ－エミッタ間電流が流れ始める。一方で、時刻ｔ１において、制御信号ＳＩＮがＨレベルからＬレベルに変化すると、半導体スイッチング素子１０ａがターンオフする。

半導体スイッチング素子１０ａでは、正常なオン状態では、不飽和状態が発生することなく、端子間電圧Ｖｃｅがゼロ近傍の電圧まで低下して、正常なコレクタ－エミッタ間電流が発生する。即ち、端子間電圧Ｖｃｅは判定電圧Ｖｔｈよりも低下する。

半導体スイッチング素子１０ａのオン期間中において、高耐圧スイッチ１２０のオンにより、端子間電圧Ｖｃｅの検出期間が設けられる。

図２（ａ）に示される正常時には、高耐圧スイッチ１２０のオン期間において、端子間電圧Ｖｃｅが０近傍であるため、Ｖ＋≒０である。このため、上述した、高耐圧スイッチ１２０のオフ期間と同様に、検出信号Ｓａｂ＝Ｌレベルに維持される。この様に、半導体スイッチング素子１０ａの正常なオン状態（不飽和状態の非発生時）では、高耐圧スイッチ１２０のオフ期間及びオン期間を通じて、検出信号ＳａｂはＬレベルに維持される。

図２（ｂ）には、半導体スイッチング素子１０ａに不飽和状態が発生したときの波形例が示される。

図２（ａ）と同様に、時刻ｔ０において、制御信号ＳＩＮがＬレベルからＨレベルに変化することにより、半導体スイッチング素子１０ａがターンオンする。同様に、時刻ｔ１において、半導体スイッチング素子１０ａは、制御信号ＳＩＮがＨレベルからＬレベルに変化することにより、ターンオフされる。図２（ａ）と同様に、高耐圧スイッチ１２０のオフ期間では、電圧比較回路１３０においてＶ＋＝０（ＧＮＤ）となるので、検出信号Ｓａｂ＝Ｌレベルである。

図２（ｂ）では、半導体スイッチング素子１０ａのオン時に、コレクタ－エミッタ電流が過大（過電流状態）であることにより不飽和状態が発生する。このため、端子間電圧Ｖｃｅが図２（ａ）の様に０近傍まで低下しない電圧異常が生じるので、Ｖｃｅ＞Ｖｔｈとなる。

従って、図２（ａ）と同様に設けられた、高耐圧スイッチ１２０のオン期間では、電圧比較回路１３０においてＶ＋＞Ｖｔとなるため、検出信号ＳａｂがＬレベルからＨレベルに変化する。この様に、半導体スイッチング素子１０ａのオン時に不飽和状態が発生すると、高耐圧スイッチ１２０のオン期間において、検出信号ＳａｂがＨレベルに設定される。

従って、実施の形態１に係る半導体装置１００Ａでは、半導体スイッチング素子１０ａのオン期間中に設けられた、高耐圧スイッチ１２０のオン期間に電圧比較回路１３０から出力された検出信号Ｓａｂに基づき、端子間電圧の電圧異常を伴う不飽和状態の発生を検出することが可能である。

検出回路１１０では、半導体スイッチング素子１０ａのオフ時において、高電位ＶＤＤが伝達された状態の中間電位ノード２３と、低電位ノード２２との間の絶縁を、高耐圧スイッチ１２０によって確保することができる。即ち、駆動回路１５０を含む半導体装置１００Ａを構成するＩＣ上に形成された素子（例えば、上記の高耐圧の電界効果トランジスタ）を用いて、特許文献１の様なダイオードを用いることなく、検出回路１１０の絶縁を確保することが可能となるので、回路規模を抑制することができる。

更に、特許文献１の様な常時動作する定電流源が設けられておらず、高耐圧スイッチ１２０のオフ期間には、検出回路１１０を含む半導体装置１００Ａの内部には、定常的な電流経路は生じない。従って、消費電力を増大させることなく、端子間電圧の電圧異常を伴う不飽和状態の発生を検出することができる。

尚、半導体スイッチング素子１０ａでは、高電位ノード２１及び低電位ノード２２の間に半導体スイッチング素子１０ａを含む短絡経路が形成された場合（所謂、アーム短絡時）と、中間電位ノード２３の接続先である負荷に短絡が発生することで半導体スイッチング素子１０ａに過電流が生じた場合（所謂、負荷短絡時）とでは、不飽和状態で発生する端子間電圧Ｖｃｅ（不飽和電圧）が異なってくる。通常、負荷短絡時における端子間電圧Ｖｃｅは、アーム短絡時におけると比較すると低くなる。

これに対して、実施の形態１に係る半導体装置１００Ａでは、電圧源１３５の直流電圧Ｖｔ、又は、抵抗素子１２１，１２２の電気抵抗値Ｒ１，Ｒ２の少なくともいずれかを可変とすることで、判定電圧Ｖｔｈを可変設定することが可能である。これにより、判定電圧Ｖｔｈの適切な設定により、アーム短絡のみならず負荷短絡の発生についても検出することができる。或いは、判定電圧Ｖｔｈが異なる検出回路１１０及び電圧比較回路１３０の系統を複数配置することで、原因が異なる不飽和現象を区別して検出することも可能となる。

尚、図３に示される様に、実施の形態１に係る半導体装置１００Ａは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor Metal）で構成された半導体スイッチング素子１０ｂに対しても適用することが可能である。半導体スイッチング素子１０ｂは、ＳｉＣ（炭化珪素）を材料とする、ＳｉＣ－ＭＯＳＦＥＴであってもよい。

半導体スイッチング素子１０ｂは、「正電極」に相当するドレイン（Ｄ）と、「負電極」に相当するソース（Ｓ）と、「制御電極」に相当するゲート（Ｇ）とを有する。半導体スイッチング素子１０ｂのドレイン－ソース間電圧Ｖｄｓは「端子間電圧」に相当する。

半導体装置１００Ａは、半導体スイッチング素子１０ｂに対しても、制御信号ＳＩＮに従ってオンオフ制御する駆動ＩＣの機能を有するとともに、検出信号Ｓａｂによって、半導体スイッチング素子１０ｂのオン期間中における不飽和状態の発生を検出することができる。

尚、ＭＯＳＦＥＴでは、ソース－ドレイン間電流Ｉｄｓとドレイン－ソース間電圧Ｖｄｓとの間のＩｄｓ－Ｖｄｓ特性が線形であるため、半導体スイッチング素子１０ｂに発生した過電流に比例した端子間電圧を検出回路１１０に入力することができる。この結果、半導体装置１００Ａを半導体スイッチング素子１０ｂ（ＭＯＳＦＥＴ）に用いた場合には、半導体スイッチング素子１０ａへの適用時と比較すると、過電流（即ち、不飽和状態）の発生時と非発生時との区別が容易であるので、不飽和状態の発生を高精度化することが可能である。

実施の形態２．
図４には、実施の形態２に係る半導体装置の構成を説明する第１の回路図が示される。

図４に示される様に、実施の形態２に係る半導体装置１００Ｂは、図１の半導体装置１００Ａと同様に、半導体スイッチング素子１０ａ（ＩＧＢＴ）の駆動ＩＣの機能を有する。半導体装置１００Ｂは、半導体装置１００Ａと同様の検出回路１１０及び駆動回路１５０と、ボルテージフォロワ回路１３１とを備える。

ボルテージフォロワ回路１３１を構成するオペアンプの＋側の入力端子は、実施の形態１と同様に、検出回路１１０のノードＮ１と接続される。一方で、当該オペアンプの－側の入力端子及び出力端子は、互いに接続される。これにより、ボルテージフォロワ回路１３１からは、＋側の入力端子の電圧Ｖ＋、即ち、ノードＮ１の電圧と同等のアナログ電圧が、出力電圧Ｖｏｕｔとして出力される。

実施の形態２では、ボルテージフォロワ回路１３１が「検出電圧発生回路」の一実施例に対応し、出力電圧Ｖｏｕｔが「電圧信号」の一実施例に対応する。

高耐圧スイッチ１２０のオンによる、端子間電圧Ｖｃｅの検出期間において、出力電圧Ｖｏｕｔは、下記の式（３）で示される。

Ｖｏｕｔ＝Ｖ＋＝Ｖｃｅ×Ｒ２／（Ｒ１＋Ｒ２） …（３）
従って、当該出力電圧Ｖｏｕｔを後段の回路（図示せず）で処理することにより、出力電圧Ｖｏｕｔが、実施の形態１で説明した判定電圧Ｖｔｈよりも上昇すると、過電流（非飽和状態）の発生を検出することができる。例えば、出力電圧ＶｏｕｔをＡ／Ｄ変換したデジタル値を用いて、マイクロコンピュータ等によって不飽和現象（過電流）を検出することが可能である。

特に、当該後段回路において、出力電圧Ｖｏｕｔを複数の判定電圧Ｖｔｈと比較することにより、上述した、アーム短絡時の過電流（不飽和現象）、及び、負荷短絡時の過電流（不飽和現象）を区別して検出する等、原因が異なる不飽和現象を区別して検出することが可能である。

尚、図５に示される様に、実施の形態２に係る半導体装置１００Ｂについても、図３と同様に、ＳｉＣ－ＭＯＳＦＥＴを含むＭＯＳＦＥＴで構成された半導体スイッチング素子１０ｂに対しても適用することが可能である。

即ち、半導体装置１００Ｂは、半導体スイッチング素子１０ｂに対しても、制御信号ＳＩＮに従ってオンオフ制御する駆動ＩＣの機能を有するとともに、オン期間中の不飽和状態の発生を検出するための出力電圧Ｖｏｕｔを生成することができる。

上述した、Ｉｄｓ－Ｖｄｓ特性の線形性により、半導体装置１００Ｂは、半導体スイッチング素子１０ｂのソース－ドレイン間電流Ｉｄｓに比例した出力電圧Ｖｏｕｔを生成することができるので、不飽和状態（過電流）の発生を高精度化することが可能である。

尚、実施の形態１及び２では、半導体装置１００Ａ，１００Ｂを、半導体スイッチング素子１０ａの駆動ＩＣとして説明したため、端子間電圧に基づく不飽和現象を検出するための検出回路１１０と、電圧比較回路１３０又はボルテージフォロワ回路１３１が、駆動回路１５０と同一ＩＣに搭載される構成例を説明した。但し、駆動回路１５０は、検出回路１１０、及び、電圧比較回路１３０又はボルテージフォロワ回路１３１を備える半導体装置１００Ａ，１００Ｂとは別個のＩＣ（半導体装置）に搭載されてもよい。

実施の形態３．
実施の形態３では、半導体スイッチング素子の不飽和状態の検出結果を用いる保護回路を更に備える構成について説明する。

図６は、実施の形態３に係る半導体装置の構成を説明する回路図である。

図６に示される様に、実施の形態３に係る半導体装置１０１Ａは、半導体装置１００Ａ（図１）と同様の、検出回路１１０、電圧比較回路１３０、及び、駆動回路１５０に加えて、スイッチ制御回路１１５及び保護回路１４０を備える。

スイッチ制御回路１１５は、図２で説明したタイミングで高耐圧スイッチ１２０をオンオフするための制御信号Ｓｘを生成する。スイッチ制御回路１１５は、制御信号ＳＩＮの立上りエッジに遅延時間Ｔｄを付与するための立上り遅延回路１１６と、レベルシフト回路１１８を有する。立上り遅延回路１１６は、例えば、図示しない、複数個（偶数個）のインバータ（ＮＯＴゲート）及びＡＮＤゲートで構成することができる。

図６の例では、高耐圧スイッチ１２０は、高耐圧のＮＭＯＳトランジスタＴＭＮで構成されている。レベルシフト回路１１８は、立上り遅延回路１１６から出力された制御信号Ｓｘを、ＮＭＯＳトランジスタＴＭＮをオンオフ可能な電圧レベルを有するゲート信号に変換して、ＮＭＯＳトランジスタＴＭＮのゲートに対して出力する。

保護回路１４０は、インバータ（ＮＯＴゲート）１４２と、ＡＮＤゲート１４５とを有する。インバータ１４２は、電圧比較回路１３０からの検出信号Ｓａｂの反転信号を出力する。ＡＮＤゲート１４５は、制御信号ＳＩＮ及びインバータ１４２の出力信号のＡＮＤ（論理積）演算結果を、制御信号Ｓｙとして出力する。

駆動回路１５０は、保護回路１４０からの制御信号Ｓｙに従うゲート信号ＳＯＵＴを半導体スイッチング素子１０ａのゲート（Ｇ）に出力する。即ち、ゲート信号ＳＯＵＴは、制御信号ＳｙのＨレベル期間においてＨレベルに設定されるとともに、制御信号ＳｙのＬレベル期間においてＬレベルに設定される。

検出回路１１０及び電圧比較回路１３０によって、実施の形態１と同様に、高耐圧スイッチ１２０のオン期間でＶｃｅ＞Ｖｔｈになると検出信号ＳａｂがＬレベルからＨレベルに変化する。

図７には、実施の形態３に係る半導体装置の動作例が示される。図７（ａ）には、半導体スイッチング素子１０ａの正常動作時の波形例が示され、図７（ｂ）には、不飽和状態が発生したときの波形例が示される。

図７（ａ）に示される様に、正常時には、制御信号ＳＩＮが時刻ｔ０において、ＬレベルからＨレベルに変化するのに応答して、半導体スイッチング素子１０ａがオンすると、端子間電圧Ｖｃｅが０近傍まで低下する。

一方で、時刻ｔ０から立上り遅延回路１１６によって付与される遅延時間Ｔｄが経過した時刻ｔｐにおいて、制御信号ＳｘがＬレベルからＨレベルに変化する。制御信号ＳｘのＨレベル期間には、高耐圧スイッチ１２０がオンされることにより、端子間電圧Ｖｃｅの検出期間が設けられる。

正常動作時には、高耐圧スイッチ１２０のオン期間において、Ｖｃｅ＜Ｖｔｈであるから、電圧比較回路１３０においてもＶ＋＜Ｖｔであり、この結果、検出信号Ｓａｂは、高耐圧スイッチ１２０のオフ期間（制御信号ＳｘのＬレベル期間）と同様にＬレベルに設定される。即ち、検出信号Ｓａｂは、制御信号ＳＩＮのＬレベル期間及びＨレベル期間を通じて、Ｌレベルに維持される。

従って、図６に示された保護回路１４０では、インバータ１４２の出力信号がＨレベルに固定されるので、ＡＮＤゲート１４５が出力する制御信号Ｓｙは、制御信号ＳＩＮと同じ信号レベルを有する。この結果、半導体スイッチング素子１０ａのゲートに入力されるゲート信号ＳＯＵＴは、制御信号ＳＩＮに従って設定される。

これに対して、図７（ｂ）に示される不飽和現象の発生時には、図２（ｂ）と同様に、半導体スイッチング素子１０ａのオン時に不飽和状態が発生する。このため、端子間電圧Ｖｃｅが０近傍まで低下せず、Ｖｃｅ＞Ｖｔｈとなる電圧異常が発生している。

この結果、図７（ａ）と同様に設定された制御信号ＳＩＮ，Ｓｘに応じて設けられた高耐圧スイッチ１２０のオンタイミング（時刻ｔｐ）において、Ｖｃｅ＞Ｖｔｈであるために電圧比較回路１３０においてＶ＋＞Ｖｔとなって、検出信号ＳａｂがＬレベルからＨレベルに変化する。即ち、検出信号ＳａｂのＬレベルは「第１のレベル」に対応し、Ｈレベルは「第２のレベル」に対応する。

このとき、保護回路１４０では、インバータ１４２の出力信号がＬレベルに変化するため、ＡＮＤゲート１４５が出力する制御信号ＳｙもＬレベルに変化する。これに応じて、ゲート信号ＳＯＵＴもＬレベルに変化することにより、半導体スイッチング素子１０ａがターンオフされる。この結果、半導体スイッチング素子１０ａが自動的にオフされることで、過電流から半導体スイッチング素子１０ａを保護することができる。

このように、実施の形態３に係る半導体装置によれば、実施の形態１の半導体装置の効果に加えて、不飽和状態の検出に応じて半導体スイッチング素子を自動的に遮断する保護機能を実現することができる。

図８には、実施の形態３に係る半導体装置の構成の第１の変形例が示される。

図８に示される様に、実施の形態３の第１の変形例に係る半導体装置１０２Ａでは、スイッチ制御回路１１５に対して、駆動回路１５０から出力されたゲート信号ＳＯＵＴが入力される点が、半導体装置１０１Ａ（図６）と異なる。半導体装置１０２Ａのその他の部分の構成は、半導体装置１０１Ａと同様であるので、詳細な説明は繰り返さない。

半導体装置１０２Ａにおいても、検出信号ＳａｂのＬレベル期間では、制御信号ＳＩＮ、制御信号Ｓｙ、及び、ゲート信号ＳＯＵＴの信号レベルは同じである。このため、高耐圧スイッチ１２０をオンオフする制御信号Ｓｘは、図７（ａ）及び（ｂ）と同様に生成される。

又、検出信号ＳａｂがＨレベルに変化すると、図７（ｂ）と同様に、制御信号Ｓｙ及びゲート信号ＳＯＵＴがＬレベルに変化するため、半導体スイッチング素子１０ａはターンオフされる。従って、第１の変形例に係る半導体装置１０２Ａについても、半導体装置１０１Ａと同等の保護機能が実現されることが理解される。

図９には、実施の形態３に係る半導体装置の構成の第２の変形例が示される。

図９に示される様に、実施の形態３の第２の変形例に係る半導体装置１０３Ａは、半導体装置１０１Ａ（図６）と比較して、クランプ回路１６０を更に備える。半導体装置１０３Ａのその他の部分の構成は、半導体装置１０１Ａと同様であるので、詳細な説明は繰り返さない。

クランプ回路１６０は、高耐圧スイッチ１２０と抵抗素子１２１とが接続されるノードＮ２に対して接続される。クランプ回路１６０は、予め定められた上限電圧よりも高い電圧がノードＮ２に印加されると導通する図示しないダイオード等によって構成することができる。即ち、ノードＮ２は「第２のノード」に対応する。

クランプ回路１６０の配置により、抵抗素子１２１，１２２、及び、電圧比較回路１３０に対して、上記上限電圧を超える高電圧が印加されることを防止できる。これにより、抵抗素子１２１，１２２、及び、電圧比較回路１３０を低耐圧素子で構成しても、高電圧印加による故障から保護することが可能となる。

尚、クランプ回路１６０は、半導体装置１００Ａ（図１，図３）、半導体装置１００Ｂ（図４，図５）、及び、半導体装置１０２Ａ（図８）に設けることも可能である。又、実施の形態３で説明した半導体装置１０１Ａ～１０３Ａについても、半導体装置１００Ａ，１００Ｂ等と同様に、ＭＯＳＦＥＴで構成された半導体スイッチング素子１０ｂの駆動ＩＣとして用いることも可能である。

尚、実施の形態３で追加された保護回路１４０及びスイッチ制御回路１１５は、半導体装置１００Ａ，１０１Ａを構成するＩＣ上に形成されたトランジスタを用いた論理回路、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路によって構成することが可能である。このようにすると、検出回路１１０、電圧比較回路１３０、及び、駆動回路１５０と同一の集積回路上に、保護回路１４０及びスイッチ制御回路１１５を搭載することも可能である。

又、スイッチ制御回路１１５は、実施の形態１，２に係る半導体装置１００Ａ，１００Ｂに搭載することも可能である。或いは、半導体装置１００Ａ，１００Ｂでは、制御信号Ｓｘに相当する信号を、半導体装置１００Ａ，１００Ｂの外部から入力することも可能である。

或いは、実施の形態１，２に係る半導体装置１００Ａ，１００Ｂに対して、保護回路１４０に相当する機能を半導体装置（ＩＣ）の外部に設けて、制御信号Ｓｙに相当する信号を、半導体装置１００Ａ，１００Ｂの外部から駆動回路１５０へ入力することも可能である。特に、半導体装置１００Ｂからは端子間電圧に比例するアナログ電圧（出力電圧Ｖｏｕｔ）が出力されるので、外部の保護回路では、端子間電圧の大きさを通じて、上述したアーム短絡及び負荷短絡等の原因に応じて異なる、短絡電流の大きさを区別することが可能である。これにより、短絡電流の大きさに従って、保護機能を切替えることが可能となる。

例えば、アーム短絡の様に短絡電流が大きく、端子間電圧も高い場合には、実施の形態３で説明した様に、半導体スイッチング素子をオン期間中に即座にターンオフすることが好ましい。一方で、負荷短絡等が原因で短絡電流及び端子間電圧がアーム短絡時よりは低くなる場合には、半導体スイッチング素子のオン期間中に強制遮断することは避けて、次回以降のターンオンを禁止することで、半導体スイッチング素子を適切に保護することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示による技術的範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１０ａ，１０ｂ 半導体スイッチング素子、２１ 高電位ノード、２２ 低電位ノード、２３ 中間電位ノード、１００Ａ，１００Ｂ，１０１Ａ，１０２Ａ，１０３Ａ 半導体装置、１１０ 検出回路、１１５ スイッチ制御回路、１１６ 立上り遅延回路、１１８ レベルシフト回路、１２０ 高耐圧スイッチ、１２１，１２２ 抵抗素子、１３０ 電圧比較回路、１３１ ボルテージフォロワ回路、１３５ 電圧源、１４０ 保護回路、１５０ 駆動回路、１６０ クランプ回路、ＧＮＤ 低電位、ＳＩＮ，Ｓｘ，Ｓｙ 制御信号、ＳＯＵＴ ゲート信号、Ｓａｂ 検出信号、Ｔｄ 遅延時間、ＶＤＤ 高電位、Ｖｃｅ，Ｖｄｓ 端子間電圧、Ｖｔｈ 判定電圧（端子間電圧）。

Claims (8)

1. 半導体装置であって、
   半導体スイッチング素子の正電極及び負電極の間に接続された検出回路を備え、
   前記検出回路は、
   前記正電極及び第１のノードの間に直列接続された、スイッチ、及び、第１の電気抵抗値を有する第１の抵抗素子と、
   前記第１のノードと前記負電極の間に接続された、第２の電気抵抗値を有する第２の抵抗素子とを有し、
   前記第１の抵抗素子及び前記第２の抵抗素子の少なくとも一方は、可変抵抗素子で構成され、
   前記正電極は、第１の電位を供給するノードと他の半導体スイッチング素子を介して接続されるとともに、前記負電極は、前記第１の電位よりも低い第２の電位を供給するノードと接続され、
   前記半導体装置は、
   前記半導体スイッチング素子のオン期間中に設けられた前記スイッチのオン期間において、前記第１のノードの電圧に基づいて、前記正電極及び前記負電極の間の端子間電圧に依存した電圧を有する電圧信号を出力する検出電圧発生回路を更に備え、
   前記スイッチは、オフ期間において、少なくとも前記第１の電位及び前記第２の電位の電位差を遮断する耐圧を有するように構成される、半導体装置。
2. 前記検出電圧発生回路は、
   前記第１のノードの電圧及び第１の直流電圧の比較結果に応じたデジタル信号である検出信号を前記電圧信号として出力する電圧比較回路を有し、
   前記第１の直流電圧、並びに、前記第１及び第２の電気抵抗値は、前記端子間電圧が予め定められた判定電圧よりも高いときに、前記第１のノードの電圧が、前記第１の直流電圧よりも高くなる様に定められる、請求項１記載の半導体装置。
3. 前記第１の直流電圧は、可変直流電源によって供給される、請求項２記載の半導体装置。
4. 前記半導体スイッチング素子のオンオフを制御する制御信号に従って、前記半導体スイッチング素子の制御電極に入力されるゲート信号を生成する駆動回路と、
   前記検出信号に応じて、前記半導体スイッチング素子をオフするための保護回路とを更に備え、
   前記検出信号は、前記スイッチのオフ期間、及び、前記スイッチのオン期間中に前記端子間電圧が前記判定電圧以下のときには第１のレベルに設定される一方で、前記スイッチのオン期間中に前記端子間電圧が前記判定電圧より高いときには第２のレベルに設定され、
   前記保護回路は、前記検出信号が前記第２のレベルに設定されたときに、前記半導体スイッチング素子をオフに固定するように前記駆動回路を動作させる、請求項２又は３に記載の半導体装置。
5. 前記検出電圧発生回路は、
   前記第１のノードの電圧に従うアナログ電圧を前記電圧信号として出力するボルテージフォロワ回路を有する、請求項１記載の半導体装置。
6. 前記半導体スイッチング素子のターンオン時において、当該半導体スイッチング素子のターンオンよりも遅れて前記スイッチをオンするためのスイッチ制御回路を更に備え、
   前記スイッチは、ＮＭＯＳトランジスタによって構成される、請求項１～５のいずれか１項に記載の半導体装置。
7. 前記スイッチ及び前記第１の抵抗素子は、第２のノードを介して、前記正電極及び第１のノードの間に直列接続され、
   前記半導体装置は、
   前記第２のノードに接続されて、前記第２のノードの電圧が予め定められた上限電圧を超えないように動作するクランプ回路を更に備える、請求項１～６のいずれか１項に記載の半導体装置。
8. 前記半導体スイッチング素子は、ＭＯＳＦＥＴである、請求項１～７のいずれか１項に記載の半導体装置。
   

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