JPWO2007116900A1 - 半導体素子の駆動回路 - Google Patents

Abstract

半導体素子（１）のゲート電圧が下がりきらない状態でゲートオン指令が入った場合に、半導体素子（１）の異常を誤検知することを防止するものであり、制御回路（２）にオン信号を入力した時の半導体素子（１）の制御量Ｑｏｎに応じた期間内のみ半導体素子（１）の制御量（ゲート電圧）の検出処理を許可し、その期間内に検出する検出制御量Ｑｔと、前記制御量Ｑｏｎに応じて設定される制御比較量Ｑｓとを比較して異常信号を出力し、半導体素子（１）を正常遮断時より遅い速度で遮断する。

Description

この発明は、半導体素子における異常の発生を検知する半導体素子の駆動回路に関するものであり、特に電力用半導体素子の駆動回路に係るものである。

従来の電力用半導体素子（ＩＧＢＴ）の駆動回路として、サンプリング回路がゲート電圧の検出処理を許可する期間中、そのゲート電圧を検出して、そのゲート電圧が基準値を超えると、ＩＧＢＴにおける異常の発生を認定する技術が示されている（例えば、特許文献１参照）。

特開２００４−０６４９３０号公報（７頁３１〜３７行、図１）

しかしながら前記特許文献１に示された電力用半導体素子の駆動回路にあっては、電力用半導体素子（ＩＧＢＴ）のゲート電圧が下がりきらない状態で次のオンパルスが入った場合に、ゲート電圧が基準値を超え、異常を誤検知する問題点があった。

この発明は、上記のような問題点を解決するためになされたものであり、半導体素子のゲート電圧が下がりきらない状態でゲートオン指令が入った場合に、半導体素子の異常を誤検知することを防止することを目的とする。

この発明に係る半導体素子の駆動回路は、外部からのオン、オフ信号に対応して半導体素子をオン、オフさせる制御回路と、制御回路がオン信号を入力した時点における半導体素子の制御量Ｑｏｎに応じた期間内のみ半導体素子の制御量の検出処理を許可するサンプリング回路と、サンプリング回路が許可する期間内に検出する半導体素子の制御量Ｑｔと、予め設定された制御量比較値Ｑｓとを比較することにより半導体素子の異常発生信号を出力する制御量検出回路とを備えたものである。

また、この発明に係る半導体素子の駆動回路は、外部からのオン、オフ信号に対応して半導体素子をオン、オフさせる制御回路と、予め設定された期間内のみ半導体素子の制御量の検出処理を許可するサンプリング回路と、サンプリング回路が許可する期間内に検出する半導体素子の制御量Ｑｔと、制御回路がオン信号を入力した時点における半導体素子の制御量Ｑｏｎに応じて設定される制御量比較値Ｑｓとを比較することにより半導体素子の異常発生信号を出力する制御量検出回路とを備えたものである。

さらに、この発明に係る半導体素子の駆動回路は、外部からのオン、オフ信号に対応して半導体素子をオン、オフさせる制御回路と、半導体素子のゲート電荷量を検出するゲート電荷検出回路と、ゲート電荷検出回路で検出したゲート電荷量が所定値以下の期間内のみ半導体素子の制御量の検出処理を許可するサンプリング回路と、サンプリング回路が許可する期間内に検出する半導体素子の制御量Ｑｔと、半導体素子がミラー期間にあるときの制御量と半導体素子がオンのときの制御量との間に設定した制御量比較値Ｑｓとを比較することにより半導体素子の異常発生信号を出力する制御量検出回路とを備えたものである。

この発明に係る半導体素子の駆動回路によれば、半導体素子のゲート電圧が下降しきらない状態で、オン信号を入力した場合においても、半導体素子の異常の誤検知をすることなく、異常発生を検知することができる。

この発明の実施の形態１による電力用半導体素子の駆動回路を示す構成図である。 この発明の実施の形態１の駆動回路が適用されるハーフブリッジ回路を示す回路図である。 ＩＧＢＴ正常時と異常時のゲート電圧波形を示す説明図である。 この発明の実施の形態１の遮断速度調整回路の一例を示す構成図である。 この発明の実施の形態１の遮断速度調整回路の一例を示す構成図である。 この発明の実施の形態１のサンプリング回路の一例を示す構成図である。 この発明の実施の形態１のサンプリング回路の一例を示す構成図である。 この発明の実施の形態１の駆動回路の動作シーケンスを示す説明図である。 この発明の実施の形態１のサンプリング回路の検出期間を示す説明図である。 この発明の実施の形態１のゲート電圧検出型異常検出回路の一例を示す構成図である。 この発明の実施の形態１のゲート電圧検出型異常検出回路の基準電圧を示す説明図である。 この発明の実施の形態１のサンプリング回路の検出期間を示す説明図である。 この発明の実施の形態１のゲート電圧検出型異常検出回路の基準電圧を示す説明図である。 この発明の実施の形態１のゲート電圧が下がりきらない状態で次のオンが入ったときの、半導体素子の駆動回路の動作シーケンスを示す説明図である。 この発明の実施の形態１の半導体素子の駆動回路の動作シーケンスを示す説明図である。 この発明の実施の形態１のアーム短絡発生時のゲート電圧波形の説明図である。 この発明の実施の形態２による電力用半導体素子の駆動回路を示す構成図である。 この発明の実施の形態２のゲート電圧推定回路の推定電圧波形を示す説明図である。 この発明の実施の形態３による電力用半導体素子の駆動回路を示す構成図である。 この発明の実施の形態３のサンプリング回路の検出期間を示す説明図である。 この発明の実施の形態３のＩＧＢＴのゲート電圧が下がりきらない状態で次のオンが入ったときの、電力用半導体素子の駆動回路の動作シーケンスを示す説明図である。 この発明の実施の形態３のゲート電流検出回路の基準電流を示す説明図である。 この発明の実施の形態３のアーム短絡発生時のゲート電流波形の説明図である。 この発明の実施の形態４による電力用半導体素子の駆動回路を示す構成図である。 この発明の実施の形態４のゲート電荷Ｑｇとゲート電圧Ｖｇの関係と検出領域を示す説明図である。 この発明の実施の形態４の時間軸上の検出期間を示す説明図である。 この発明の実施の形態４のアーム短絡時のＶｇｅとＱｇの変化を示す説明図である。 この発明の実施の形態５のゲート電荷Ｑｇとゲート電圧Ｖｇの関係と検出領域を示す説明図である。

以下、この発明を実施するための最良の形態を、図に基づいて説明する。

実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。
図１はこの実施の形態１の半導体素子の駆動回路５００を示す構成図である。
図１において、半導体素子１は、例えば電力用半導体素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。ただし、半導体素子１はＩＧＢＴに限るものではなく、例えば、ＭＯＳＦＥＴなどの電圧駆動型半導体素子であってもよく、異常検知を必要とする半導体素子であればよい。

制御回路２は、外部からオン指令を入力するとＩＧＢＴ１をターンオンさせるゲート指令をバッファ３に出力し、外部からオフ指令を入力するとＩＧＢＴ１をターンオフさせるゲート指令をバッファ３に出力する。バッファ３は、制御回路２から出力されたゲート指令にしたがってＩＧＢＴ１を駆動するものであり、ゲート抵抗４と遮断速度調整回路５が接続されている。遮断速度調整回路５は、制御回路２からのオフ指令の入力に伴ってＩＧＢＴ１をターンオフさせる場合よりも、異常発生の検知に伴ってＩＧＢＴ１をターンオフさせる場合の遮断速度を遅くする機能を有している。ここで、遮断速度調整回路５が上述の機能を備えるのは次の理由による。つまり、例えば短絡状態でＩＧＢＴ１に大電流が流れている異常時に、通常の速度でＩＧＢＴ１を遮断をすると大きなサージ電圧が発生してＩＧＢＴ１を破壊する恐れがあるが、遮断速度を遅くすることでサージ電圧を抑制することができる。なお、制御回路２、バッファ３、ゲート抵抗４及び遮断速度調整回路５で制御手段が構成されている。

サンプリング回路６は、制御回路２が外部からオン指令を入力した直後の制御量Ｑｏｎであるゲート電圧Ｖｇを検出し、そのゲート電圧に応じた期間だけゲート電圧Ｖｇの検出処理を許可するものである。制御量検出回路であるゲート電圧検出型異常検出回路７は、サンプリング回路６がゲート電圧Ｖｇ（制御電圧、制御量）の検出処理を許可する期間中、ＩＧＢＴ１に対するバッファ３の制御量として、ＩＧＢＴ１のゲート端子におけるゲート電圧Ｖｇを検出し、そのゲート電圧Ｖｇが制御量比較値であるゲート電圧基準値Ｖｇｒを超えると、ＩＧＢＴ１に異常が発生したことを検知するものである。また、ゲート電圧基準値Ｖｇｒは制御回路２が外部からオン指令を入力した直後の制御量Ｑｏｎであるゲート電圧Ｖｇに応じて変化する。

図２は図１の電力用半導体素子の駆動回路５００が適用されるハーフブリッジ回路を示す回路図である。図２において、ＩＧＢＴ１ａ，１ｂには逆並列に接続された還流ダイオード８ａ、８ｂが配設され、ＩＧＢＴ１ａに半導体素子の駆動回路５００が接続されている。また、直流電源９には誘導負荷１０が接続されている。
ここでは、電力用半導体素子の駆動回路５００をハーフブリッジ回路に適用するものについて示しているが、これに限るものではなく、他の回路に適用するようにしてもよいことは言うまでもない。

図３はＩＧＢＴのスイッチング時における正常又は異常の際のゲート電圧波形を示す図である。一般にＩＧＢＴの通常のスイッチング時において、ゲート電圧は図３の実線３Ａのようになる。何らかの原因で例えば図２においてアーム短絡を起こし、ＩＧＢＴに大きな短絡電流が流れると、ゲート電圧は破線３Ｂのようになる。この電圧差を検出して、電力用半導体素子の駆動回路は、ＩＧＢＴの異常を検知する。電圧差が生じるのは、スイッチングの過渡期間のみなので、前述した図１のサンプリング回路６のような検出期間を区切る機能が必要となる。

図４は遮断速度調整回路７の１例を示す図である。図４において、ターンオフ速度調整ゲート抵抗１１は通常のオフゲート抵抗４ｂよりも抵抗値が大きく設定されている。そのため、通常のターンオフ動作に比べてＩＧＢＴ１のゲート端子から引き抜かれる電流値が小さくなるので、ターンオフが遅くなる。なお、図４において、４ａはオンゲート抵抗、４ｂは通常のオフゲート抵抗、１１はターンオフ速度調整ゲート抵抗、１２はＮチャンネルＭＯＳＦＥＴである。

また、図５は遮断速度調整回路７ａの他の例を示す図である。図５において、ツェナーダイオード１３のツェナー電圧は、ＩＧＢＴ１のゲートしきい電圧よりも小さい値に設定されている。この場合もＩＧＢＴ１のゲートから引き抜かれる電流値が小さくなるので、ターンオフは遅くなる。

図６はサンプリング回路６の構成の１例を示すブロック図である。
図６において、パルス発生器２２が制御回路２のオン信号を受けて、ある一定のパルスを出力する。そのパルス期間中、ゲート電圧検出回路２３が制御量Ｑｏｎであるゲート電圧Ｖｇを取得する。そのゲート電圧Ｖｇがバッファ２４を通してホールド回路２５に保持され、電圧−時間変換回路２７で時間に変換される。電圧−時間変換回路２７で変換された時間はゲート電圧検出回路２３で検出した電圧Ｖｇに応じた時間になる。サンプリングパルス成形回路２１は電圧−時間変換回路２７が出力するパルスとあらかじめサンプリングパルス成形回路２１内で設定されているパルスを演算することによって、ゲート電圧検出型異常検出回路７がゲート電圧を検出する期間を決定する。

図７はサンプリング回路６の具体的な詳細例を示す回路図である。
パルス発生器２２はディレイ回路３２、ＮＯＴ回路３３、ＡＮＤ回路３４から構成され、制御回路２がオンパルスを発生してから、ディレイ回路３２で定められる期間だけパルスを発生する。パルス発生器２２がパルスを発生している期間だけスイッチ３５とスイッチ３７はオンし、抵抗３６によってゲート電圧Ｖｇが取得される。スイッチ３５と抵抗３６でゲート電圧検出回路２３が構成される。スイッチとしては、ＭＯＳＦＥＴ，バイポーラトランジスタ、アナログスイッチ、機械式スイッチのいずれを用いても良い。ゲート電圧検出回路２３が検出した信号はバッファ２４、スイッチ３７を通してコンデンサ３８に充電される。スイッチ３７とコンデンサ３８でホールド回路２５が構成される。スイッチ３５をオフにすると同時にスイッチ３７をオフにし、コンデンサ３８の電圧がバッファ２４を通して放電されるのを防ぐ。パルス発生器２２が出力するゲート電圧Ｖｇを検出する期間が終わった後、スイッチ３７がオフし、ＮＯＴ回路４５で反転された信号によりスイッチ４６がオンする。コンデンサ３８に蓄えられた電荷は抵抗４７を通してコンデンサ４８に充電される。図示する直流電圧Ｖｃｃを抵抗４９と抵抗５０で分圧しており、基準電圧Ｖｒｅｆがコンパレータ５１の−端子に接続している。コンデンサ４８の電圧がコンパレータ５１の＋端子に入力されており、その電圧が基準電圧Ｖｒｅｆよりも大きくなるとコンパレータ５１は高レベル信号をサンプリングパルス成形回路２１のＮＯＲ回路３０に出力する。サンプリングパルス成形回路２１はゲート電圧検出型異常検出回路７の検出期間を決める回路である。ディレイ回路２８で上記検出期間の開始時間を決め、ディレイ回路２９と電圧−時間変換回路２７の出力信号で上記検出期間の終了時間を決める。

制御回路２からオン指令が出たときのサンプリング回路６の動作を、図８のタイムチャートを用いて説明する。制御回路２から制御信号（ｂ）のようなパルスが出力された場合の動作を示す。図８ではオンパルスが２つ出ており、図の左側の最初のオンパルスはゲート電圧Ｖｇが立ち上がっていない状態でオン指令が出た場合で、右側の二つ目のオンパルスはゲート電圧Ｖｇが下がりきっていない状態でオン指令が出た場合を示す。ここで、制御信号（ｂ）のオンパルス立ち上がりの時点から、パルス発生器２２はディレイ回路３２で決まる幅のパルス（ｃ）を出力する。この期間のゲート電圧Ｖｇに応じてコンデンサ３８の電圧は（ｄ）のように立ち上がる。パルス発生器２２の出力がオフになった後コンデンサ４８の電圧が（ｅ）のように立ち上がり、この電圧が基準電圧Ｖｒｅｆと比較される。コンデンサ４８の電圧（ｅ）が基準電圧Ｖｒｅｆを超えない場合、すなわち制御信号（ｂ）の最初のオン指令では、コンパレータ５１の出力（ｆ）は低レベルのままなので、サンプリング期間Ｔ１は制御回路２の出力のみによって決定される。コンデンサ４８の電圧（ｅ）が基準電圧Ｖｒｅｆを超えた場合、すなわち制御信号（ｂ）の二つ目のオン指令では、コンパレータ５１の出力が高レベルになる。このコンパレータ５１の出力と制御回路２の出力でサンプリング期間Ｔ２が決定され、ゲート電圧検出型異常検出回路７に出力される。

サンプリング成形回路２１において、制御回路２の制御信号（ｂ）がディレイ回路２９で遅延されて出力（ｇ）を得る。そして、ＮＯＲ回路３０でディレイ回路２９の出力（ｇ）とコンパレータ５１の出力（ｆ）のＮＯＲを取り、出力（ｈ）を得る。一方、制御回路２の制御信号（ｂ）がディレイ回路２８で遅延され出力（ｉ）を得る。そして、ＮＡＮＤ回路３１でディレイ回路２８の出力（ｉ）とＮＯＲ３０の出力（ｈ）のＮＡＮＤを取った信号（ｊ）がゲート電圧検出型異常検出回路７に出力される。リセット回路２６はコンデンサ３８とコンデンサ４８の電荷を放電させるための回路であり、ディレイ回路３９及び４０、ＮＯＴ回路４１、ＮＡＮＤ回路４２から構成されるパルス発生回路５２で放電信号を発生し、スイッチ４３及び４４で放電させる構成である。この放電はオン期間中、ターンオフを迎える前に行われ、そのタイミングはパルス発生回路５２で調整される。

以上の動作で、ゲート電圧Ｖｇが残った状態でオン信号が入ると、サンプリング期間Ｔ１（ｔ２−ｔ０）からサンプリング期間Ｔ２（ｔ１−ｔ０）のようにサンプリング期間が短縮される。

以上で説明した制御回路２からオンパルスが入った時点ｔ０でのゲート電圧Ｖｇとサンプリング期間の関係を図示すると図９のようになる。図９に示す特性は、ＩＧＢＴ１の入力容量、ゲート抵抗４の値が変化すると、それに応じて変えなければならない。また、後で述べるが、制御量比較値であるゲート電圧の異常判定しきい値Ｖｇｒを、オン信号が入った時点でのゲート電圧Ｖｇによって変化させる機能と協調動作させる場合も、ある値に調整しなければならない。図９の特性は、コンデンサ３８、抵抗４７、コンデンサ４８、抵抗４９及び５０で調整される。

次にゲート電圧検出型異常検出回路７の具体例を図１０に示す。サンプリング回路６がゲート電圧検出を許可している期間は、スイッチ７２がオフしている。ゲート電圧Ｖｇを抵抗７１と抵抗７３で分圧した電圧がコンパレータ７４の−端子電圧よりも大きくなると遮断信号を遮断速度調整回路５と制御回路２に送る。パルス発生回路５３、ゲート電圧検出回路５４、ホールド回路５６、リセット回路５９は図７で示したサンプリング回路６内と同一構成であり、動作も同じであるため説明を省略する。バッファ５７からは制御回路２からオンパルスが入った時点でのゲート電圧Ｖｇに応じた電圧が出力される。バッファ５７から出力される電圧をＶｖａｒとするとコンパレータ７４の−端子電圧Ｖ＿は、Ｖｖａｒの一次関数となる。このようにゲート電圧Ｖｇが残った状態でオン信号が入ると、Ｖｖａｒが上昇するため、ＩＧＢＴ１の異常を判定するしきい値、すなわちコンパレータ７４の−端子電圧Ｖ＿が上昇し、異常の誤検知をすることがなくなる。

以上で説明した制御回路２からオンパルスが入った時点でのゲート電圧Ｖｇと異常判定しきい値電圧Ｖｇｒの関係を図示すると図１１のようになる。図１１に示す特性は、ＩＧＢＴ１の入力容量、ゲート抵抗４の値が変化すると、それに応じて変えなければならない。また、後で述べるがサンプリング期間をオン信号が入った時点でのゲート電圧Ｖｇによって変化させる機能と協調動作させる場合も、ある値に調整しなければならない。図１１に示す特性は、抵抗６８，６９，７０で調整する。

上述の図９に示すゲート電圧Ｖｇに対するサンプリング期間と、図１１に示すゲート電圧Ｖｇに対する基準電圧Ｖｇｒの変化については、少なくとも一方を適用すればよい。また、両方を適用する場合は、協調して動作し、補正しすぎることが無いように定数が調整される。各回路の補正割合を同等とすると、具体的には、図１２、図１３のように乗数を調整すればよい。

図１４はゲート電圧Ｖｇが所定の電圧まで落ちきらない状態で次のオン指令が入った場合の半導体素子の駆動回路の動作シーケンスを示す図であり、図１５は図１４のＸＶ部分を拡大した図である。なお。図１５において、実線１５Ａはゲート電圧が残っている状態でオンした場合のゲート電圧波形、点線１５Ｂは通常（ゲート電圧が下がりきった状態でオンした場合）のゲート電圧波形を示す。
図１４および図１５を用いて、ゲート電圧Ｖｇが所定の電圧まで落ちきらない状態で、図８の二番目の制御信号である次のオン指令が入った場合の動作を説明する。
時刻ｔ３でオフ指令が入り、ＩＧＢＴのゲート電圧Ｖｇは低下していく。ゲート電圧Ｖｇが下がっていく途中の時刻ｔ０でオン指令（制御信号）が入るとゲート電圧Ｖｇは上昇する。このとき、ゲート電圧検出期間（サンプリング期間）Ｔ１（始端時刻ｔ０〜終端時刻ｔ２）が一定とするならば、図１５に示すように時刻ｔ２において電圧Ｖ２までゲート電圧Ｖｇは上昇する。この場合、Ｖ２＞Ｖｇｒ（基準電圧）であるため、ＩＧＢＴ１にアーム短絡等の異常がないのに、ゲート電圧検出型異常検出回路７はＩＧＢＴ１が異常であると判断し、ゲート遮断信号を出してしまう。
一方、ゲート電圧検出期間がＴ２、つまり時刻ｔ０でのゲート電圧に応じて検出期間の終端時刻がｔ２からｔ１になる場合は、終端時刻ｔ１において電圧Ｖ１となり、Ｖ１＜Ｖｇｒ（基準電圧）であるためゲート電圧検出型異常検出回路７は異常でないと判断し、ゲート遮断信号を出さない。
また、ゲート電圧検出期間Ｔ２を変えなくても、基準電圧Ｖｇｒを時刻ｔ０でのゲート電圧に応じてＶｇｒａに変化させると、通常の検出期間Ｔ１内の時刻においてＶ２＜Ｖｇｒａであるため、ゲート電圧検出型異常検出回路７はゲート遮断信号を出さない。 なお、ゲート電圧Ｖｇが０からターンオンした場合は、サンプリング検出期間Ｔ１の終端時刻ｔ２まで基準電圧はＶｇｒとなり、時刻ｔ２において電圧Ｖ３であり、Ｖ３＜Ｖｇｒであるため、ＩＧＢＴ１の故障を検知しない。

また、図１６はアーム短絡を起こした場合のゲート電圧波形を示す拡大図である。なお、図１６において、実線１６Ａはゲート電圧が残っている状態で短絡した場合のゲート電圧波形、点線１６Ｂはゲート電圧が０から短絡した場合のゲート電圧波形を示す。
ゲート電圧Ｖｇが０から短絡した場合、検出期間Ｔ１の終端時刻ｔ２のゲート電圧ＶｇはＶ６であり、この電圧Ｖ６と通常の基準電圧Ｖｇｒと比較される。ここでＶ６＞Ｖｇｒであるため、短絡と判定する。次に、ゲート電圧Ｖｇが残っている状態で短絡した場合の短絡判定について述べる。検出期間をＴ２（始端時刻ｔ０〜終端時刻ｔ１）とした場合、検出期間Ｔ２の終端時刻ｔ１においてゲート電圧ＶｇはＶ４となり、この電圧Ｖ４が基準電圧Ｖｇｒと比較される。検出期間をＴ１（始端時刻ｔ０〜終端時刻ｔ２）とした場合は、検出期間Ｔ１の終端時刻ｔ２においてゲート電圧ＶｇはＶ５であり、このゲート電圧Ｖ５が基準電圧Ｖｇｒａと比較される。Ｖ４＞Ｖｇｒ，Ｖ５＞Ｖｇｒａと基準電圧よりも大きくなるので、短絡と判定する。

以上で述べたように、ＩＧＢＴのターンオン時にゲート電圧が所定の電圧まで落ちていない場合は、ゲート電圧検出期間、基準電圧の少なくとも一方にゲート電圧依存性を持たせることで誤検知を回避し、ＩＧＢＴの異常を正しく検知することができる。

実施の形態２．
次にこの発明の実施の形態２を図１７に示す駆動回路５００ａによって説明する。
実施の形態１では、ＩＧＢＴ１のゲート電圧Ｖｇを直接検出して、ゲート電圧検出期間Ｔ２と基準電圧Ｖｇｒを変化させた。この実施の形態２では、図１７に示すように、実施の形態１の図１に示した駆動回路５００の構成にゲート電圧推定回路８を追加して設ける。このゲート電圧推定回路８は、制御回路２からの制御信号を用いてゲート電圧を推定して、サンプリング回路６およびゲート電圧検出型異常検出回路７に出力し実施の形態１と同様な動作をさせるものである。
制御信号とゲート電圧、ゲート電圧推定値を図１８に示す。図１７に示すディレイ回路７９により制御信号がオンパルスを出してからゲート電圧Ｖｇが立ち上がるまでの時間を遅らせる。コンデンサ８４はＩＧＢＴ１のゲート入力容量と同じ容量のコンデンサを用い、抵抗８３はオンゲート抵抗４と同じ値にする。このようにＩＧＢＴ１の入力容量やゲート抵抗と、抵抗８３やコンデンサ８４の定数を一致させると、ゲート電圧Ｖｇとゲート電圧推定値Ｖｅｓｔはほぼ同じ充電曲線となり、ゲート電圧推定値Ｖｅｓｔをゲート電圧Ｖｇの代わりに用いることができる。

なお、ゲート電圧推定値回路８によってゲート電圧を推定したが、このゲート電圧推定回路８に加えて推定したゲート電圧からゲート電流推定回路を設けるか、或いは単にゲート電流推定回路を設けて推定電流値を出力してもよい。
このようにすると、前述した実施の形態１の図１のゲート端子Ｇからサンプリング回路６までの配線６ａが不要になり、ノイズに強くなる。

実施の形態３．
次にこの発明の実施の形態３について説明する。
図１９は実施の形態３による電力用半導体素子の駆動回路５００ｂを示す構成図である。図１９において、前述した実施の形態１の図１０と同一符号は同一または相当部分を示すので説明を省略する。なお、４ｃはオンゲート抵抗、４ｄはオフゲート抵抗、７ａはゲート電流検出型異常検出回路、８７はゲート電流比較回路を示している。ゲート電流検出型異常検出回路７ａは差動増幅器８５でオンゲート抵抗４ｃの両端電圧を検出し、サンプリング回路６が設定する検出期間でのゲート電流Ｉｇがしきい値よりも小さいことを検出してＩＧＢＴ１の異常を検出する。ゲート電流検出型異常検出回路７ａのゲート電流しきい値Ｉｇｒは制御回路２からオン指令が出た直後のゲート電圧に依存する。前述した図１０のゲート電圧検出型異常検出回路７とは図１０のバッファ５７がこの図１９では反転バッファ８６になった点が異なっており、制御回路２からオン指令が出た直後のゲート電圧Ｖｇが高いほど、しきい値Ｖｇｒは小さくなる。すなわちオン指令が出た直後のゲート電圧Ｖｇとしきい値Ｖｇｒの関係は図２０に示すとおりである。サンプリング回路６が設定するゲート電流検出期間の補正動作は実施の形態１と同様である。

図２１はＩＧＢＴ１のゲート電流がゼロまで戻りきらない状態で、次のターンオンが始まる場合のタイムチャートを示す図であり、図２２は図２１のＸＸＩＩ部分の拡大図である。なお、図２２において、実線２２Ａはゲート電流が負に流れている状態でターンオンした場合のゲート電流波形、点線２２Ｂは通常のゲート電流波形を示す。
図２１及び図２２を用いて動作を説明する。時刻ｔ３でオフ指令が入り、ゲート電流は負の値を示す。ゲート電流が負である途中の時刻ｔ０でオン指令が入るとゲート電流は正の値を示す。このとき、ゲート電流検出期間（サンプリング期間）Ｔ１が一定であるとするならば、図２２に示すように、時刻ｔ２においてゲート電流はＩ３からＩ２まで低下する。ＩＧＢＴ１に異常がないのに、Ｉ２＜Ｉｇｒ（基準電流）であるため、ゲート電流検出型異常検出回路７ａはＩＧＢＴ１が異常であると判断し、ゲート遮断信号を出してしまう。
一方、ゲート電流検出期間が、Ｔ２つまり時刻ｔ０でのゲート電圧に応じて検出期間の終端時刻がｔ２からｔ１になる場合は、時刻ｔ１においてゲート電流がＩ１となり、Ｉ１＞Ｉｇｒ（基準電流）であるため異常信号を出さない。
また、ゲート電流検出期間Ｔ２を変えなくても、実施の形態１に示した基準電圧Ｖｇを時刻ｔ０のゲート電圧に応じてＶｇｒへの変化するのと同様に、基準電流Ｉｇｒを時刻ｔ０でのゲート電圧に応じてＩｇｒａと変化させると、Ｉ２＞Ｉｇｒａであるため異常信号を出さない。なお、通常の場合はＩ３＞Ｉｇｒとなり、ＩＧＢＴが異常であるとは判断しない。

また、図２３はアーム短絡を起こした場合のゲート電流波形を示す拡大図である。なお、図２３において、実線２３Ａはゲート電流が負に流れている状態で短絡した場合のゲート電流波形、点線２３Ｂはゲート電流が０の状態から短絡した場合のゲート電流波形を示す。
ゲート電流が０から短絡した場合は、検出期間Ｔ１の時刻ｔ２においてゲート電流がＩ６となり、この電流Ｉ６が基準電流Ｉｇｒと比較される。Ｉ６＜Ｉｇｒであるため、短絡と判定される。次に、ゲート電圧が残っている状態で短絡した場合の短絡判定について述べる。検出期間をＴ２（始端時刻ｔ０〜終端時刻ｔ１）とした場合は、検出期間Ｔ２の時刻ｔ１においてゲート電流はＩ４となり、このゲート電流Ｉ４が基準電流Ｉｇｒと比較される。検出期間をＴ１とした場合は、時刻ｔ２のゲート電流Ｉ５が基準電流Ｉｇｒａと比較される。Ｉ４＜Ｉｇｒ，Ｉ５＜Ｉｇｒａと基準電流よりも小さくなるので、短絡と判定される。

以上で述べたように、ＩＧＢＴのターンオン時にゲート電圧が所定の電圧まで落ちていない場合は、ゲート電流検出期間、基準電流の少なくとも一方にゲート電圧依存性を持たせることで誤検知を回避し、ＩＧＢＴの異常を正しく検知することができる。

実施の形態４．
次にこの発明の実施の形態４を説明する。
図２４は実施の形態４による電力用半導体素子の駆動回路５００ｃを示す構成図である。図２４において、前述した実施の形態１の図１０と同一符号は同一または相当部分を示すので説明を省略する。
ゲート電荷検出回路１００は、差動増幅器１０１、積分回路１０２、コンパレータ１０３、及びコンパレータ１０３の基準電圧源１０４から構成されている。差動増幅器１０１によりゲート抵抗４に流れ込む電流を検出し、その検出値を積分回路１０２で積分することでゲート電荷に変換する。そして、コンパレータ１０３においてゲート電荷に比例する電圧と基準電圧源１０４の電圧を比較する。ゲート電荷に比例する電圧の方が基準電圧源１０４の電圧より小さければ、サンプリング回路６が制御量を検出する期間を出力する。制御量はゲート電圧検出型異常検出回路７で検出を行い、実施の形態１で述べた基準に従って、ＩＧＢＴ１の異常を検出する。あるいは、前記ゲート電圧検出型異常検出回路７に代替して、実施の形態３で述べたゲート電流検出型異常検出回路７ａで検出してもよい。

検出期間の決め方を、図２５を用いて説明する。図２５はゲート電荷Ｑｇとゲート電圧Ｖｇの関係を示している。また時間軸上でのゲート電圧波形を図２６に示す。図２６の時刻ｔ４から時刻ｔ１１に対応する点を図２５に示している。図２６でＶｇはゲート電圧、Ｖｃｅはコレクタ端子エミッタ端子間電圧、Ｉｃはコレクタ電流である。
図２５、図２６に示すようにＩＧＢＴ１が完全にオンしている時刻ｔ４ではゲート電荷はＱ３である。ここからターンオフ動作が始まり、時刻ｔ５ではＱ２まで放電される。その後、ミラー期間に入りゲート電圧Ｖｇはほぼ一定のまま時刻ｔ６ではＱ１まで放電される。その後、再びゲート電圧Ｖｇは低下し始め時刻ｔ７ではゲート電圧Ｖｇは０になり、ゲート電荷もＱ０＝０になる。次に、時刻ｔ８でオン信号が制御回路２に入ると、ゲート電圧Ｖｇは上昇し始め、ミラー期間の開始時刻ｔ９では、ゲート電荷はＱ１まで充電される。その後ミラー期間に入りゲート電圧Ｖｇはほぼ一定のまま時刻ｔ１０ではゲート電荷はＱ２まで充電される。その後、再びゲート電圧Ｖｇは上昇し始め、時刻ｔ１１ではゲート電圧Ｖｇはバッファ３の制御電源電圧Ｖｃｃまで上昇し、ゲート電荷はＱ３になる。
ＩＧＢＴ１の短絡を検出するために、検出期間をゲート電荷がＱｇｔｈ以下の期間とし、短絡を判定するしきい値を制御量がゲート電圧の場合Ｖｇｒとする。Ｖｇｒはミラー電圧（ミラー期間のゲート電圧）と駆動回路の電源電圧Ｖｃｃの間の電圧値に設定する。図２５に示すように通常のターンオンの場合は検出領域中でゲート電圧ＶｇがＶｇｒを超えることがないので、短絡を誤検出することはない。図２５上の検出領域を時間軸であらわすと図２６に示すような検出期間Ｔ２となる。

短絡が起きた場合のゲート電荷Ｑｇとゲート電圧Ｖｇの関係を図２７に示す。短絡が起きると、図２５に示しているミラー期間が消失するため、ゲート電圧Ｖｇはゲート電荷Ｑｇにほぼ比例して上昇する。ゲート電荷Ｑｇがゲート電荷基準値Ｑｇｔｈになるまでにゲート電圧ＶｇはＶｇｒを超えるので、短絡を検知可能である。
次にゲート電圧Ｖｇが下がりきらない状態で次のオン指令が入った場合の動作について説明する。通常のスイッチングの場合、図２５に示すように、ゲート電荷はＱ３→Ｑ２→Ｑ１→Ｑ０→Ｑ１→Ｑ２→Ｑ３と変化する。ゲート電圧Ｖｇが下がりきらない状態で次のオン指令が入った場合は、ゲート電荷はたとえばＱ３→Ｑ２→Ｑ１→Ｑ２→Ｑ３のように変化する。検出期間が短くても通常スイッチングと同じＱｇ−Ｖｇ特性曲線を示すので、短絡の検知期間と検知レベルをゲート電荷Ｑｇとゲート電圧Ｖｇで設定すると、短絡を誤検出することなく正常に動作する。また、同様のことがＱｇ−Ｉｇ特性についてもいえるため、短絡の検知期間と検知レベルをゲート電荷Ｑｇとゲート電流Ｉｇで設定すると、短絡を誤検出することなく正常に動作する。

短絡の場合は図２７に示すように通常のＱｇ−Ｖｇ特性曲線上から短絡時の特性曲線上に移動する。短絡の時点でのゲート電荷ＱｇがＱｇｔｈよりも小さい場合は、ゲート電圧ＶｇがＶｇｒよりも大きくなった時点で短絡を検知する。短絡の時点でのゲート電荷Ｑｇ（Ｑ４）がＱｇｔｈよりも大きい場合は直ちに短絡を検知しないが、図２７に示すようにゲート電圧は短絡ゲート電圧値Ｖｇｓまで上昇する。短絡ゲート電圧値ＶｇｓがＶｃｃよりも大きいためゲート電荷Ｑｇは放電される。そしてゲート電荷ＱｇがＱｇｔｈよりも小さくなった時点で短絡を検知する。

以上で述べたように、ＩＧＢＴのターンオン時にゲート電圧が所定の電圧まで下がっていない場合、異常検出期間をゲート電荷Ｑｇｔｈ以下に設定することで誤検知を回避し、ＩＧＢＴの異常を正しく検知することができる。

実施の形態５．
上記実施の形態では、半導体素子のベースとなる物質については言及していないが、当該物質の種類により上記説明した本発明の効果が変化する。本実施の形態では、半導体素子のベースとなる物質として、ＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）を用いたときの効果を説明する。
半導体基板として一般に用いられているＳｉ（Ｓｉｌｉｃｏｎ）に比べて、ＳｉＣは絶縁破壊電界が高いため、高濃度にドーピングされる。したがって、ＳｉのＩＧＢＴに対してＳｉＣのＭＯＳＦＥＴは陽極（ＭＯＳＦＥＴではドレイン端子、ＩＧＢＴであればコレクタ端子）とゲート間の容量が大きくなる。実施の形態４で説明した図２５のＱｇ−Ｖｇ特性曲線の電荷Ｑ０の点と電荷Ｑ１の点とを結ぶ直線を第１の直線とし、第１の直線と基準電圧Ｖｇｒとの交点の電荷をＱＬとする。また、図２５のＱｇ−Ｖｇ特性曲線の電荷Ｑ２の点と電荷Ｑ３の点とを結ぶ直線を第２の直線とし、第２の直線と基準電圧Ｖｇｒとの交点の電荷をＱＨとする。このときの様子を表したのが図２８である。図２８において、第１の直線区間では、ドレイン‐ソース間電圧が高いため、ドレイン‐ゲート間の容量が小さい。よって、入力容量としてはゲート‐ソース間容量が支配的であり、Ｑｇ−Ｖｇ特性の直線の傾きは、ゲート‐ソース間容量で決まる。第２の直線区間では、ドレイン‐ソース間電圧が低いため、ドレイン‐ゲート間の容量が大きくなる。よって、入力容量は、ゲート‐ソース間容量とドレイン‐ゲート間容量の和となり、Ｑｇ−Ｖｇ特性の第２の直線の傾きは、ゲート‐ソース間容量とドレイン‐ゲート間容量で決まる。これらの直線は原点を通る特性であるため、その傾きの差が大きいほど、ＱＬとＱＨの差は大きくなり、Ｑｇｔｈのばらつきに対して余裕が増え、より確実にＭＯＳＦＥＴの異常を検知することができる。ＳｉＣはＳｉと比べて、ドレイン‐ゲート間容量が大きいため、上記第２の直線の傾きが緩やかになり、ＱＬとＱＨの差が大きくなる。したがって、半導体素子としてＳｉＣを用いると、より確実に半導体素子であるＭＯＳＦＥＴの異常を検知することができる。
また、ＭＯＳＦＥＴの材料としてＳｉＣを用いなくとも、Ｓｉであってもドレイン‐ゲート間にコンデンサを付加すると、入力容量に対して帰還容量が大きくなるため、同様の効果が得られる。

この発明は、例えばＩＧＢＴ、ＭＯＳＦＥＴ等の電力用半導体素子の異常を検知する半導体素子の駆動回路として利用できる。

図４は遮断速度調整回路５の１例を示す図である。図４において、ターンオフ速度調整ゲート抵抗１１は通常のオフゲート抵抗４ｂよりも抵抗値が大きく設定されている。そのため、通常のターンオフ動作に比べてＩＧＢＴ１のゲート端子から引き抜かれる電流値が小さくなるので、ターンオフが遅くなる。なお、図４において、４ａはオンゲート抵抗、４ｂは通常のオフゲート抵抗、１１はターンオフ速度調整ゲート抵抗、１２はＮチャンネルＭＯＳＦＥＴである。

また、図５は遮断速度調整回路５ａの他の例を示す図である。図５において、ツェナーダイオード１３のツェナー電圧は、ＩＧＢＴ１のゲートしきい電圧よりも小さい値に設定されている。この場合もＩＧＢＴ１のゲートから引き抜かれる電流値が小さくなるので、ターンオフは遅くなる。

Claims (10)

1. 半導体素子の駆動回路であって、
   外部からのオン、オフ信号に対応して前記半導体素子をオン、オフさせる制御回路と、
   前記制御回路が前記オン信号を入力した時点における前記半導体素子の制御量Ｑｏｎに応じた期間内のみ前記半導体素子の制御量の検出処理を許可するサンプリング回路と、
   前記サンプリング回路が許可する期間内に検出する前記半導体素子の制御量Ｑｔと、予め設定された制御量比較値Ｑｓとを比較することにより前記半導体素子の異常発生信号を出力する制御量検出回路と、
   を備えた半導体素子の駆動回路。
2. 前記制御量比較値Ｑｓは、前記制御回路が前記オン信号を入力した時点における前記半導体素子の制御量Ｑｏｎに応じて設定される請求項１に記載の半導体素子の駆動回路。
3. 半導体素子の駆動回路であって、
   外部からのオン、オフ信号に対応して前記半導体素子をオン、オフさせる制御回路と、
   予め設定された期間内のみ前記半導体素子の制御量の検出処理を許可するサンプリング回路と、
   前記サンプリング回路が許可する期間内に検出する前記半導体素子の制御量Ｑｔと、前記制御回路が前記オン信号を入力した時点における前記半導体素子の制御量Ｑｏｎに応じて設定される制御量比較値Ｑｓとを比較することにより前記半導体素子の異常発生信号を出力する制御量検出回路と、
   を備えた半導体素子の駆動回路。
4. 前記制御回路からの制御信号を用いて前記半導体素子の制御量を推定する制御量推定回路を備え、前記制御回路が前記オン信号を入力した時点における前記半導体素子の制御量Ｑｏｎ又は前記サンプリング回路が許可する期間内に検出する前記半導体素子の制御量Ｑｔを推定する請求項１から請求項３のいずれか１項に記載の半導体素子の駆動回路。
5. 半導体素子の駆動回路であって、
   外部からのオン、オフ信号に対応して前記半導体素子をオン、オフさせる制御回路と、
   前記半導体素子のゲート電荷量を検出するゲート電荷検出回路と、
   前記ゲート電荷検出回路で検出した前記ゲート電荷量が所定値以下の期間内のみ前記半導体素子の制御量の検出処理を許可するサンプリング回路と、
   前記サンプリング回路が許可する期間内に検出する前記半導体素子の制御量Ｑｔと、前記半導体素子がミラー期間にあるときの制御量と前記半導体素子がオンのときの制御量との間に設定した制御量比較値Ｑｓとを比較することにより前記半導体素子の異常発生信号を出力する制御量検出回路と、
   を備えた半導体素子の駆動回路。
6. 前記制御量検出回路の信号を入力し、前記異常発生信号を入力した場合に前記半導体素子を正常時の遮断速度より遅い速度で遮断する遮断速度調整回路を備えた請求項１から請求項５のいずれか１項に記載の半導体素子の駆動回路。
7. 前記制御量Ｑｔを、ゲート電圧値とする請求項１から請求項６のいずれか１項に記載の半導体素子の駆動回路。
8. 前記制御量Ｑｔを、ゲート電流値とする請求項１から請求項６のいずれか１項に記載の半導体素子の駆動回路。
9. 前記半導体素子をＳｉで構成する請求項１から請求項８のいずれか１項に記載の半導体素子の駆動回路。
10. 前記半導体素子をＳｉＣで構成する請求項１から請求項８のいずれか１項に記載の半導体素子の駆動回路。

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