JP7340965B2 - 半導体装置およびその製造方法 - Google Patents
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Description
h≦Rtanθ2
ここで、Rは、面181に対する正射影において、貫通孔115のテーパー角が切り替わる位置118の外縁からマスクパターン120の開口121の外縁までの長さ、θ2は、開口部172のテーパー角、
を満たすように第1エッチング工程を行ってもよい。例えば、上述のように、マスクパターン120の開口121が円形であり、開口121の直径が直径r1、貫通孔115のテーパー角が切り替わる位置118における直径が直径r2の場合、
R=(r2-r1)/2
となる。また、マスクパターン120の開口121が矩形状の場合、面181に対する正射影において、貫通孔115のテーパー角が切り替わる位置118の注目する辺の外縁からマスクパターン120の開口121の注目する辺に対応する辺の外縁までの長さでありうる。また、より厳密には、「h」は、第1エッチング工程で形成された凹部122の側部142と底部143との境界140と面182との距離、「R」は、面181に対する正射影において、境界140から開口121の外縁までの長さでありうる。
Claims (17)
- 第1面および前記第1面とは反対の側の第2面を有し、前記第1面から前記第2面まで貫通する貫通孔が設けられた第1基板と、前記貫通孔の中に配された導電部材と、を備える半導体装置であって、
前記貫通孔は、第1開口部と、前記第1開口部と前記第2面との間に配される第2開口部と、を含み、
前記第1開口部および前記第2開口部は、それぞれ開口幅が前記第1面の側から前記第2面の側に向かって狭くなるテーパー形状を有し、
前記第1開口部の側面と前記第2面に平行な面とによって構成される第1テーパー角が、前記第2開口部の側面と前記第2面に平行な面とによって構成される第2テーパー角よりも小さく、
前記第1基板の前記第2面の側に、接合部材を介して第2基板が接合され、
前記接合部材には、前記第2開口部から連通し前記導電部材が配される第3開口部が設けられ、
前記接合部材と前記第2面との間に絶縁体が配され、
前記絶縁体には、前記第2開口部から連通し前記導電部材が配される第4開口部が設けられていることを特徴とする半導体装置。 - 前記第1テーパー角が、75度以上かつ85度以下であることを特徴とする請求項1に記載の半導体装置。
- 前記導電部材が、前記第1面に配される素子と前記第2基板の前記第1基板の側に配される電極層とを電気的に接続することを特徴とする請求項1または2に記載の半導体装置。
- 前記接合部材が、前記電極層と前記絶縁体との間に配される部分を含むことを特徴とする請求項3に記載の半導体装置。
- 前記第1面に対する正射影において、前記第3開口部の外縁が、前記第2開口部の外縁よりも内側に配されることを特徴とする請求項1乃至4の何れか1項に記載の半導体装置。
- 前記第1面に対する正射影において、前記第4開口部の外縁が、前記第2開口部の外縁よりも内側に配されることを特徴とする請求項1乃至5の何れか1項に記載の半導体装置。
- 前記接合部材が、ベンゾシクロブテンを含み、
前記絶縁体が、酸化シリコンを含むことを特徴とする請求項1乃至6の何れか1項に記載の半導体装置。 - 前記半導体装置が、電磁波センサを含むことを特徴とする請求項1乃至7の何れか1項に記載の半導体装置。
- 前記電磁波センサが、テラヘルツ波センサを含むことを特徴とする請求項8に記載の半導体装置。
- 第1面および前記第1面とは反対の側の第2面を有し、前記第1面から前記第2面まで貫通する貫通孔が設けられた第1基板と、前記貫通孔の中に配された導電部材と、を備える半導体装置の製造方法であって、
前記貫通孔は、第1開口部と、前記第1開口部と前記第2面との間に配される第2開口部と、を含み、
前記第1開口部および前記第2開口部は、それぞれ開口幅が前記第1面の側から前記第2面の側に向かって狭くなるテーパー形状を有し、
前記第1開口部の側面と前記第2面に平行な面とによって構成される第1テーパー角が、前記第2開口部の側面と前記第2面に平行な面とによって構成される第2テーパー角よりも小さく、
前記第1基板の前記第2面の側に、接合部材を介して第2基板が接合され、
前記接合部材には、前記第2開口部から連通し前記導電部材が配される第3開口部が設けられ、
前記貫通孔を形成する工程は、
前記第1面の上にマスクパターンを形成する工程と、
前記マスクパターンの開口を介して前記第1基板をエッチングし、前記第1基板に前記第1開口部の側面を構成する凹部を形成する第1エッチング工程と、
前記第1エッチング工程の後に、前記開口を介して前記第1エッチング工程よりも異方性が高いエッチングを行い、前記第2開口部を形成する第2エッチング工程と、を含み、
前記第1エッチング工程を終了する、前記第2面から前記第1開口部と前記第2開口部との間でテーパー角が切り替わる位置までの高さhが、
h≦Rtanθ2
ここで、Rは、前記第1面に対する正射影において前記切り替わる位置の外縁から前記マスクパターンの前記開口の外縁までの長さ、θ2は、前記第2テーパー角、
を満たすように前記第1エッチング工程を行うことを特徴とする製造方法。 - 前記凹部が、前記第1基板の中に底を有することを特徴とする請求項10に記載の製造方法。
- 前記第1エッチング工程の前に、前記第2面の上に絶縁体を形成する工程をさらに含むことを特徴とする請求項10または11に記載の製造方法。
- 前記第1エッチング工程の前に、前記第2面の上に絶縁体を形成する工程をさらに含み、
前記第1エッチング工程において、前記凹部の先端が前記絶縁体に到達したことに応じて前記第1エッチング工程を終了することを特徴とする請求項10に記載の製造方法。 - 前記絶縁体を形成する工程の後かつ前記第1エッチング工程の前に、前記第1基板の前記第2面の側に、接合部材を介して前記第2基板を接合する工程と、
前記第2エッチング工程の後に、前記絶縁体および前記接合部材をエッチングし、前記第2基板を露出させる工程と、
前記第1基板と前記第2基板とを電気的に接続するために、前記貫通孔の中に配される前記導電部材を形成する工程と、をさらに含むことを特徴とする請求項12または13に記載の製造方法。 - 前記導電部材が、物理蒸着によって形成されることを特徴とする請求項10乃至14の何れか1項に記載の製造方法。
- 前記導電部材が、めっき層を含まないことを特徴とする請求項10乃至15の何れか1項に記載の製造方法。
- 前記第1テーパー角が、75度以上かつ85度以下であることを特徴とする請求項10乃至16の何れか1項に記載の製造方法。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100013060A1 (en) | 2008-06-22 | 2010-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench |
| JP2011204915A (ja) | 2010-03-25 | 2011-10-13 | Sony Corp | 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器 |
| JP2011222596A (ja) | 2010-04-05 | 2011-11-04 | Fujikura Ltd | 半導体装置及びその製造方法 |
| WO2016159320A1 (ja) | 2015-03-31 | 2016-10-06 | 浜松ホトニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081408B2 (en) * | 2004-10-28 | 2006-07-25 | Intel Corporation | Method of creating a tapered via using a receding mask and resulting structure |
| JP5810921B2 (ja) | 2012-01-06 | 2015-11-11 | 凸版印刷株式会社 | 半導体装置の製造方法 |
| JP2013246021A (ja) * | 2012-05-25 | 2013-12-09 | Seiko Epson Corp | 熱型電磁波検出素子、熱型電磁波検出素子の製造方法、熱型電磁波検出装置および電子機器 |
| JP6443362B2 (ja) | 2016-03-03 | 2018-12-26 | 株式会社デンソー | 半導体装置 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100013060A1 (en) | 2008-06-22 | 2010-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench |
| JP2011204915A (ja) | 2010-03-25 | 2011-10-13 | Sony Corp | 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器 |
| JP2011222596A (ja) | 2010-04-05 | 2011-11-04 | Fujikura Ltd | 半導体装置及びその製造方法 |
| WO2016159320A1 (ja) | 2015-03-31 | 2016-10-06 | 浜松ホトニクス株式会社 | 半導体装置及びその製造方法 |
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