JP7261071B2 - 表示装置 - Google Patents

Description

本開示は、表示装置に関する。

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、広視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。

アクティブマトリクスタイプのＯＬＥＤ表示装置は、表示領域には複数の画素が配置されている。この画素は、１又は複数の副画素を備える。画素が、複数の副画素を備える場合、複数の副画素は、例えば異なる色の光を発光する。副画素は、その副画素を選択するトランジスタと、その副画素の表示をつかさどるＯＬＥＤ素子に電流を供給する駆動トランジスタ等から構成される画素回路とを含む。

単色表示のＯＬＥＤ表示装置では、単色の画素のみが配置されるが、フルカラー表示のＯＬＥＤ表示装置では、例えば三原色の赤（Ｒ）、緑（Ｇ）、青（Ｂ）の副画素を組み合わせて配置する。スマートフォンやタブレットコンピュータ等に搭載した小型ＯＬＥＤパネルの高精細化の流れから、画素サイズの縮小が進んでいる。一方、画素回路が高機能化しているため、画素回路内の素子数が増加し、これらの占有面積が増大している。

米国特許出願公開第２０１７／０３５２３１２号に開示されているように、隣接する画素回路が電源線を共有することで、配線スペースを削減できる。しかし、同じ色のサブ画素列に着目すると、単色同階調で画像を表示した場合、明るく表示されるサブ画素列と暗く表示されるサブ画素列とが交互に配置される筋むらが発生しやすい。

米国特許出願公開第２０１７／０３５２３１２号

したがって、集積度を向上しつつ、同一色の副画素の画素回路間の特性の相違を低減できる技術が望まれる。

本開示の一態様の表示装置は、第１軸に沿って延び、第２軸に沿って配列された複数の電源線と、前記複数の電源線のそれぞれの前記第２軸に沿った第１の側に配置され、前記複数の電源線それぞれから電源電位を与えられる、複数の第１駆動トランジスタと、前記複数の電源線のそれぞれの前記第２軸に沿った第２の側に配置され、前記複数の電源線それぞれから電源電位を与えられる、複数の第２駆動トランジスタと、複数の第１色の発光素子と、複数の第２色の発光素子と、複数の第３色の発光素子と、を含む。前記複数の電源線は、前記第２軸に沿って配列された複数の電源線ユニットを含む。前記複数の電源線ユニットそれぞれは、第１電源線と、前記第１電源線に隣接する第２電源線と、第２電源線に隣接する第３電源線と、で構成される。前記第１電源線の前記第１駆動トランジスタは、前記第１色の第１の発光素子を駆動する。前記第１電源線の前記第２駆動トランジスタは、前記第２色の第１の発光素子を駆動する。前記第２電源線の前記第１駆動トランジスタは、前記第３色の第１の発光素子を駆動する。前記第２電源線の前記第２駆動トランジスタは、前記第２色の第２の発光素子を駆動する。前記第３電源線の前記第１駆動トランジスタは、前記第１色の第２の発光素子を駆動する。前記第３電源線の前記第２駆動トランジスタは、前記第３色の第２の発光素子を駆動する。

本開示の一態様によれば、集積度を向上しつつ、同一色の副画素の画素回路間の特性の相違を低減できる。

ＯＬＥＤ表示装置の構成例を模式的に示す。 画素回路の構成例を示す。 画素回路の他の構成例を示す。 画素回路構成の例を示す。 副画素の画素回路の断面構造の一部を模式的に示す。 比較例のＯＬＥＤ素子のレイアウトを示す平面図である。 比較例の画素回路のレイアウトを示す平面図である。 図４ＡのＯＬＥＤ素子及び図４Ｂの画素回路を重ねた平面図である。 本開示のＯＬＥＤ素子のレイアウト例を示す平面図である。 本開示の画素回路のレイアウト例を示す平面図である。 図５ＡのＯＬＥＤ素子及び図５Ｂの画素回路を重ねた平面図である。 本例のＯＬＥＤ素子のレイアウトを示す平面図である。 本例のＯＬＥＤ素子及びそれらを駆動制御する画素回路のレイアウトを示す平面図である。 Ｘ軸及びＹ軸における、複数のコンタクトホールの位置を示す図である。 図６Ａ及び６Ｂを参照して説明した構成におけるＯＬＥＤ素子のレイアウトを示す。 ＯＬＥＤ素子の他のレイアウトを示す。 ドライバＩＣとデータ線との接続の例を示す。 ドライバＩＣとデータ線との接続の他の例を示す。

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。

［全体構成］ 以下においては、表示装置の一例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示の特徴は、ＯＬＥＤ表示装置と異なる表示装置、例えば、マイクロＬＥＤ表示装置や無機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に適用することができる。

図１は、ＯＬＥＤ表示装置１０の構成例を模式的に示す。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、有機発光素子を封止する封止基板２００と、ＴＦＴ基板１００と封止基板２００とを接合する接合部（ガラスフリットシール部）３００を含んで構成されている。ＴＦＴ基板１００と封止基板２００との間には、例えば、乾燥空気が封入されており、接合部３００により封止されている。

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査ドライバ１３１、エミッションドライバ１３２、保護回路１３３、ドライバＩＣ１３４（ドライバ回路）、デマルチプレクサ１３６が配置されている。保護回路１３３は、静電気放電から素子を保護する。ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。

走査ドライバ１３１はＴＦＴ基板１００の走査線を駆動する。エミッションドライバ１３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。

ドライバＩＣ１３４は、走査ドライバ１３１及びエミッションドライバ１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、電源及びデータ信号を与える。

デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。データ線は、駆動トランジスタＴ１を制御する制御信号（データ電圧）を伝送する。

［回路構成］
基板１００上には、複数の副画素それぞれの発光を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、エミッショントランジスタＴ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴである。

選択トランジスタＴ２は副画素を選択するスイッチである。選択トランジスタＴ２はｐチャネル型ＴＦＴであり、ゲート端子は、走査線１０６に接続されている。ソース端子は、データ線１０５に接続されている。ドレイン端子は、駆動トランジスタＴ１のゲート端子に接続されている。

駆動トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタである。駆動トランジスタＴ１はｐチャネル型ＴＦＴであり、そのゲート端子は選択トランジスタＴ２のドレイン端子に接続されている。駆動トランジスタＴ１のソース端子は電源線１０８（Ｖｄｄ）に接続されている。ドレイン端子は、エミッショントランジスタＴ３のソース端子に接続されている。駆動トランジスタＴ１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。

エミッショントランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタＴ３はｐチャネル型ＴＦＴであり、ゲート端子はエミッション制御線１０７に接続されている。エミッショントランジスタＴ３のソース端子は駆動トランジスタＴ１のドレイン端子に接続されている。エミッショントランジスタＴ３のドレイン端子は、ＯＬＥＤ素子Ｅ１に接続されている。

次に、画素回路の動作を説明する。走査ドライバ１３１が走査線１０６に選択パルスを出力し、選択トランジスタＴ２をオン状態にする。データ線１０５を介してドライバＩＣ１３４から供給されたデータ電圧（制御信号）は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＴ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＴ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

エミッショントランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ１３２は、エミッション制御線１０７に制御信号を出力して、エミッショントランジスタＴ３のオンオフを制御する。エミッショントランジスタＴ３がオン状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。エミッショントランジスタＴ３がオフ状態のとき、この供給が停止される。エミッショントランジスタＴ３のオンオフを制御することにより、１フィールド周期内の点灯期間（デューティ比）を制御することができる。

図２Ｂは、画素回路の他の構成例を示す。当該画素回路は、図２ＡのエミッショントランジスタＴ３に代えて、リセットトランジスタＴ４を有する。リセットトランジスタＴ４は、基準電圧供給線１１０とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。リセットトランジスタＴ４のゲートにリセット制御線１０９からリセット制御信号が供給されることによりこの制御が行われる。

リセットトランジスタＴ４は、様々な目的で使用することができる。リセットトランジスタＴ４は、例えば、ＯＬＥＤ素子Ｅ１間のリーク電流によるクロストークを抑制するために、一旦、ＯＬＥＤ素子Ｅ１のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。

他にも、リセットトランジスタＴ４は、駆動トランジスタＴ１の特性を測定する目的で使用してもよい。例えば、駆動トランジスタＴ１を飽和領域、リセットトランジスタＴ４を線形領域で動作するようにバイアス条件を選んで、電源線１０８（Ｖｄｄ）から基準電圧供給線１１０（Ｖｒｅｆ）に流れる電流を測定すれば、駆動トランジスタＴ１の電圧・電流変換特性を正確に測定することができる。副画素間の駆動トランジスタＴ１の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。

一方、駆動トランジスタＴ１をオフ状態にしてリセットトランジスタＴ４をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１１０から印加すれば、ＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。

図２Ａ及び２Ｂの画素回路は例であって、画素回路は他の回路構成を有してよい。図２Ａ及び２Ｂの画素回路はｐチャネル型ＴＦＴを使用しているが、画素回路はｎチャネル型ＴＦＴを使用してもよい。以上説明した画素回路は、例えば駆動トランジスタの閾値のばらつきを補償して画質劣化を抑制するために設けられている。本明細書で説明するトランジスタの特性差を抑制する技術的手段により、画素回路により十分抑制されない表示ムラを抑制することができる。

［画素構造］
以下において、画素回路のレイアウトの例を説明する。説明の容易のため、図２Ｃに示す画素回路構成の例を説明する。図２Ｃの画素回路は、図２Ａに示す画素回路から、エミッショントランジスタ及びエミッション制御線を省略した構成を有する。以下の説明は、図２Ａ又は図２Ｂに示すような、他の画素回路構成に適用することができる。

なお、図２Ａ～図２Ｃの画素回路では、電源線が駆動トランジスタに直接接続している構成を図示した。しかし、電源線と駆動トランジスタとの間に例えば発光制御トランジスタを設けても良い。発光制御トランジスタは、ＯＬＥＤ素子を発光させる期間にオンする。また、発光制御トランジスタは、ＯＬＥＤ素子を発光させない期間には、オフになり、意図しない発光を防ぐ。すなわち、電源線は、駆動トランジスタと電気的に接続可能であればよい。また、保持容量は、駆動トランジスタのゲートに直接接続していなくても電気的に接続可能であればよい。

図３は、副画素の画素回路の断面構造の一部を模式的に示す。副画素は、赤、緑、又は青のいずれかの色を表示する。赤、緑、及び青の副画素により一つの主画素が構成される。赤、緑及び青と異なる色の組が表示されてもよい。副画素は、ＯＬＥＤ素子の発光領域である。図３は、図２Ｃに示す画素回路における、駆動トランジスタＴ１、保持容量Ｃ１及びＯＬＥＤ素子Ｅ１の構造を模式的に示す。

以下の説明において、上下は、図面における上下を示す。ＯＬＥＤ表示装置１０は、絶縁基板１５１と、絶縁基板１５１と対向する封止構造部とを含む。絶縁基板１５１及びその上に形成されている要素が、ＴＦＴ基板１００を構成する。封止構造部の一例は、可撓性又は不撓性の封止基板２００である。封止構造部は、例えば、薄膜封止（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）構造であってもよい。

ＯＬＥＤ表示装置１０は、絶縁基板１５１と封止構造部との間に配置された、下部電極（例えば、アノード電極１６２）と、上部電極（例えば、カソード電極１６６）と、有機発光膜１６５とを含む。

カソード電極１６６とアノード電極１６２との間に、有機発光膜１６５が配置されている。１つのアノード電極１６２の上に１つの有機発光膜１６５が配置されている。図３の例において、一つの副画素のカソード電極１６６は、連続する導体膜の一部である。画素回路は、アノード電極１６２に供給する電流を制御する。

図３は、トップエミッション型の画素構造の例を模式的に示している。トップエミッション型の画素構造は、光が出射する側（図面上側）に、複数の画素に共通のカソード電極１６６が配置される。カソード電極１６６は、表示領域１２５の全面を完全に覆う形状を有する。トップエミッション型の画素構造において、アノード電極１６２は光を反射し、カソード電極１６６は光透過性をもっている。これにより、有機発光膜１６５からの光を封止構造部に向けて出射させる構成となっている。

トップエミッション型では、光を絶縁基板１５１側に取り出すボトムエミッション型と比べて、光取出しのための透過領域を画素領域内に設ける必要がないため、発光部を画素回路や配線の上にも形成することができるといった、画素回路のレイアウトにおいて高い自由度を有する。

ボトムエミッション型の画素構造は、透明アノード電極と反射カソード電極を有し、絶縁基板１５１を介して外部に光を出射する。本開示の画素回路のレイアウトは、ボトムエミッション型の画素構造にも適用できる。

副画素は、フルカラーＯＬＥＤ表示装置において一般に、赤、緑、又は青のいずれかの色を表示する。赤、緑、及び青の副画素により一つの主画素が構成される。複数の薄膜トランジスタを含む画素回路は、対応するＯＬＥＤ素子の発光を制御する。ＯＬＥＤ素子は、下部電極であるアノード電極、有機発光膜及び上部電極であるカソード電極で構成される。

絶縁基板１５１は、例えばガラス又は樹脂で形成されており、不撓性又は可撓性基板である。絶縁基板１５１の上には第１絶縁膜１５２を介して、シリコン層が存在する。第１絶縁膜１５２は、例えば、シリコン窒化物で構成されている。

シリコン層は、例えば、アモルファスシリコン又はポリシリコンで構成されている。シリコン層にはＴＦＴのトランジスタ特性をもたらすチャネル１５５が、のちにゲート電極１５７が形成される位置に存在する。シリコン層には、さらに、保持容量Ｃ１の電極１７１が存在する。電極１７１には、高濃度不純物がドープされている。

チャネル１５５の両端には上部の配線層と電気的に接続をとるために高濃度不純物がドープされたドレイン領域１６８、ソース領域１６９が存在する。チャネル１５５とドレイン領域１６８、ソース領域１６９の間には、低濃度の不純物をドープされたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成する場合もある。なお、ＬＤＤについては、煩雑になるため図示を省略している。

シリコン層の上に、ゲート絶縁膜１５６が形成されている。チャネル部１５５の上に、ゲート絶縁膜１５６を介して、ゲート電極１５７が形成されている。電極１７１の上に、ゲート絶縁膜１５６を介して、電極１７２が形成されている。ゲート電極１５７と電極１７２とは、同一層に形成されており、例えば、一つの画素回路において、ゲート電極１５７と電極１７２とは連続している。

ゲート電極１５７と電極１７２とを含む金属層は、さらに、例えば、走査線１０６、エミッション制御線を含む。金属層として、例えばＭｏ、Ｗ、Ｎｂ、ＭｏＷ、ＭｏＮｂ、Ａｌ、Ｎｄ、Ｔｉ、Ｃｕ、Ｃｕ合金、Ａｌ合金、Ａｇ、Ａｇ合金からなる群より選択される一つの物質で単一層を形成する、又は、配線抵抗を減少させるために低抵抗物質であるＭｏ、Ｃｕ、ＡｌまたはＡｇから選択された１又は複数材料の２層構造またはそれ以上の多重構造を形成してもよい。

層間絶縁膜１５８上にソース電極１５９、ドレイン電極１６０、接続部１７３が形成されている。ソース電極１５９、ドレイン電極１６０、接続部１７３は、例えば、高融点金属又はその合金で形成される。ソース電極１５９、ドレイン電極１６０は、層間絶縁膜１５８およびゲート絶縁膜１５６に形成されたコンタクトホール１７０、１７５を介してシリコン層のソース・ドレイン領域１６８、１６９に接続されている。

接続部１７３は、電極１７１と電源線１０８とを接続する。接続部１７３は、層間絶縁膜１５８のコンタクトホール１７６を介して電極１７１に接続されている。ソース電極１５９、ドレイン電極１６０、接続部１７３を含む金属層には、さらに、例えば、データ線１０５や電源線１０８等が形成されている。当該金属層は、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行って形成される。

ソース電極１５９、ドレイン電極１６０、接続部１７３の上に、絶縁性の平坦化膜１６１が形成される。絶縁性の平坦化膜１６１の上に、アノード電極１６２が形成されている。アノード電極１６２は、平坦化膜１６１のコンタクトホール１８１を介してドレイン電極１６０に接続されている。画素回路のＴＦＴは、アノード電極１６２の下側に形成されている。

アノード電極１６２は、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ、Ｉｎ_２Ｏ_３等の透明膜、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ｎｄ、Ｉｒ、Ｃｒ等の金属又はこれらの金属を含む合金の反射膜、前記した透明膜の３層を含む。

アノード電極１６２の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（Ｐｉｘｅｌ Ｄｅｆｉｎｉｎｇ Ｌａｙｅｒ：ＰＤＬ）１６３が形成されている。ＯＬＥＤ素子は、画素定義層１６３の開口１６７に形成されている。アノード電極１６２の上に、有機発光膜１６５が形成されている。有機発光膜１６５は、画素定義層１６３の開口１６７及びその周囲において、画素定義層１６３に付着している。有機発光膜１６５は、例えば、下層側から、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜１６５の積層構造は設計により決められる。

有機発光膜１６５の上にカソード電極１６６が形成されている。カソード電極１６６は、光透過性を有する電極である。カソード電極１６６は、有機発光膜１６５からの可視光の一部を透過させる。アノード電極１６２、有機発光膜１６５及びカソード電極１６６の積層膜が、ＯＬＥＤ素子を構成する。なお、カソード電極１６６の上には、不図示のキャップ層が形成されてもよい。

カソード電極１６６は、例えば、Ａｌ、Ｍｇ等の金属又はこれらの金属を含む合金で形成されている。カソード電極１６６の抵抗が高く発光輝度の均一性が損なわれる場合には、さらに、ＩＴＯ、ＩＺＯ、ＺｎＯまたはＩｎ_２Ｏ_３などの透明電極形成用の材料で補助電極層が追加されてもよい。

［画素回路レイアウト］
以下において、ＯＬＥＤ素子とＯＬＥＤ素子それぞれを駆動する画素回路のレイアウトのいくつかの例を説明する。まず、図４Ａ、４Ｂ及び４Ｃを参照して、比較例を説明する。図４Ａは、比較例のＯＬＥＤ素子のレイアウトを示す平面図である。図４Ｂは、比較例の画素回路のレイアウトを示す平面図である。図４Ｃは図４ＡのＯＬＥＤ素子及び図４Ｂの画素回路を重ねた平面図である。

図４Ａは、Ｘ軸（第２軸）に沿って配列された六つのＯＬＥＤ素子を示す。Ｘ軸は図４Ａにおける左右方向に延びている。図４Ａは、ＯＬＥＤ素子のアノード電極及び発光領域を示す。図４Ａにおける左から右に向かって、赤、緑、青の順で周期的にＯＬＥＤ素子が配列されている。具体的には、左から右に、ＯＬＥＤ素子Ｅ１Ｒ１、ＯＬＥＤ素子Ｅ１Ｇ１、ＯＬＥＤ素子Ｅ１Ｂ１、ＯＬＥＤ素子Ｅ１Ｒ２、ＯＬＥＤ素子Ｅ１Ｇ２、ＯＬＥＤ素子Ｅ１Ｂ２が配列されている。

符号のＲ、Ｇ、Ｂはそれぞれ、赤、緑、青を示す。隣接する赤、緑及び青のＯＬＥＤ素子（の発光領域）により一つの主画素を構成する。他の行においても、ＯＬＥＤ素子は同様に配列されている。つまり、Ｘ軸に垂直なＹ軸（第１軸）に沿って、同一色のＯＬＥＤ素子（副画素）が配列されている。このような画素配置は、マトリックス配置とも呼ばれる。行方向はＸ軸に沿った方向であり、列方向はＹ軸に沿った方向である。

ＯＬＥＤ素子Ｅ１Ｒ１は、アノード電極１６２Ｒ１及び発光領域１８５Ｒ１を含む。ＯＬＥＤ素子Ｅ１Ｇ１は、アノード電極１６２Ｇ１及び発光領域１８５Ｇ１を含む。ＯＬＥＤ素子Ｅ１Ｂ１は、アノード電極１６２Ｂ１及び発光領域１８５Ｂ１を含む。ＯＬＥＤ素子Ｅ１Ｒ２は、アノード電極１６２Ｒ２及び発光領域１８５Ｒ２を含む。ＯＬＥＤ素子Ｅ１Ｇ２は、アノード電極１６２Ｇ２及び発光領域１８５Ｇ２を含む。ＯＬＥＤ素子Ｅ１Ｂ２は、アノード電極１６２Ｂ２及び発光領域１８５Ｂ２を含む。

図４Ａの例において、アノード電極及び発光領域の形状は同一であり、矩形である。なお、アノード電極及び発光領域の形状は設計に依存する。各ＯＬＥＤ素子において、発光領域は、平面視において、アノード電極の領域に包含されている。

図３を参照して説明したように、アノード電極は、コンタクトホールを介して駆動トランジスタに接続されている。図４Ａにおいて、アノード電極１６２Ｒ１、１６２Ｇ１、１６２Ｂ１、１６２Ｒ２、１６２Ｇ２及び１６２Ｂ２は、それぞれ、コンタクトホール１８１Ｒ１、１８１Ｇ１、１８１Ｂ１、１８１Ｒ２、１８１Ｇ２及び１８１Ｂ２を介して駆動トランジスタに接続される。

図４Ｂは、Ｘ軸に沿って配列された六つの画素回路を示す。画素回路は、それぞれ、図４Ａに示すＯＬＥＤ素子Ｅ１Ｒ１、Ｅ１Ｇ１、Ｅ１Ｂ１、Ｅ１Ｒ２、Ｅ１Ｇ２、Ｅ１Ｂ２を駆動制御するためのものである。図４Ｂは、画素回路の一部の構成のみを示す。

図４Ｂにおける左から右に向かって（Ｘ軸に沿って）、データ線１０５Ｒ１、電源線１０８Ａ、データ線１０５Ｇ１、データ線１０５Ｂ１、電源線１０８Ｂ、データ線１０５Ｒ２、データ線１０５Ｇ２、電源線１０８Ｃ、データ線１０５Ｂ２が配列されている。データ線及び電源線は、図４Ｂにおける上下方向に（Ｙ軸に沿って）延びている。

図４Ｂにおいて、ＯＬＥＤ素子Ｅ１Ｒ１の画素回路は、Ｙ軸に沿って延びるデータ線１０５Ｒ１と電源線１０８Ａとの間に配置されている。画素回路は、駆動トランジスタＴ１Ｒ１、選択トランジスタＴ２Ｒ１、保持容量Ｃ１Ｒ１を含む。駆動トランジスタＴ１Ｒ１のチャネルは、ゲート電極下において破線で示されている。

駆動トランジスタＴ１Ｒ１及び保持容量Ｃ１Ｒ１は、コンタクトホール１７５Ａを介して、電源線１０８Ａに接続されている。駆動トランジスタＴ１Ｒ１のチャネルは、コンタクトホール１７０Ｒ１を介してドレイン電極１６０Ｒ１に接続されている。ドレイン電極１６０Ｒ１は、コンタクトホール１８１Ｒ１を介して、アノード電極１６２Ｒ１（図４Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｒ１は、データ線１０５Ｒ１からの信号により制御され、電源線１０８ＡからＯＬＥＤ素子Ｅ１Ｒ１への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｇ１の画素回路は、Ｙ軸に沿って延びる電源線１０８Ａとデータ線１０５Ｇ１との間に配置されている。画素回路は、駆動トランジスタＴ１Ｇ１、選択トランジスタＴ２Ｇ１、保持容量Ｃ１Ｇ１を含む。

駆動トランジスタＴ１Ｇ１及び保持容量Ｃ１Ｇ１は、コンタクトホール１７５Ａを介して、電源線１０８Ａに接続されている。駆動トランジスタＴ１Ｇ１のチャネルは、コンタクトホール１７０Ｇ１を介してドレイン電極１６０Ｇ１に接続されている。ドレイン電極１６０Ｇ１は、コンタクトホール１８１Ｇ１を介して、アノード電極１６２Ｇ１（図４Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｇ１は、データ線１０５Ｇ１からの信号により制御され、電源線１０８ＡからＯＬＥＤ素子Ｅ１Ｇ１への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｂ１の画素回路は、Ｙ軸に沿って延びるデータ線１０５Ｂ１と電源線１０８Ｂとの間に配置されている。画素回路は、駆動トランジスタＴ１Ｂ１、選択トランジスタＴ２Ｂ１、保持容量Ｃ１Ｂ１を含む。

駆動トランジスタＴ１Ｂ１及び保持容量Ｃ１Ｂ１は、コンタクトホール１７５Ｂを介して、電源線１０８Ｂに接続されている。駆動トランジスタＴ１Ｂ１のチャネルは、コンタクトホール１７０Ｂ１を介してドレイン電極１６０Ｂ１に接続されている。ドレイン電極１６０Ｂ１は、コンタクトホール１８１Ｂ１を介して、アノード電極１６２Ｂ１（図４Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｂ１は、データ線１０５Ｂ１からの信号により制御され、電源線１０８ＢからＯＬＥＤ素子Ｅ１Ｂ１への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｒ２の画素回路は、Ｙ軸に沿って延びる電源線１０８Ｂとデータ線１０５Ｒ２との間に配置されている。画素回路は、駆動トランジスタＴ１Ｒ２、選択トランジスタＴ２Ｒ２、保持容量Ｃ１Ｒ２を含む。

駆動トランジスタＴ１Ｒ２及び保持容量Ｃ１Ｒ２は、コンタクトホール１７５Ｂを介して、電源線１０８Ｂに接続されている。駆動トランジスタＴ１Ｒ２のチャネルは、コンタクトホール１７０Ｒ２を介してドレイン電極１６０Ｒ２に接続されている。ドレイン電極１６０Ｒ２は、コンタクトホール１８１Ｒ２を介して、アノード電極１６２Ｒ２（図４Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｒ２は、データ線１０５Ｒ２からの信号により制御され、電源線１０８ＢからＯＬＥＤ素子Ｅ１Ｒ２への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｇ２の画素回路は、Ｙ軸に沿って延びるデータ線１０５Ｇ２と電源線１０８Ｃとの間に配置されている。画素回路は、駆動トランジスタＴ１Ｇ２、選択トランジスタＴ２Ｇ２、保持容量Ｃ１Ｇ２を含む。

駆動トランジスタＴ１Ｇ２及び保持容量Ｃ１Ｇ２は、コンタクトホール１７５Ｃを介して、電源線１０８Ｃに接続されている。駆動トランジスタＴ１Ｇ２のチャネルは、コンタクトホール１７０Ｇ２を介してドレイン電極１６０Ｇ２に接続されている。ドレイン電極１６０Ｇ２は、コンタクトホール１８１Ｇ２を介して、アノード電極１６２Ｇ２（図４Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｇ２は、データ線１０５Ｇ２からの信号により制御され、電源線１０８ＣからＯＬＥＤ素子Ｅ１Ｇ２への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｂ２の画素回路は、Ｙ軸に沿って延びる電源線１０８Ｃとデータ線１０５Ｂ２との間に配置されている。画素回路は、駆動トランジスタＴ１Ｂ２、選択トランジスタＴ２Ｂ２、保持容量Ｃ１Ｂ２を含む。

駆動トランジスタＴ１Ｂ２及び保持容量Ｃ１Ｂ２は、コンタクトホール１７５Ｃを介して、電源線１０８Ｃに接続されている。駆動トランジスタＴ１Ｂ２のチャネルは、コンタクトホール１７０Ｂ２を介してドレイン電極１６０Ｂ２に接続されている。ドレイン電極１６０Ｂ２は、コンタクトホール１８１Ｂ２を介して、アノード電極１６２Ｂ２（図４Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｂ２は、データ線１０５Ｂ２からの信号により制御され、電源線１０８ＣからＯＬＥＤ素子Ｅ１Ｂ２への電流を制御する。

図４Ｃは、Ｘ軸に沿って配列された六つのＯＬＥＤ素子及びそれらを駆動制御する画素回路を示す。アノード電極１６２Ｒ１、１６２Ｇ１、１６２Ｂ１、１６２Ｒ２、１６２Ｇ２、１６２Ｂ２は、それぞれ、コンタクトホール１８１Ｒ１、１８１Ｇ１、１８１Ｂ１、１８１Ｒ２、１８１Ｇ２、１８１Ｂ２を介して、駆動トランジスタＴ１Ｒ１、Ｔ１Ｇ１、Ｔ１Ｂ１、Ｔ１Ｒ２、Ｔ１Ｇ２、Ｔ１Ｂ２に接続されている。

図４Ｃのレイアウト例において、電源線の左右の画素回路は、当該電源線を共有し、当該電源線について線対称のパターンを有している。二つの画素回路が一つの電源線を共有していることで、配線スペースを削減し、回路集積度を上げることができる。二つの画素回路が電源線を共有することで、駆動トランジスタと電源線とは以下のような位置関係を有している。

駆動トランジスタＴ１Ｒ１は、接続されている電源線１０８Ａの左側に配置されている。一方、駆動トランジスタＴ１Ｒ２は、接続されている電源線１０８Ｂの右側に配置されている。駆動トランジスタＴ１Ｇ１は、接続されている電源線１０８Ａの右側に配置されている。一方、駆動トランジスタＴ１Ｇ２は、接続されている電源線１０８Ｂの左側に配置されている。駆動トランジスタＴ１Ｂ１は、接続されている電源線１０８Ｂの左側に配置されている。一方、駆動トランジスタＴ１Ｂ２は、接続されている電源線１０８Ｃの右側に配置されている。

ＴＦＴ基板１００の製造において、フォトマスクのアライメントずれが起きることがある。Ｘ軸に沿って、つまり、図４Ｃにおける右方向又は左方向においてアライメントずれが発生すると、駆動トランジスタのゲート電極は、当該駆動トランジスタが接続されている電源線の近づく又は遠ざかる。これにより、駆動トランジスタのゲート電極と電源線との間の寄生容量が変化する。駆動トランジスタのゲート電極が電源線に近づけば寄生容量が増加し、遠ざかれば寄生容量は減少する。

奇数列の画素回路と偶数列の画素回路とは、アライメントずれに対して、電源線に対して反対方向にずれる。例えば、駆動トランジスタのゲート電極のアライメントが、図４Ｃにおける左側にずれたと仮定する。電源線１０８Ａ、１０８Ｂ、１０８Ｃそれぞれの左側のある駆動トランジスタＴ１Ｒ１、Ｔ１Ｂ１、Ｔ１Ｇ２の寄生容量は減少する。一方、電源線１０８Ａ、１０８Ｂ、１０８Ｃそれぞれの右側のある駆動トランジスタＴ１Ｇ１、Ｔ１Ｒ２、Ｔ１Ｂ２の寄生容量は増加する。

駆動トランジスタの異なる寄生容量は、同一のゲート信号に対して異なる駆動電流を与える。図４Ｃの例において、赤の駆動トランジスタＴ１Ｒ１及びＴ１Ｒ２は、アライメントずれに対して反対方向にずれる。緑の駆動トランジスタＴ１Ｇ１及びＴ１Ｇ２並びに青の駆動トランジスタＴ１Ｂ１及びＴ１Ｂ２も、アライメントずれに対して反対方向にずれる。

そのため、同一データ信号に対して、隣接する同一色の副画素の一方は、輝度を増加させ、他方は輝度を減少させる。このため、例えば、表示領域１２５全域が単色で同一階調を表示すると、明るい副画素列と暗い副画素列が交互の配列された筋むらが視認され得る。

以下において、本開示の画素回路及びＯＬＥＤ素子のレイアウトを説明する。本開示のレイアウトにより、アライメントずれによる表示品質の低下を抑制することができる。図５Ａ、５Ｂ及び５Ｃを参照して、本開示のレイアウト例を説明する。図５Ａは、本開示のＯＬＥＤ素子のレイアウト例を示す平面図である。図５Ｂは、本開示の画素回路のレイアウト例を示す平面図である。図５Ｃは図５ＡのＯＬＥＤ素子及び図５Ｂの画素回路を重ねた平面図である。

図５Ａは、Ｘ軸に沿って一列に配列された六つのＯＬＥＤ素子を示す。図５Ａは、ＯＬＥＤ素子のアノード電極及び発光領域を示す。図５Ａにおける左から右に向かって、赤、緑、青の順で周期的にＯＬＥＤ素子が配列されている。具体的には、左から右に、ＯＬＥＤ素子Ｅ１Ｒ１、ＯＬＥＤ素子Ｅ１Ｇ１、ＯＬＥＤ素子Ｅ１Ｂ１、ＯＬＥＤ素子Ｅ１Ｒ２、ＯＬＥＤ素子Ｅ１Ｇ２、ＯＬＥＤ素子Ｅ１Ｂ２が配列されている。赤、緑、青のＯＬＥＤ素子が循環的に配列される。赤、緑、青の順序はこれと異なっていてもよい。

隣接する赤、緑及び青のＯＬＥＤ素子（の発光領域）により一つの主画素を構成する。他の行においても、ＯＬＥＤ素子は同様に配列されている。つまり、Ｙ軸に沿って、同一色のＯＬＥＤ素子（副画素）が配列されている。

ＯＬＥＤ素子Ｅ１Ｒ１は、アノード電極１６２Ｒ１及び発光領域１８５Ｒ１を含む。ＯＬＥＤ素子Ｅ１Ｇ１は、アノード電極１６２Ｇ１及び発光領域１８５Ｇ１を含む。ＯＬＥＤ素子Ｅ１Ｂ１は、アノード電極１６２Ｂ１及び発光領域１８５Ｂ１を含む。ＯＬＥＤ素子Ｅ１Ｒ２は、アノード電極１６２Ｒ２及び発光領域１８５Ｒ２を含む。ＯＬＥＤ素子Ｅ１Ｇ２は、アノード電極１６２Ｇ２及び発光領域１８５Ｇ２を含む。ＯＬＥＤ素子Ｅ１Ｂ２は、アノード電極１６２Ｂ２及び発光領域１８５Ｂ２を含む。

各ＯＬＥＤ素子において、発光領域は、平面視において、アノード電極の領域に包含されている。図５Ａにおいて、赤及び緑の発光領域は同一の矩形を有し、青の発光領域は、赤及び緑の発光領域よりもやや大きい矩形を有している。全ての色の発光領域が同一形状を有していいてもよく、全ての色の発光領域が異なる形状を有していていもよい。図５Ａにおいて、発光領域は矩形を有するが、その形状は設計に依存する。

アノード電極１６２Ｒ１、１６２Ｇ１、１６２Ｂ１、１６２Ｒ２、１６２Ｇ２及び１６２Ｂ２は、それぞれ、コンタクトホール１８１Ｒ１、１８１Ｇ１、１８１Ｂ１、１８１Ｒ２、１８１Ｇ２及び１８１Ｂ２を介して駆動トランジスタに接続される。

図５Ａの例において、アノード電極１６２Ｒ１、１６２Ｇ１は同一の矩形を有する。アノード電極１６２Ｂ１、１６２Ｂ２は、同一の矩形を有し、アノード電極１６２Ｒ１、１６２Ｇ１よりやや大きい。アノード電極１６２Ｒ２は、アノード電極１６２Ｒ１と異なる形状を有している。

具体的には、アノード電極１６２Ｒ２は、Ｙ軸に沿った第１端（図５Ａにおける下端）に、Ｘ軸に沿った一方（図５Ａにおける右側）に延びるアーム部６２１Ｒ２（第１アーム部）を有する。アノード電極１６２Ｒ２のコンタクトホール１８１Ｒ２は、平面視においてアーム部６２１Ｒ２の先端と重なる位置にある。

アノード電極１６２Ｇ２は、Ｙ軸に沿った第２端（図５Ａにおける上端）に、Ｘ軸に沿った他方（図５Ａにおける左側）に延びるアーム部６２１Ｇ２（第２アーム部）を有する。アノード電極１６２Ｇ２のコンタクトホール１８１Ｇ２は、平面視においてアーム部６２１Ｇ２の先端と重なる位置にある。

アノード電極１６２Ｒ２及び１６２Ｇ２は隣接しており、それぞれ、Ｙ軸に沿って異なる端においてアーム部６２１Ｒ２及び６２１Ｇ２を有している。アーム部６２１Ｒ２及び６２１Ｇ２は、互いにＸ軸に沿って逆方向に延びている。後述するように、アノード電極１６２Ｒ２はアノード電極１６２Ｇ２と平面視において重なる画素回路と接続され、アノード電極１６２Ｇ２はアノード電極１６２Ｒ２と平面視において重なる画素回路と接続される。

図５Ｂは、Ｘ軸に沿って配列された六つの画素回路を示す。画素回路は、それぞれ、図５Ａに示すＯＬＥＤ素子Ｅ１Ｒ１、Ｅ１Ｇ１、Ｅ１Ｂ１、Ｅ１Ｇ２、Ｅ１Ｒ２、Ｅ１Ｂ２を駆動制御するためのものである。図５Ｂは、画素回路の一部の構成のみを示す。

図５Ｂにおける左から右に向かって、データ線１０５Ｒ１、電源線１０８Ａ、データ線１０５Ｇ１、データ線１０５Ｂ１、電源線１０８Ｂ、データ線１０５Ｇ２、データ線１０５Ｒ２、電源線１０８Ｃ、データ線１０５Ｂ２が配列されている。データ線及び電源線は、Ｙ軸に沿って延びている。電源線１０８Ａ、１０８Ｂ、１０８Ｃは電源線ユニットを構成する。

図５Ｂにおいて、ＯＬＥＤ素子Ｅ１Ｒ１の画素回路は、Ｙ軸に沿って延びるデータ線１０５Ｒ１と電源線１０８Ａとの間に配置されている。画素回路は、駆動トランジスタＴ１Ｒ１、選択トランジスタＴ２Ｒ１、保持容量Ｃ１Ｒ１を含む。選択トランジスタＴ２Ｒ１、保持容量Ｃ１Ｒ１、駆動トランジスタＴ１Ｒ１の順で、図５Ｂにおける上から下への方向に（Ｙ軸に沿って）配置されている。

駆動トランジスタＴ１Ｒ１のチャネルは、ゲート電極下において破線で示されている。駆動トランジスタＴ１Ｒ１及び保持容量Ｃ１Ｒ１は、コンタクトホール１７５Ａを介して、電源線１０８Ａに接続されている。駆動トランジスタＴ１Ｒ１のチャネルは、コンタクトホール１７０Ｒ１を介してドレイン電極１６０Ｒ１に接続されている。ドレイン電極１６０Ｒ１は、コンタクトホール１８１Ｒ１を介して、アノード電極１６２Ｒ１（図５Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｒ１は、データ線１０５Ｒ１からの信号により制御され、電源線１０８ＡからＯＬＥＤ素子Ｅ１Ｒ１への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｇ１の画素回路は、Ｙ軸に沿って延びる電源線１０８Ａとデータ線１０５Ｇ１との間に配置されている。画素回路は、駆動トランジスタＴ１Ｇ１、選択トランジスタＴ２Ｇ１、保持容量Ｃ１Ｇ１を含む。選択トランジスタＴ２Ｇ１、保持容量Ｃ１Ｇ１、駆動トランジスタＴ１Ｇ１の順で、図５Ｂにおける上から下への方向に（Ｙ軸に沿って）配置されている。

駆動トランジスタＴ１Ｇ１及び保持容量Ｃ１Ｇ１は、コンタクトホール１７５Ａを介して、電源線１０８Ａに接続されている。駆動トランジスタＴ１Ｇ１のチャネルは、コンタクトホール１７０Ｇ１を介してドレイン電極１６０Ｇ１に接続されている。ドレイン電極１６０Ｇ１は、コンタクトホール１８１Ｇ１を介して、アノード電極１６２Ｇ１（図５Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｇ１は、データ線１０５Ｇ１からの信号により制御され、電源線１０８ＡからＯＬＥＤ素子Ｅ１Ｇ１への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｂ１の画素回路は、Ｙ軸に沿って延びるデータ線１０５Ｂ１と電源線１０８Ｂとの間に配置されている。画素回路は、駆動トランジスタＴ１Ｂ１、選択トランジスタＴ２Ｂ１、保持容量Ｃ１Ｂ１を含む。選択トランジスタＴ２Ｂ１、保持容量Ｃ１Ｂ１、駆動トランジスタＴ１Ｂ１の順で、図５Ｂにおける上から下への方向に（Ｙ軸に沿って）配置されている。

駆動トランジスタＴ１Ｂ１及び保持容量Ｃ１Ｂ１は、コンタクトホール１７５Ｂを介して、電源線１０８Ｂに接続されている。駆動トランジスタＴ１Ｂ１のチャネルは、コンタクトホール１７０Ｂ１を介してドレイン電極１６０Ｂ１に接続されている。ドレイン電極１６０Ｂ１は、コンタクトホール１８１Ｂ１を介して、アノード電極１６２Ｂ１（図５Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｂ１は、データ線１０５Ｂ１からの信号により制御され、電源線１０８ＢからＯＬＥＤ素子Ｅ１Ｂ１への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｇ２の画素回路は、Ｙ軸に沿って延びる電源線１０８Ｂとデータ線１０５Ｇ２との間に配置されている。画素回路は、駆動トランジスタＴ１Ｇ２、選択トランジスタＴ２Ｇ２、保持容量Ｃ１Ｇ２を含む。選択トランジスタＴ２Ｇ２、保持容量Ｃ１Ｇ２、駆動トランジスタＴ１Ｇ２の順で、図５Ｂにおける上から下への方向に（Ｙ軸に沿って）配置されている。

駆動トランジスタＴ１Ｇ２及び保持容量Ｃ１Ｇ２は、コンタクトホール１７５Ｂを介して、電源線１０８Ｂに接続されている。駆動トランジスタＴ１Ｇ２のチャネルは、コンタクトホール１７０Ｇ２を介してドレイン電極１６０Ｇ２に接続されている。アノード配線６０１Ｇ２は、ドレイン電極１６０Ｇ２から図５Ｂにおける上から下への方向に（Ｙ軸に沿って）延びている。

配線６０１Ｇ２はドレイン電極１６０Ｇ２に連続しており同一の金属層に存在する。配線６０１Ｇ２は、ドレイン電極１６０Ｇ２と反対の端において、コンタクトホール１８１Ｇ２を介して、アノード電極１６２Ｇ２（図５Ｂにおいて不図示）に接続される。

コンタクトホール１８１Ｇ２は、選択トランジスタＴ２Ｇ２と電源線１０８Ｂとの間にある。保持容量Ｃ１Ｇ２は、コンタクトホール１８１Ｇ２と駆動トランジスタＴ１Ｇ２との間にある。アノード電極１６２Ｇ２と駆動トランジスタＴ１Ｇ２は、データ線１０５Ｇ２からの信号により制御され、電源線１０８ＢからＯＬＥＤ素子Ｅ１Ｇ２への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｒ２の画素回路は、Ｙ軸に沿って延びるデータ線１０５Ｒ２と電源線１０８Ｃとの間に配置されている。画素回路は、駆動トランジスタＴ１Ｒ２、選択トランジスタＴ２Ｒ２、保持容量Ｃ１Ｒ２を含む。選択トランジスタＴ２Ｒ２、保持容量Ｃ１Ｒ２、駆動トランジスタＴ１Ｒ２の順で、図５Ｂにおける上から下への方向に（Ｙ軸に沿って）配置されている。

駆動トランジスタＴ１Ｒ２及び保持容量Ｃ１Ｒ２は、コンタクトホール１７５Ｃを介して、電源線１０８Ｃに接続されている。駆動トランジスタＴ１Ｒ２のチャネルは、コンタクトホール１７０Ｒ２を介してドレイン電極１６０Ｒ２に接続されている。ドレイン電極１６０Ｒ２は、コンタクトホール１８１Ｒ２を介して、アノード電極１６２Ｒ２（図５Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｒ２は、データ線１０５Ｒ２からの信号により制御され、電源線１０８ＣからＯＬＥＤ素子Ｅ１Ｒ２への電流を制御する。

ＯＬＥＤ素子Ｅ１Ｂ２の画素回路は、Ｙ軸に沿って延びる電源線１０８Ｃとデータ線１０５Ｂ２との間に配置されている。画素回路は、駆動トランジスタＴ１Ｂ２、選択トランジスタＴ２Ｂ２、保持容量Ｃ１Ｂ２を含む。選択トランジスタＴ２Ｂ２、保持容量Ｃ１Ｂ２、駆動トランジスタＴ１Ｂ２の順で、図５Ｂにおける上から下への方向に（Ｙ軸に沿って）配置されている。

駆動トランジスタＴ１Ｂ２及び保持容量Ｃ１Ｂ２は、コンタクトホール１７５Ｃを介して、電源線１０８Ｃに接続されている。駆動トランジスタＴ１Ｂ２のチャネルは、コンタクトホール１７０Ｂ２を介してドレイン電極１６０Ｂ２に接続されている。ドレイン電極１６０Ｂ２は、コンタクトホール１８１Ｂ２を介して、アノード電極１６２Ｂ２（図４Ｂにおいて不図示）に接続される。駆動トランジスタＴ１Ｂ２は、データ線１０５Ｂ２からの信号により制御され、電源線１０８ＣからＯＬＥＤ素子Ｅ１Ｂ２への電流を制御する。

図５Ｃは、Ｘ軸に沿って配列された六つのＯＬＥＤ素子及びそれらを駆動制御する画素回路を示す。アノード電極１６２Ｒ２のアーム部６２１Ｒ２は、電源線１０８Ｃに向かって延びている。アノード電極１６２Ｇ２のアーム部６２１Ｇ２は、電源線１０８Ｂに向かって延びている。

アノード電極１６２Ｒ１、１６２Ｇ１、１６２Ｂ１、１６２Ｒ２、１６２Ｇ２、１６２Ｂ２は、それぞれ、コンタクトホール１８１Ｒ１、１８１Ｇ１、１８１Ｂ１、１８１Ｒ２、１８１Ｇ２、１８１Ｂ２を介して、駆動トランジスタＴ１Ｒ１、Ｔ１Ｇ１、Ｔ１Ｂ１、Ｔ１Ｒ２、Ｔ１Ｇ２、Ｔ１Ｂ２に接続されている。

図５Ｃのレイアウト例において、電源線の左右の画素回路は、当該電源線を共有する。電源線の左右の駆動トランジスタは、当該電源線について線対称のパターンを有している。ＯＬＥＤ素子Ｅ１Ｇ２の画素回路のアノード電極１６２Ｇ２のアノード配線６０１Ｇ２及びコンタクトホール１８１Ｇ２を除き、電源線の左右の画素回路のペアは、それぞれ、当該電源線について線対称のパターンを有している。

図５Ｃに示すように、ＯＬＥＤ素子Ｅ１Ｒ２及びＥ１Ｇ２の順序と、ＯＬＥＤ素子Ｅ１Ｒ２の画素回路及びＯＬＥＤ素子Ｅ１Ｇ２の画素回路の順序が、Ｘ軸に沿って逆である。ＯＬＥＤ素子Ｅ１Ｒ２は、ＯＬＥＤ素子Ｅ１Ｇ２のための画素回路と平面視において重なっており、ＯＬＥＤ素子Ｅ１Ｇ２は、ＯＬＥＤ素子Ｅ１Ｒ２のための画素回路と平面視において重なっている。

アーム部６２１Ｒ２及び６２１Ｇ２、並びに、アノード配線６０１Ｇ２により、アノード電極１６２Ｒ２、１６２Ｇ２及び駆動トランジスタＴ１Ｒ２、Ｔ１Ｇ２を、他の要素のレイアウトへの影響を小さくしつつ、適切に接続することができる。

二つの画素回路が一つの電源線を共有していることで、配線スペースを削減し、回路集積度を上げることができる。図５Ｃのレイアウトにおいて、駆動トランジスタと電源線とは以下のような位置関係を有している。

駆動トランジスタＴ１Ｒ１及びＴ１Ｒ２は、それぞれ、接続されている電源線１０８Ａ及び１０８Ｃの左側（Ｘ軸に沿った一方の側）に配置されている。駆動トランジスタＴ１Ｇ１及びＴ１Ｇ２は、それぞれ、接続されている電源線１０８Ａ及び１０８Ｂの右側（Ｘ軸に沿った他方の側）に配置されている。このように、赤のＯＬＥＤ素子の駆動トランジスタＴ１Ｒ１及びＴ１Ｒ２は、接続される電源線の左側に配置されている。また、緑のＯＬＥＤ素子の駆動トランジスタＴ１Ｇ１及びＴ１Ｇ２は、接続される電源線の左側に配置されている。

このため、Ｘ軸に沿って、つまり、図５Ｃにおける右方向又は左方向においてアライメントずれが発生しても、赤の駆動トランジスタＴ１Ｒ１及びＴ１Ｒ２のゲート電極の双方は、駆動トランジスタが接続されている電源線に対して同一方向にずれる、つまり、電源線に近づく又は遠ざかる。したがって、アライメントずれによる駆動トランジスタの特性変化に起因する赤の副画素の輝度の変化を避けることができる。

同様に、図５Ｃにおける右方向又は左方向においてアライメントずれが発生しても、緑の駆動トランジスタＴ１Ｇ１及びＴ１Ｇ２のゲート電極の双方は、駆動トランジスタが接続されている電源線に対して同一方向にずれる、つまり、電源線に近づく又は遠ざかる。したがって、アライメントずれによる駆動トランジスタの特性変化に起因する緑の副画素の輝度の変化を避けることができる。

一方、青の駆動トランジスタＴ１Ｂ１は、接続されている電源線１０８Ｂの左側に配置されており、青の駆動トランジスタＴ１Ｂ２は、接続されている電源線１０８Ｃの右側に配置されている。したがって、アライメントずれによる駆動トランジスタの特性変化に起因する青の副画素の輝度変化が発生し得る。しかし、比視感度は、緑が最も大きく、青が最も小さい。そのため、人は、青の輝度変化よりも、緑の輝度変化、赤の輝度変化をより敏感に知覚する。本例のレイアウトによれば、赤の副画素と緑の副画素の輝度変化を避けることで、表示品質の低下を抑制することができる。

上述のように、比視感度が高い赤及び緑の副画素の駆動トランジスタペアを、それぞれ、接続される電源線に対して同一の側に配置することが好ましい。しかし、赤及び青、又は、緑及び青の副画素の駆動トランジスタペアを、それぞれ、接続される電源線に対して同一の側に配置してもよい。いずれのレイアウトも、図４Ａ～４Ｃを参照して説明した比較例に対して、アライメントずれによる表示品質の低下を抑えることができる。副画素の色の組は、赤、緑、及び青からなる組と異なっていてもよい。

また、本例のレイアウトによれば、二つの画素回路が一つの電源線を共有しているので、画素回路のレイアウト面積を増やすことなく電源線の幅を太くすることができる。幅を太くすれば電気的抵抗が低下するのでＩＲドロップの発生を抑制できる。その結果、ＩＲドロップによる画質劣化を抑制できる。特に、画面中央付近の画素回路は、電源からの距離が遠くなるので、ＩＲドロップの発生が抑制できれば、画面中央付近で発生しやすい、ＩＲドロップによる画質劣化を抑制できる。また、本実施の形態で説明した電源線は、一定電圧及び／又は一定電流を供給する配線であればよい。例えば、ＯＬＥＤ素子の発光に使用する電流を供給する電源線だけでなく、基準電圧供給線でもよい。

図６Ａ及び６Ｂを参照して、本開示の画素回路及びＯＬＥＤ素子のレイアウトの他の例を説明する。図６Ａは、本例のＯＬＥＤ素子のレイアウトを示す平面図である。図６Ｂは、本例のＯＬＥＤ素子及びそれらを駆動制御する画素回路のレイアウトを示す平面図である。

図６Ａは、六つのＯＬＥＤ素子を示す。図６Ａは、ＯＬＥＤ素子のアノード電極及び発光領域を示す。ＯＬＥＤ素子Ｅ１Ｒ１及びＯＬＥＤ素子Ｅ１Ｇ１は、Ｙ軸に沿って隣接している。ＯＬＥＤ素子Ｅ１Ｒ１及びＯＬＥＤ素子Ｅ１Ｇ１は、図６Ａにおける上から下に配列されている。ＯＬＥＤ素子Ｅ１Ｂ１は、ＯＬＥＤ素子Ｅ１Ｒ１及びＯＬＥＤ素子Ｅ１Ｇ１にＸ軸に沿って隣接している。図６Ａの例において、ＯＬＥＤ素子Ｅ１Ｂ１は、ＯＬＥＤ素子Ｅ１Ｒ１及びＯＬＥＤ素子Ｅ１Ｇ１の右側に配置されている。

ＯＬＥＤ素子Ｅ１Ｒ２及びＯＬＥＤ素子Ｅ１Ｇ２は、ＯＬＥＤ素子Ｅ１Ｂ１にＸ軸に沿って隣接している。ＯＬＥＤ素子Ｅ１Ｒ２及びＯＬＥＤ素子Ｅ１Ｇ２は、ＯＬＥＤ素子Ｅ１Ｂ１の右側に配置されている。ＯＬＥＤ素子Ｅ１Ｒ２及びＯＬＥＤ素子Ｅ１Ｇ２は、Ｙ軸に沿って隣接している。

ＯＬＥＤ素子Ｅ１Ｒ２及びＯＬＥＤ素子Ｅ１Ｇ２は、図６Ａにおける上から下に配列されている。ＯＬＥＤ素子Ｅ１Ｂ２は、ＯＬＥＤ素子Ｅ１Ｒ２及びＯＬＥＤ素子Ｅ１Ｇ２にＸ軸に沿って隣接している。ＯＬＥＤ素子Ｅ１Ｂ２は、ＯＬＥＤ素子Ｅ１Ｒ２及びＯＬＥＤ素子Ｅ１Ｇ２の右側に配置されている。

隣接する赤、緑及び青のＯＬＥＤ素子（の発光領域）により一つの主画素を構成する。図６Ａは、主画素行における二つの主画素に対応するＯＬＥＤ素子を示す。他の行においても、ＯＬＥＤ素子は同様に配列されている。つまり、Ｙ軸に沿って、青のＯＬＥＤ素子（副画素）が連続して配列されており、赤と緑のＯＬＥＤ素子（副画素）が交互に配列されている。

ＯＬＥＤ素子Ｅ１Ｒ１は、アノード電極１６２Ｒ１及び発光領域１８５Ｒ１を含む。ＯＬＥＤ素子Ｅ１Ｇ１は、アノード電極１６２Ｇ１及び発光領域１８５Ｇ１を含む。ＯＬＥＤ素子Ｅ１Ｂ１は、アノード電極１６２Ｂ１及び発光領域１８５Ｂ１を含む。ＯＬＥＤ素子Ｅ１Ｒ２は、アノード電極１６２Ｒ２及び発光領域１８５Ｒ２を含む。ＯＬＥＤ素子Ｅ１Ｇ２は、アノード電極１６２Ｇ２及び発光領域１８５Ｇ２を含む。ＯＬＥＤ素子Ｅ１Ｒ２は、アノード電極１６２Ｂ２及び発光領域１８５Ｂ２を含む。

各ＯＬＥＤ素子において、発光領域は、平面視において、アノード電極の領域に包含されている。図６Ａにおいて、赤及び緑の発光領域は同一の形状を有し、青の発光領域は、赤及び緑の発光領域よりも大きい形状を有している。各色の発光領域の形状は設計による。

アノード電極１６２Ｒ１、１６２Ｇ１、１６２Ｂ１、１６２Ｒ２、１６２Ｇ２及び１６２Ｂ２は、それぞれ、コンタクトホール１８１Ｒ１、１８１Ｇ１、１８１Ｂ１、１８１Ｒ２、１８１Ｇ２及び１８１Ｂ２を介して駆動トランジスタに接続される。図６Ａの例において、アノード電極１６２Ｒ１、１６２Ｒ２、１６１Ｇ１、１６１Ｇ２は同一の矩形を有する。アノード電極１６１Ｂ１、１６１Ｂ２は、同一の矩形を有し、アノード電極１６２Ｒ１、１６２Ｒ２、１６１Ｇ１、１６１Ｇ２より大きい。

図６Ａの例において、アノード電極１６２Ｒ１、１６２Ｒ２、１６２Ｂ１、１６２Ｂ２の上端は、Ｙ軸において同一の位置にある。アノード電極１６２Ｂ１、１６２Ｂ２の下端は、Ｙ軸において、アノード電極１６２Ｇ１、１６２Ｇ２の上下端の間に位置している。

図６Ｂは、本開示の画素回路及びＯＬＥＤ素子のレイアウトの他の例を示す。以下においては、ＯＬＥＤ素子、駆動トランジスタ及び電源線の位置関係を主に説明する。図６Ｂは、画素回路それぞれにおいて、選択トランジスタ、保持容量、駆動トランジスタを示す。選択トランジスタ及び保持容量の構成は、図５Ａ～５Ｃを参照して説明した構成と略同様であり、詳細な説明を省略する。

図６Ｂは、Ｘ軸に沿って配列された六つの画素回路を示す。画素回路は、左から、図６Ａに示すＯＬＥＤ素子Ｅ１Ｒ１、Ｅ１Ｇ１、Ｅ１Ｂ１、Ｅ１Ｇ２、Ｅ１Ｒ２、Ｅ１Ｂ２を駆動制御するためのものである。図６Ｂは、画素回路の一部の構成のみを示す。ＯＬＥＤ素子Ｅ１Ｒ１、Ｅ１Ｇ１の画素回路の間に、電源線１０８ＡがＹ軸に沿って延びている。ＯＬＥＤ素子Ｅ１Ｂ１、Ｅ１Ｇ２の画素回路の間に、電源線１０８ＢがＹ軸に沿って延びている。ＯＬＥＤ素子Ｅ１Ｒ２、Ｅ１Ｂ２の画素回路の間に、電源線１０８ＣがＹ軸に沿って延びている。

アノード電極１６２Ｒ１、１６２Ｇ１、１６２Ｂ１、１６２Ｒ２、１６２Ｇ２、１６２Ｂ２は、それぞれ、コンタクトホール１８１Ｒ１、１８１Ｇ１、１８１Ｂ１、１８１Ｒ２、１８１Ｇ２、１８１Ｂ２を介して、駆動トランジスタＴ１Ｒ１、Ｔ１Ｇ１、Ｔ１Ｂ１、Ｔ１Ｒ２、Ｔ１Ｇ２、Ｔ１Ｂ２に接続されている。

各アノード電極は、平面視において、一つの電源線の両側の画素回路と部分的に重なっている。具体的には、アノード電極１６２Ｒ１は、平面視において電源線１０８Ａ及びその両側の画素回路と部分的に重なっている。電源線１０８Ａの左側の画素回路はＯＬＥＤ素子Ｅ１Ｒ１の画素回路であり、右側の画素回路はＯＬＥＤ素子Ｅ１Ｇ１の画素回路である。アノード電極１６２Ｒ１は、左側の画素回路に接続されている。アノード電極１６２Ｇ１は、平面視において電源線１０８Ａ及びその両側の画素回路と部分的に重なっている。アノード電極１６２Ｇ１は、右側の画素回路に接続されている。

アノード電極１６２Ｂ１は、平面視において電源線１０８Ｂ及びその両側の画素回路と部分的に重なっている。電源線１０８Ｂの左側の画素回路はＯＬＥＤ素子Ｅ１Ｂ１の画素回路であり、右側の画素回路はＯＬＥＤ素子Ｅ１Ｇ２の画素回路である。アノード電極１６２Ｂ１は、左側の画素回路に接続されている。

アノード電極１６２Ｒ２は、平面視において、電源線１０８Ｂ及び１０８Ｃの間の画素回路の双方と部分的に重なっている。左側の画素回路は、ＯＬＥＤ素子Ｅ１Ｇ２の画素回路であり、右側の画素回路はＯＬＥＤ素子Ｅ１Ｒ２の画素回路である。アノード電極１６２Ｒ２は、右側の画素回路に接続されている。アノード電極１６２Ｇ２は、平面視において、電源線１０８Ｂ及び１０８Ｃの間の画素回路の双方と部分的に重なっている。アノード電極１６２Ｇ２は、左側の画素回路に接続されている。

アノード電極１６２Ｂ２は、平面視において、電源線１０８Ｃ及びその右側の電源線（不図示）との間の二つの画素回路の双方に部分的に重なっている。アノード電極１６２Ｂ２は、左側の画素回路に接続されている。

次に、コンタクトホールの配置について説明する。コンタクトホール１８１Ｒ１は、ＯＬＥＤ素子Ｅ１Ｒ１の発光領域１８５Ｒ１の外側に位置する。コンタクトホール１８１Ｒ１の少なくとも一部は、ＯＬＥＤ素子Ｅ１Ｒ１の発光領域１８５Ｒ１の辺の一部（左下隅）に接する。また、コンタクトホール１８１Ｇ１は、ＯＬＥＤ素子Ｅ１Ｇ１の発光領域１８５Ｇ１の外側に位置する。コンタクトホール１８１Ｇ１の少なくとも一部は、ＯＬＥＤ素子Ｅ１Ｇ１の発光領域１８５Ｇ１の辺の一部（右上）に接している。

ところで、コンタクホールを発光領域に配置した場合、このコンタクトホールに沿って発光層等の有機層とカソード電極とに窪みが形成される。すると、絶縁層として機能する有機層の膜厚が局所的に薄くなりやすくなる。その結果、アノード電極とカソード電極とが電気的にショートしやすくなり、画素の点欠陥が発生する可能性が高くなる。しかし、本実施の形態では、赤、緑のＯＬＥＤ素子用のコンタクホールを非発光領域に配置しているので、画素の点欠陥を防止することができる。

図６Ａ及び６Ｂに示すレイアウトは、図５Ａ～５Ｃを参照して説明したレイアウトと比較して、同一色の発光領域（有機発光膜）の距離を大きくすることができる。このため、メタルマスクを使用して製造されるＯＬＥＤ表示装置の主画素の発光領域を広くすることができる。

図５Ｂ及び５Ｃを参照して説明した例と同様に、二つの画素回路が一つの電源線を共有していることで、配線スペースを削減し、回路集積度を上げることができる。また、赤ＯＬＥＤ素子の駆動トランジスタＴ１Ｒ１、Ｔ１Ｒ２は、それぞれ、電源線１０８Ａ、１０８Ｃの左側に配置されている。

緑ＯＬＥＤ素子の駆動トランジスタＴ１Ｇ１、Ｔ１Ｇ２は、それぞれ、電源線１０８Ａ、１０８Ｂの右側に配置されている。このため、Ｘ軸に沿って、つまり、図６Ｃにおける右方向又は左方向においてアライメントずれが発生しても、赤の副画素及び緑の輝度の変化を避けることができる。

一方、アライメントずれによる駆動トランジスタの特性変化に起因する青の副画素の輝度変化が発生し得る。しかし、比視感度は、緑が最も大きく、青が最も小さい。赤の副画素と緑の副画素の輝度変化を避けることで、表示品質の低下を抑制することができる。なお、赤及び青、又は、緑及び青の副画素の駆動トランジスタペアを、それぞれ、接続される電源線に対して同一の側に配置してもよい。いずれのレイアウトも、図４Ａ～４Ｃを参照して説明した比較例に対して、アライメントずれによる表示品質の低下を抑えることができる。

次に、図６Ａ及び６Ｂで説明した画素回路及びＯＬＥＤ素子のレイアウトにおけるコンタクトホールの位置について、図６Ａ、図６Ｂ、更に、図６Ｃを参照して詳細に説明する。図６Ｃは、Ｘ軸及びＹ軸における、複数のコンタクトホールの位置を示す図である。

最初に、Ｙ軸における、コンタクトホールの位置関係について、図６Ｃを参照して説明する。図６Ｃにおいて、符号Ｙｒ、Ｙｂ、Ｙｇで示される一点鎖線は、それぞれ、Ｘ軸に平行な線であり、Ｙ軸における座標を模式的に示す。座標Ｙｒは、赤のコンタクホールである第１コンタクトホール１８１Ｒ１、第４コンタクトホール１８１Ｒ２のＹ座標である。Ｙ軸における、第１コンタクトホール１８１Ｒ１、第４コンタクトホール１８１Ｒ２の位置は同じである。

座標Ｙｇは、緑のコンタクホールである第２コンタクトホール１８１Ｇ１、第５コンタクトホール１８１Ｇ２のＹ座標である。Ｙ軸における、第２コンタクトホール１８１Ｇ１の位置と第５コンタクトホール１８１Ｇ２の位置は同じである。

座標Ｙｂは、青のコンタクホールである第３コンタクトホール１８１Ｂ１、第６コンタクトホール１８１Ｂ２のＹ座標である。Ｙ軸における、第３コンタクトホール１８１Ｂ１の位置と第６コンタクトホール１８１Ｂ２の位置とが同じである。

Ｙ軸における、第３コンタクトホール１８１Ｂ１と、第１及び第２コンタクトホール（１８１Ｒ１、１８１Ｇ１）の位置とは異なる。第１コンタクトホール１８１Ｒ１の位置は、第３コンタクトホール１８１Ｂ１の位置を基準にして、Ｙ軸における第１方向にずれる。第１方向は、Ｙ軸の矢印方向と逆の方向であり、図面の上方向である。第２コンタクトホール１８１Ｇ１の位置は、第３コンタクトホール１８１Ｂ１の位置を基準にして、Ｙ軸における第１方向とは逆の第２方向にずれる。第２方向は、Ｙ軸の矢印方向であり、図面の下方向である。

Ｙ軸における、第１コンタクトホール１８１Ｒ１の重心と第３コンタクトホール１８１Ｂ１の重心との距離ｄｒｂは、Ｙ軸における、第２コンタクトホール１８１Ｇ１の重心と第３コンタクトホール１８１Ｂ１の重心との距離ｄｇｂよりも大きい。

次に、発光領域とコンタクトホールとの位置関係について、図６Ａ、図６Ｃを参照して説明する。Ｙ軸における、赤のＯＬＥＤ素子と緑のＯＬＥＤ素子との素子分離長は、赤のＯＬＥＤ素子と緑のＯＬＥＤ素子のコンタクホールの距離よりも大きい。具体的には、図６Ａに示すように、ＯＬＥＤ素子Ｅ１Ｒ１の発光領域１８５Ｒ１のＸ軸に沿う辺とＯＬＥＤ素子Ｅ１Ｇ１の発光領域１８５Ｇ１のＸ軸に沿う辺との、Ｙ軸における距離ｄ１は、Ｙ軸における、第１コンタクトホール１８１Ｒ１の重心と第２コンタクトホール１８１Ｇ１の重心との距離（図６Ｃの距離ｄｒｂ＋ｄｇｂを参照）よりも大きい。

なお、ＯＬＥＤ素子Ｅ１Ｒ１の発光領域１８５Ｒ１のＸ軸に沿う辺とＯＬＥＤ素子Ｅ１Ｇ１の発光領域１８５Ｇ１のＸ軸に沿う辺との、Ｙ軸における距離ｄ１は、ＯＬＥＤ素子Ｅ１Ｒ２の発光領域１８５Ｒ２のＸ軸に沿う辺とＯＬＥＤ素子Ｅ１Ｇ２の発光領域１８５Ｇ２のＸ軸に沿う辺との、Ｙ軸における距離ｄ２と等しい。

次に、Ｘ軸における、コンタクトホールの位置関係について、図６Ａを参照して説明する。図６Ａに示すように、赤及び緑の発光領域が配置された第１列（例えば、奇数列）におけるコンタクトホールのＸ軸における位置と、赤及び緑の発光領域が配置された第２列（例えば、偶数列）におけるコンタクトホールのＸ軸における位置とが異なる。

具体的には、第１コンタクトホール１８１Ｒ１は、発光領域Ｅ１Ｒ１の重心又は発光領域Ｅ１Ｇ１の重心を基準にして、Ｘ軸に沿う第３方向にずれる。第３方向は、Ｘ軸の矢印方向とは逆の方向であり、図面の左側である。第２コンタクトホール１８１Ｇ１は、発光領域Ｅ１Ｒ１の重心又は発光領域Ｅ１Ｇ１の重心を基準にして、Ｘ軸に沿う第３方向と逆の第４方向にずれる。第４方向は図面の右側である。

第４コンタクトホール１８１Ｒ２は、発光領域Ｅ１Ｒ２の重心又は発光領域Ｅ１Ｇ２の重心を基準にして、Ｘ軸に沿う第４方向にずれる。第５コンタクトホール１８１Ｇ２は、発光領域Ｅ１Ｒ２の重心又は発光領域Ｅ１Ｇ２の重心を基準にして、Ｘ軸に沿う第３方向にずれる。

上記したようにコンタクトホールを配置することにより、下部電極（アノード電極）の形状を変更することなく、露光機等のアライメントずれによる駆動トランジスタ（容量分布の変化に伴う画素回路）の特性変化に起因する赤及び緑の副画素の輝度の変化を避けることができる。アノードの電極の形状を変更する必要がないので、発光領域の形状や位置を調整する必要がなく、レイアウト設計の複雑化を抑制することができる。

ＯＬＥＤ素子のレイアウトの例を説明する。図７は図６Ａ及び６Ｂを参照して説明した構成におけるＯＬＥＤ素子のレイアウトを示す。図８は、ＯＬＥＤ素子の他のレイアウトを示す。図６Ｃに示す画素回路レイアウトは、図７及び図８の双方のＯＬＥＤ素子のレイアウトに適用することができる。

図７及び図８を参照して、赤のＯＬＥＤ素子は、アノード電極１６２Ｒ及び発光領域１８５Ｒを含む。アノード電極１６２Ｒはコンタクトホール１８１Ｒを介して駆動トランジスタ（図７及び図８において不図示）に接続される。緑のＯＬＥＤ素子は、アノード電極１６２Ｇ及び発光領域１８５Ｇを含む。アノード電極１６２Ｇはコンタクトホール１８１Ｇを介して駆動トランジスタ（図７及び図８において不図示）に接続される。

青のＯＬＥＤ素子は、アノード電極１６２Ｂ及び発光領域１８５Ｂを含む。アノード電極１６２Ｂはコンタクトホール１８１Ｂを介して駆動トランジスタ（図７及び図８において不図示）に接続される。図７において、赤、緑、青それぞれ一つのＯＬＥＤ素子のみが、例として、符号で指示されている。

図７及び図８は、３行３列の主画素を示す。上下に隣接する赤ＯＬＥＤ素子及び緑ＯＬＥＤ素子並びにこれらの右側の青ＯＬＥＤ素子が一つの主画素に対応する。図７のレイアウトにおいて、各主画素行の青アノード電極１６２Ｂの上端位置及び赤アノード電極１６２Ｒの上端位置は一致している。各主画素行において、青発光領域１８５Ｂの重心は、直線上にある。

図８は、３行３列の主画素を示す。図７のレイアウトと比較して、各主画素行の青発光領域１８５Ｂ（青アノード電極１６２Ｂ）は千鳥上に配列されている。つまり、青発光領域１８５Ｂの重心位置が蛇行している。また、奇数行の青発光領域１８５Ｂの重心位置と偶数行の青発光領域１８５Ｂの重心位置とは、Ｘ軸について対称である。これにより、カラーエッジの影響を平均化し、良好な混色を実現することができる。

［データ線とドライバＩＣとの接続］
図９Ａは、ドライバＩＣ１３４ａとデータ線１０５との接続の例を示す。なお、ドライバＩＣ１３４ａは、図１のドライバＩＣ１３４の一例である。ドライバＩＣ１３４ａは、データ線に出力する制御信号を一時的に格納するメモリ１３４ａｍを含む。ドライバＩＣ１３４ａは、端子ＴＲ１、ＴＧ１、ＴＢ１、ＴＲ２、ＴＧ２、ＴＢ２を含む。なお、端子は、出力ピンとも呼ばれる。

メモリ１３４ａｍ内の符号「Ｒ１」、「Ｒ２」は、それぞれ、ＯＬＥＤ素子Ｅ１Ｒ１のデータ線、ＯＬＥＤ素子Ｅ１Ｒ２のデータ線１０５Ｒ２に出力する映像データ値（以下、データ値と適宜記す）を模式的に示す。なお、データ値は制御信号とも呼ばれる。端子ＴＲ１、端子ＴＲ２は、それぞれ、ＯＬＥＤ素子Ｅ１Ｒ１のデータ線、ＯＬＥＤ素子Ｅ１Ｒ２のデータ線１０５Ｒ２に接続される。ドライバＩＣ１３４ａは、メモリ１３４ａｍに格納されたデータ値Ｒ１、Ｒ２を、それぞれ、端子ＴＲ１、端子ＴＲ２に出力する。

メモリ１３４ａｍ内の符号「Ｇ１」、「Ｇ２」は、それぞれ、ＯＬＥＤ素子Ｅ１Ｇ１のデータ線、ＯＬＥＤ素子Ｅ１Ｇ２のデータ線１０５Ｇ２に出力するデータ値を模式的に示す。端子ＴＧ１、端子ＴＧ２は、それぞれ、ＯＬＥＤ素子Ｅ１Ｇ１のデータ線、ＯＬＥＤ素子Ｅ１Ｇ２のデータ線１０５Ｇ２に接続される。ドライバＩＣ１３４ａは、メモリ１３４ａｍに格納されたデータ値Ｇ１、Ｇ２を、それぞれ、端子ＴＧ１、端子ＴＧ２に出力する。

メモリ１３４ａｍ内の符号「Ｂ１」、「Ｂ２」は、それぞれ、ＯＬＥＤ素子Ｅ１Ｂ１のデータ線、ＯＬＥＤ素子Ｅ１Ｂ２のデータ線に出力するデータ値を模式的に示す。端子ＴＢ１、端子ＴＢ２は、それぞれ、ＯＬＥＤ素子Ｅ１Ｂ１のデータ線、ＯＬＥＤ素子Ｅ１Ｂ２のデータ線に接続される。ドライバＩＣ１３４ａは、メモリ１３４ａｍに格納されたデータ値Ｂ１、Ｂ２を、それぞれ、端子ＴＢ１、端子ＴＢ２に出力する。

図５Ｃ及び６Ｃを参照して説明した画素回路レイアウトにおいて、赤のＯＬＥＤ素子Ｅ１Ｒ２と緑のＯＬＥＤ素子Ｅ１Ｇ２の順番と、それらの画素回路の順番が入れ替わっている。図９Ａに示す接続例において、ドライバＩＣ１３４ａの端子の配列は、ＯＬＥＤ素子Ｅ１の配列と一致している。

赤のＯＬＥＤ素子Ｅ１Ｒ２のデータ線１０５Ｒ２と緑のＯＬＥＤ素子Ｅ１Ｇ２のデータ線１０５Ｇ２は、それぞれ、対応する端子ＴＲ２、ＴＧ２と接続され、ＯＬＥＤ素子Ｅ１Ｒ２及びＥ１ＲＧ２まで延びる途中で交差している。通常、ドライバＩＣは、受信した映像データに含まれる赤の映像データ値、緑の映像データ値、青のデータ値を、図９Ａに示したようにこの順でメモリに格納する。

図９Ａの例では、データ線１０５Ｒ２とデータ線１０５Ｇ２とは交差している。したがって、赤のＯＬＥＤ素子Ｅ１Ｒ２と緑のＯＬＥＤ素子Ｅ１Ｇ２の順番と、それらの画素回路の順番が入れ替わっていても、ドライバＩＣ１３４ａは、各色のデータ値の順序を変更することなく各色のデータ値をメモリ１３４ａｍに格納することができる。そのため、ドライバＩＣ１３４ａは、画素回路に適切なデータ値を与えることができる。図９Ａで説明した構成により、上記実施の形態で説明した表示パネル用に特化したドライバＩＣを開発せずに従来から利用されているドライバＩＣを利用することができる。

図９Ａで説明した例と異なり、ドライバＩＣのメモリに格納されるデータ値を並べ替えてもよい。

図９Ｂは、ドライバＩＣとデータ線との接続の他の例を示す。図９Ｂは、ドライバＩＣ１３４ｂのメモリ１３４ｂｍに格納されるデータ値の順序を変更した場合の端子及び端子に接続するデータ線を模式的に示している。以下、図９Ａとの相違点を説明する。データ線１０５Ｒ２とデータ線１０５Ｇ２とは、ＯＬＥＤ素子Ｅ１Ｒ２及びＥ１ＲＧ２まで延びる途中で交差していない。データ線が交差していないので、端子ＴＧ２、端子ＴＲ２をこの順で配列している。

上記した交差が無いので、ドライバＩＣ１３４ｂは、配線１０５Ｇ２、１０５Ｒ２の配列順序に対応させてデータ値Ｇ２、Ｒ２をこの順でメモリ１３４ｂｍに格納する。すなわち、図９Ｂの例では、図９Ａとは異なり、データ値Ｇ２、Ｒ２の格納順序を変更している。図９Ｂの例では、データ線を交差させないので、表示装置の製造時において、交差に伴う配線間ショートのリスクを避けて、製造歩留まりを向上することができる。また、交差に伴う設計時の煩雑性を回避し、簡素な設計とすることで、設計工数を減らすことができる。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ ＯＬＥＤ表示装置、１００ ＴＦＴ基板、１０５ データ線、１０６ 走査線、１０７ エミッション制御線、１０８ 電源線、１０９ リセット制御線、１１０ 基準電圧供給線、１１４ カソード電極形成領域、１２５ 表示領域、１３１ 走査ドライバ、１３２ エミッションドライバ、１３３ 保護回路、１３６ デマルチプレクサ、１４０、１４０Ａ－１４０Ｄ、２４０Ａ、２４０Ｂ、３４０Ａ－３４０Ｎ 画素、１５１ 絶縁基板、１５２ 第１絶縁膜、１５５ チャネル、１５６ ゲート絶縁膜、１５７ ゲート電極、１５８ 層間絶縁膜、１５９ ソース電極、１６０ ドレイン電極、１６１ 平坦化膜、１６２ アノード電極、１６３ 画素定義層、１６５ 有機発光膜、１６６ カソード電極、１６７ 開口、１６８、１６９ ソース・ドレイン領域、１７０、１７５、１８１ コンタクトホール、２００ 封止基板、３００ 接合部、Ｔ１ 駆動ＴＦＴ、Ｔ２ 選択トランジスタ、Ｔ３ エミッショントランジスタ、Ｔ４ リセットトランジスタ

Claims (17)

1. 第１軸に沿って延び、第２軸に沿って配列された複数の電源線と、
   前記複数の電源線のそれぞれの前記第２軸に沿った第１の側に配置され、前記複数の電源線それぞれから電源電位を与えられる、複数の第１駆動トランジスタと、
   前記複数の電源線のそれぞれの前記第２軸に沿った第２の側に配置され、前記複数の電源線それぞれから電源電位を与えられる、複数の第２駆動トランジスタと、
   複数の第１色の発光素子と、複数の第２色の発光素子と、複数の第３色の発光素子と、を含み、
   前記複数の電源線は、前記第２軸に沿って配列された複数の電源線ユニットを含み、
   前記複数の電源線ユニットそれぞれは、第１電源線と、前記第１電源線に隣接する第２電源線と、第２電源線に隣接する第３電源線と、で構成され、
   前記第１電源線の前記第１駆動トランジスタは、前記第１色の第１の発光素子を駆動し、
   前記第１電源線の前記第２駆動トランジスタは、前記第２色の第１の発光素子を駆動し、
   前記第２電源線の前記第１駆動トランジスタは、前記第３色の第１の発光素子を駆動し、
   前記第２電源線の前記第２駆動トランジスタは、前記第２色の第２の発光素子を駆動し、
   前記第３電源線の前記第１駆動トランジスタは、前記第１色の第２の発光素子を駆動し、
   前記第３電源線の前記第２駆動トランジスタは、前記第３色の第２の発光素子を駆動し、
   前記第１色の第１の発光素子、前記第２色の第１の発光素子、前記第３色の第１の発光素子、前記第１色の第２の発光素子、前記第２色の第２の発光素子、前記第３色の第２の発光素子は、この順序において、前記第２軸に沿って一列に配列されている、
   表示装置。
2. 請求項１に記載の表示装置であって、
   前記第３色は、前記第１色、前記第２色及び前記第３色のうち、比視感度が最も低い、
   表示装置。
3. 請求項２に記載の表示装置であって、
   前記第１色が赤色及び前記第２色が緑色、または、前記第２色が赤色及び前記第１色が緑色であり、
   前記第３色が青色である、
   表示装置。
4. 請求項１に記載の表示装置であって、
   前記複数の電源線それぞれの前記第１駆動トランジスタのパターンと前記第２駆動トランジスタのパターンとは、前記複数の電源線それぞれを軸に対称である、
   表示装置。
5. 請求項４に記載の表示装置であって、
   前記第１駆動トランジスタのパターンと前記第２駆動トランジスタのパターンとが隣接する、
   表示装置。
6. 請求項１に記載の表示装置であって、
   前記複数の第１駆動トランジスタと前記複数の第２駆動トランジスタとは、前記第２軸に沿って配列されており、
   前記第１色の第２の発光素子の下部電極は、前記第１軸に沿った第１端に、前記第３電源線に向かって延びる第１アーム部を含み、
   前記第２色の第２の発光素子の下部電極は、前記第１軸に沿った第２端に、前記第２電源線に向かって延びる第２アーム部を含み、
   前記第３電源線の前記第１駆動トランジスタは、前記第１アーム部に重なるコンタクトホールを介して、前記第１アーム部に接続され、
   前記第２電源線の前記第２駆動トランジスタは、前記第２アーム部に重なるコンタクトホールを介して、前記第２アーム部に接続されている、
   表示装置。
7. 第１軸に沿って延び、第２軸に沿って配列された複数の電源線と、
   前記複数の電源線のそれぞれの前記第２軸に沿った第１の側に配置され、前記複数の電源線それぞれから電源電位を与えられる、複数の第１駆動トランジスタと、
   前記複数の電源線のそれぞれの前記第２軸に沿った第２の側に配置され、前記複数の電源線それぞれから電源電位を与えられる、複数の第２駆動トランジスタと、
   複数の第１色の発光素子と、複数の第２色の発光素子と、複数の第３色の発光素子と、を含み、
   前記複数の電源線は、前記第２軸に沿って配列された複数の電源線ユニットを含み、
   前記複数の電源線ユニットそれぞれは、第１電源線と、前記第１電源線に隣接する第２電源線と、第２電源線に隣接する第３電源線と、で構成され、
   前記第１電源線の前記第１駆動トランジスタは、前記第１色の第１の発光素子を駆動し、
   前記第１電源線の前記第２駆動トランジスタは、前記第２色の第１の発光素子を駆動し、
   前記第２電源線の前記第１駆動トランジスタは、前記第３色の第１の発光素子を駆動し、
   前記第２電源線の前記第２駆動トランジスタは、前記第２色の第２の発光素子を駆動し、
   前記第３電源線の前記第１駆動トランジスタは、前記第１色の第２の発光素子を駆動し、
   前記第３電源線の前記第２駆動トランジスタは、前記第３色の第２の発光素子を駆動し、
   前記第１色の第１の発光素子と前記第２色の第１の発光素子とは、前記第１軸に沿って隣接しており、
   前記第３色の第１の発光素子は、前記第２軸に沿って、前記第１色の第１の発光素子及び前記第２色の第１の発光素子に隣接し、
   前記第１色の第２の発光素子と前記第２色の第２の発光素子とは、前記第１軸に沿って隣接し、前記第２軸に沿って前記第３色の第１の発光素子に隣接し、
   前記第３色の第２の発光素子は、前記第２軸に沿って、前記第１色の第２の発光素子及び前記第２色の第２の発光素子に隣接している、
   表示装置。
8. 請求項７に記載の表示装置であって、
   更に、
   前記第１電源線の前記第１駆動トランジスタと前記第１色の第１の発光素子の下部電極とを接続する第１コンタクトホールと、
   前記第１電源線の前記第２駆動トランジスタと前記第２色の第１の発光素子の下部電極とを接続する第２コンタクトホールと、
   前記第２電源線の前記第１駆動トランジスタと前記第３色の第１の発光素子の下部電極とを接続する第３コンタクトホールと、を含み、
   前記第１軸における、前記第３コンタクトホールの位置と、前記第１及び前記第２コンタクトホールの位置とは異なる、
   表示装置。
9. 請求項８に記載の表示装置であって、
   前記第１コンタクトホールの位置は、前記第３コンタクトホールの位置を基準にして、前記第１軸に沿う第１方向にずれ、
   前記第２コンタクトホールの位置は、前記第３コンタクトホールの位置を基準にして、前記第１軸に沿う前記第１方向とは逆の第２方向にずれる、
   表示装置。
10. 請求項９に記載の表示装置であって、
    前記第１軸における、前記第１コンタクトホールの重心と前記第３コンタクトホールの重心との距離は、前記第１軸における、前記第２コンタクトホールの重心と前記第３コンタクトホールの重心との距離よりも大きい、
    表示装置。
11. 請求項８に記載の表示装置であって、
    前記第１色の第１発光素子の発光領域の前記第２軸に沿う辺と前記第２色の第１発光素子の発光領域の前記第２軸に沿う辺との、前記第１軸における距離は、前記第１軸における、前記第１コンタクトホールの重心と前記第２コンタクトホールの重心との距離よりも大きい、
    表示装置。
12. 請求項９に記載の表示装置であって、
    更に、
    前記第２電源線の前記第２駆動トランジスタと前記第２色の第２の発光素子の下部電極とを接続する第４コンタクトホールと、
    前記第３電源線の前記第１駆動トランジスタと前記第１色の第２の発光素子の下部電極とを接続する第５コンタクトホールと、を含み、
    前記第１軸における、前記第１コンタクトホールの位置と前記第４コンタクトホールの位置とが同じで、
    前記第１軸における、前記第２コンタクトホールの位置と前記第５コンタクトホールの位置とが同じである、
    表示装置。
13. 請求項１２に記載の表示装置であって、
    前記第１コンタクトホールは、前記第１色の第１の発光素子の発光領域の重心又は前記第２色の第１の発光素子の発光領域の重心を基準として、前記第２軸に沿う第３方向にずれ、
    前記第２コンタクトホールは、前記第１色の第１の発光素子の発光領域の重心又は前記第２色の第１の発光素子の発光領域の重心を基準として、前記第２軸に沿う前記第３方向と逆の第４方向にずれ、
    前記第４コンタクトホールは、前記第１色の第２の発光素子の発光領域の重心又は前記第２色の第２の発光素子の発光領域の重心を基準として、前記第２軸に沿う第４方向にずれ、
    前記第５コンタクトホールは、前記第１色の第２の発光素子の発光領域の重心又は前記第２色の第２の発光素子の発光領域の重心を基準として、前記第２軸に沿う前記第３方向にずれる、
    表示装置。
14. 請求項８に記載の表示装置であって、
    前記第１コンタクトホールは、前記第１色の第１発光素子の発光領域の外側に位置し、
    前記第２コンタクトホールは、前記第２色の第１発光素子の発光領域の外側に位置する、
    表示装置。
15. 請求項１４に記載の表示装置であって、
    前記第１コンタクトホールの少なくとも一部は、前記第１色の第１発光素子の発光領域の辺の一部に接し、
    前記第２コンタクトホールの少なくとも一部は、前記第２色の第１発光素子の発光領域の辺の一部に接し、
    表示装置。
16. 請求項１に記載の表示装置であって、
    前記複数の第１駆動トランジスタ及び前記複数の第２駆動トランジスタそれぞれの制御信号を伝送する複数のデータ線と、
    前記複数のデータ線に前記制御信号を与えるドライバ回路と、
    をさらに含み、
    前記第２電源線の前記第２駆動トランジスタの制御信号を伝送するデータ線と、前記第３電源線の前記第１駆動トランジスタの制御信号を伝送するデータ線とは、交差している、
    表示装置。
17. 請求項１に記載の表示装置であって、
    前記複数の第１駆動トランジスタ及び前記複数の第２駆動トランジスタそれぞれの制御信号を伝送する複数のデータ線と、
    前記複数のデータ線に前記制御信号を与えるドライバ回路と、
    をさらに含み、
    前記第２電源線の前記第２駆動トランジスタの制御信号を伝送するデータ線と、前記第３電源線の前記第１駆動トランジスタの制御信号を伝送するデータ線とは、交差しない、
    表示装置。

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