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JP7103435B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
このような炭化珪素を用いた高耐圧半導体装置では、オンオフ動作時に発生するスイッチング損失が少なくなった分、インバータで使われる際、キャリア周波数を従来のシリコンを用いた半導体装置よりも１桁高い周波数で適用される。半導体装置を高い周波数で適用するとチップへの発熱温度が高くなり、半導体装置への信頼性に影響する。特に、基板おもて面側のおもて面電極には、おもて面電極の電位を外部に取り出す配線材としてボンディングワイヤが接合されており、半導体装置を例えば、２００℃以上の高温度で使用すると、おもて面電極とボンディングワイヤとの密着が低下し信頼性に影響を及ぼす。
炭化珪素半導体装置は、２３０℃以上の高温度で使用することがあるため、ボンディングワイヤの代わりにピン状の外部端子電極をおもて面電極にはんだで接合する場合がある。これにより、おもて面電極と外部端子電極との密着性が低下することを防止できる。
炭化珪素半導体装置の信頼性をさらに向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能部を配置して高機能構造とした装置が提案されている。高機能構造とする場合、高機能部を安定して形成するために、活性領域に、メイン半導体素子の単位セルと離して、かつエッジ終端領域に隣接して、高機能部のみを配置した領域が設けられる。活性領域は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
電流センス部には、電流検出用の外部端子電極が設けられる。電流検出は、電流検出用の外部端子電極と活性領域のソース電極との間に外部抵抗を接続し、外部抵抗間の電位差を検出して、電流値を求める。
電流センス部を有する炭化珪素半導体装置において、電流センス部の電流検出電極とソース領域とのコンタクト面積を、電流センス部の電流検出電極とベース領域のコンタクト面積よりも大きくし、高い検出電圧でも電流を検出できるようにする技術が公知である（例えば、下記特許文献１参照）。
特開平１０－１３２８７１号公報
電流センス部および温度センス部等を含む高機能部でも、ｎ型半導体基板とｐ型半導体領域で構成された内蔵ダイオードが形成され、ダイオードとして機能し、電流が通電される。特に、電流センス部は、活性領域に対して面積は１／１０００以下に設計され、電流センス部の機能領域を囲むようにｐ型半導体領域が形成される。このような構造では、電流センス部の周辺は過剰なｐ型領域が発生し、電流センス部の面積以上に内蔵ダイオードとしての有効面積が大きく、内蔵ダイオードの逆回復時に過剰なキャリアが集中する。この際、過剰なキャリアとｄｖ／ｄｔによって電流センス部が破壊される場合がある。
この発明は、上述した従来技術による問題点を解消するため、電流センス部が内蔵ダイオードの逆回復時に破壊されることを防止できる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。ＭＯＳ構造では、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第２半導体層に接触するゲート絶縁膜が設けられる。前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。オン状態の時に主電流が流れる活性領域は、前記ＭＯＳ構造により構成される。電流検出領域は、前記ＭＯＳ構造により構成され、前記半導体基板および前記第１半導体層を前記活性領域と共通とし、前記第２半導体層を、前記活性領域の第２半導体層と所定間隔離間して配置される。前記電流検出領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記電流検出領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率は、前記活性領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記活性領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率より大きい。前記電流検出領域の第２半導体層と離間して、前記電流検出領域の第２半導体層を囲む第２導電型の半導体領域が設けられ、前記電流検出領域と前記第２導電型の半導体領域との間に前記第１半導体層が設けられる。
また、この発明にかかる半導体装置は、上述した発明において、前記電流検出領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記電流検出領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率は、前記活性領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記活性領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率の２倍以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ＭＯＳ構造は、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに有し、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域と前記第２半導体領域とは、前記トレンチの奥行き方向に交互に設けられ、前記電流検出領域の第１半導体領域の奥行き方向の長さは、前記電流検出領域の第２半導体領域の奥行き方向の長さより長いことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記電流検出領域の内蔵ダイオードは、前記活性領域の内蔵ダイオードより順方向電圧が高いことを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。オン状態の時に主電流が流れる活性領域と電流検出領域とにＭＯＳ構造を有する半導体装置の製造方法において、まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域を形成する第４工程を行う。次に、前記電流検出領域の第２半導体層と離間して、前記電流検出領域の第２半導体層を囲む第２導電型の半導体領域を形成する第５工程を行う。次に、前記第２半導体層に接触するゲート絶縁膜を形成する第６工程を行う。次に、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第７工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第９工程を行う。前記第１工程では、前記電流検出領域の半導体基板および前記電流検出領域の第１半導体層を前記活性領域の半導体基板および前記活性領域の第１半導体層と共通に形成する。前記第２工程では、前記電流検出領域の第２半導体層を、前記活性領域の前記第２半導体層と所定間隔離間して形成する。前記第３工程では、前記電流検出領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記電流検出領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率を、前記活性領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記活性領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率より大きく形成する。前記第５工程では、前記電流検出領域と前記第２導電型の半導体領域との間に前記第１半導体層を設ける。

上述した発明によれば、電流センス部の第２導電型の第２半導体層または第２導電型の第２半導体領域の表面の面積は、活性領域の第２導電型の第２半導体層または第２導電型の第２半導体領域の表面の面積より狭くなっている。これにより、電流センス部のトレンチ間の領域のｐ型領域とｎ型領域との比率でｎ型領域が多くなり、内蔵ダイオードの順方向電圧（Ｖｆ）が高くなる。このため、スイッチング時の逆回復でのキャリアの集中を緩和でき、電流センス部の破壊を防止でき、信頼性の高い半導体素子を提供できる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、内蔵ダイオードの逆回復時に電流センス部が破壊されることを防止できるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。 図２は、実施の形態にかかる炭化珪素半導体装置の図１のＡ－Ａ’部分の構造を示す断面図である。 図３Ａは、実施の形態にかかる炭化珪素半導体装置の図１のＢ－Ｂ’部分の構造を示す断面図である。 図３Ｂは、実施の形態にかかる炭化珪素半導体装置の図１のＢ－Ｂ’部分の他の構造を示す断面図である。 図４は、従来の炭化珪素半導体装置のトレンチ間の構造を示す上面図である。 図５は、実施の形態にかかる炭化珪素半導体装置の電流センス部のトレンチ間の構造を示す上面図である。 図６は、従来の炭化珪素半導体装置の特性図を示すグラフである。 図７は、実施の形態にかかる炭化珪素半導体装置の特性図を示すグラフである。 図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 図１０は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 図１１は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 図１２は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 図１３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 図１４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。図１に示すように、炭化珪素半導体素子５０は、主電流が流れる活性領域４０の外周部に、活性領域４０の周囲を囲んで耐圧を保持するエッジ終端領域４１が設けられている。
図１に示すように炭化珪素半導体素子５０は、炭化珪素からなる同一の半導体基板に、メイン半導体素子１５ａと、メイン半導体素子１５ａを保護・制御するための回路部としては例えば電流センス部（電流検出領域）３７ａ、温度センス部３５ａ、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部と、を有する。メイン半導体素子１５ａは、オン状態で縦方向（半導体基板の深さ方向ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、隣接して配置された複数の単位セル（機能単位：不図示）で構成され、主動作を行う。
メイン半導体素子１５ａは、活性領域４０の有効領域（ＭＯＳゲートとして機能する領域）１ａに設けられている。活性領域４０の有効領域１ａは、メイン半導体素子１５ａのオン時に主電流が流れる領域であり、周囲をエッジ終端領域４１に囲まれている。活性領域４０の有効領域１ａにおいて、半導体基板のおもて面上には、メイン半導体素子１５ａのソース電極パッド１５が設けられている。ソース電極パッド１５は、例えば矩形状の平面形状を有し、例えば活性領域４０の有効領域１ａの略全面を覆う。
エッジ終端領域４１は、活性領域４０とチップ側面との間の領域であり、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域４１には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
また、活性領域４０には、エッジ終端領域４１に隣接して、高機能領域３ａが設けられている。高機能領域３ａは、例えば略矩形状の平面形状を有する。高機能領域３ａには、電流センス部３７ａ、温度センス部３５ａ、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が設けられている。図１には、高機能部として電流センス部３７ａおよび温度センス部３５ａを図示するが、高機能領域３ａに電流センス部３７ａおよび温度センス部３５ａ以外の他の高機能部が配置されていてもよい。
電流センス部３７ａは、メイン半導体素子１５ａに流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部３７ａは、メイン半導体素子１５ａと同一構成の単位セルを数個程度備えた縦型ＭＯＳＦＥＴである。温度センス部３５ａは、ダイオードの温度特性を利用してメイン半導体素子１５ａの温度を検出する機能を有する。過電圧保護部は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１５ａを保護するダイオードである。
また、高機能領域３ａにおいて、半導体基板のおもて面上には、活性領域４０とエッジ終端領域４１との境界に沿って、かつソース電極パッド１５およびエッジ終端領域４１と離して、電流センス部３７ａのＯＣパッド３７、温度センス部３５ａのアノード電極パッド３５、カソード電極パッド３６、ゲート電極パッド部２２ａのゲート電極パッド２２が設けられている。これら電極パッドは例えば略矩形状の平面形状を有する。また、これら電極パッドは、互いに離して設けられてもよい。
図２は、実施の形態にかかる炭化珪素半導体装置の図１のＡ－Ａ’部分の構造を示す断面図である。図２には、図１の活性領域４０の有効領域１ａの一部から、高機能領域３ａの一部（活性領域４０の有効領域１ａのソース電極パッド、活性領域４０の高機能領域３ａのＯＣパッド３７、カソード電極パッド３６およびアノード電極パッド３５）に至る切断線Ａ－Ａ’における断面構造を示す。また、メイン半導体素子１５ａの隣接する２つの単位セルのみを示し、当該単位セルのチップ（半導体基板）中央部側に隣接するメイン半導体素子１５ａの他の単位セルを図示省略する。図２において、メイン半導体素子１５ａおよび電流センス部３７ａは、ｘ軸方向の断面を示し、温度センス部３５ａはｙ軸方向の断面を示す。
図２に示すように、実施の形態にかかる炭化珪素半導体装置のメイン半導体素子１５ａは、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体とする。
図２に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型高濃度領域６に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出している。
ｎ型高濃度領域６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４が選択的に設けられている。第２ｐ+型ベース領域５はトレンチ１８の下に形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ+型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ+型ベース領域４の一部を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｙに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。
ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ++型コンタクト領域（第２導電型の第２半導体領域）８が選択的に設けられている。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ+型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１３は、例えば、ＮｉＳｉ膜からなる。層間絶縁膜１１に開口されるコンタクトホールは、ゲート電極１０の形状に対応してストライプ状となっている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極パッド１５は、例えば、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９を積層してなる。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
ソース電極パッド１５の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ソース電極１３の電位を外部に取り出す配線材である外部端子電極１９が設けられる。外部端子電極１９は、針状のピン形状を有し、ソース電極パッド１５に直立した状態で接合される。
ソース電極パッド１５の表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、ソース電極パッド１５を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部にめっき膜１６およびはんだ１７を介して外部端子電極１９が接合されている。めっき膜１６と第１保護膜２１との境界は、第２保護膜２３で覆われている。第１保護膜２１、第２保護膜２３は、例えばポリイミド膜である。
また、図２に示すように、実施の形態にかかる炭化珪素半導体装置の電流センス部３７ａは、上述したようにメイン半導体素子１５ａと同一構成の単位セルを有する縦型ＭＯＳＦＥＴであり、高機能領域３ａに設けられている。
また、図２に示すように、実施の形態にかかる炭化珪素半導体装置の温度センス部３５ａは、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層２が堆積され、ｎ型炭化珪素エピタキシャル層２の基体第１主面側に第２ｐ+型ベース領域５およびｐ型炭化珪素エピタキシャル層３が設けられている。ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｐ++型コンタクト領域８が設けられている。
また、ｐ++型コンタクト領域８上にフィールド絶縁膜８０が設けられ、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２が、フィールド絶縁膜８０上に設けられている。ｐ型ポリシリコン層８１とｎ型ポリシリコン層８２とは、ｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に代えて、ｐ型拡散領域とｎ型拡散領域とのｐｎ接合で形成された拡散ダイオードを温度センス部３５ａとしてもよい。この場合、例えば第２ｐ + 型ベース領域５の内部に選択的に形成されたｎ型分離領域（不図示）の内部に、拡散ダイオードを構成するｐ型拡散領域およびｎ型拡散領域をそれぞれ選択的に形成すればよい。
アノード電極パッド３５は、アノード電極８４を介してｐ型ポリシリコン層８１に電気的に接続されている。カソード電極パッド３６は、カソード電極８５を介してｎ型ポリシリコン層８２に電気的に接続されている。アノード電極パッド３５およびカソード電極パッド３６には、メイン半導体素子１５ａのソース電極パッド１５と同様に、それぞれめっき膜１６およびはんだ１７を介して外部端子電極１９が接合され、第１保護膜２１および第２保護膜２３で保護されている。
図２に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
図３Ａは、実施の形態にかかる炭化珪素半導体装置の図１のＢ－Ｂ’部分の構造を示す断面図である。また、図３Ｂは、実施の形態にかかる炭化珪素半導体装置の図１のＢ－Ｂ’部分の他の構造を示す断面図である。図３Ａおよび図３Ｂでは、ｐ型炭化珪素エピタキシャル層３より上側（ｚ軸の正方向）の構造を省略している。図３Ａおよび図３Ｂに示すように、ゲート電極パッド部２２ａ、温度センス部３５ａおよび電流センス部３７ａでは、ｎ型炭化珪素エピタキシャル層２内に、ｐ型炭化珪素エピタキシャル層３が設けられている。ゲート電極パッド部２２ａ、温度センス部３５ａおよび電流センス部３７ａのｐ型炭化珪素エピタキシャル層３は、メイン半導体素子１５ａのｐ型炭化珪素エピタキシャル層３と共通になっており、電流センス部３７ａでは、電流センス部の活性領域３７ｂがｐ型炭化珪素エピタキシャル層３の間に設けられている。
また、温度センス部３５ａは、図３Ａに示すように、メイン半導体素子１５ａのｐ型炭化珪素エピタキシャル層３と連結してもよいし、図３Ｂに示すように、メイン半導体素子１５ａのｐ型炭化珪素エピタキシャル層３と所定間隔離間してもよい。同様に、電流センス部３７ａも、温度センス部３５ａのｐ型炭化珪素エピタキシャル層３と連結してもよいし、所定間隔離間してもよい。図３Ａおよび図３Ｂに示すように、高機能領域３ａに含まれる温度センス部３５ａおよびゲート電極パッド部２２ａでは、ｎ+型ソース領域７等が配置されていない。このため、高機能領域３ａでは活性領域４０の他の部分よりもｐ型領域の面積が多くなっている。このため、内蔵ダイオードしての有効面積が多くなっている。
図４は、従来の炭化珪素半導体装置のトレンチ間の構造を示す上面図である。従来の炭化珪素半導体装置では、トレンチ１１８間にｎ+型ソース領域１０７とｐ++型コンタクト領域１０８とがトレンチ１１８の奥行き方向に交互に設けられている。図４において、符号１０９、１１０、１１１は、それぞれゲート絶縁膜、ゲート電極、層間絶縁膜を示す。また、従来の炭化珪素半導体装置では、電流センス部のトレンチ１１８間の構造は、活性領域のトレンチ１１８間の構造と同様である。
このため、従来の炭化珪素半導体装置では、電流センス部のｎ+型ソース領域１０７の奥行き方向の長さＬｎ１は、活性領域のｎ+型ソース領域１０７の奥行き方向の長さＬｎ１と同等の長さであり、電流センス部のｐ++型コンタクト領域１０８の長さＬｐ１は、活性領域のｐ++型コンタクト領域１０８の長さＬｐ１と同等の長さであった。つまり、電流センス部のｐ++型コンタクト領域１０８の表面の面積は、活性領域のｐ++型コンタクト領域１０８の表面の面積と同等であり、電流センス部のｎ+型ソース領域１０７の表面の面積は、活性領域のｎ+型ソース領域１０７の表面の面積と同等であった。
図５は、実施の形態にかかる炭化珪素半導体装置の電流センス部のトレンチ間の構造を示す上面図である。実施の形態にかかる炭化珪素半導体装置の活性領域４０のトレンチ１８間の構造は、図４の従来の炭化珪素半導体装置と同様であるため、図示を省略する。また、以下の記載で、実施の形態にかかる炭化珪素半導体装置の活性領域４０のトレンチ１８間のｎ+型ソース領域７の長さをＬｎ１、ｐ++型コンタクト領域８の長さをＬｐ１と記載し、電流センス部３７ａのトレンチ１８間のｎ+型ソース領域７の長さをＬｎ２、ｐ++型コンタクト領域８の長さをＬｐ２と記載する。
実施の形態にかかる炭化珪素半導体装置でも、トレンチ１８間にｎ+型ソース領域７とｐ++型コンタクト領域８とがトレンチ１８の奥行き方向に交互に設けられている。なお、ｐ++型コンタクト領域８が設けられない場合は、トレンチ１８間にｎ+型ソース領域７とｐ型炭化珪素エピタキシャル層３とがトレンチ１８の奥行き方向に交互に設けられている。この場合、以下のｐ++型コンタクト領域８の長さ、面積等はｐ型炭化珪素エピタキシャル層３の長さ、面積等になる。
実施の形態にかかる炭化珪素半導体装置では、電流センス部３７ａのｐ++型コンタクト領域８の表面の面積は、活性領域４０のｐ++型コンタクト領域８の表面の面積より狭くなっている。例えば、活性領域４０において、Ｌｎ１、Ｌｐ１を変化させず、電流センス部３７ａにおいて、Ｌｎ２を大きくして、Ｌｐ２を小さくすることにより、電流センス部３７ａのｐ++型コンタクト領域８の表面の面積を狭くすることができる。活性領域４０では、Ｌｐ１／Ｌｎ１＝１程度であったところを、電流センス部３７ａではＬｎ２／Ｌｐ２＞１とする。内蔵ダイオードの順方向電圧（Ｖｆ）を十分に高くさせるため、Ｌｎ２／Ｌｐ２＞２以上、つまり、電流センス部３７ａのｎ+型ソース領域７の表面の面積は、電流センス部３７ａのｐ++型コンタクト領域８の表面の面積の２倍以上であることが好ましい。
なお、ｐ++型コンタクト領域８の表面とは、ｎ+型炭化珪素基板１と反対側のｐ++型コンタクト領域８の面であり、ｎ+型ソース領域７の表面とは、ｎ+型炭化珪素基板１と反対側のｎ+型ソース領域７の面である。
このように、電流センス部３７ａのトレンチ１８間の領域のｐ型領域とｎ型領域との比率をｎ型領域が多くなるようにすることで、内蔵ダイオードとして用いられる領域の面積が減少し、電流センス部３７ａの内蔵ダイオードの順方向電圧（Ｖｆ）が高くなる。これにより、スイッチング時の逆回復でのキャリアの集中を緩和できる。また、電流センス部３７ａのトレンチ１８間の領域のｐ型領域とｎ型領域の不純物濃度または深さを変えることにより、電流センス部３７ａの内蔵ダイオードの順方向電圧を高くすることも可能である。しかしながら、この場合、電流センス部３７ａとメイン半導体素子１５ａで素子の特性が変わってしまう。さらに、電流センス部３７ａとメイン半導体素子１５ａの製造方法も変える必要がある。一方、実施の形態のｐ型領域とｎ型領域の面積の変更は、マスクパターンを変更するだけであり、既存の製造工程で行うことができる。
図６は、従来の炭化珪素半導体装置の特性図を示すグラフである。また、図７は、実施の形態にかかる炭化珪素半導体装置の特性図を示すグラフである。それぞれのグラフで、ドレイン電流（ＩD）－ゲートソース間電圧（ＶGS）の特性を示し、横軸はＶGSで単位はＶであり、縦軸はＩDで単位はＡである。図６と図７を比較することにより、実施の形態では、ＶGSの増加に対するＩDの増加が大きく（傾きが大きい）なっており、順方向電圧Ｖｆが高くなっていることがわかる。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図８～図１４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図８に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。ここまでの状態が図９に示されている。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図１０に示されている。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ここまでの状態が図１１に示されている。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を設ける。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。
ここで、ｎ+型ソース領域７とｐ++型コンタクト領域８を形成する際は、例えば、電流センス部３７ａのｐ++型コンタクト領域８の面積を狭くすることで、電流センス部３７ａのトレンチ１８間のｐ++型コンタクト領域８の面積を、活性領域４０のトレンチ１８間のｐ++型コンタクト領域８の面積より狭く形成する。ここまでの状態が図１２に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６に形成された第２ｐ+型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１３に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１４に示されている。
次に、コンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１３を残し、ｎ+型ソース領域７およびｐ++型コンタクト領域８とソース電極１３とを接触させる。次に、コンタクトホール以外のソース電極１３を選択的に除去する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３上および層間絶縁膜１１の開口部に、ＯＣパッド３７およびソース電極パッド１５となる電極パッドを堆積する。例えば、スパッタ法により、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９はＡｌ膜であってもよい。Ａｌ合金膜２９は、例えば、Ａｌ－Ｓｉ膜またはＡｌ－Ｓｉ－Ｃｕ膜である。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域４０に残すことによってソース電極パッド１５およびＯＣパッド３７を形成する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ＯＣパッド３７およびソース電極パッド１５を選択的に除去する。
次に、ＯＣパッド３７およびソース電極パッド１５を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、ＯＣパッド３７およびソース電極パッド１５をそれぞれ覆う第１保護膜２１を形成するとともに、これら第１保護膜２１を開口する。
次に、ＯＣパッド３７およびソース電極パッド１５の上部に、めっき膜１６を選択的に形成し、めっき膜１６と第１保護膜２１との各境界を覆う第２保護膜２３を形成する。次に、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。
次に、ｎ+型炭化珪素基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびｎ+型炭化珪素半導体基板１とオーミック接合する裏面電極１４を形成する。
なお、活性領域４０のメイン半導体素子１５ａと電流センス部３７ａは同様の構造であるため、上記のように同時に形成される。温度センス部３５ａは、以下のように形成される。電極パッドの形成前に、温度センス部３５ａにおいてフィールド絶縁膜８０上に、一般的な方法によりｐ型ポリシリコン層８１、ｎ型ポリシリコン層８２、層間絶縁層８３、アノード電極８４およびカソード電極８５を形成する。
また、温度センス部３５ａのｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、例えば、メイン半導体素子１５ａおよび電流センス部３７ａのゲート電極１０と同時に形成してもよい。フィールド絶縁膜８０は、メイン半導体素子１５ａおよび電流センス部３７ａの層間絶縁膜１１の一部であってもよい。この場合、温度センス部３５ａのｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン半導体素子１５ａおよび電流センス部３７ａの層間絶縁膜１１の形成後に形成される。
次に、アノード電極８４およびカソード電極８５にそれぞれ接するアノード電極パッド３５およびカソード電極パッド３６を形成する。アノード電極パッド３５およびカソード電極パッド３６は、ソース電極パッド１５とともに形成して、ソース電極パッド１５と同じ積層構造としてもよい。
次に、アノード電極パッド３５およびカソード電極パッド３６を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、アノード電極パッド３５およびカソード電極パッド３６をそれぞれ覆う第１保護膜２１を形成するとともに、これら第１保護膜２１を開口する。
次に、アノード電極パッド３５およびカソード電極パッド３６の上部に、めっき膜１６を選択的に形成し、めっき膜１６と第１保護膜２１との各境界を覆う第２保護膜２３を形成する。次に、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。以上のようにして、図１～図３Ｂに示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、電流センス部のｐ++型コンタクト領域の表面の面積は、活性領域のｐ++型コンタクト領域の表面の面積より狭くなっている。これにより、電流センス部のトレンチ間の領域のｐ型領域とｎ型領域との比率でｎ型領域が多くなり、内蔵ダイオードの順方向電圧（Ｖｆ）が高くなる。このため、スイッチング時の逆回復でのキャリアの集中を緩和でき、電流センス部の破壊を防止でき、信頼性の高い半導体素子を提供できる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ ｐ型炭化珪素エピタキシャル層
４ 第１ｐ+型ベース領域
４ａ 下部第１ｐ+型ベース領域
４ｂ 上部第１ｐ+型ベース領域
５ 第２ｐ+型ベース領域
６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ+型ソース領域
８、１０８ ｐ++型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、８３、１１１ 層間絶縁膜
１２ 絶縁膜
１３ ソース電極
１４ 裏面電極
１５ ソース電極パッド
１５ａ メイン半導体素子
１６ めっき膜
１７ はんだ
１８、１１８ トレンチ
１９ 外部端子電極
２１ 第１保護膜
２２ ゲート電極パッド
２２ａ ゲート電極パッド部
２３ 第２保護膜
２５ 第１ＴｉＮ膜
２６ 第１Ｔｉ膜
２７ 第２ＴｉＮ膜
２８ 第２Ｔｉ膜
２９ Ａｌ合金膜
３５ アノード電極パッド
３５ａ 温度センス部
３６ カソード電極パッド
３７ ＯＣパッド
３７ａ 電流センス部
３７ｂ 電流センス部の活性領域
４０ 活性領域
４１ エッジ終端領域
５０ 炭化珪素半導体素子
８０ フィールド絶縁膜
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
８４ アノード電極
８５ カソード電極

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、
    前記第２半導体層に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有するＭＯＳ構造により構成され、オン状態の時に主電流が流れる活性領域と、
    前記ＭＯＳ構造により構成され、前記半導体基板および前記第１半導体層を前記活性領域と共通とし、前記第２半導体層を、前記活性領域の第２半導体層と所定間隔離間して配置した電流検出領域と、
    を備え、
    前記電流検出領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記電流検出領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率は、前記活性領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記活性領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率より大きく、
    前記電流検出領域の第２半導体層と離間して、前記電流検出領域の第２半導体層を囲む第２導電型の半導体領域が設けられ、前記電流検出領域と前記第２導電型の半導体領域との間に前記第１半導体層が設けられることを特徴とする半導体装置。
  2. 前記電流検出領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記電流検出領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率は、前記活性領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記活性領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率の２倍以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ＭＯＳ構造は、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに有し、
    前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体領域と前記第２半導体領域とは、前記トレンチの奥行き方向に交互に設けられ、前記電流検出領域の第１半導体領域の奥行き方向の長さは、前記電流検出領域の第２半導体領域の奥行き方向の長さより長いことを特徴とする請求項３に記載の半導体装置。
  5. 前記電流検出領域の内蔵ダイオードは、前記活性領域の内蔵ダイオードより順方向電圧が高いことを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. オン状態の時に主電流が流れる活性領域と電流検出領域とにＭＯＳ構造を有する半導体装置の製造方法において、
    第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域を形成する第４工程と、
    前記電流検出領域の第２半導体層と離間して、前記電流検出領域の第２半導体層を囲む第２導電型の半導体領域を形成する第５工程と、
    前記第２半導体層に接触するゲート絶縁膜を形成する第６工程と、
    前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極を形成する第７工程と、
    前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程と、
    前記半導体基板の裏面に第２電極を形成する第９工程と、
    を含み、
    前記第１工程では、前記電流検出領域の半導体基板および前記電流検出領域の第１半導体層を前記活性領域の半導体基板および前記活性領域の第１半導体層と共通に形成し、
    前記第２工程では、前記電流検出領域の第２半導体層を、前記活性領域の前記第２半導体層と所定間隔離間して形成し、
    前記第３工程では、前記電流検出領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記電流検出領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率を、前記活性領域の第２半導体領域の、前記半導体基板側に対して反対側の表面の面積に対する前記活性領域の第１半導体領域の、前記半導体基板側に対して反対側の表面の面積の比率より大きく形成し、
    前記第５工程では、前記電流検出領域と前記第２導電型の半導体領域との間に前記第１半導体層を設けることを特徴とする半導体装置の製造方法。
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