JP2017079324A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】高温度条件下においても信頼性の高い半導体装置および半導体装置の製造方法を提供すること。【解決手段】メイン半導体素子１０と同一の炭化珪素基体１００に、過電圧保護部、電流センス部および温度センス部等の保護・制御回路が配置されている。メイン半導体素子１０のゲートパッド１９、保護・制御回路を構成する複数の半導体素子の各電極パッド３２，４８，５４，５５は、活性領域１０１の中央部に直線状に１列に配置されている。メイン半導体素子１０のソースパッド１２は、ソースパッド１２以外の電極パッド１９，３２，４８，５４，５５を挟み込むように複数配置されている。メイン半導体素子１０のソースパッド１２およびゲートパッド１９と、保護・制御回路を構成する複数の半導体素子の各電極パッド３２，４８，５４，５５には、すべてめっき膜および半田膜を介して端子ピンが配置されている。【選択図】図４

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照。）。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム（ＧａＮ）などシリコンよりもバンドギャップの広い他の半導体（以下、ワイドバンドギャップ半導体とする）にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照。）。

このような炭化珪素を用いた高耐圧半導体装置では、高耐圧半導体装置で発生する損失が少なくなった分、例えばインバータで用いる際、シリコンを用いた従来の半導体装置よりも１桁高いキャリア周波数で適用される。高耐圧半導体装置を高いキャリア周波数で適用する場合、高耐圧半導体装置を構成する半導体チップの発熱温度が高くなり、デバイスの信頼性に悪影響を及ぼす。特に、半導体チップのおもて面に設けられたおもて面電極には、ボンディング装置（ボンダー）によりボンディングワイヤが接合されており、高温度での適用によりおもて面電極とボンディングワイヤとの密着性が低下し、半導体装置の信頼性に悪影響が及ぶ。

別の配線構造として、ボンディングワイヤに代えて、おもて面電極の電位を外部に取り出す外部接続用端子となる平板状の配線部材をおもて面電極に接合した構造が提案されている（例えば、下記特許文献１（第００３２〜００３４段落）参照。）。下記特許文献１では、配線部材自体がもつ熱容量をボンディングワイヤ自体がもつ熱容量よりも大きくし、かつ半導体チップとの接触面積を大きくすることで、放熱効率を向上させている。

また、別の配線構造として、外部接続用端子となるピン状の配線部材（以下、端子ピンとする）をチップおもて面に対して略垂直に立てた状態でおもて面電極に接合した構造が提案されている。端子ピンを用いた配線構造を備えた従来の半導体装置の構造について、炭化珪素を用いて作製されたスイッチングデバイスであるプレーナゲート構造のｎチャネル型ＭＯＳＦＥＴを例に説明する。図１０は、従来の半導体装置の構造を示す断面図である。図１０に示す従来の半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体チップ）とする）２００のおもて面（ｐ型炭化珪素層１０４側の面）側に、メイン半導体素子２１０の一般的なＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備える。

炭化珪素基体２００は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）２０１のおもて面上に、炭化珪素からなるｎ^-型半導体層（以下、ｎ^-型炭化珪素層とする）２０２と、炭化珪素からなるｐ型半導体層（以下、ｐ型炭化珪素層とする）２０４と、を順に積層してなる。炭化珪素基体２００のおもて面には、互いに離してソース電極（ソースパッド）２１２およびゲートパッド（不図示）が設けられている。ソース電極２１２は、ｎ⁺型ソース領域２０５およびｐ⁺型コンタクト領域２０６に接し、層間絶縁膜２１１によりゲート電極２０９と電気的に絶縁されている。ゲートパッドは、図示省略する部分でゲート電極２０９に電気的に接続されている。

ソース電極２１２上およびゲートパッド上には、それぞれ、めっき膜２１３およびはんだ層２１４を介して異なる端子ピン２１５が接合されている。ソース電極２１２およびゲートパッドの表面のめっき膜２１３以外の部分は、第１保護膜２１６で覆われている。第２保護膜２１７は、めっき膜２１３と第１保護膜２１６との境界を覆う。ドレイン電極２１８は、炭化珪素基体２００の裏面（ｎ⁺型炭化珪素基板２０１の裏面）に接する。符号２０３，２０４ａはｐ型ベース領域である。ｐ型ベース領域２０４ａは、ｐ型炭化珪素層２０４の、ｎ⁺型ソース領域２０５およびｐ⁺型コンタクト領域２０６以外の部分である。符号２０７，２０８はそれぞれｎ型ＪＦＥＴ領域およびゲート絶縁膜である。

図１０に示す構成のＭＯＳＦＥＴでは、ソース電極２１２に対して正の電圧がドレイン電極２１８に印加された状態で、ゲート電極２０９にしきい値電圧以下の電圧が印加されているときには、ｐ型ベース領域２０４ａとｎ型ＪＦＥＴ領域２０７との間のｐｎ接合が逆バイアスされた状態となるため、活性領域の逆方向耐圧が確保され電流は流れない。一方、ゲート電極２０９にしきい値電圧以上の電圧が印加されると、ｐ型ベース領域２０４ａの、ゲート電極２０９直下（ドレイン側）の部分の表面層にｎ型の反転層（チャネル）が形成される。それによって、ｎ⁺型炭化珪素基板２０１、ｎ^-型炭化珪素層２０２、ｎ型ＪＦＥＴ領域２０７、ｐ型ベース領域２０４ａの表面反転層およびｎ⁺型ソース領域２０５の経路で電流が流れる。このように、ゲート電圧を制御することによって、周知のＭＯＳＦＥＴのスイッチング動作を行うことができる。

特開２０１４−０９９４４４号公報

ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１

しかしながら、従来の半導体装置では、メイン半導体素子２１０のソース電極（ソースパッド）２１２およびゲートパッドにのみ、めっき膜２１３およびはんだ層２１４を介して端子ピン２１５が接合される。一方、同一の半導体チップ（炭化珪素基体２００）に配置される保護回路、制御回路および演算回路など図示省略する回路部の電極パッドにはボンディングワイヤが接合される。このため、高温度条件下で、回路部の電極パッドとボンディングワイヤの密着性が低下し、半導体装置の信頼性に劣るという問題がある。

この発明は、上述した従来技術による問題点を解消するため、高温度条件下においても信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる同一の半導体基板に、複数の半導体素子が配置されている。前記複数の半導体素子にそれぞれ電気的に接続された複数の電極パッドは、前記半導体基板のおもて面に所定の平面レイアウトに配置されている。前記電極パッドの電位を外部に取り出す端子ピンが、すべての前記電極パッド上にそれぞれめっき膜を介して半田接合されている。

また、この発明にかかる半導体装置は、上述した発明において、前記複数の半導体素子を、主動作を行う第１半導体素子と、前記第１半導体素子を保護または制御する１つ以上の第２半導体素子と、で構成したことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、複数の前記第２半導体素子それぞれに電気的に接続された前記電極パッドを、主電流が流れる活性領域の中央部に配置した平面レイアウトを有することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体素子は２つ以上配置されており、２つ以上の前記第２半導体素子それぞれに電気的に接続された前記電極パッドを直線状に１列に配置した平面レイアウトを有することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体素子は２つ以上配置されており、２つ以上の前記第２半導体素子それぞれに電気的に接続された前記電極パッドを、前記第１半導体素子に電気的に接続された前記電極パッドを挟んで２箇所に分けて配置した平面レイアウトを有することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体素子は、過電圧から前記第１半導体素子を保護する第１過電圧保護部、前記第１半導体素子に流れる電流を検出する電流センス部、前記第１半導体素子の温度を検出する温度センス部、または、前記第１半導体素子を制御する演算回路部、であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、第２導電型の第１半導体領域、第１導電型の第２半導体領域、ゲート絶縁膜、ゲート電極および第１，２電極を有する前記第１半導体素子を備える。前記第１半導体領域は、第１導電型の前記半導体基板のおもて面側に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記ゲート絶縁膜は、前記第１半導体領域の、前記第２半導体領域と前記半導体基板との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に接する。前記第２電極は、前記半導体基板の裏面に接する。そして、前記第１電極を、前記第１半導体素子に電気的に接続された前記電極パッドとしたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子の素子構造と、前記電流センス部となる前記第２半導体素子の素子構造と、は所定ピッチで配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記電流センス部となる前記第２半導体素子の素子構造は、前記第１半導体素子の素子構造の一部で構成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子の素子構造は絶縁ゲート構造であり、前記電流センス部となる前記第２半導体素子の素子構造は絶縁ゲート構造である。そして、前記電流センス部となる前記第２半導体素子の素子構造のチャネル長は、前記電流センス部となる前記第２半導体素子の素子構造と前記第１半導体素子の素子構造とが同じゲート閾値電圧になるように設定されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子は、第２導電型の第１半導体領域、第１導電型の第２半導体領域、ゲート絶縁膜、ゲート電極および第１，２電極を有する。前記第１半導体領域は、第１導電型の前記半導体基板のおもて面側に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記ゲート絶縁膜は、前記第１半導体領域の、前記第２半導体領域と前記半導体基板との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に接する。前記第２電極は、前記半導体基板の裏面に接する。そして、前記第１電極を、前記第１半導体素子に電気的に接続された前記電極パッドとしたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体領域は、前記第１半導体素子に電気的に接続された前記電極パッド、および、複数の前記第２半導体素子それぞれに電気的に接続された前記電極パッド、に深さ方向に対向する所定のレイアウトに配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体領域の、前記電流センス部となる前記第２半導体素子に電気的に接続された前記電極パッドに深さ方向に対向する部分で前記電流センス部が構成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子は、第３半導体領域をさらに有する。前記第３半導体領域は、前記半導体基板のおもて面から前記第１半導体領域よりも深い位置に選択的に設けられ、かつ当該第１半導体領域に接する。前記第３半導体領域は、前記第１半導体領域の、前記電流センス部となる部分に隣り合うように配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の内部に、前記第３半導体領域と導電型の異なる第４半導体領域が選択的に設けられていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体からなる同一の半導体基板に配置された複数の半導体素子と、前記複数の半導体素子にそれぞれ電気的に接続された複数の電極パッドと、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記半導体基板のおもて面側に、前記複数の半導体素子の素子構造をそれぞれ形成する工程を行う。次に、前記半導体基板のおもて面上に、複数の前記素子構造のコンタクト領域に接する金属膜を形成する工程を行う。次に、前記金属膜を選択的に除去して、前記複数の半導体素子にそれぞれ電気的に接続された複数の前記電極パッドを前記半導体基板のおもて面に所定の平面レイアウトに配置する工程を行う。次に、前記電極パッドの電位を外部に取り出す端子ピンを、すべての前記電極パッド上にそれぞれめっき膜を介して半田接合する工程を行う。

本発明にかかる半導体装置および半導体装置の製造方法によれば、高温度条件下で電極パッドとの密着性の低いボンディングワイヤを用いずに半導体装置を作製（製造）することができるため、高温度条件下においても信頼性の高い半導体装置を提供することができるという効果を奏する。

実施の形態１にかかる半導体装置の構造の一例を示す断面図である。 実施の形態１にかかる半導体装置の配線構造を示す断面図である。 実施の形態１にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。 実施の形態１にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。 実施の形態１にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。 実施の形態２にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。 実施の形態２にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。 実施の形態２にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。 実施の形態２にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。 従来の半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の平面レイアウトの一例を示す平面図である。 図１１の切断線Ｙ１−Ｙ１’における断面構造を示す断面図である。 図１１の切断線Ｘ１−Ｘ１’における断面構造を示す断面図である。 図１１の切断線Ｙ１−Ｙ１’における断面構造の別の一例を示す断面図である。 実施の形態４にかかる半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造の別の一例を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について説明する。図１は、実施の形態１にかかる半導体装置の構造の一例を示す断面図である。図２は、実施の形態１にかかる半導体装置の配線構造を示す断面図である。図１には、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）１００の活性領域を図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する。活性領域は、オン状態のときに電流が流れる領域である。エッジ終端領域は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。

図１に示すように、実施の形態１にかかる半導体装置は、同一の炭化珪素基体１００の活性領域に、メイン半導体素子（第１半導体素子）１０と、このメイン半導体素子１０を保護・制御する複数の回路部（第２半導体素子）と、を備える。メイン半導体素子１０を保護・制御するための回路部としては、例えば、過電圧保護部（第１過電圧保護部）３０、電流センス部４０、温度センス部５０および演算回路部６０等が挙げられる。メイン半導体素子１０、および、メイン半導体素子１０を保護・制御する回路部は、ピン状の配線部材（後述する端子ピン１５）を用いた同一構成の配線構造を有する。実施の形態１にかかる半導体装置の配線構造について、メイン半導体素子１０をプレーナゲート構造の縦型ＭＯＳＦＥＴとした場合を例に図１，２を参照して説明する。

メイン半導体素子１０は、炭化珪素基体１００のおもて面（後述するｐ型炭化珪素層）４側の面）側に、第１，２ｐ型ベース領域（第１半導体領域）３，４ａ、ｎ⁺型ソース領域（第２半導体領域）５、ｐ⁺型コンタクト領域６、ｎ型ＪＦＥＴ領域７、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲート構造部を備える。１つのＭＯＳゲート構造部で１つの単位セル（素子の機能単位）が構成される。図示省略するが、複数のＭＯＳゲート構造部は、例えば、基体おもて面に平行な方向に延びるストライプ状の平面レイアウトに配置されている。すなわち、単位セルが隣接して複数配置されている。メイン半導体素子１０は、隣接して配置された複数（例えば数百〜数万個程度）の単位セルで構成される。

具体的には、炭化珪素基体１００は、例えば、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板）１のおもて面上に、炭化珪素からなるｎ^-型半導体層（ｎ^-型炭化珪素層）２と、炭化珪素からなるｐ型半導体層（ｐ型炭化珪素層）４と、を順に積層してなる。ｎ⁺型炭化珪素基板１は、メイン半導体素子１０のドレイン領域として機能する。ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、第１ｐ型ベース領域３が選択的に設けられている。ｎ^-型炭化珪素層２の、第１ｐ型ベース領域３以外の部分がドリフト領域である。

ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、第１ｐ型ベース領域３を覆うようにｐ型炭化珪素層４が設けられている。ｐ型炭化珪素層４の不純物濃度は、第１ｐ型ベース領域３の不純物濃度よりも低くてもよい。ｐ型炭化珪素層４の内部には、深さ方向に第１ｐ型ベース領域３に対向する部分に、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６がそれぞれ選択的に設けられている。また、ｐ型炭化珪素層４の内部には、ｐ型炭化珪素層４を深さ方向に貫通してｎ^-型炭化珪素層２に達するｎ型半導体領域７が設けられている。

ｎ型半導体領域７は、ｎ⁺型ソース領域５に対してｐ⁺型コンタクト領域６の反対側にｎ⁺型ソース領域５と離して配置されている。ｐ型炭化珪素層４の、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６およびｎ型半導体領域７以外の部分（以下、第２ｐ型ベース領域とする）４ａは、第１ｐ型ベース領域３とともにベース領域として機能する。ｎ型半導体領域（以下、ｎ型ＪＦＥＴ領域とする）７は、隣り合うベース領域間に挟まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域であり、ｎ^-型炭化珪素層２とともにドリフト領域として機能する。

第２ｐ型ベース領域４ａの、ｎ⁺型ソース領域５とｎ型ＪＦＥＴ領域７とに挟まれた部分の表面上には、ゲート絶縁膜８を介してゲート電極９が設けられている。同一の単位セルを構成するｎ型ＪＦＥＴ領域７の表面上にゲート絶縁膜８を延在させ、ゲート絶縁膜８を挟んでｎ型ＪＦＥＴ領域７と深さ方向に対向するようにゲート電極９が設けられていてもよい。層間絶縁膜１１は、炭化珪素基体１００のおもて面全面に、ゲート電極９を覆うように設けられている。層間絶縁膜１１に開口されたコンタクトホールには、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６が露出されている。

ソース電極（第１電極）１２は、コンタクトホールを介してｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６に接するとともに、層間絶縁膜１１によりゲート電極９と電気的に絶縁されている。ソース電極１２は、複数の金属膜を積層した積層構造を有していてもよい。図２には、例えば、基体おもて面側から窒化チタン（ＴｉＮ）膜２１、チタン（Ｔｉ）膜２２、窒化チタン膜２３、チタン膜２４、およびアルミニウム（Ａｌ）膜２５を順に積層した５層構造のソース電極１２を示す。窒化チタン膜２１は、層間絶縁膜１１を覆う。窒化チタン膜２１は、層間絶縁膜１１上からコンタクトホールのｎ⁺型ソース領域５上にまで延在し、ｎ⁺型ソース領域５に接していてもよい。

チタン膜２２は、窒化チタン膜２１の表面およびコンタクトホールの内壁に沿って設けられ、コンタクトホールのｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６に接する。窒化チタン膜２３は、チタン膜２２上に設けられている。チタン膜２４は、窒化チタン膜２３上に設けられている。窒化チタン膜２１、チタン膜２２、窒化チタン膜２３およびチタン膜２４は、バリアメタルとして機能する。バリアメタルは、ソース電極１２から炭化珪素基体１００および層間絶縁膜１１側への金属原子の拡散を防止する機能を有する。また、バリアメタルは、バリアメタルを構成する各金属膜間またはバリアメタルを挟んで対向する領域間での相互反応を防止する機能を有する。

アルミニウム膜２５は、チタン膜２４上に設けられている。アルミニウム膜２５に代えて、例えば、アルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜またはアルミニウム−銅（Ａｌ−Ｃｕ）膜を設けてもよい。ソース電極１２は、メイン半導体素子１０のソースパッド（電極パッド）となる。ソース電極１２上には、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。端子ピン１５は、所定直径を有する丸棒状（円柱状）の配線部材であり、ソース電極１２の電位を外部に取り出す外部接続用端子（例えばインプラントピン）となる。すなわち、端子ピン１５の一方の端部は、半導体チップ（炭化珪素基体１００）を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン１５は、高温度条件下（例えば２００℃〜３００℃）においてもソース電極１２との密着性が高く、ワイヤボンディングに比べて剥離しにくい。

端子ピン１５の他方の端部は、基体おもて面に対して略垂直に立てた状態で、めっき膜１３に半田接合されている。図２には、端子ピン１５を簡略して図示するが、実際には、半田膜１４上に棒状の端子ピン１５が縦長に直立して接合される。ソース電極１２に複数の端子ピン１５が接合されていてもよい。ソース電極１２に接合される端子ピン１５の直径および本数は、メイン半導体素子１０の電流能力の大きさに基づいて決定される。端子ピン１５の直径が大きくなるほど、また、ソース電極１２に接合される端子ピン１５の本数が多いほど、メイン半導体素子１０の電流能力が大きくなる。めっき膜１３の表面積は、ソース電極１２に１つの端子ピン１５を接合する場合には端子ピン１５の端部（底面）の表面積とほぼ同程度であり、ソース電極１２に複数（ｎ個、ｎ＞１）の端子ピン１５を接合する場合にはすべての端子ピン１５が接合可能な大きさ（＝端子ピン１５の端部の面積×ｎ）となる。

ソース電極１２の表面の、めっき膜１３に覆われた部分以外の部分は、第１保護膜１６で覆われている。第１保護膜１６は、めっき膜１３形成時に、めっき膜１３の濡れ広がりを防止するマスクとして機能する。めっき膜１３と第１保護膜１６との境界上に、めっき膜１３および第１保護膜１６の端部を覆うように第２保護膜１７が設けられている。第２保護膜１７は、端子ピン１５の半田接合時に、半田膜１４の濡れ広がりを防止するマスクとして機能する。第２保護膜１７は、第１保護膜１６の全面を覆っていてもよい。第２保護膜１７を設けることで、めっき膜１３と第１保護膜１６との間に隙間が生じている場合であっても、ソース電極１２が露出されることはない。

メイン半導体素子１０を構成するすべての単位セルのゲート電極９は、図示省略する部分でゲートパッド（電極パッド）電気的に接続されている。ゲートパッドの構成は、ソース電極１２と同様である。また、ゲートパッド上には、ソース電極１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。ゲートパッドに接合される端子ピン１５の直径および本数は、メイン半導体素子１０の電流能力に基づいて決定すればよい。炭化珪素基体１００の裏面（ｎ⁺型炭化珪素基板１の裏面）全面に、裏面電極（第２電極）１８が設けられている。裏面電極１８は、メイン半導体素子１０のドレイン電極として機能する。

次に、メイン半導体素子１０を保護・制御するための回路部について、例えば、過電圧保護部３０、電流センス部４０、温度センス部５０および演算回路部６０を例に図１を参照して説明する。過電圧保護部３０は、ｐ型アノード領域３１とｎ^-型炭化珪素層２との間のｐｎ接合３３で形成されたダイオードであり、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１０を保護する。図１には、過電圧保護部３０を２箇所に配置した場合を示す。ｐ型アノード領域３１は、ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層に選択的に設けられ、ｎ^-型炭化珪素層２との間にｐｎ接合３３を形成する。

アノード電極３２は、コンタクトホール（不図示）を介してｐ型アノード領域３１に接する。また、アノード電極３２は、メイン半導体素子１０のソース電極１２に電気的に接続されている。アノード電極３２の構成は、メイン半導体素子１０のソース電極１２と同様である。アノード電極３２は、過電圧保護部３０の電極パッド（以下、ＯＶパッドとする）となる。図示省略するが、アノード電極３２上には、メイン半導体素子１０のソース電極１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている（図２参照）。アノード電極３２に接合される端子ピン１５の直径および本数は、過電圧保護部３０の電流能力に基づいて決定すればよい。ｎ⁺型炭化珪素基板１および裏面電極１８は、それぞれ過電圧保護部３０のカソード領域およびカソード電極として機能する。

電流センス部４０は、メイン半導体素子１０に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部４０は、メイン半導体素子１０と同一構成の単位セルを数個程度備えた縦型ＭＯＳＦＥＴである。すなわち、電流センス部４０は、第１，２ｐ型ベース領域４１，４２、ｎ⁺型ソース領域４３、ｐ⁺型コンタクト領域４４、ｎ型ＪＦＥＴ領域４５、ゲート絶縁膜４６およびゲート電極４７からなるＭＯＳゲート構造部と、ソース電極４８と、を備える。電流センス部４０のＭＯＳゲート構造部を構成する各部は、それぞれ、メイン半導体素子１０のＭＯＳゲート構造部の対応する各部と同一の構成を有する。

ソース電極４８の構成は、メイン半導体素子１０のソース電極１２と同様である。ソース電極４８は、電流センス部４０の電極パッド（以下、ＯＣパッドとする）となる。図示省略するが、ソース電極４８上には、メイン半導体素子１０のソース電極１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。ソース電極４８に接合される端子ピン１５の直径および本数は、電流センス部４０の電流能力に基づいて決定すればよい。また、ソース電極４８は、センス抵抗４９を介してメイン半導体素子１０のソース電極１２に電気的に接続されている。

電流センス部４０は、メイン半導体素子１０のオン・オフで流れるドレイン電流の一部を、センス抵抗４９を介して微小電流として検出し分流する。ゲート絶縁膜４６の一部の厚さを厚くして、ゲート電極４７の一部４７ａを層間絶縁膜（不図示）側に凸状に突出させてもよい。電流センス部４０を構成するすべての単位セルのゲート電極４７は、メイン半導体素子１０のゲートパッドに電気的に接続されている。裏面電極１８は、電流センス部４０のドレイン電極として機能する。すなわち、電流センス部４０のゲートパッドおよびドレイン電極は、それぞれ、メイン半導体素子１０のゲートパッドおよびドレイン電極と共通である。

温度センス部５０は、ｐ型アノード領域５１とｎ型カソード領域５２との間のｐｎ接合５３で形成されたダイオードであり、当該ダイオードの温度特性を利用してメイン半導体素子１０の温度を検出する機能を有する。ｐ型アノード領域５１は、ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面層に選択的に設けられている。ｎ型カソード領域５２は、ｐ型アノード領域５１の内部に選択的に設けられ、ｐ型アノード領域５１との間にｐｎ接合５３を形成する。アノード電極５４は、コンタクトホール（不図示）を介してｐ型アノード領域５１に接する。カソード電極５５は、コンタクトホール（不図示）を介してｎ型カソード領域５２に接する。また、カソード電極５５は、メイン半導体素子１０のソース電極１２に電気的に接続されている。

アノード電極５４およびカソード電極５５の構成は、メイン半導体素子１０のソース電極１２と同様である。アノード電極５４は、温度センス部５０のアノードパッドとなる。カソード電極５５は、温度センス部５０のカソードパッドとなる。図示省略するが、アノード電極５４およびカソード電極５５上には、それぞれ、メイン半導体素子１０のソース電極１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている（図２参照）。アノード電極５４およびカソード電極５５それぞれに接合される端子ピン１５の直径および本数は、温度センス部５０の電流能力に基づいて決定すればよい。

温度センス部５０は、炭化珪素基体１００のおもて面上に堆積したｐ型ポリシリコン（Ｐｏｌｙ−Ｓｉ）層とｎ型ポリシリコン層との間のｐｎ接合で形成されたダイオードであってもよい。この場合、温度センス部５０を構成するｐ型ポリシリコン層およびｎ型ポリシリコン層は、例えばメイン半導体素子１０のゲート電極９を形成する際に炭化珪素基体１００のおもて面上に堆積したポリシリコン層の一部を用いて形成すればよい。温度センス部５０をポリシリコン層で形成することで、温度センス部５０は、メイン半導体素子１０に流れる電流の悪影響を受けにくくなる。

演算回路部６０は、過電圧保護部３０、電流センス部４０および温度センス部５０を制御する。また、演算回路部６０は、過電圧保護部３０、電流センス部４０および温度センス部５０等の出力信号に基づいてメイン半導体素子１０を制御する。具体的には、演算回路部６０は、例えば、メイン半導体素子１０の温度が過剰に上昇したときに、メイン半導体素子１０に印加するゲート電圧を低下させてメイン半導体素子１０に流れる電流を制限することでメイン半導体素子１０を保護する。演算回路部６０は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成されるが、図１にＣＭＯＳ回路を構成するｎチャネルＭＯＳＦＥＴを示す。

演算回路部６０のＣＭＯＳ回路を構成するｎチャネルＭＯＳＦＥＴは、例えば、メイン半導体素子１０と同一構成の縦型ＭＯＳＦＥＴであってもよい。すなわち、演算回路部６０のＣＭＯＳ回路を構成するｎチャネルＭＯＳＦＥＴは、第１，２ｐ型ベース領域６１，６２、ｎ⁺型ソース領域６３、ｐ⁺型コンタクト領域６４、ｎ型ＪＦＥＴ領域６５、ゲート絶縁膜６６およびゲート電極６７からなるＭＯＳゲート構造部と、ソース電極６８と、を備える。演算回路部６０のＣＭＯＳ回路を構成するｎチャネルＭＯＳＦＥＴのＭＯＳゲート構造部を構成する各部は、それぞれ、メイン半導体素子１０のＭＯＳゲート構造部の対応する各部と同一の構成を有する。

ソース電極６８や、演算回路部６０を構成する他の半導体素子のおもて面電極（不図示）は、図示省略する部分で演算回路部６０の電極パッド（以下、演算部パッド（不図示）とする）に電気的に接続されている。演算部パッドの構成は、例えば、メイン半導体素子１０のソース電極１２と同様である。図示省略するが、演算部パッド上には、メイン半導体素子１０のソース電極１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。演算部パッドに接合される端子ピン１５の直径および本数は、演算回路部６０の電流能力に基づいて決定すればよい。

上述したソース電極１２（以下、ソースパッド１２とする）、ゲートパッド、アノード電極３２（以下、ＯＶパッド３２とする）、ソース電極４８（以下、ＯＣパッド４８とする）、アノード電極５４（以下、アノードパッド５４とする）、カソード電極５５（以下、カソードパッド５５とする）および演算部パッド等の各電極パッドは、炭化珪素基体１００のおもて面に所定間隔で離して、所定の平面レイアウトに配置される。すなわち、炭化珪素基体１００のおもて面のほぼ全面が所定間隔で離して配置した複数のめっき膜１３で覆われる。各電極パッドは、電気的に絶縁されている。各電極パッド上のめっき膜１３は、第１保護膜１６により電気的に絶縁されている。

次に、各電極パッドの平面レイアウトについて説明する。図３〜５は、実施の形態１にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。図３，４には、ソースパッド１２、ゲートパッド１９、ＯＶパッド３２、ＯＣパッド４８、アノードパッド５４およびカソードパッド５５の平面レイアウトを示す。また、図３，４には、ソースパッド１２、ゲートパッド１９、ＯＶパッド３２、ＯＣパッド４８、アノードパッド５４およびカソードパッド５５を、それぞれＳ、Ｇ、ＯＶ、ＯＣ、ＡおよびＫと示す（図５〜９においても同様）。図５には、ソースパッド１２、ゲートパッド１９、ＯＶパッド３２、ＯＣパッド４８、アノードパッド５４、カソードパッド５５および演算部パッド６９の平面レイアウトを示す。図５には、演算部パッド６９を演算部と示す（図８においても同様）。

メイン半導体素子１０は、他の回路部に比べて電流能力が大きい。このため、図３，４に示すように、ソースパッド１２は、活性領域１０１の有効領域（活性領域１０１として用いる領域）の、ソースパッド１２以外の電極パッドを配置した領域を除く領域のほぼ全面に配置される。ソースパッド１２の平面レイアウトは、要求される仕様に応じて種々変更可能であり、例えばメイン半導体素子１０の電流容量などにより決定される。具体的には、例えば、ソースパッド１２以外の電極パッドを活性領域１０１の中央部に直線状に１列に配置した場合、ソースパッド１２以外のすべての電極パッドを挟むように２つのソースパッド１２を配置してもよい（図３）。

また、チップ（炭化珪素基体１００）サイズによっては、略矩形状の平面形状の半導体チップ（炭化珪素基体１００）の各頂点にそれぞれ対向する４つのソースパッド１２を配置してもよい（図４）。この場合、活性領域１０１の、他の電極パッドを挟まずに隣り合って配置されるソースパッド１２間に挟まれた部分１０３にゲートランナー（不図示）を配置可能である。ゲートランナーには、メイン半導体素子１０を構成するすべての単位セルのゲート電極９が電気的に接続される。例えば、メイン半導体素子１０のゲート電極９をストライプ状の平面レイアウトに配置した場合、ゲート抵抗が高くなりメイン半導体素子１０の各単位セルで動作タイミングのずれ（アンバランス動作）が生じる虞があるが、ゲートランナーを配置することで各単位セルの動作タイミングをほぼ同じにすることができる。

電流センス部４０は、メイン半導体素子１０と同じ条件で動作させるため、例えばメイン半導体素子１０の一部の単位セルを用いて構成される。すなわち、ＯＣパッド４８は、活性領域１０１内の有効領域に配置される。ソースパッド１２およびＯＣパッド４８以外の電極パッドは、活性領域１０１内の無効領域（活性領域１０１として用いない領域）に配置してもよい。また、ゲートパッド１９は、エッジ終端領域１０２（例えば幅１００μｍ程度）に配置してもよい。ＯＶパッド３２、アノードパッド５４およびカソードパッド５５は、過電圧保護部３０および温度センス部５０の素子構造とともにエッジ終端領域１０２に配置してもよい。好ましくは、アノードパッド５４およびカソードパッド５５は、メイン半導体素子１０の電流量の多い領域付近（例えば活性領域１０１の中央部）に配置されることがよい。

ソースパッド１２以外の電極パッドを並列に配置する場合、その並び順は種々変更可能である。例えば、アノードパッド５４とカソードパッド５５との間に他の電極パッドが配置されていてもよい。図３では、アノードパッド５４およびカソードパッド５５を隣接して図示しているが、実際はアノードパッド５４およびカソードパッド５５は電気的に絶縁されている（図４〜９においても同様）。隣り合う電極パッド間の距離ｘ１は、例えば５００μｍ以下程度と狭くすることが可能である。チップサイズはメイン半導体素子１０の電流能力が大きくなるほど大きくなる。チップサイズを５ｍｍ²とした場合、隣り合う電極パッド間の距離ｘ１を５００μｍ程度としたときに、直線状に１列に５つの電極パッドを配置可能である。チップサイズが小さくなるほど活性領域１０１の表面積が小さくなる。このため、各電極パッドを２列に配置してもよい。

演算回路部６０は、上述したようにＣＭＯＳ回路など複数の半導体素子で構成される。このため、演算回路部６０は、演算回路部６０を構成する複数の半導体素子のおもて面電極（ソース電極６８等）の他に、演算部パッド６９を備える。メイン半導体素子１０と同一の炭化珪素基体１００に演算回路部６０を配置する場合、演算回路部６０を構成する複数の半導体素子の素子構造（おもて面電極も含む）が活性領域１０１の有効領域に配置されていればよい。演算部パッド６９は、活性領域１０１の有効領域および無効領域のいずれに配置してもよいし（図５）、エッジ終端領域１０２に配置してもよい。演算部パッド６９を活性領域１０１に配置する場合、可能な限りエッジ終端領域１０２寄りに配置することが好ましい。図５には、図３に示す電極パッドの平面レイアウトに、活性領域１０１の、エッジ終端領域１０２との境界付近に演算部パッド６９を追加した状態を示す。

次に、実施の形態１にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのメイン半導体素子１０を作製する場合を例に説明する。まず、例えば２．０×１０¹⁹／ｃｍ³の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶のｎ⁺型炭化珪素基板（半導体ウエハ）１を用意する。ｎ⁺型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ⁺型炭化珪素基板１のおもて面に、例えば１．０×１０¹⁶／ｃｍ³の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎ^-型炭化珪素層２を例えば１０μｍの厚さでエピタキシャル成長させる。

次に、フォトリソグラフィおよびイオン注入により、ｎ^-型炭化珪素層２の表面層にメイン半導体素子１０の第１ｐ型ベース領域３を選択的に形成する。このとき、メイン半導体素子１０の第１ｐ型ベース領域３とともに、メイン半導体素子１０と同一の炭化珪素基体１００に配置される回路部の同一構成のｐ型領域を形成する。具体的には、メイン半導体素子１０と同一の炭化珪素基体１００に配置される回路部のｐ型領域とは、例えば、過電圧保護部３０のｐ型アノード領域３１、電流センス部４０の第１ｐ型ベース領域４１、温度センス部５０のｐ型アノード領域５１、および演算回路部６０の第１ｐ型ベース領域６１等である。第１ｐ型ベース領域３と深さや不純物濃度が異なる場合（例えば、過電圧保護部３０のｐ型アノード領域３１）、さらに、フォトリソグラフィおよびイオン注入を１組とする工程を繰り返し行えばよい。

次に、ｎ^-型炭化珪素層２の表面に、例えば２．０×１０¹⁶／ｃｍ³の不純物濃度となるようにアルミニウムなどのｐ型不純物をドーピングしたｐ型炭化珪素層４を例えば０．５μｍの厚さでエピタキシャル成長させる。ここまでの工程で、ｎ⁺型炭化珪素基板１のおもて面上にｎ^-型炭化珪素層２およびｐ型炭化珪素層４を順に積層してなる炭化珪素基体１００が作製される。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なるイオン注入条件で繰り返し行うことで、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６およびｎ型ＪＦＥＴ領域７を形成する。ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６およびｎ型ＪＦＥＴ領域７を形成する順序は種々変更可能である。このとき、これらの領域それぞれとともに、メイン半導体素子１０と同一の炭化珪素基体１００に配置される回路部の同一構成のｎ⁺型領域、ｐ⁺型領域およびｎ型領域を形成する。

具体的には、メイン半導体素子１０と同一の炭化珪素基体１００に配置される回路部のｎ⁺型領域とは、例えば、電流センス部４０のｎ⁺型ソース領域４３および演算回路部６０のｎ⁺型ソース領域６３等である。メイン半導体素子１０と同一の炭化珪素基体１００に配置される回路部のｐ⁺型領域とは、例えば、電流センス部４０のｐ⁺型コンタクト領域４４および演算回路部６０のｐ⁺型コンタクト領域６４等である。メイン半導体素子１０と同一の炭化珪素基体１００に配置される回路部のｎ型領域とは、例えば、電流センス部４０のｎ型ＪＦＥＴ領域４５、温度センス部５０のｎ型カソード領域５２および演算回路部６０のｎ型ＪＦＥＴ領域６５等である。ｐ型炭化珪素層４の、深さ方向に第１ｐ型ベース領域４１，６１と対向する部分がそれぞれ電流センス部４０の第２ｐ型ベース領域４２および演算回路部６０の第２ｐ型ベース領域６２となる。

次に、イオン注入により炭化珪素基体１００に形成した複数の領域を活性化させるための熱処理（アニール）を例えば１６２０℃程度の温度で２分間程度行う。次に、例えば、酸素（Ｏ₂）ガスと水素（Ｈ₂）ガスとの混合ガス雰囲気中における１０００℃程度の温度の熱処理により炭化珪素基体１００のおもて面を熱酸化し、例えば１００ｎｍ程度の厚さでゲート絶縁膜を形成する。これにより、炭化珪素基体１００のおもて面全面が絶縁膜で覆われる。この絶縁膜は、メイン半導体素子１０のゲート絶縁膜８、電流センス部４０のゲート絶縁膜４６、演算回路部６０のゲート絶縁膜６６等となる。次に、絶縁膜上に、例えばリン（Ｐ）がドープされたポリシリコン層を形成する。次に、このポリシリコン層をパターニングして選択的に除去し、メイン半導体素子１０のゲート電極９、電流センス部４０のゲート電極４７、演算回路部６０のゲート電極６７として残す。

次に、炭化珪素基体１００のおもて面全面に、ゲート電極９，４７，６７を覆うように、例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などによる層間絶縁膜１１を例えば１．０μｍの厚さで成膜（形成）する。次に、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１およびゲート絶縁膜８，４６，６６をパターニングしてメイン半導体素子１０および各回路部のコンタクトホールを形成する。次に、熱処理（リフロー）により層間絶縁膜１１を平坦化する。次に、例えばスパッタ法により、層間絶縁膜１１を覆うように、窒化チタン膜２１を形成（成膜）する。次に、例えばスパッタ法により、窒化チタン膜２１の表面、コンタクトホールの側壁、およびコンタクトホールに露出する炭化珪素半導体部の表面に沿ってチタン膜２２を形成する。

次に、例えばスパッタ法により、炭化珪素基体１００の裏面（ｎ⁺型炭化珪素基板１の裏面）に、裏面電極１８となる例えばニッケル（Ｎｉ）膜を形成する。そして、例えば９７０℃の温度での熱処理により、チタン膜２２により炭化珪素半導体部とのオーミック接合と、裏面電極１８と炭化珪素基体１００とのオーミック接合と、を形成する。次に、例えばスパッタ法により、チタン膜２２上に窒化チタン膜２３を形成する。次に、例えばスパッタ法により、窒化チタン膜２３上にチタン膜２４を形成する。次に、例えばスパッタ法により、チタン膜２４上にアルミニウム膜２５などアルミニウムを主材料とする金属膜を形成する。これら窒化チタン膜２１、チタン膜２２、窒化チタン膜２３、チタン膜２４およびアルミニウム膜２５を積層することで、おもて面電極となる金属積層膜が形成される。

次に、フォトリソグラフィおよびエッチングにより、おもて面電極となる金属積層膜をパターニングする。このパターニングにより、金属積層膜の、ソースパッド１２、ゲートパッド１９、ＯＶパッド３２、ＯＣパッド４８、アノードパッド５４、カソードパッド５５、演算回路部６０を構成する各半導体素子のおもて面電極および演算部パッド６９等となる部分を所定の平面レイアウトで残す。次に、裏面電極１８として形成したニッケル膜の表面に、裏面電極１８となる例えばチタン膜、ニッケル膜および金（Ａｕ）膜を順に形成する。次に、各電極パッドのめっき膜１３の形成領域以外の部分を第１保護膜１６で覆う。このとき、各電極パッド間に第１保護膜１６を埋め込み、電極パッド同士を電気的に絶縁する。第１保護膜１６の形成前に、各電極パッド間に他の絶縁膜を埋め込んで、電極パッド同士を電気的に絶縁してもよい。

次に、第１保護膜１６をマスクとして、各電極パッドの表面にめっき膜１３を形成する。これにより、炭化珪素基体１００のおもて面のほぼ全面がめっき膜１３で選択的に覆われる。次に、第１保護膜１６とめっき膜１３との境界を第２保護膜１７で覆う。次に、各電極パッドのめっき膜１３上に端子ピン１５を半田（半田膜１４）接合する。その後、炭化珪素基体１００をチップ状に切断（ダイシング）して個片化することで、図１，２，５に示すＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態１によれば、同一の炭化珪素基体に設けたすべての電極パッドにめっき膜および半田膜を介して端子ピンを接合することで、高温度条件下で電極パッドとの密着性の低いボンディングワイヤを用いずに半導体装置を作製（製造）することができる。このため、例えば、炭化珪素等のワイドバンドギャップ半導体を用いた半導体装置の動作温度である例えば２００℃〜３００℃程度（シリコン（Ｓｉ）では１５０℃程度）の高温度条件下においても高い信頼性を確保することができる。また、ボンディングワイヤを用いないため、ボンディングワイヤの切断や、ボンディングワイヤの引き回しによる悪影響を回避することができ、半導体装置の信頼性を向上させることができる。

また、従来のようにボンディングワイヤを用いる場合、ソースパッド以外の電極パッドは、ワイヤボンディングしやすいように活性領域の、エッジ終端領域との境界付近に配置される。それに対して、実施の形態１によれば、端子ピンを用いるため、半導体チップの中央部に電極パッドを配置したとしても、電極パッドから電位を取り出すことができる。このため、電極パッドの配置の自由度が高い（電極パッドの配置に制約がない）。また、従来のようにボンディングワイヤを用いる場合、電極パッドのサイズ（表面積）や電極パッド間の距離（５００μｍ超）に制約があり小さくすることが難しいため、半導体装置の小型化に限界がある。それに対して、実施の形態１によれば、端子ピンの直径を小さくしたり、電極パッド上にめっき膜を形成するための工程を最適化したりすることで、電極パッドのサイズを小さくすることができる。このため、従来よりもチップサイズを小さくすることができ、半導体装置の小型化が可能である。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図６〜９は、実施の形態２にかかる半導体装置の電極パッドの平面レイアウトの一例を示す平面図である。実施の形態２にかかる半導体装置は、ソースパッド１２、ゲートパッド１９、ＯＶパッド３２、ＯＣパッド４８、アノードパッド５４、カソードパッド５５および演算部パッド６９の平面レイアウトの平面レイアウトが実施の形態１にかかる半導体装置と異なる。図６，７，９には、ソースパッド１２、ゲートパッド１９、ＯＶパッド３２、ＯＣパッド４８、アノードパッド５４およびカソードパッド５５の平面レイアウトを示す。図８には、ソースパッド１２、ゲートパッド１９、ＯＶパッド３２、ＯＣパッド４８、アノードパッド５４、カソードパッド５５および演算部パッド６９の平面レイアウトを示す。

図６〜９に示すように、活性領域１０１の、エッジ終端領域１０２との境界付近に、ソースパッド１２以外の各電極パッドを配置してもよい。この場合、活性領域１０１の有効領域の、ソースパッド１２以外の電極パッドを配置した領域を除く領域のほぼ全面に、１つのソースパッド１２を配置してもよいし（図６）、２つのソースパッド１２を配置してもよい（図７）。また、演算部パッド６９は、ソースパッド１２以外の他の電極パッドと可能な限り離して、かつ可能な限りエッジ終端領域１０２寄りに配置することが好ましい。具体的には、例えば、演算部パッド６９と、ソースパッド１２以外の他の電極パッドと、をそれぞれ半導体チップの対辺（頂点を共有しない辺）１００ａ，１００ｂ寄りに配置してもよい（図８）。図８には、図６に示す電極パッドの平面レイアウトに、活性領域１０１の、エッジ終端領域１０２との境界付近に演算部パッド６９を追加した状態を示す。

また、図９に示すように、ソースパッド１２を活性領域１０１の中央に配置し、ソースパッド１２を挟み込むようにソースパッド１２以外の電極パッドを２箇所に分けて配置してもよい。具体的には、例えば、ゲートパッド１９およびＯＣパッド４８と、ＯＶパッド３２、アノードパッド５４およびカソードパッド５５と、をそれぞれ半導体チップの対辺１００ｃ，１００ｄ寄りに配置する。そして、ゲートパッド１９およびＯＣパッド４８と、ＯＶパッド３２、アノードパッド５４およびカソードパッド５５と、の間にソースパッド１２を配置してもよい。半導体チップの対辺１００ｃ，１００ｄにそれぞれ配置する電極パッドの種類および個数は種々変更可能である。実施の形態１と同様に、ソースパッド１２およびＯＣパッド４８以外の各電極パッドをさらに外側、すなわちエッジ終端領域１０２に配置してもよい。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、従来の半導体装置では、活性領域の、エッジ終端領域との境界付近にソースパッド以外の電極パッドを配置している。このため、実施の形態２によれば、従来の半導体装置に本発明を適用し、各回路部の配置を変えずに小型化が可能である。

（実施の形態３）
次に、実施の形態３において、メイン半導体素子１０および電流センス部４０の各ＭＯＳゲート構造部の配置や諸条件の一例について説明する。図１１は、実施の形態３にかかる半導体装置の平面レイアウトの一例を示す平面図である。図１２は、図１１の切断線Ｙ１−Ｙ１’における断面構造を示す断面図である。図１３は、図１１の切断線Ｘ１−Ｘ１’における断面構造を示す断面図である。図１４は、図１１の切断線Ｙ１−Ｙ１’における断面構造の別の一例を示す断面図である。ここでは、メイン半導体素子１０と同一の炭化珪素基体１００に、例えば、電流センス部４０、温度センス部５０およびゲートパッド部２０を配置した場合を示すが、実施の形態１と同様に第１過電圧保護部や演算回路部を配置してもよい。

図１１に示すように、炭化珪素基体１００のおもて面には、活性領域１０１に、ソースパッド（ソース電極）１２、ゲートパッド１９、ＯＣパッド（ソース電極）４８、アノードパッド（アノード電極）５４およびカソードパッド（カソード電極）５５が所定の平面レイアウトで設けられている。ソースパッド１２の平面レイアウトは、要求される仕様に応じて種々変更可能である。例えば、ソースパッド１２はソースパッド１２以外のすべての電極パッドを囲む略矩形枠状の平面レイアウトに配置し、ソースパッド１２以外の電極パッドは活性領域１０１の中央部に直線状に１列に配置してもよい。また、各電極パッドの平面レイアウトは、実施の形態１，２（図３〜９参照）と同様であってもよい。

図１２に示すように、メイン半導体素子１０の各ＭＯＳゲート構造部を構成する半導体領域は、活性領域１０１に配置される各電極パッドの平面レイアウトによらず、活性領域１０１全体にわたって所定のピッチｘ２で配置される。電流センス部４０のＭＯＳゲート構造部７０ｂは、炭化珪素基体１００にメイン半導体素子１０として配置したＭＯＳゲート構造部の一部を用いて構成される。電流センス部４０のＭＯＳゲート構造部７０ｂは、後述する第２方向Ｙに隣り合うメイン半導体素子１０のＭＯＳゲート構造部７０ａとのピッチｘ３を、メイン半導体素子１０の各ＭＯＳゲート構造部７０ａ間のピッチｘ２と等しくすることができる（ｘ２＝ｘ３）。

具体的には、メイン半導体素子１０のＭＯＳゲート構造部７０ａは、ｐ型ベース領域７１、ｎ⁺型ソース領域７２、ｐ⁺型コンタクト領域７３、ｎ型ＪＦＥＴ領域７４、ゲート絶縁膜７５およびゲート電極７６で構成される。ｐ型ベース領域７１は、炭化珪素基体１００のおもて面側の表面層に選択的に設けられている。ｐ型ベース領域７１は、実施の形態１と同様に第１，２ｐ型ベース領域で構成されていてもよい。ｐ型ベース領域７１の内部には、ｎ⁺型ソース領域７２およびｐ⁺型コンタクト領域７３がそれぞれ選択的に設けられている。隣り合うｐ型ベース領域７１間には、ｎ型ＪＦＥＴ領域７４が設けられている。

これらｐ型ベース領域７１、ｎ⁺型ソース領域７２、ｐ⁺型コンタクト領域７３およびｎ型ＪＦＥＴ領域７４は、ソースパッド１２直下（深さ方向に対向する部分）だけでなく、活性領域１０１の全体にわたってソースパッド１２直下以外の部分にも配置されている。すなわち、活性領域１０１全体が有効領域となる。ｐ型ベース領域７１、ｎ⁺型ソース領域７２およびｐ⁺型コンタクト領域７３は、後述するようにソースパッド１２とのコンタクト（電気的接触）のために、例えば基体おもて面に平行な方向に延びるストライプ状の平面レイアウトに配置されることが好ましい。ｐ型ベース領域７１は、活性領域１０１の全体にわたって例えば所定のピッチｘ２で等間隔に配置されていてもよい。

ｎ⁺型ソース領域７２、ｐ⁺型コンタクト領域７３およびｎ型ＪＦＥＴ領域７４は、ストライプ状のｐ型ベース領域７１と同じ方向（以下、第１方向とする）Ｘに延びるストライプ状の平面レイアウトに配置される。ｎ⁺型ソース領域７２およびｐ⁺型コンタクト領域７３は、ソースパッド１２の直下の部分においてソースパッド１２に接する。ｎ⁺型ソース領域７２およびｐ⁺型コンタクト領域７３の、ゲートパッド１９、アノードパッド５４およびカソードパッド５５の直下の部分は、図示省略する部分でソースパッド１２に接する。炭化珪素基体１００にメイン半導体素子１０として配置したＭＯＳゲート構造部のうち、ＯＣパッド４８直下の部分（深さ方向にドレイン側に対向する部分）が電流センス部４０のＭＯＳゲート構造部７０ｂとして用いられ、それ以外の部分がメイン半導体素子１０のＭＯＳゲート構造部７０ａとなる。

具体的には、ストライプ状のｐ型ベース領域７１の少なくとも１本の一部が、電流センス部４０のＭＯＳゲート構造部７０ｂを構成するｐ型ベース領域７１となる。このため、メイン半導体素子１０のＭＯＳゲート構造部７０ａと電流センス部４０のＭＯＳゲート構造部７０ｂとは、第１方向Ｘに連続している（図１３）。ＯＣパッド４８の直下の部分において、ｎ⁺型ソース領域７２およびｐ⁺型コンタクト領域７３はＯＣパッド４８に接する。ＯＣパッド４８は、ソースパッド１２に対して数千分の１程度の大きさ（例えば２０μｍ四方以上５０μｍ四方程度）を有する。ＯＣパッド４８は、ストライプ状のｐ型ベース領域７１の複数本に深さ方向に対向する幅（第１方向Ｘと直交する方向（以下、第２方向とする）Ｙの幅）で配置されていてもよい（図１２）。

ソースパッド１２およびＯＣパッド４８の直下において、ｐ型ベース領域７１の、ｎ⁺型ソース領域７２とｎ型ＪＦＥＴ領域７４とに挟まれた部分の表面上には、ゲート絶縁膜７５を介してゲート電極７６が設けられている。ゲート電極７６は、層間絶縁膜７７によりソースパッド１２およびＯＣパッド４８と電気的に絶縁されている。温度センス部５０およびゲートパッド部２０には、ゲート電極７６は配置されていない。ゲートパッド１９、アノードパッド５４、カソードパッド５５および後述する温度センス部５０のダイオード８０は、炭化珪素基体１００のおもて面上の層間絶縁膜７７および酸化膜７８により、炭化珪素基体１００と電気的に絶縁されている。

温度センス部５０は、ｐ型ポリシリコン層８１とｎ型ポリシリコン層８２との間のｐｎ接合で形成されたダイオード８０である。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、酸化膜７８上に配置され、それぞれアノードパッド５４およびカソードパッド５５に接する。ゲートパッド１９には、図示省略する部分で、ＭＯＳゲート構造部７０ａ，７０ｂのすべてのゲート電極７６が電気的に接続されている。各電極パッドには、実施の形態１と同様に、それぞれめっき膜１３および半田膜１４を介して端子ピン（不図示）が接合されている。各電極パッドは、実施の形態１と同様に、第１，２保護膜１６，１７により互いに電気的に絶縁されている。

なお、メイン半導体素子１０のＭＯＳゲート構造部７０ａを構成するｐ型ベース領域７１は実施の形態１（図１，２参照）のメイン半導体素子１０の第１，２ｐ型ベース領域３，４ａに相当し、ｐ型ベース領域７１以外の各部（符号７２〜７６）はそれぞれ実施の形態１のメイン半導体素子１０の対応する各部（符号５〜９）に相当する。電流センス部４０のＭＯＳゲート構造部７０ｂを構成するｐ型ベース領域７１は実施の形態１の電流センス部４０の第１，２ｐ型ベース領域４１，４２に相当し、ｐ型ベース領域７１以外の各部（符号７２〜７６）はそれぞれ実施の形態１の電流センス部４０の対応する各部（符号４３〜４７）に相当する。

このようにＭＯＳゲート構造部７０ａ，７０ｂを構成する半導体領域を配置することで、活性領域１０１全体を有効領域とすることができる。かつ、メイン半導体素子１０のＭＯＳゲート構造部７０ａの一部で電流センス部４０のＭＯＳゲート構造部７０ｂを構成することで、メイン半導体素子１０と電流センス部４０とを分離するために通常配置される無効領域（例えば６００μｍ幅〜３００μｍ幅）がなくなる。これにより、半導体チップの縮小化を図ることができ、１枚の半導体ウエハから切断される半導体チップの収率が向上する。このため、結晶欠陥が多く存在する炭化珪素ウエハを用いる場合に特に有用である。

また、メイン半導体素子１０と電流センス部４０とを分離する無効領域がなくなることで、メイン半導体素子１０のＭＯＳゲート構造部７０ａと電流センス部４０のＭＯＳゲート構造部７０ｂとをピッチを変えずに配置することができる。これにより、電流センス部４０に流れ込むドリフト電流が低減することを抑制することができるため、電流センス部４０の過電流検出精度が向上する。また、メイン半導体素子１０と電流センス部４０とを分離する無効領域がなくなることで、無効領域による特性劣化（例えばオン抵抗ＲｏｎＡが高くなるなど）を防止することができる。

また、炭化珪素半導体装置において、チップサイズが大きくなるほど（例えば８ｍｍ²以上）、ボンディングワイヤを用いた配線構造を採用することは難しく、端子ピンを用いた配線構造が採用される。また、従来の端子ピンを用いた配線構造では、メイン半導体素子と電流センス部とを分離する無効領域が多い。このため、実施の形態３は、チップサイズが大きい場合に特に有用である。メイン半導体素子１０および電流センス部４０ともにＭＯＳＦＥＴであり、電流アンバランスが生じたとしても壊れにくい。このため、メイン半導体素子１０と電流センス部４０とを分離する無効領域を設けなくても特性上の問題は生じない。

また、本発明においては、電極パッドに端子ピンが半田付けされるため、電流センス部４０のＭＯＳゲート構造部７０ｂは、メイン半導体素子１０のＭＯＳゲート構造部７０ａと異なる設計値に設定されることが好ましい。その理由は、次の通りである。電流センス部４０は、メイン半導体素子１０と同じ特性を有するように、メイン半導体素子１０と同じ設計値に設計される。しかし、ＯＣパッド４８に半田付けされる端子ピン（不図示：図２の符号１５）の直径がソースパッド１２に半田付けされる端子ピン（不図示）の直径に比べて小さいことで、端子ピンの半田付け時、ＯＣパッド４８にはソースパッド１２にかかる応力よりも大きい応力がかかる。

この端子ピンの半田付け時にかかる応力により、電流センス部４０のゲート閾値電圧がメイン半導体素子１０のゲート閾値電圧と異なる値になってしまうことが発明者らによって確認された。この場合、メイン半導体素子１０と電流センス部４０とが所定の電流比率で動作しなくなり、電流センス部４０に大電流が流れやすい。これにより、電流センス部４０の耐圧がメイン半導体素子１０の耐圧よりも低下するため、電流センス部４０の電圧利得（電圧増幅率）がメイン半導体素子１０の電圧利得と同じになるようにする必要があるからである。そこで、例えば、電流センス部４０のゲート閾値電圧がメイン半導体素子１０のゲート閾値電圧に可能な限り近づくように、電流センス部４０の初期設計値を変更する。

具体的には、例えば、電流センス部４０のゲートしきい値電圧を変化させる変数の一つであるチャネル長Ｌ２を初期設計値（すなわちメイン半導体素子１０のチャネル長Ｌ１）と異なる設計値に変更すればよい。電流センス部４０のチャネル長Ｌ２の設計値の変更方法は、次の通りである。まず、初期設計値に基づいて予め作製したまたはシミュレーションした半導体装置から、メイン半導体素子１０と電流センス部４０とのゲート閾値電圧のずれを取得する。このメイン半導体素子１０と電流センス部４０とのゲート閾値電圧のずれに基づいて、電流センス部４０のチャネル長Ｌ２を再算出する。そして、この再算出値に基づく新たな設計値で最終的に製品となる半導体装置を作製すればよい。

電流センス部４０のチャネル長Ｌ２の再算出においては、端子ピンの半田付け時にＯＣパッド４８にかかる応力により変化した電流センス部４０のゲート閾値電圧がメイン半導体素子１０のゲート閾値電圧に近づくように算出すればよい。端子ピンの半田付け時の応力により生じるメイン半導体素子１０と電流センス部４０とのゲート閾値電圧のずれは、通常１Ｖ程度であり、再現性を有する。このため、再算出した電流センス部４０のチャネル長Ｌ２に基づく新たな設計値で最終的に製品となる半導体装置を作製することで、電流センス部４０のゲート閾値電圧を所定の許容誤差でメイン半導体素子１０のゲート閾値電圧に近づけた半導体装置を容易に作製することができる。

このように、メイン半導体素子１０と電流センス部４０とのゲート閾値電圧のずれに基づいて電流センス部４０のチャネル長Ｌ２を再算出して設定することで、電流センス部４０の耐圧を向上させることができる。メイン半導体素子１０と電流センス部４０とのゲート閾値電圧のずれの許容誤差は、例えば±０．５Ｖ程度ある。仮に、端子ピンの半田付け時にＯＣパッド４８にかかる応力により電流センス部４０のゲート閾値電圧が変化したとしても、電流センス部４０の耐圧がメイン半導体素子１０の耐圧以上であったとする。この場合には、電流センス部４０のチャネル長Ｌ２を再算出せずに、初期設計値で最終的に製品となる半導体装置を作製すればよい。

図１４に示すように、ゲートパッド１９、アノードパッド５４およびカソードパッド５５の直下は、ＭＯＳゲート構造部７０ａを構成する半導体領域を配置せずに無効領域としてもよい。この場合、ＭＯＳゲート構造部は、第１方向Ｘに延びるストライプ状の平面レイアウトに配置されてもよいし、マトリクス状の平面レイアウトに配置されていてもよい。ＭＯＳゲート構造部をストライプ状の平面レイアウトに配置する場合、ｐ型ベース領域７１、ｎ⁺型ソース領域７２、ｐ⁺型コンタクト領域７３およびｎ型ＪＦＥＴ領域７４は、活性領域１０１内の有効領域に、第１方向Ｘに延びるストライプ状の平面レイアウトに配置される。

ＭＯＳゲート構造部をマトリクス状の平面レイアウトに配置する場合、ｐ型ベース領域７１は、活性領域１０１の有効領域に、マトリクス状の平面レイアウトに配置される。ｐ⁺型コンタクト領域７３はｐ型ベース領域７１の中央部付近に配置され、ｎ⁺型ソース領域７２はｐ⁺型コンタクト領域７３の周囲を囲む平面レイアウトに配置される。ｎ型ＪＦＥＴ領域７４は、隣り合うｐ型ベース領域７１間を通る格子状の平面レイアウトに配置される。ゲートパッド１９、アノードパッド５４およびカソードパッド５５の直下には、隣接するメイン半導体素子１０または電流センス部４０を構成するｐ型ベース領域７１およびｐ⁺型コンタクト領域７３が延在していてもよい。

実施の形態３においては、炭化珪素基体１００にメイン半導体素子１０として配置したＭＯＳゲート構造部の一部が電流センス部４０のＭＯＳゲート構造部７０ｂとして用いられる。かつメイン半導体素子１０と電流センス部４０との電圧利得を可能な限り近づけるように電流センス部４０のチャネル長Ｌ２が設定される。この条件を満たすことができれば、例えば、メイン半導体素子１０のＭＯＳゲート構造部７０ａと、電流センス部４０のＭＯＳゲート構造部７０ｂと、が異なる平面レイアウトで配置されていてもよい。

以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、活性領域全体にわたってＭＯＳゲート構造部を構成する半導体領域を配置し、その一部で電流センス部を構成することで、半導体チップの縮小化や、１枚の半導体ウエハから切断される半導体チップの収率向上、メイン半導体素子の電流能力向上などを図ることができる。また、実施の形態３によれば、電流センス部のゲート閾値電圧がメイン半導体素子のゲート閾値電圧に近づくように電流センス部のチャネル長を設定することで、電流センス部の耐圧がメイン半導体素子の耐圧よりも低下することを防止することができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１５は、実施の形態４にかかる半導体装置の要部の平面レイアウトを示す平面図である。図１６，１７は、実施の形態４にかかる半導体装置の構造の一例を示す断面図である。ここでは、実施の形態４にかかる半導体装置の平面レイアウトは実施の形態３と同様とするが（図１１参照）、実施の形態１と同様に第１過電圧保護部や演算回路部を配置してもよい。図１５には、図１１のＯＣパッド４８付近の平面レイアウトを示す。図１６には、図１１の切断線Ｙ１−Ｙ１’における断面構造を示す。図１７には、図１１の切断線Ｘ１−Ｘ１’における断面構造を示す。

実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、メイン半導体素子１０の一部に、電流センス部４０を過電圧から保護するための第２過電圧保護部９０を備える点である。

具体的には、図１５に示すように、第２過電圧保護部９０は、電流センス部４０の周囲を囲む例えば略矩形枠状に配置される。図１５において、第２過電圧保護部９０は二つの太破線枠で囲まれた部分である。例えば、ｐ型ベース領域７１がストライプ状の平面レイアウトに配置されているとする。第２方向Ｙにおいて最も電流センス部４０側のｐ型ベース領域７１ａと、当該ｐ型ベース領域７１ａ間に配置されたｐ型ベース領域７１ｂと、は、第２方向Ｙに平行なｐ型領域（以下、ｐ型ベース連結部とする）７１ｃで連結されている。ｐ型ベース連結部７１ｃは、例えば、ｐ型ベース領域７１と同じ深さおよび不純物濃度を有し、ｐ型ベース領域７１として機能する。

ｐ型ベース連結部７１ｃは、ｐ型ベース領域７１の、メイン半導体素子１０のＭＯＳゲート構造部７０ａとなる部分同士を連結しており、深さ方向ＺにＯＣパッド４８に対向しない。また、ｐ型ベース連結部７１ｃは、電流センス部４０を挟むように２本配置される。すなわち、第２方向Ｙにおいて最も電流センス部４０側のｐ型ベース領域７１ａと、ｐ型ベース連結部７１ｃと、で形成される矩形枠内に電流センス部４０が配置される。第２過電圧保護部９０は、第２方向Ｙにおいて最も電流センス部４０側のｐ型ベース領域７１ａと、ｐ型ベース連結部７１ｃと、に沿った略矩形枠状の平面レイアウトに配置され、ｐ型ベース領域７１ａおよびｐ型ベース連結部７１ｃに深さ方向に対向する。図１５には、ＭＯＳゲート構造部の、ｐ型ベース領域７１およびｎ型ＪＦＥＴ領域以外の構成部を図示省略する。

図示省略するが、第２過電圧保護部９０は、電流センス部４０の周囲を囲む略同心円状に配置されてもよい。この場合、電流センス部４０を挟んで隣り合う少なくとも２本ずつのｐ型ベース連結部７１ｃが第２方向Ｙに延びるストライプ状の平面レイアウトに配置される。これら４本以上のｐ型ベース連結部７１ｃと、メイン半導体素子１０のＭＯＳゲート構造部７０ａとなるｐ型ベース領域７１（ｐ型ベース領域７１ａを含む）と、で電流センス部４０の周囲を囲む同心円状の平面レイアウトが形成される。そして、これら４本以上のｐ型ベース連結部７１ｃと、メイン半導体素子１０のＭＯＳゲート構造部７０ａとなるｐ型ベース領域７１（ｐ型ベース領域７１ａを含む）と、に沿った同心円状の平面レイアウトに第２過電圧保護部９０が配置されればよい。

図１６，１７に示すように、第２過電圧保護部９０は、ｎ型またはｐ型の第１半導体領域（第３半導体領域）９１で構成される。第１半導体領域９１は、ｎ^-型炭化珪素層２（ドリフト領域）の、ｐ型ベース領域７１よりもドレイン側に深い部分に、ｎ^-型炭化珪素層２とｎ⁺型炭化珪素基板１との界面に達しない深さで選択的に設けられている。第１半導体領域９１は、メイン半導体素子１０のＭＯＳゲート構造部７０ａを構成するｐ型ベース領域７１のうち、最も電流センス部４０側のｐ型ベース領域７１に深さ方向Ｚに対向し、当該ｐ型ベース領域７１に接する（図１６）。かつ、第１半導体領域９１は、ｐ型ベース連結部７１ｃに深さ方向Ｚに対向し、ｐ型ベース連結部７１ｃに接する（図１７）。

また、上述したように第２過電圧保護部９０が電流センス部４０の周囲を囲む略同心円状に配置されるとする。図示省略するが、この場合、第１半導体領域９１は、メイン半導体素子１０のＭＯＳゲート構造部７０ａを構成するｐ型ベース領域７１のうち、第２方向Ｙに隣り合う複数本のｐ型ベース領域７１に深さ方向Ｚに対向する位置にそれぞれ配置されればよい。

電流センス部４０の寸法はメイン半導体素子１０に対して千分の一程度と大幅に小さく、通常、電流センス部４０にはメイン半導体素子１０に比べて過電圧やサージがかかりやすい。このため、第１半導体領域９１を設けた部分で、メイン半導体素子１０の耐圧を電流センス部４０の耐圧よりも低くする。これにより、メイン半導体素子１０は、第１半導体領域９１を設けた部分で過電圧を吸収しやすい構造となるため、電流センス部４０に過電圧がかかることを抑制することができる。第１半導体領域９１の導電型（ｎ型，ｐ型）は設計条件に基づいて種々変更可能である。ｎ型の第１半導体領域９１を配置する場合、第１半導体領域９１の不純物濃度は、ドリフト領域（ｎ^-型炭化珪素層２）の不純物濃度よりも高くする。

ｎ型の第１半導体領域９１を配置した場合、ｐ型ベース領域７１と第１半導体領域９１との間のｐｎ接合からドレイン側に広がる空乏層の延びが抑制される。このため、第１半導体領域９１を設けた部分におけるメイン半導体素子１０の耐圧が低くなる。ｐ型の第１半導体領域９１を配置した場合、ｐ型ベース領域７１とドリフト領域との間のｐｎ接合よりもドレイン側に深い位置に、第１半導体領域９１とドリフト領域との間のｐｎ接合が形成される。このため、第１半導体領域９１とドリフト領域との間のｐｎ接合に電界集中しやすく、第１半導体領域９１を設けた部分におけるメイン半導体素子１０の耐圧が低くなる。このように、第１半導体領域９１の導電型に依らず、第１半導体領域９１を設けた部分におけるメイン半導体素子１０の耐圧を電流センス部４０の耐圧よりも低くすることができる。

また、第１半導体領域９１の内部に、ｐ型ベース領域７１に接するように、第２半導体領域９２が選択的に設けられていてもよい。第２半導体領域（第３半導体領域）９２の導電型（ｎ型，ｐ型）は設計条件に基づいて種々変更可能である。例えば、第２半導体領域９２は、第１半導体領域９１と同導電型で、かつ第１半導体領域９１と不純物濃度の異なる半導体領域であってもよい。また、第２半導体領域９２は、第１半導体領域９１と異なる導電型であってもよい。メイン半導体素子１０が第１半導体領域９１を設けた部分で過電圧を吸収しやすい構造になればよく、第１半導体領域９１の導電型や、第２半導体領域９２を設けるか否かは設計条件に基づいて種々変更可能である。例えば、ｎ型の第１半導体領域９１のみで第２過電圧保護部９０を構成する場合が最も過電圧を吸収しやすい構造となる。

また、互いに導電型の異なる第１，２半導体領域９１，９２で第２過電圧保護部９０を構成する場合、第１，２半導体領域９１，９２内をソース側に広がる空乏層の延びが早くなり、過電圧を吸収する速度が速くなる。このため、第２過電圧保護部９０を設けた部分でのメイン半導体素子１０のブレイクダウンを早めることができる。ｐ型の第１半導体領域９１の内部にｎ型の第２半導体領域９２を配置する場合、第２半導体領域９２の厚さｔ１で過電圧を吸収する速度が決まる。ｎ型の第１半導体領域９１の内部にｐ型の第２半導体領域９２を配置する場合、第１半導体領域９１の、ドリフト領域と第２半導体領域９２とに挟まれた部分ｔ２で過電圧を吸収する速度が決まる。

第１，２半導体領域９１，９２は、イオン注入により形成可能である。このため、上述した実施の形態１にかかる半導体装置の製造方法において、それぞれ１回のイオン注入工程を追加するだけで、第２過電圧保護部９０を容易に配置することができる。第１，２半導体領域９１，９２を形成するためのイオン注入工程は、イオン注入の加速電圧を適宜設定すれば、通常イオン注入工程を実施可能ないずれのタイミングで行ってもよい。例えば、基体おもて面からｐ型ベース領域７１よりも深い所定位置にのみ第１，２半導体領域９１，９２が形成されるようにイオン注入の加速電圧を設定することで、ｐ型ベース領域７１の形成後であっても、第１，２半導体領域９１，９２を形成することができる。

第１，２半導体領域９１，９２は、それぞれ、イオン注入条件（導電型、深さ、不純物濃度）の同じ他の半導体領域と同時に形成されてもよい。また、第１，２半導体領域９１，９２を形成するためのイオン注入工程は、多段イオン注入（加速電圧およびドーズ量の異なる複数回のイオン注入）であってもよい。図示省略するが、第１，２半導体領域９１，９２の平面形状は種々変更可能であり、例えば略矩形状や三角形状、円形状であってもよい。

図１８は、実施の形態４にかかる半導体装置の構造の別の一例を示す断面図である。図１８に示すように、ゲートパッド１９、アノードパッド５４およびカソードパッド５５の直下は、ＭＯＳゲート構造部７０ａを構成する半導体領域を配置せずに無効領域としてもよい。この場合、電流センス部４０のＭＯＳゲート構造部７０ｂの周囲を囲むように、メイン半導体素子１０のＭＯＳゲート構造部７０ａが配置される。第１半導体領域９１の配置は、上述した通りである。ソースパッド１２は、ＯＣパッド４８の周囲のみを囲む平面レイアウトに配置される。ＯＣパッド４８以外の電極パッドは、ＯＣパッド４８と異なる部分で、その周囲をソースパッド１２に囲まれていてもよい。

以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。実施の形態４によれば、メイン半導体素子の、電流センス部に隣り合う部分に設けた第１，２半導体領域により過電圧を吸収する構造とすることができるため、電流センス部を過電圧から保護することができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ソースパッド以外の電極パッドを複数配置しているが、ソースパッドの他に１つの電極パッドを配置した構成であっても半導体装置の信頼性を向上させることができる。メイン半導体素子をプレーナゲート型ＭＯＳＦＥＴとした場合を例に説明しているが、バイポーラトランジスタやＩＧＢＴ、トレンチゲート型半導体装置などさまざまな素子構造の半導体装置をメイン半導体素子とすることが可能である。メイン半導体素子と同一の半導体チップに配置する半導体素子は、メイン半導体素子を保護・制御するための回路部に限らず種々変更可能である。また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、窒化ガリウム（ＧａＮ）などの他のワイドバンドギャップ半導体を用いた半導体装置や、シリコンを用いた半導体装置においても同様の効果を奏する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、スイッチングデバイスとして用いられる半導体装置に有用であり、特に炭化珪素を用いた半導体装置に適している。

１ ｎ⁺型炭化珪素基板
２ ｎ^-型炭化珪素層
３，４ａ，４１，４２，６１，６２，７１ ｐ型ベース領域
４ ｐ型炭化珪素層
５，４３，６３，７２ ｎ⁺型ソース領域
６，４４，６４，７３ ｐ⁺型コンタクト領域
７，４５，６５，７４ ｎ型ＪＦＥＴ領域
８，４６，６６，７５ ゲート絶縁膜
９，４７，６７，７６ ゲート電極
４７ａ ゲート電極の一部
１０ メイン半導体素子
１１，７７ 層間絶縁膜
１２ ソース電極（ソースパッド）
１３ めっき膜
１４ 半田膜
１５ 端子ピン
１６，１７ 保護膜
１８ 裏面電極
１９ ゲートパッド
２０ ゲートパッド部
２１，２３ 窒化チタン膜
２２，２４ チタン膜
２５ アルミニウム膜
３０，９０ 過電圧保護部
３１，５１ ｐ型アノード領域
３２ アノード電極（ＯＶパッド）
３３，５３ ｐｎ接合
４０ 電流センス部
４８ ソース電極（ＯＣパッド）
４９ センス抵抗
５０ 温度センス部
５２ ｎ型カソード領域
５４ アノード電極（アノードパッド）
５５ カソード電極（カソードパッド）
６０ 演算回路部
６８ ソース電極
６９ 演算部パッド
７０ａ，７０ｂ ＭＯＳゲート構造部
７０ｃ ストライプ状に延びる１本のｐ型ベース領域の、メイン半導体素子のＭＯＳゲート構造部となる部分の電流センス部寄りの部分
７８ 酸化膜
８０ ダイオード
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
９１，９２ 過電圧保護部を構成するｎ型またはｐ型の半導体領域
１００ 炭化珪素基体
１００ａ〜１００ｄ 炭化珪素基体の辺
１０１ 活性領域
１０２ エッジ終端領域
１０３ 活性領域の、ソースパッド間に挟まれた部分
Ｌ１，Ｌ２ チャネル長
ｔ１，ｔ２ 過電圧保護部を構成する半導体領域の厚さ
ｘ１ 隣り合う電極パッド間の距離
ｘ２，ｘ３ ＭＯＳゲート構造部のピッチ

Claims (17)

1. シリコンよりもバンドギャップの広い半導体からなる同一の半導体基板に配置された複数の半導体素子と、
   前記半導体基板のおもて面に所定の平面レイアウトに配置され、前記複数の半導体素子にそれぞれ電気的に接続された複数の電極パッドと、
   を備え、
   前記電極パッドの電位を外部に取り出す端子ピンを、すべての前記電極パッド上にそれぞれめっき膜を介して半田接合したことを特徴とする半導体装置。
2. 前記複数の半導体素子を、
   主動作を行う第１半導体素子と、
   前記第１半導体素子を保護または制御する１つ以上の第２半導体素子と、で構成したことを特徴とする請求項１に記載の半導体装置。
3. 複数の前記第２半導体素子それぞれに電気的に接続された前記電極パッドを、主電流が流れる活性領域の中央部に配置した平面レイアウトを有することを特徴とする請求項２に記載の半導体装置。
4. 前記第２半導体素子は２つ以上配置されており、
   ２つ以上の前記第２半導体素子それぞれに電気的に接続された前記電極パッドを直線状に１列に配置した平面レイアウトを有することを特徴とする請求項２または３に記載の半導体装置。
5. 前記第２半導体素子は２つ以上配置されており、
   ２つ以上の前記第２半導体素子それぞれに電気的に接続された前記電極パッドを、前記第１半導体素子に電気的に接続された前記電極パッドを挟んで２箇所に分けて配置した平面レイアウトを有することを特徴とする請求項２に記載の半導体装置。
6. 前記第２半導体素子は、
   過電圧から前記第１半導体素子を保護する第１過電圧保護部、
   前記第１半導体素子に流れる電流を検出する電流センス部、
   前記第１半導体素子の温度を検出する温度センス部、
   または、前記第１半導体素子を制御する演算回路部、であることを特徴とする請求項２〜５のいずれか一つに記載の半導体装置。
7. 前記第１半導体素子は、
   第１導電型の前記半導体基板のおもて面側に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記第１半導体領域の、前記第２半導体領域と前記半導体基板との間の領域に接して設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
   前記第１半導体領域および前記第２半導体領域に接する第１電極と、
   前記半導体基板の裏面に接する第２電極と、を有し、
   前記第１電極を、前記第１半導体素子に電気的に接続された前記電極パッドとしたことを特徴とする請求項２〜６のいずれか一つに記載の半導体装置。
8. シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
9. 前記第１半導体素子の素子構造と、前記電流センス部となる前記第２半導体素子の素子構造と、は所定ピッチで配置されていることを特徴とする請求項６に記載の半導体装置。
10. 前記電流センス部となる前記第２半導体素子の素子構造は、前記第１半導体素子の素子構造の一部で構成されていることを特徴とする請求項９に記載の半導体装置。
11. 前記第１半導体素子の素子構造は絶縁ゲート構造であり、
    前記電流センス部となる前記第２半導体素子の素子構造は絶縁ゲート構造であり、
    前記電流センス部となる前記第２半導体素子の素子構造のチャネル長は、前記電流センス部となる前記第２半導体素子の素子構造と前記第１半導体素子の素子構造とが同じゲート閾値電圧になるように設定されていることを特徴とする請求項９または１０に記載の半導体装置。
12. 前記第１半導体素子は、
    第１導電型の前記半導体基板のおもて面側に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域の、前記第２半導体領域と前記半導体基板との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記第１半導体領域および前記第２半導体領域に接する第１電極と、
    前記半導体基板の裏面に接する第２電極と、を有し、
    前記第１電極を、前記第１半導体素子に電気的に接続された前記電極パッドとしたことを特徴とする請求項９または１０に記載の半導体装置。
13. 前記第１半導体領域および前記第２半導体領域は、前記第１半導体素子に電気的に接続された前記電極パッド、および、複数の前記第２半導体素子それぞれに電気的に接続された前記電極パッド、に深さ方向に対向する所定のレイアウトに配置されていることを特徴とする請求項１２に記載の半導体装置。
14. 前記第１半導体領域および前記第２半導体領域の、前記電流センス部となる前記第２半導体素子に電気的に接続された前記電極パッドに深さ方向に対向する部分で前記電流センス部が構成されていることを特徴とする請求項１３に記載の半導体装置。
15. 前記第１半導体素子は、
    前記半導体基板のおもて面から前記第１半導体領域よりも深い位置に選択的に設けられ、かつ当該第１半導体領域に接する第３半導体領域をさらに有し、
    前記第３半導体領域は、前記第１半導体領域の、前記電流センス部となる部分に隣り合うように配置されていることを特徴とする請求項１４に記載の半導体装置。
16. 前記第３半導体領域の内部に、前記第３半導体領域と導電型の異なる第４半導体領域が選択的に設けられていることを特徴とする請求項１５に記載の半導体装置。
17. シリコンよりもバンドギャップの広い半導体からなる同一の半導体基板に配置された複数の半導体素子と、前記複数の半導体素子にそれぞれ電気的に接続された複数の電極パッドと、を備えた半導体装置の製造方法であって、
    前記半導体基板のおもて面側に、前記複数の半導体素子の素子構造をそれぞれ形成する工程と、
    前記半導体基板のおもて面上に、複数の前記素子構造のコンタクト領域に接する金属膜を形成する工程と、
    前記金属膜を選択的に除去して、前記複数の半導体素子にそれぞれ電気的に接続された複数の前記電極パッドを前記半導体基板のおもて面に所定の平面レイアウトに配置する工程と、
    前記電極パッドの電位を外部に取り出す端子ピンを、すべての前記電極パッド上にそれぞれめっき膜を介して半田接合する工程と、
    を含むことを特徴とする半導体装置の製造方法。

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