JP7088272B2 - 光検出装置および電子機器 - Google Patents

Description

本開示は、光検出装置および電子機器に関し、特に、隣接する画素の間の電荷の漏れ込みを防止することができるようにした光検出装置および電子機器に関する。

従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うフォトダイオード（光電変換素子）とトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。

例えば、固体撮像素子では、フォトダイオード（ＰＤ）に蓄積された電荷が、ＰＤと増幅トランジスタのゲート電極との接続部に設けられる所定の容量を有するＦＤ（フローティングディフュージョン）部に転送される。そして、ＦＤ部に蓄積された電荷の量に応じた画素信号が画素から読み出され、コンパレータを有するＡＤ（Analog Digital）変換回路によってＡＤ変換されて出力される。

また、近年、CMOSイメージセンサの画素の一部を使用して位相を検出し、ＡＦ（オートフォーカス）速度を向上させる技術、いわゆる像面位相差ＡＦが普及している。像面位相差ＡＦの方式としては、ＰＤ分割方式などがある（例えば、特許文献１参照）。ＰＤ分割方式では、画素が有するＰＤが複数に分割され、分割された各ＰＤにより得られる画素信号に基づいて位相情報が生成され、その位相情報に基づいて測距が行われる。

特開２０００－２９２６８５号公報

ところで、画素に強い光が入射された場合、その画素のＰＤに蓄積されている電荷が飽和してあふれ出し、隣接画素に漏れ込む、混色と呼ばれる現象が発生することがある。漏れ込み混色が発生すると、隣接画素から読み出される画素信号に対応する電荷量は、本来の電荷量より多くなるため、撮像特性の劣化を招く。

本開示は、このような状況に鑑みてなされたものであり、隣接する画素の間の電荷の漏れ込みを防止することができるようにするものである。

本開示の第１の側面の光検出装置は、半導体基板内に設けられた第１のフォトダイオードと、前記半導体基板内に設けられた第２のフォトダイオードと、前記半導体基板内に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードとに共有された第１のフローティングディフュージョンと、前記半導体基板の光照射面である第１の表面と反対の第２の表面に設けられ、前記第１のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第１のゲート電極と、前記半導体基板の前記第２の表面に設けられ、前記第２のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第２のゲート電極と、前記半導体基板の前記第１の表面の上方に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードに光を集光するように構成された第１のオンチップレンズと、前記第１のオンチップレンズと、前記第１のフォトダイオードと前記第２のフォトダイオードと、の間に設けられた第１のカラーフィルタとを含む第１の画素と、前記半導体基板内に設けられた第３のフォトダイオードと、前記半導体基板内に設けられた第４のフォトダイオードと、前記半導体基板内に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードとに共有された第２のフローティングディフュージョンと、前記半導体基板の前記第２の表面に設けられ、前記第３のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第３のゲート電極と、前記半導体基板の前記第２の表面に設けられ、前記第４のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第４のゲート電極と、前記半導体基板の前記第１の表面の上方に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードに光を集光するように構成された第２のオンチップレンズと、前記第２のオンチップレンズと、前記第３のフォトダイオードと前記第４のフォトダイオードと、の間に設けられた第２のカラーフィルタとを含む、前記第１の画素に隣接した第２の画素とを含み、前記第１の画素において、前記半導体基板の前記第１の表面には第１の溝部が設けられ、前記第１の溝部の少なくとも一部は、前記第１のフォトダイオードと前記第２のフォトダイオードとの間に設けられ、前記第１のフォトダイオードと、前記第２のフォトダイオードは、前記第１のオンチップレンズと、前記第１のカラーフィルタを通った光を受光するように構成され、前記第２の画素において、前記半導体基板の前記第１の表面には第２の溝部が設けられ、前記第２の溝部の少なくとも一部は、前記第３のフォトダイオードと前記第４のフォトダイオードとの間に設けられ、前記第３のフォトダイオードと、前記第４のフォトダイオードは、前記第２のオンチップレンズと、前記第２のカラーフィルタを通った光を受光するように構成され、前記第１の画素と前記第２の画素との間に、前記半導体基板の前記第１の表面に設けられた第３の溝部と、前記半導体基板の前記第２の表面に設けられた第４の溝部と第５の溝部からなる画素分離部が設けられている光検出装置である。

本開示の第１の側面においては、半導体基板内に設けられた第１のフォトダイオードと、前記半導体基板内に設けられた第２のフォトダイオードと、前記半導体基板内に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードとに共有された第１のフローティングディフュージョンと、前記半導体基板の光照射面である第１の表面と反対の第２の表面に設けられ、前記第１のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第１のゲート電極と、前記半導体基板の前記第２の表面に設けられ、前記第２のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第２のゲート電極と、前記半導体基板の前記第１の表面の上方に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードに光を集光するように構成された第１のオンチップレンズと、前記第１のオンチップレンズと、前記第１のフォトダイオードと前記第２のフォトダイオードと、の間に設けられた第１のカラーフィルタとを含む第１の画素と、前記半導体基板内に設けられた第３のフォトダイオードと、前記半導体基板内に設けられた第４のフォトダイオードと、前記半導体基板内に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードとに共有された第２のフローティングディフュージョンと、前記半導体基板の前記第２の表面に設けられ、前記第３のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第３のゲート電極と、前記半導体基板の前記第２の表面に設けられ、前記第４のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第４のゲート電極と、前記半導体基板の前記第１の表面の上方に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードに光を集光するように構成された第２のオンチップレンズと、前記第２のオンチップレンズと、前記第３のフォトダイオードと前記第４のフォトダイオードと、の間に設けられた第２のカラーフィルタとを含む、前記第１の画素に隣接した第２の画素とが含まれ、前記第１の画素において、前記半導体基板の前記第１の表面には第１の溝部が設けられ、前記第１の溝部の少なくとも一部は、前記第１のフォトダイオードと前記第２のフォトダイオードとの間に設けられ、前記第１のフォトダイオードと、前記第２のフォトダイオードは、前記第１のオンチップレンズと、前記第１のカラーフィルタを通った光を受光するように構成され、前記第２の画素において、前記半導体基板の前記第１の表面には第２の溝部が設けられ、前記第２の溝部の少なくとも一部は、前記第３のフォトダイオードと前記第４のフォトダイオードとの間に設けられ、前記第３のフォトダイオードと、前記第４のフォトダイオードは、前記第２のオンチップレンズと、前記第２のカラーフィルタを通った光を受光するように構成され、前記第１の画素と前記第２の画素との間に、前記半導体基板の前記第１の表面に設けられた第３の溝部と、前記半導体基板の前記第２の表面に設けられた第４の溝部と第５の溝部からなる画素分離部が設けられている。

本開示の第２の側面の電子機器は、レンズと、光検出装置と、信号処理部とを含み、前記光検出装置は、半導体基板内に設けられた第１のフォトダイオードと、前記半導体基板内に設けられた第２のフォトダイオードと、前記半導体基板内に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードとに共有された第１のフローティングディフュージョンと、前記半導体基板の光照射面である第１の表面と反対の第２の表面に設けられ、前記第１のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第１のゲート電極と、前記半導体基板の前記第２の表面に設けられ、前記第２のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第２のゲート電極と、前記半導体基板の前記第１の表面の上方に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードに光を集光するように構成された第１のオンチップレンズと、前記第１のオンチップレンズと、前記第１のフォトダイオードと前記第２のフォトダイオードと、の間に設けられた第１のカラーフィルタとを含む第１の画素と、前記半導体基板内に設けられた第３のフォトダイオードと、前記半導体基板内に設けられた第４のフォトダイオードと、前記半導体基板内に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードとに共有された第２のフローティングディフュージョンと、前記半導体基板の前記第２の表面に設けられ、前記第３のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第３のゲート電極と、前記半導体基板の前記第２の表面に設けられ、前記第４のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第４のゲート電極と、前記半導体基板の前記第１の表面の上方に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードに光を集光するように構成された第２のオンチップレンズと、前記第２のオンチップレンズと、前記第３のフォトダイオードと前記第４のフォトダイオードと、の間に設けられた第２のカラーフィルタとを含む、前記第１の画素に隣接した第２の画素とを含み、前記第１の画素において、前記半導体基板の前記第１の表面には第１の溝部が設けられ、前記第１の溝部の少なくとも一部は、前記第１のフォトダイオードと前記第２のフォトダイオードとの間に設けられ、前記第１のフォトダイオードと、前記第２のフォトダイオードは、前記第１のオンチップレンズと、前記第１のカラーフィルタを通った光を受光するように構成され、前記第２の画素において、前記半導体基板の前記第１の表面には第２の溝部が設けられ、前記第２の溝部の少なくとも一部は、前記第３のフォトダイオードと前記第４のフォトダイオードとの間に設けられ、前記第３のフォトダイオードと、前記第４のフォトダイオードは、前記第２のオンチップレンズと、前記第２のカラーフィルタを通った光を受光するように構成され、前記第１の画素と前記第２の画素との間に、前記半導体基板の前記第１の表面に設けられた第３の溝部と、前記半導体基板の前記第２の表面に設けられた第４の溝部と第５の溝部からなる画素分離部が設けられている電子機器である。

本開示の第２の側面においては、レンズと、前記光検出装置と、信号処理部とが含まれている。

本開示の第１および第２の側面によれば、画像を撮像することができる。また、本開示の第１および第２の側面によれば、隣接する画素の間の電荷の漏れ込みを防止することができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本開示を適用した固体撮像素子としてのCMOSイメージセンサの第１実施の形態の構成例を示すブロック図である。 図１の画素領域に配置される画素群の回路構成例を示す図である。 図２の画素群の第１の構造例をCMOSイメージセンサの表面側から見た図である。 図４は、図３のＡ－Ａ´断面図、Ｂ－Ｂ´断面図、およびＣ－Ｃ´断面図である。 図２のＰＤに蓄積された電荷がオーバーフローしたときの電荷の流れを説明する図である。 図２の画素群の第２の構造例を示す図である。 本開示を適用した固体撮像素子としてのCMOSイメージセンサの第２実施の形態の構成例を示すブロック図である。 図７の画素領域に配置される位相差検出画素の回路構成例を示す図である。 図８の位相差検出画素の構造例をCMOSイメージセンサの表面側から見た図である。 図９のＡ－Ａ´断面図、Ｂ－Ｂ´断面図、およびＣ－Ｃ´断面図である。 図１１は、図９のＤ－Ｄ´断面図、およびＥ－Ｅ´断面図である。 図７のCMOSイメージセンサの動作を説明する図である。 図７のCMOSイメージセンサの動作を説明する図である。 図７のCMOSイメージセンサの動作を説明する図である。 本開示を適用したCMOSイメージセンサの第３実施の形態の位相差検出画素の回路構成例を示す図である。 位相差検出画素２７０の第１の構造例をCMOSイメージセンサの表面側から見た図である。 図１６のＡ－Ａ´断面図およびＢ－Ｂ´断面図である。 図１８は、図１６のＣ－Ｃ´断面図およびＤ－Ｄ´断面図である。 CMOSイメージセンサの第３実施の形態の動作を説明する図である。 CMOSイメージセンサの第３実施の形態の動作を説明する図である。 CMOSイメージセンサの第３実施の形態の動作を説明する図である。 CMOSイメージセンサの第３実施の形態の動作を説明する図である。 図１５の位相差検出画素の第２の構造例の図１６のＢ－Ｂ´断面図およびＣ－Ｃ´断面図である。 図１５の位相差検出画素の第３の構造例の図１６のＥ－Ｅ´断面図である。 CMOSイメージセンサの第３実施の形態の画角の端部の位相差検出画素の第４の構造例の図１６のＥ－Ｅ´断面図である。 図２５の位相差検出画素のＰＤの製造方法を説明する図である。 本開示を適用したCMOSイメージセンサの第３実施の形態の画角の端部の位相差検出画素の第５の構造例の図１６のＥ－Ｅ´断面図である。 図２７の位相差検出画素のＰＤの製造方法を説明する図である。 図２７の位相差検出画素のＰＤの製造方法を説明する図である。 図１５の位相差検出画素の第６の構造例を示す図である。 図１５の位相差検出画素の第６の構造例を示す図である。 図１５の位相差検出画素の第７の構造例を示す図である。 図１５の位相差検出画素の第７の構造例を示す図である。 図１５の位相差検出画素の第８の構造例を示す図である。 図１５の位相差検出画素の第８の構造例を示す図である。 図１５の位相差検出画素の第９の構造例を示す図である。 位相差検出画素の他の構造例を示す図である。 図３７の裏面トレンチの製造方法を説明する図である。 図３７の裏面トレンチの他の構造例を示す図である。 画素領域の他の構成例のCMOSイメージセンサの表面側から見た図である。 本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。 上述のCMOSイメージセンサを使用する使用例を示す図である。

以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態：CMOSイメージセンサ（図１乃至図６）
２．第２実施の形態：CMOSイメージセンサ（図７乃至図１４）
３．第３実施の形態：CMOSイメージセンサ（図１５乃至図４０）
４．第４実施の形態：撮像装置（図４１）
５．CMOSイメージセンサの使用例（図４２）

＜第１実施の形態＞
（CMOSイメージセンサの第１実施の形態の構成例）
図１は、本開示を適用した固体撮像素子としてのCMOSイメージセンサの第１実施の形態の構成例を示すブロック図である。

CMOSイメージセンサ５０は、画素領域５１、画素駆動線５２、垂直信号線５３、垂直駆動部５４、カラム処理部５５、水平駆動部５６、システム制御部５７、信号処理部５８、およびメモリ部５９が、図示せぬシリコン基板等の半導体基板(チップ)に形成されたものである。CMOSイメージセンサ５０は、光の照射面が、配線層が設けられる表面に対向する裏面である裏面照射型CMOSイメージセンサである。

CMOSイメージセンサ５０の画素領域５１には、裏面から入射された光に対して光電変換を行い、電荷を蓄積するＰＤを有する複数の画素が、アレイ状に２次元配置され、撮像を行う。画素領域５１の各画素のカラーフィルタの配列はベイヤ配列である。また、画素領域５１には、画素に対して２行ごとに画素駆動線５２が形成され、２列ごとに垂直信号線５３が形成される。

垂直駆動部５４は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域５１の各画素のＰＤに蓄積された電荷に対応する画素信号が、奇数列、偶数列の順に行単位で上から順に読み出されるように、画素駆動線５２に駆動信号を供給する。

カラム処理部５５は、画素領域５１の画素の２列ごとに信号処理回路を有する。カラム処理部５５の各信号処理回路は、画素から読み出され、垂直信号線５３を通して供給される画素信号に対して、A/D変換処理、CDS(Correlated Double Sampling)（相関二重サンプリング）処理等の信号処理を行う。カラム処理部５５は、信号処理後の画素信号を一時的に保持する。

水平駆動部５６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部５５の信号処理回路を順番に選択する。これにより、カラム処理部５５の各信号処理回路で信号処理された画素信号が順番に信号処理部５８に出力される。

システム制御部５７は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部５４、カラム処理部５５、および水平駆動部５６を制御する。

信号処理部５８は、カラム処理部５５から出力される画素信号に対して種々の信号処理を行う。このとき、信号処理部５８は、必要に応じて、信号処理の途中結果などをメモリ部５９に格納し、必要なタイミングで参照する。信号処理部５８は、信号処理後の画素信号を出力する。

メモリ部５９は、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などにより構成される。

（画素群の回路構成例）
図２は、図１の画素領域５１に配置される画素のうちの２（横）×２（縦）の画素からなる画素群の回路構成例を示す図である。

図１の画素領域５１には、図２の画素群７０がアレイ状に配置される。画素群７０は、２×２個の画素７１－１乃至７１－４、ＦＤ７２、リセットトランジスタ７３、増幅トランジスタ７４、選択トランジスタ７５、電源電極７６、およびウェル電極７７を有する。

画素７１－１乃至７１－４は、それぞれ、ＰＤと転送トランジスタにより構成される。具体的には、画素７１－１は、ＰＤ９１－１と転送トランジスタ９２－１により構成され、画素７１－２は、ＰＤ９１－２と転送トランジスタ９２－２により構成される。また、画素７１－３は、ＰＤ９１－３と転送トランジスタ９２－３により構成され、画素７１－４は、ＰＤ９１－４と転送トランジスタ９２－４により構成される。

なお、以下では、画素７１－１乃至７１－４を特に区別する必要がない場合、それらをまとめて画素７１という。同様に、ＰＤ９１－１乃至９１－４をまとめてＰＤ９１といい、転送トランジスタ９２－１乃至９２－４をまとめて転送トランジスタ９２という。

画素７１のＰＤ９１は、CMOSイメージセンサ５０の裏面から入射された光の受光量に応じた電荷を生成し、蓄積する。ＰＤ９１のアノード端子は、電位がVSS(例えばGND)であるウェル電極７７に接続され、カソード端子は、転送トランジスタ９２を介してＦＤ７２に接続されている。

転送トランジスタ９２－１のゲート電極９２－１Ａには、画素群７０を構成する画素７１の２行に対応する画素駆動線５２のうちの、画素７１－１（７１－２）の行の奇数列の画素７１に対して形成される線ＴＧ１が接続される。また、転送トランジスタ９２－２のゲート電極９２－２Ａには、画素群７０を構成する画素７１の２行に対応する画素駆動線５２のうちの、画素７１－１（７１－２）の行の偶数列の画素７１に対して形成される線ＴＧ２が接続される。

さらに、転送トランジスタ９２－３のゲート電極９２－３Ａには、画素群７０を構成する画素７１の２行に対応する画素駆動線５２のうちの、画素７１－３（７１－４）の行の奇数列の画素７１に対して形成される線ＴＧ３が接続される。また、転送トランジスタ９２－４のゲート電極９２－４Ａには、画素群７０を構成する画素７１の２行に対応する画素駆動線５２のうちの、画素７１－３（７１－４）の行の偶数列の画素７１に対して形成される線ＴＧ３が接続される。なお、以下では、ゲート電極９２－１Ａ乃至９２－４Ａを特に区別する必要がない場合、それらをまとめてゲート電極９２Ａという。

線ＴＧ１乃至ＴＧ４には、図１の垂直駆動部５４から駆動信号として転送信号が供給される。垂直駆動部５４は、画素信号の読み出し対象の画素７１の行、および、奇数列または偶数列に応じて、線ＴＧ１乃至ＴＧ４の転送信号を順にオンにする。転送トランジスタ９２は、ゲート電極９２Ａに入力される転送信号がオンにされた場合、ＰＤ９１に蓄積された電荷をＦＤ７２に転送する。

ＦＤ７２は、ＰＤ９１から読み出された電荷を保持する。ＦＤ７２は、リセットトランジスタ７３を介して、電位がVDDである電源電極７６と接続されている。

リセットトランジスタ７３のゲート電極７３Ａには、画素群７０を構成する画素７１の２行に対応する画素駆動線５２のうちの、その２行の画素７１に対して形成される線RST1が接続される。線RST1には、垂直駆動部５４から駆動信号としてリセット信号が供給される。垂直駆動部５４は、新たに転送信号をオンにする前にリセット信号をオンにする。

リセットトランジスタ７３は、ゲート電極７３Ａに入力されるリセット信号がオンにされた場合、ＦＤ７２に転送された電荷を電源電極７６に排出し、ＦＤ７２の電位をリセットする。

電源電極７６と垂直信号線５３の間には、増幅トランジスタ７４と選択トランジスタ７５が直列に接続される。増幅トランジスタ７４のゲート電極７４Ａは、ＦＤ７２に接続され、増幅トランジスタ７４は、電源電極７６を用いてＦＤ７２の電位に応じた画素信号を選択トランジスタ７５に出力する。

選択トランジスタ７５のゲート電極７５Ａは、画素群７０を構成する画素７１の２行に対応する画素駆動線５２のうちの、その２行の画素７１に対して形成される線SEL1が接続される。線SEL1には、垂直駆動部５４から駆動信号として選択信号が供給される。垂直駆動部５４は、転送信号をオンにした後リセット信号をオンにする前に、選択信号をオンにする。

選択トランジスタ７５は、ゲート電極７５Ａに入力される選択信号がオンにされた場合、増幅トランジスタ７４から入力される画素信号を、垂直信号線５３を介して図１のカラム処理部１７に供給する。

以上のように、CMOSイメージセンサ５０では、画素群７０を構成する２×２の画素７１の間で、１つのＦＤ７２が共有されており、画素７１のＰＤ９１に蓄積された電荷が、奇数列、偶数列の順に、行単位で、上から順にＦＤ７２に転送される。

（画素群の第１の構造例）
図３は、図２の画素群７０の第１の構造例をCMOSイメージセンサ５０の表面側から見た図であり、図４は、図３のＡ－Ａ´断面図、Ｂ－Ｂ´断面図、およびＣ－Ｃ´断面図である。

図３に示すように、ＰＤ９１－１が形成されるウェルであるＰ型不純物１０１－１は、ＰＤ９１－２が形成されるＰ型不純物１０１－２と水平方向（図３中左右方向）に並ぶように、かつ、ＰＤ９１－３が形成されるＰ型不純物１０１－２と垂直方向（図３中上下方向）に並ぶように配置される。また、ＰＤ９１－４が形成されるＰ型不純物１０１－４は、Ｐ型不純物１０１－３と水平方向に並ぶように、かつ、Ｐ型不純物１０１－２と垂直方向に並ぶように配置される。なお、以下では、Ｐ型不純物１０１－１乃至１０１－４を特に区別する必要がない場合、それらをまとめてＰ型不純物１０１という。

同一の画素群７０内の隣接するＰ型不純物１０１の間には、図４に示すように、画素分離壁１１１が形成される。画素分離壁１１１は、CMOSイメージセンサ５０の表面に形成されたトレンチである表面トレンチ１１１Ａと、裏面に形成されたトレンチである裏面トレンチ１１１Ｂとが接触することにより形成される。但し、CMOSイメージセンサ５０の表面の同一の画素群７０内の隣接するＰ型不純物１０１の間の領域のうちの、ＦＤ７２が形成されるＰ型不純物１０１－１乃至１０１－４の中央の領域には、表面トレンチ１１１Ａは形成されない。

即ち、画素分離壁１１１は、同一の画素群７０内の隣接するＰ型不純物１０１の間の表面の領域のうちの、ＦＤ７２が形成されていない領域に形成された表面トレンチ１１１Ａと、そのＰ型不純物１０１の間の裏面の全領域に形成された裏面トレンチ１１１Ｂとが接触することにより形成される。

また、画素群７０をまたいで垂直方向に隣接するＰ型不純物１０１の間には画素分離壁１１２が形成され、水平方向に隣接するＰ型不純物１０１の間には画素分離壁１１３が形成される。

画素分離壁１１２は、Ｎ型不純物１１４乃至１１７およびＰ型不純物１１８を挟む２つの表面トレンチ１１２Ａと、裏面トレンチ１１２Ｂとにより構成される。裏面トレンチ１１２Ｂは、２つの表面トレンチ１１２Ａとは異なる、Ｎ型不純物１１４乃至１１７およびＰ型不純物１１８に対応する位置に形成される。

Ｎ型不純物１１４は、ＦＤ７２と接続し、リセットトランジスタ７３のソースを構成する。Ｎ型不純物１１５は、電源電極７６と接続し、リセットトランジスタ７３および増幅トランジスタ７４のドレインを構成する。Ｎ型不純物１１６は、増幅トランジスタ７４のソースと選択トランジスタ７５のドレインを構成する。Ｎ型不純物１１７は、垂直信号線５３と接続し、選択トランジスタ７５のソースを構成する。Ｐ型不純物１１８は、ウェル電極７７と接続するウェルである。

ゲート電極９２Ａ、ゲート電極７３Ａ、およびゲート電極７５Ａには、CMOSイメージセンサ５０の表面に形成された配線層１１９に設けられた画素駆動線５２に接続される。ゲート電極７４Ａには、ＦＤ７２が接続される。

また、各Ｐ型不純物１０１の裏面側には、それぞれ、対応する画素７１の赤色（Ｒ）、緑色（Ｇ）、または青色（Ｂ）のカラーフィルタ１２１が形成され、各カラーフィルタ１２１の外側には、それぞれオンチップレンズ１２２が形成される。ＰＤ９１は、オンチップレンズ１２２とカラーフィルタ１２１を介してCMOSイメージセンサ５０の裏面から入射された光に対して、光電変換を行う。

以上のように、画素分離壁１１１では、ＦＤ７２以外の領域において表面トレンチ１１１Ａと裏面トレンチ１１１Ｂが接触するので、ＦＤ７２以外の領域では、同一の画素群７０内の各ＰＤ９１は電気的に完全に遮断される。また、画素分離壁１１３では、表面トレンチ１１３Ａと裏面トレンチ１１３Ｂが接触しているので、画素群７０をまたいで隣接するＰＤ９１も電気的に完全に遮断される。

一方、画素分離壁１１２では、表面トレンチ１１２Ａと裏面トレンチ１１２Ｂの位置が異なり、表面トレンチ１１２Ａと裏面トレンチ１１２Ｂは接触しない。従って、ＰＤ９１とＮ型不純物１１４乃至１１７およびＰ型不純物１１８とは電気的に完全に遮断されていない。

なお、表面トレンチ１１１Ａ（１１２Ａ,１１３Ａ）と裏面トレンチ１１１Ｂ（１１２Ｂ，１１３Ｂ）の、裏面に垂直な深さ方向の長さは、画素分離壁１１１（１１２，１１３）の位置に応じて異なるようにしてもよい。また、表面トレンチ１１１Ａ（１１２Ａ,１１３Ａ）と裏面トレンチ１１１Ｂ（１１２Ｂ，１１３Ｂ）の少なくとも一方の材質は、画素分離壁１１１（１１２，１１３）の位置に応じて異なるようにしてもよい。

また、オンチップレンズ１２２は、画素群７０に対して１つ設けられるようにしてもよい。

（オーバーフロー時の電荷の流れの説明）
図５は、ＰＤ９１に蓄積された電荷がオーバーフローしたときの電荷の流れを説明する図である。

図５のＡは、ＰＤ９１に蓄積された電荷がオーバーフローしたときの画素群７０を表面側から見た図であり、図５のＢは、図５のＡのＣ－Ｃ´断面図である。

上述したように、ＦＤ７２以外の領域では、各ＰＤ９１は電気的に完全に遮断されるので、ＰＤ９１に蓄積された電荷がオーバーフローした場合に、そのＰＤ９１から隣接する他のＰＤ９１へ電荷が漏れ込むことを防止することができる。

一方、画素分離壁１１１のＦＤ７２の領域では、表面トレンチ１１１Ａが形成されていない。従って、ＰＤ９１に蓄積された電荷がオーバーフローした場合、オーバーフローした電荷は、図５のＢの経路Ｗ１で、Ｐ型不純物１０１を介してＦＤ７２に漏れ込む。しかしながら、ＦＤ７２は、ＰＤ９１からの電荷の転送前にリセットされるので、ＰＤ９１からＦＤ７２への電荷の漏れ込みが撮像特性に与える影響は小さい。

また、上述したように、画素分離壁１１２では、表面トレンチ１１２Ａと裏面トレンチ１１２Ｂが接触しないので、ＰＤ９１とＮ型不純物１１４乃至１１７およびＰ型不純物１１８とは電気的に完全に遮断されていない。従って、ＰＤ９１に蓄積された電荷がオーバーフローした場合、オーバーフローした電荷を、図５のＢの経路Ｗ２で、Ｎ型不純物１１５を介して電源電極７６にも排出することができる。

これにより、ＰＤ９１からオーバーフローした電荷の電荷量が、ＦＤ７２に蓄積可能な電荷量よりも多い場合であっても、その電荷を電源電極７６に排出することにより、隣接するＰＤ９１への電荷の漏れ込みを防止することができる。その結果、隣接するＰＤ９１への電荷の漏れ込みによる撮像特性の劣化を防止することができる。

これに対して、経路Ｗ２がない場合、ＰＤ９１からオーバーフローした電荷の電荷量が、ＦＤ７２に蓄積可能な電荷量を超える前に、リセット信号をオンにすることにより、ＦＤ７２に蓄積された電荷を掃き出す必要がある。従って、垂直駆動部５４の処理が複雑になる。

なお、経路Ｗ１では、電荷の漏れ込みが物理的なバリアなしで行われ、経路Ｗ２では、電荷の漏れ込みが表面トレンチ１１２Ａと裏面トレンチ１１２Ｂからなる物理的なバリアの隙間を介して行われる。従って、経路Ｗ２の漏れ込みに比べて、経路Ｗ１の漏れ込みが優先的に行われる。

以上のように、CMOSイメージセンサ５０では、画素分離壁１１１（１１２，１１３）が、表面トレンチ１１１Ａ（１１２Ａ，１１３Ａ）と裏面トレンチ１１１Ｂ（１１２Ｂ，１１３Ｂ）とにより形成される。

従って、画素分離壁１１３の表面トレンチ１１３Ａと裏面トレンチ１１３Ｂを接触させることにより、CMOSイメージセンサ５０に対して画素分離壁１１３を貫通させることができる。CMOSイメージセンサ５０の表面または裏面の一方から貫通する貫通トレンチに比べて、表面トレンチ１１３Ａおよび裏面トレンチ１１３Ｂの幅に対する深さのアスペクト比は小さい。従って、貫通トレンチにより画素分離壁を形成する場合に比べて、画素分離壁１１３の形成は容易である。

また、一般的な半導体プロセスであるマスクパターン形成により、表面トレンチ１１１Ａ乃至１１３Ａの有無と位置を制御することで、電荷の意図的な漏れ込みおよび遮断を容易に実現することができる。

さらに、表面側にSTI（Shallow Trench Isolation）などの素子分離用のトレンチが形成される一般的なCMOSイメージセンサとの親和性を高めることができる。その結果、例えば、表面側にSTIなどの素子分離用のトレンチが形成されるCMOSイメージセンサに本技術を適用する場合、そのトレンチを表面トレンチ１１１Ａ乃至１１３Ａの少なくとも１つとして用いることができる。これにより、画素分離壁１１１乃至１１３の形成による製造工程数の増加を抑制することができる。

（画素群の第２の構造例）
図６は、２×２の画素群７０の第２の構造例を示す図である。図６のＡは、２×２の画素群７０の第２の構造例を、CMOSイメージセンサ５０の表面側から見た図であり、図６のＢは、裏面側から見た図である。図６のＣは、図６のＡのＤ－Ｄ´断面図である。なお、以降の図において、特に断りが無い限り、CMOSイメージセンサの裏面側から見た図には、カラーフィルタ２３１とオンチップレンズ２３２は図示しない。

図６に示す構成のうち、図３および図４の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図６の画素群７０の構造は、Ｐ型不純物１１８が２×２個の画素群７０の交点に位置する点が、図３および図４の構造と異なっている。

図６のＣに示すように、画素分離壁１１２の２つの表面トレンチ１１２Ａは、Ｐ型不純物１１８を挟むように形成され、裏面トレンチ１１２Ｂは、Ｐ型不純物１１８に対応する位置に形成される。即ち、表面トレンチ１１２Ａと裏面トレンチ１１２Ｂは接触しない。従って、１つのＰ型不純物１１８を介して、周辺のＰ型不純物１０１の電位をウェル電極７７の電位に同時に固定することができる。

これに対して、画素分離壁１１２の表面トレンチ１１２Ａと裏面トレンチ１１２Ｂが接触している場合、画素７１ごとにＰ型不純物１１８を形成する必要がある。その結果、ＰＤ９１、転送トランジスタ９２、リセットトランジスタ７３、増幅トランジスタ７４、選択トランジスタ７５等に割り当て可能な領域の面積が小さくなり、撮像特性の劣化を招く。

また、図６の例では、図６のＡに示すように、Ｐ型不純物１１８が２×２個の画素群７０の交点に位置するので、ＰＤ９１からＮ型不純物１１５への経路Ｗ２（図５）の電荷の漏れ込みが発生しやすい。

＜第２実施の形態＞
（CMOSイメージセンサの第２実施の形態の構成例）
図７は、本開示を適用した固体撮像素子としてのCMOSイメージセンサの第２実施の形態の構成例を示すブロック図である。

図７に示す構成のうち、図１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

CMOSイメージセンサ１８０は、画素領域１８１、画素駆動線１８２、垂直信号線１８３、垂直駆動部１８４、カラム処理部１８５、水平駆動部５６、システム制御部５７、信号処理部１８８、およびメモリ部５９が、図示せぬシリコン基板等の半導体基板に形成された裏面照射型CMOSイメージセンサである。

CMOSイメージセンサ１８０の画素領域１８１には、裏面から入射された光に対して光電変換を行い、電荷を蓄積する２つのＰＤを有する複数の位相差検出画素が、アレイ状に２次元配置され、撮像を行う。画素領域１８１の各位相差検出画素のカラーフィルタの配列はベイヤ配列である。また、画素領域１８１には、位相差検出画素に対して１行ごとに画素駆動線１８２が形成され、１列ごとに垂直信号線１８３が形成される。

垂直駆動部１８４は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域１８１の各位相差検出画素の２つのＰＤに蓄積された電荷に対応する画素信号が順に、行単位で上から順に読み出されるように、画素駆動線１８２に駆動信号を供給する。

カラム処理部１８５は、画素領域１８１の位相差検出画素の１列ごとに信号処理回路を有する。カラム処理部１８５の各信号処理回路は、位相差検出画素から読み出され、垂直信号線１８３を通して供給される画素信号に対して、A/D変換処理、CDS処理等の信号処理を行う。カラム処理部１８５は、信号処理後の画素信号を一時的に保持する。

信号処理部１８８は、水平駆動部５６の選択によりカラム処理部１８５から出力される各位相差検出画素の２つのＰＤの画素信号に基づいて、像面位相差ＡＦ等を行う。このとき、信号処理部１８８は、必要に応じて、処理の途中結果などをメモリ部５９に格納し、必要なタイミングで参照する。信号処理部１８８は、処理結果などを出力する。

（位相差検出画素の回路構成例）
図８は、図７の画素領域１８１に配置される位相差検出画素の回路構成例を示す図である。

位相差検出画素１９０は、分割画素１９１－１および分割画素１９１－２、ＦＤ１９２、リセットトランジスタ１９３、増幅トランジスタ１９４、選択トランジスタ１９５、電源電極１９７、およびウェル電極１９８を有する。

分割画素１９１－１は、ＰＤ２０１－１と転送トランジスタ２０２－１により構成され、分割画素１９１－２は、ＰＤ２０１－２と転送トランジスタ２０２－２により構成される。

なお、以下では、分割画素１９１－１および分割画素１９１－２を特に区別する必要がない場合、それらをまとめて分割画素１９１という。同様に、ＰＤ２０１－１およびＰＤ２０１－２をまとめてＰＤ２０１といい、転送トランジスタ２０２－１および転送トランジスタ２０２－２をまとめて転送トランジスタ２０２という。

分割画素１９１のＰＤ２０１は、CMOSイメージセンサ１８０の裏面から入射された光の受光量に応じた電荷を生成し、蓄積する。ＰＤ２０１のアノード端子は、電位がVSS(例えばGND)であるウェル電極１９８に接続され、カソード端子は、転送トランジスタ２０２を介してＦＤ１９２に接続されている。

転送トランジスタ２０２－１のゲート電極２０２－１Ａには、位相差検出画素１９０の行に対応する画素駆動線１８２のうちの、位相差検出画素１９０を構成する一方の分割画素１９１－１に対して形成される線ＴＧ１１が接続される。また、転送トランジスタ２０２－２のゲート電極２０２－２Ａには、位相差検出画素１９０の行に対応する画素駆動線１８２のうちの、位相差検出画素１９０を構成する他方の分割画素１９１－２に対して形成される線ＴＧ１２が接続される。なお、以下では、ゲート電極２０２－１Ａおよびゲート電極２０２－２Ａを特に区別する必要がない場合、それらをまとめてゲート電極２０２Ａという。

線ＴＧ１１および線ＴＧ１２には、垂直駆動部１８４から駆動信号として転送信号が供給される。垂直駆動部１８４は、画素信号の読み出し対象の位相差検出画素１９０の行の線ＴＧ１および線ＴＧ１２の転送信号を順にオンにする。転送トランジスタ２０２は、ゲート電極２０２Ａに入力される転送信号がオンにされた場合、ＰＤ２０１に蓄積された電荷をＦＤ１９２に転送する。

ＦＤ１９２は、ＰＤ２０１から読み出された電荷を保持する。ＦＤ１９２は、リセットトランジスタ１９３を介して、電位がVDDである電源電極１９７と接続されている。

リセットトランジスタ１９３のゲート電極１９３Ａには、位相差検出画素１９０の行に対応する画素駆動線１８２のうちの、その行の位相差検出画素１９０に対して形成される線RST2が接続される。線RST2には、垂直駆動部１８４から駆動信号としてリセット信号が供給される。垂直駆動部１８４は、新たに転送信号をオンにする前にリセット信号をオンにする。

リセットトランジスタ１９３は、ゲート電極１９３Ａに入力されるリセット信号がオンにされた場合、ＦＤ１９２に転送された電荷を電源電極１９７に排出し、ＦＤ１９２の電位をリセットする。

電源電極１９７と垂直信号線１８３の間には、増幅トランジスタ１９４と選択トランジスタ１９５が直列に接続される。増幅トランジスタ１９４のゲート電極１９４Ａは、ＦＤ１９２に接続され、増幅トランジスタ１９４は、電源電極１９７を用いてＦＤ１９２の電位に応じた画素信号を選択トランジスタ１９５に出力する。

選択トランジスタ１９５のゲート電極１９５Ａは、位相差検出画素１９０の行に対応する画素駆動線１８２のうちの、その行の位相差検出画素１９０に対して形成される線SEL2が接続される。線SEL2には、垂直駆動部１８４から駆動信号として選択信号が供給される。垂直駆動部１８４は、転送信号をオンにした後リセット信号をオンにする前に、選択信号をオンにする。

選択トランジスタ１９５は、ゲート電極１９５Ａに入力される選択信号がオンにされた場合、増幅トランジスタ１９４から出力される画素信号を、垂直信号線１８３を介してカラム処理部１７に供給する。

以上のように、CMOSイメージセンサ１８０では、２（横）×１（縦）個の分割画素１９１の間で、１つのＦＤ１９２が共有されている。そして、各分割画素１９１のＰＤ２０１に蓄積された電荷が、分割画素１９１－１、分割画素１９１－２の順に、位相差検出画素１９０の行単位で、上から順にＦＤ１９２に転送される。

（位相差検出画素の構造例）
図９は、図８の位相差検出画素１９０の構造例をCMOSイメージセンサ１８０の表面側から見た図であり、図１０は、図９のＡ－Ａ´断面図、Ｂ－Ｂ´断面図、およびＣ－Ｃ´断面図であり、図１１は、図９のＤ－Ｄ´断面図、およびＥ－Ｅ´断面図である。

図９に示すように、位相差検出画素１９０のウェルであるＰ型不純物２１０は、Ｐ型不純物２１１－１とＰ型不純物２１１－２に分割される。図１０および図１１に示すように、Ｐ型不純物２１１－１にはＰＤ２０１－１が形成され、Ｐ型不純物２１１－２にはＰＤ２０１－２が形成される。なお、以下では、Ｐ型不純物２１１－１とＰ型不純物２１１－２を特に区別する必要がない場合、それらをまとめてＰ型不純物２１１という。

図９および図１０に示すように、同一の位相差検出画素１９０内のＰ型不純物２１１－１とＰ型不純物２１１－２の間には、分割画素分離壁２２１が形成される。図１０に示すように、分割画素分離壁２２１は、CMOSイメージセンサ１８０の表面に形成された表面トレンチ２２１Ａと、裏面に形成された裏面トレンチ２２１Ｂとが接触することにより形成される。

但し、CMOSイメージセンサ１８０の表面の同一の位相差検出画素１９０内の隣接するＰ型不純物２１１の間の領域のうちの、ＦＤ１９２が形成される領域と、ＦＤ１９２とは反対側の垂直方向の端部には、表面トレンチ２２１Ａは形成されない。即ち、分割画素分離壁２２１は、同一の位相差検出画素１９０内の隣接するＰ型不純物２１１の間の表面の領域のうちの、ＦＤ１９２の領域およびＦＤ１９２とは反対側の垂直方向の端部以外に形成された表面トレンチ２２１Ａと、そのＰ型不純物２１１の間の裏面の全領域に形成された裏面トレンチ２２１Ｂとが接触することにより形成される。

また、図１０に示すように、分割画素分離壁２２１のＦＤ１９２とは反対側の垂直方向の端部の表面側には、ポテンシャルが深い不純物２１２が形成される。これにより、ＰＤ２０１－１またはＰＤ２０１－２の一方に蓄積された電荷がオーバーフローした場合、図１０の経路Ｓ１で、不純物２１２を介して他方へ電荷を容易に漏れ込ませることができる。

位相差検出画素１９０をまたいで垂直方向に隣接するＰ型不純物２１１の間には画素分離壁２２２が形成され、水平方向に隣接するＰ型不純物２１１の間には画素分離壁２２３が形成される。

画素分離壁２２２は、Ｎ型不純物２２４乃至２２８およびＰ型不純物２２９を挟む２つの表面トレンチ２２２Ａと、裏面トレンチ２２２Ｂとにより構成される。裏面トレンチ２２２Ｂは、２つの表面トレンチ２２２Ａとは異なる、Ｎ型不純物２２４乃至２２８およびＰ型不純物２２９に対応する位置に形成される。

Ｎ型不純物２２４は、電源電極１９７と接続し、増幅トランジスタ１９４のドレインを構成する。Ｎ型不純物２２５は、増幅トランジスタ１９４のソースと選択トランジスタ１９５のドレインを構成する。Ｎ型不純物２２６は、垂直信号線１８３と接続し、選択トランジスタ１９５のソースを構成する。

Ｎ型不純物２２７は、ＦＤ１９２と接続し、リセットトランジスタ１９３のソースを構成する。Ｎ型不純物２２８は、電源電極１９７と接続し、リセットトランジスタ１９３のドレインを構成する。Ｐ型不純物２２９は、ウェル電極１９８と接続するウェルである。

ゲート電極２０２Ａ、ゲート電極１９３Ａ、およびゲート電極１９５Ａには、CMOSイメージセンサ１８０の表面に形成された配線層２３０に設けられた画素駆動線１８２が接続される。ゲート電極１９４Ａには、ＦＤ１９２が接続される。

また、Ｐ型不純物２１０の裏面側には、対応する位相差検出画素１９０の赤色（Ｒ）、緑色（Ｇ）、または青色（Ｂ）のカラーフィルタ２３１が形成され、カラーフィルタ２３１の外側には、オンチップレンズ２３２が形成される。

ＰＤ２０１－１は、図９中右側の裏面側から入射された光をオンチップレンズ２３２とカラーフィルタ２３１を介して受光し、その光に対して光電変換を行う。また、ＰＤ２０１－２は、図９中左側の裏面側から入射された光をオンチップレンズ２３２とカラーフィルタ２３１を介して受光し、その光に対して光電変換を行う。

その結果、分割画素１９１－１から読み出される画素信号は、位相差検出画素１９０の図９中右側から入射される光に対応するものになり、分割画素１９１－２から読み出される画素信号は、位相差検出画素１９０の図１０中左側から入射される光に対応するものになる。従って、信号処理部１８８は、分割画素１９１－１と分割画素１９１－２から読み出された画素信号の差分に基づいて、水平方向の位相を検出し、像面位相差ＡＦ等を行うことができる。

以上のように、分割画素分離壁２２１では、ＦＤ１９２の領域に表面トレンチ２２１Ａが形成されない。従って、ＰＤ２０１に蓄積された電荷がオーバーフローした場合、オーバーフローした電荷は、図１０の経路Ｓ２で、Ｐ型不純物２１１を介してＦＤ１９２に漏れ込む。しかしながら、ＦＤ１９２は、ＰＤ２０１からの電荷の転送前にリセットされるので、ＰＤ２０１からＦＤ１９２への電荷の漏れ込みが撮像特性に与える影響は小さい。

一方、画素分離壁２２３では、表面トレンチ２２３Ａと裏面トレンチ２２３Ｂが接触しているので、位相差検出画素１９０をまたいで隣接するＰＤ２０１は電気的に完全に遮断される。従って、ＰＤ２０１に蓄積された電荷がオーバーフローした場合であっても、そのＰＤ２０１と位相差検出画素１９０をまたいで隣接する他のＰＤ２０１への電荷の漏れ込みは起こらない。

また、図１１に示すように、画素分離壁２２２では、表面トレンチ２２２Ａと裏面トレンチ２２２Ｂの位置が異なり、表面トレンチ２２２Ａと裏面トレンチ２２２Ｂは接触しない。従って、ＰＤ２０１とＮ型不純物２２４乃至２２８およびＰ型不純物２２９とは電気的に完全に遮断されていない。

よって、ＰＤ２０１全体に蓄積された電荷がオーバーフローした場合、オーバーフローした電荷を、図１１の経路Ｓ３で、Ｐ型不純物２１１とＮ型不純物２２４を介して電源電極１９７にも排出することができる。また、図１１の経路Ｅ１で、Ｐ型不純物２１１（ウェル）の電位を、Ｐ型不純物２２９に接続するウェル電極１９８の電位に固定することができる。

なお、表面トレンチ２２１Ａ（２２２Ａ,２２３Ａ）と裏面トレンチ２２１Ｂ（２２２Ｂ，２２３Ｂ）の深さ方向の長さおよび少なくとも一方の材質は、分割画素分離壁２２１（画素分離壁２２２，２２３）の位置に応じて異なるようにしてもよい。また、画素分離壁２２２（２２３）の裏面トレンチ２２２Ｂ（２２３Ｂ）と、分割画素分離壁２２１の裏面トレンチ２２１Ｂの深さ方向の長さおよび少なくとも一方の材質は異なるようにしてもよい。

（CMOSイメージセンサの動作の説明）
図１２乃至図１４は、図７のCMOSイメージセンサ１８０の動作を説明する図である。

図１２のＢ乃至図１４のＢに示すように、経路Ｓ１乃至Ｓ３のバリアでは、経路Ｓ１が最も弱く、経路Ｓ２が２番目に弱く、経路Ｓ３が最も強い。

信号処理部１８８は、ＰＤ２０１－１およびＰＤ２０１－２のいずれか一方に蓄積された電荷がオーバーフローするまでの間、分割画素１９１－１および分割画素１９１－２から順に読み出された画素信号の差分に基づいて水平方向の位相を検出する。そして、信号処理部１８８は、検出された位相に基づいて像面位相差ＡＦを行う。

ＰＤ２０１にさらに電荷が蓄積され、ＰＤ２０１－１およびＰＤ２０１－２のいずれか一方に蓄積された電荷がオーバーフローすると、図１２に示すように、オーバーフローした電荷は、最もバリアが弱い経路Ｓ１で他方へ漏れ込み始める（Step1）。この場合、信号処理部１８８は、ＰＤ２０１－１およびＰＤ２０１－２から順に読み出された画素信号を合算することにより、位相差検出画素１９０全体の画素信号を取得することができる。

ＰＤ２０１にさらに電荷が蓄積され、ＰＤ２０１全体の電荷がオーバーフローすると、図１３に示すように、オーバーフローした電荷は、２番目にバリアが弱い経路Ｓ２でＦＤ１９２に漏れ込み始める（Step2）。ＦＤ１９２は、ＰＤ２０１からの電荷の転送前にリセットされるので、ＰＤ２０１からＦＤ１９２への電荷の漏れ込みが撮像特性に与える影響は小さい。

ＰＤ２０１にさらに電荷が蓄積され、ＰＤ２０１全体からオーバーフローする電荷が多くなると、図１４に示すように、その電荷は、最もバリアが強い経路Ｓ３でＮ型不純物２２４とＮ型不純物２２８に漏れ込み始める（Step3）。Ｎ型不純物２２４とＮ型不純物２２８は、電源電極１９７と接続するので、ＰＤ２０１から漏れ込んだ電荷は電源電極１９７に排出される。

以上のように、CMOSイメージセンサ１８０では、分割画素分離壁２２１（画素分離壁２２２，２２３）が、表面トレンチ２２１Ａ（２２２Ａ，２２３Ａ）と裏面トレンチ２２１Ｂ（２２２Ｂ，２２３Ｂ）とにより形成される。

従って、分割画素分離壁２２１が形成される領域のうちの、ＦＤ１９２とは反対側の垂直方向の端部とＦＤ１９２の領域において、表面トレンチ２２１Ａを形成せず、ＦＤ１９２とは反対側の垂直方向の端部に不純物２１２を形成することができる。また、画素分離壁２２２の表面トレンチ２２２Ａと裏面トレンチ２２２Ｂの位置が対応しないようにずらし、表面トレンチ２２２Ａと裏面トレンチ２２２Ｂが接触しないようにすることができる。

以上により、ＰＤ２０１－１とＰＤ２０１－２間の電荷の漏れ込み、ＰＤ２０１からＦＤ１９２への電荷の漏れ込み、ＰＤ２０１に蓄積された電荷の電源電極１９７への排出を、段階的に発生させることができる。

また、画素分離壁２２３の表面トレンチ２２３Ａと裏面トレンチ２２３Ｂを接触させることにより、CMOSイメージセンサ１８０に対して画素分離壁２２３を貫通させることができる。その結果、隣接する位相差検出画素１９０間の電荷の漏れ込みを防止することができる。

CMOSイメージセンサ１８０の表面または裏面の一方から貫通する貫通トレンチに比べて、表面トレンチ２２３Ａおよび裏面トレンチ２２３Ｂの幅に対する深さのアスペクト比は小さい。従って、貫通トレンチにより画素分離壁を形成する場合に比べて、画素分離壁２２３の形成は容易である。

さらに、以上のような漏れ込みの段階的な発生および防止を、一般的な半導体プロセスのマスクパターン形成により表面トレンチ２２１Ａ乃至２２３Ａの有無と位置を制御することで、実現することができる。

＜第３実施の形態＞
（CMOSイメージセンサの第３実施の形態の位相差検出画素の回路構成例）
本開示を適用したCMOSイメージセンサの第３実施の形態の構成は、位相差検出画素が２（横）×２(縦)の分割画素により形成される点を除いて、図７のCMOSイメージセンサ１８０の構成と同一である。従って、以下では、位相差検出画素についてのみ説明する。

図１５は、本開示を適用したCMOSイメージセンサの第３実施の形態の位相差検出画素の回路構成例を示す図である。

図１５に示す構成のうち、図８の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図１５の位相差検出画素２７０の構成は、分割画素の数が２(横)×２（縦）である点が、図８の位相差検出画素１９０の構成と異なる。

具体的には、位相差検出画素２７０は、２×２個の分割画素２７１－１乃至２７１－４、ＦＤ１９２、リセットトランジスタ１９３、増幅トランジスタ１９４、選択トランジスタ１９５、電源電極１９７、およびウェル電極１９８を有する。

分割画素２７１－１乃至２７１－４は、それぞれ、ＰＤと転送トランジスタにより構成される。具体的には、分割画素２７１－１は、ＰＤ２９１－１と転送トランジスタ２９２－１により構成され、分割画素２７１－２は、ＰＤ２９１－２と転送トランジスタ２９２－２により構成される。また、分割画素２７１－３は、ＰＤ２９１－３と転送トランジスタ２９２－３により構成され、分割画素２７１－４は、ＰＤ２９１－４と転送トランジスタ２９２－４により構成される。

なお、以下では、分割画素２７１－１乃至２７１－４を特に区別する必要がない場合、それらをまとめて分割画素２７１という。同様に、ＰＤ２９１－１乃至２９１－４をまとめてＰＤ２９１といい、転送トランジスタ２９２－１乃至２９２－４をまとめて転送トランジスタ２９２という。

分割画素２７１のＰＤ２９１は、CMOSイメージセンサの裏面から入射された光の受光量に応じた電荷を生成し、蓄積する。ＰＤ２９１のアノード端子は、ウェル電極１９８に接続され、カソード端子は、転送トランジスタ２９２を介してＦＤ１９２に接続されている。

転送トランジスタ２９２－１のゲート電極２９２－１Ａには、位相差検出画素２７０の行に対応する画素駆動線１８２のうちの、位相差検出画素２７０を構成する左上の分割画素２７１－１に対して形成される線ＴＧ２１が接続される。また、転送トランジスタ２９２－２のゲート電極２９２－２Ａには、位相差検出画素２７０の行に対応する画素駆動線１８２のうちの、位相差検出画素２７０を構成する右上の分割画素２７１－２に対して形成される線ＴＧ２２が接続される。

さらに、転送トランジスタ２９２－３のゲート電極２９２－３Ａには、位相差検出画素２７０の行に対応する画素駆動線１８２のうちの、位相差検出画素２７０を構成する左下の分割画素２７１－３に対して形成される線ＴＧ２３が接続される。転送トランジスタ２９２－４のゲート電極２９２－４Ａには、位相差検出画素２７０の行に対応する画素駆動線１８２のうちの、位相差検出画素２７０を構成する右下の分割画素２７１－４に対して形成される線ＴＧ２４が接続される。なお、以下では、ゲート電極２９２－１Ａ乃至２９２－４Ａを特に区別する必要がない場合、それらをまとめてゲート電極２９２Ａという。

線ＴＧ２１乃至ＴＧ２４には、垂直駆動部１８４から駆動信号として転送信号が供給される。垂直駆動部１８４は、画素信号の読み出し対象の位相差検出画素１９０の行の線ＴＧ２１乃至ＴＧ２４の転送信号を順にオンにする。転送トランジスタ２９２は、ゲート電極２９２Ａに入力される転送信号がオンにされた場合、ＰＤ２９１に蓄積された電荷をＦＤ１９２に転送する。

以上のように、CMOSイメージセンサの第３実施の形態では、２×２の分割画素２７１の間で、１つのＦＤ１９２が共有されている。そして、各分割画素２７１のＰＤ２９１に蓄積された電荷が、分割画素２７１－１、分割画素２７１－２、分割画素２７１－３、分割画素２７１－４の順に、位相差検出画素２７０の行単位で、上から順にＦＤ１９２に転送される。

（位相差検出画素の第１の構造例）
図１６は、位相差検出画素２７０の第１の構造例をCMOSイメージセンサの表面側から見た図であり、図１７は、図１６のＡ－Ａ´断面図およびＢ－Ｂ´断面図であり、図１８は、図１６のＣ－Ｃ´断面図およびＤ－Ｄ´断面図である。

図１６乃至図１８に示す構成のうち、図９乃至図１１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図１６に示すように、位相差検出画素２７０のＰ型不純物２１０は、Ｐ型不純物３０１－１乃至３０１－４に分割される。図１７および図１８に示すように、Ｐ型不純物３０１－１、Ｐ型不純物３０１－２、Ｐ型不純物３０１－３、Ｐ型不純物３０１－４には、それぞれ、ＰＤ２９１－１、ＰＤ２９１－２、ＰＤ２９１－３、ＰＤ２９１－４が形成される。なお、以下では、Ｐ型不純物３０１－１乃至３０１－４を特に区別する必要がない場合、それらをまとめてＰ型不純物３０１という。

図１６乃至図１８に示すように、同一の位相差検出画素２７０内の各Ｐ型不純物３０１の間には、分割画素分離壁３１１が形成される。図１７および図１８に示すように、分割画素分離壁３１１は、CMOSイメージセンサの表面に形成された表面トレンチ３１１Ａと、裏面に形成された裏面トレンチ３１１Ｂとが接触することにより形成される。

但し、CMOSイメージセンサの表面の同一の位相差検出画素２７０内の隣接するＰ型不純物３０１の間の領域のうちの、ＦＤ１９２が形成される領域と、ＦＤ１９２とは反対側の水平方向または垂直方向の端部には、表面トレンチ３１１Ａは形成されない。即ち、分割画素分離壁３１１は、同一の位相差検出画素２７０内の隣接するＰ型不純物３０１の間の表面の領域のうちの、ＦＤ１９２の領域およびＦＤ１９２とは反対側の水平方向または垂直方向の端部以外に形成された表面トレンチ３１１Ａと、そのＰ型不純物３０１の間の裏面の全領域に形成された裏面トレンチ３１１Ｂとが接触することにより形成される。

また、図１７に示すように、垂直方向に隣接するＰ型不純物３０１の間の分割画素分離壁３１１のＦＤ１９２とは反対側の水平方向の端部の表面側には、ポテンシャルが深い不純物３０２が形成される。これにより、同一の位相差検出画素２７０内の垂直方向に隣接するＰＤ２９１どうしの一方に蓄積された電荷がオーバーフローした場合、図１７の経路Ｓ１１で、不純物３０２を介して他方へ電荷を容易に漏れ込ませることができる。

さらに、図１８に示すように、水平方向に隣接するＰ型不純物３０１の間の分割画素分離壁３１１のＦＤ１９２とは反対側の垂直方向の端部の表面側には、不純物３０２とは異なる濃度の、不純物３０２よりポテンシャルが深い不純物３０３が形成される。これにより、同一の位相差検出画素２７０内の水平方向に隣接するＰＤ２９１どうしの一方に蓄積された電荷がオーバーフローした場合、図１８の経路Ｓ１２で、不純物３０３を介して他方へ電荷を容易に漏れ込ませることができる。

画素分離壁２２２の２つの表面トレンチ２２２Ａは、Ｎ型不純物３１２乃至３１５およびＰ型不純物３１６を挟む。Ｎ型不純物３１２は、ＦＤ１９２と接続し、リセットトランジスタ１９３のソースを構成する。Ｎ型不純物３１３は、電源電極１９７と接続し、リセットトランジスタ１９３と増幅トランジスタ１９４のドレインを構成する。

Ｎ型不純物３１４は、増幅トランジスタ１９４のソースと選択トランジスタ１９５のドレインを構成する。Ｎ型不純物３１５は、垂直信号線１８３と接続し、選択トランジスタ１９５のソースを構成する。Ｐ型不純物３１６は、ウェル電極１９８と接続するウェルである。図１７に示すように、ゲート電極２９２Ａには、CMOSイメージセンサの表面に形成された配線層２３０に設けられた画素駆動線１８２が接続される。

ＰＤ２９１－１は、図１６中右下から入射された光を、ＰＤ２９１－２は、図１６中左下から入射された光を、それぞれオンチップレンズ２３２とカラーフィルタ２３１を介して受光し、その光に対して光電変換を行う。

また、ＰＤ２９１－３は、図１６中右上から入射された光を、ＰＤ２９１－４は、図１６中左上から入射された光を、それぞれオンチップレンズ２３２とカラーフィルタ２３１を介して受光し、その光に対して光電変換を行う。

その結果、分割画素２７１－１から読み出される画素信号は、位相差検出画素２７０の図１６中右下から入射される光に対応するものになり、分割画素２７１－２から読み出される画素信号は、位相差検出画素２７０の図１６中左下から入射される光に対応するものになる。また、分割画素２７１－３から読み出される画素信号は、位相差検出画素２７０の図１６中右上から入射される光に対応するものになり、分割画素２７１－４から読み出される画素信号は、位相差検出画素２７０の図１６中左上から入射される光に対応するものになる。

従って、信号処理部１８８は、分割画素２７１－１乃至２７１－４から読み出された画素信号の差分に基づいて、水平方向および垂直方向の位相を検出し、像面位相差ＡＦ等を行うことができる。

以上のように、分割画素分離壁３１１では、ＦＤ１９２の領域に表面トレンチ３１１Ａが形成されない。従って、ＰＤ２９１全体に蓄積された電荷がオーバーフローした場合、オーバーフローした電荷は、図１８の経路Ｓ１３で、Ｐ型不純物３０１を介してＦＤ１９２に漏れ込む。しかしながら、ＦＤ１９２は、ＰＤ２９１からの電荷の転送前にリセットされるので、ＰＤ２９１からＦＤ１９２への電荷の漏れ込みが撮像特性に与える影響は小さい。

一方、画素分離壁２２３では、表面トレンチ２２３Ａと裏面トレンチ２２３Ｂが接触しているので、位相差検出画素２７０をまたいで隣接するＰＤ２９１は電気的に完全に遮断される。従って、ＰＤ２９１に蓄積された電荷がオーバーフローした場合であっても、そのＰＤ２９１と位相差検出画素２７０をまたいで隣接する他のＰＤ２９１への電荷の漏れ込みは起こらない。

また、図１７および図１８に示すように、画素分離壁２２２では、表面トレンチ２２２Ａと裏面トレンチ２２２Ｂは接触しないので、ＰＤ２９１とＮ型不純物３１２乃至３１５およびＰ型不純物３１６とは電気的に完全に遮断されていない。

よって、ＰＤ２９１全体に蓄積された電荷がオーバーフローした場合、オーバーフローした電荷を、図１８の経路Ｓ１４で、Ｐ型不純物３０１とＮ型不純物３１３を介して電源電極１９７にも排出することができる。

なお、表面トレンチ３１１Ａと裏面トレンチ３１１Ｂの深さ方向の長さは、分割画素分離壁３１１の位置に応じて異なるようにしてもよい。また、画素分離壁２２２（２２３）の裏面トレンチ２２２Ｂ（２２３Ｂ）と、分割画素分離壁３１１の裏面トレンチ３１１Ｂの深さ方向の長さは異なるようにしてもよい。

（CMOSイメージセンサの動作の説明）
図１９乃至図２２は、CMOSイメージセンサの第３実施の形態の動作を説明する図である。

図１９のＢ乃至図２２のＢに示すように、経路Ｓ１１乃至Ｓ１４のバリアでは、経路Ｓ１１が最も弱く、経路Ｓ１２が２番目に弱く、経路Ｓ１３が３番目に弱く、経路Ｓ１４が最も強い。

信号処理部１８８は、ＰＤ２９１－１乃至２９１－４のいずれか１つに蓄積された電荷がオーバーフローするまでの間、分割画素２７１－１乃至２７１－４から順に読み出された画素信号の差分に基づいて水平方向および垂直方向の位相を検出する。そして、信号処理部１８８は、検出された位相に基づいて像面位相差ＡＦを行う。

ＰＤ２９１にさらに電荷が蓄積され、ＰＤ２９１－１乃至ＰＤ２９１－４のいずれか１つに蓄積された電荷がオーバーフローすると、図１９に示すように、オーバーフローした電荷は、最もバリアが弱い経路Ｓ１１で、垂直方向に隣接するＰＤ２９１へ漏れ込み始める（Step11）。

この場合、信号処理部１８８は、垂直方向に隣接するＰＤ２９１どうしから読み出された画素信号をそれぞれ合算することにより、位相差検出画素２７０を水平方向に２分割したときの左側と右側の領域の画素信号を取得することができる。従って、信号処理部１８８は、左側の領域の画素信号と右側の領域の画素信号の差分に基づいて水平方向の位相を検出し、その位相に基づいて像面位相差ＡＦを行う。

ＰＤ２９１にさらに電荷が蓄積され、左側のＰＤ２９１全体または右側のＰＤ２９１全体のいずれか一方に蓄積された電荷がオーバーフローすると、図２０に示すように、オーバーフローした電荷は、２番目にバリアが弱い経路Ｓ１２で、水平方向に隣接するＰＤ２９１へ漏れ込み始める（Step12）。この場合、信号処理部１８８は、全てのＰＤ２９１から読み出された画素信号を合算することにより、位相差検出画素２７０全体の画素信号を取得することができる。

ＰＤ２９１にさらに電荷が蓄積され、ＰＤ２９１全体の電荷がオーバーフローすると、図２１に示すように、オーバーフローした電荷は、３番目にバリアが弱い経路Ｓ１３で、ＦＤ１９２に漏れ込み始める（Step13）。ＦＤ１９２は、ＰＤ２９１からの電荷の転送前にリセットされるので、ＰＤ２９１からＦＤ１９２への電荷の漏れ込みが撮像特性に与える影響は小さい。

ＰＤ２９１にさらに電荷が蓄積され、ＰＤ２９１全体からオーバーフローする電荷が多くなると、図２２に示すように、その電荷は、最もバリアが強い経路Ｓ１４でＮ型不純物３１３に漏れ込む（Step14）。Ｎ型不純物３１３は、電源電極１９７と接続するので、ＰＤ２９１から漏れ込んだ電荷は電源電極１９７に排出される。

以上のように、CMOSイメージセンサの第３実施の形態では、分割画素分離壁３１１が、表面トレンチ３１１Ａと裏面トレンチ３１１Ｂとにより形成される。従って、分割画素分離壁３１１が形成される領域のうちの、ＦＤ１９２とは反対側の水平方向または垂直方向の端部とＦＤ１９２の領域において表面トレンチ２２１Ａを形成せず、水平方向の端部に不純物３０２を形成し、垂直方向の端部に不純物３０２よりポテンシャルが深い不純物３０３を形成することができる。これにより、垂直方向に隣接するＰＤ間の電荷の漏れ込みと、水平方向に隣接するＰＤ間の電荷の漏れ込みを段階的に発生させることができる。

（位相差検出画素の第２の構造例）
図２３は、図１５の位相差検出画素２７０の第２の構造例の図１６のＢ－Ｂ´断面図およびＣ－Ｃ´断面図である。

図２３に示す構成のうち、図１６乃至図１８の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図２３の位相差検出画素２７０の構造は、不純物３０２と不純物３０３の代わりに不純物３２１が設けられる点、および、新たに表面トレンチ３２２と表面トレンチ３２３が設けられる点が、図１６乃至図１８の構造と異なる。図２３の位相差検出画素２７０では、経路Ｓ１１と経路Ｓ１２のバリアの強度が、不純物濃度ではなく、表面トレンチ３２２および表面トレンチ３２３によって制御される。

具体的には、図２３の位相差検出画素２７０において、分割画素分離壁３１１のＦＤ１９２とは反対側の水平方向または垂直方向の端部の表面側には、同一の不純物濃度の不純物３２１が形成される。また、水平方向の端部の表面側には、深さ方向の長さが表面トレンチ３１１Ａに比べて短い表面トレンチ３２２が形成される。垂直方向の端部の表面側には、深さ方向の長さが表面トレンチ３２２に比べて長く、かつ、表面トレンチ３１１Ａに比べて短い表面トレンチ３２３が形成される。

これにより、表面トレンチ３２２と裏面トレンチ３１１Ｂ、および、表面トレンチ３２３と裏面トレンチ３１１Ｂはそれぞれ接触せず、表面トレンチ３２２と裏面トレンチ３１１Ｂの間隔は、表面トレンチ３２３と裏面トレンチ３１１Ｂの間隔に比べて広い。従って、同一の位相差検出画素２７０内のＰＤ２９１間は電気的に遮断されず、経路Ｓ１１のバリアは、経路Ｓ１２のバリアに比べて弱くなる。

（位相差検出画素の第３の構造例）
図２４は、図１５の位相差検出画素２７０の第３の構造例の図１６のＥ－Ｅ´断面図である。

図２４に示す構成のうち、図１６乃至図１８の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図２４の位相差検出画素２７０の構造は、位相差検出画素２７０の画素領域１８１上の位置に応じて、分割画素分離壁３１１、カラーフィルタ２３１、およびオンチップレンズ２３２の位相差検出画素２７０における位置が異なる点が、図１６乃至図１８の構造と異なる。

即ち、一般的に、CMOSイメージセンサの画角の中心と、画角の端部とでは、オンチップレンズからの光の入射角度が異なる。これにより、端部の画素では、光が十分にＰＤに入射されず、画素信号が低下する。

従って、図２４の位相差検出画素２７０では、位相差検出画素２７０の画素領域１８１上の位置に応じて、分割画素分離壁３１１、カラーフィルタ２３１、およびオンチップレンズ２３２の位相差検出画素２７０における位置を変化させる。

具体的には、位相差検出画素２７０の画素領域１８１上の位置が、CMOSイメージセンサの画角の中心である場合、図２４のＡに示すように、カラーフィルタ２３１とオンチップレンズ２３２は、Ｐ型不純物２１０の中心が中心となるように配置される。また、分割画素分離壁３１１は、Ｐ型不純物２１０の水平方向または垂直方向の中心に形成される。

一方、位相差検出画素２７０の画素領域５１上の位置が、CMOSイメージセンサの画角の端部である場合、図２４のＢに示すように、カラーフィルタ２３１とオンチップレンズ２３２の中心が、Ｐ型不純物２１０の中心からずれるように配置される。また、分割画素分離壁３１１は、Ｐ型不純物２１０の水平方向または垂直方向の中心からずれた位置に形成される。即ち、Ｐ型不純物２１０は、不均等にＰ型不純物３０１－１乃至３０１－４に分割される。図２４の例では、Ｐ型不純物３０１のサイズに応じて、ＰＤ２９１のサイズも異なっている。

以上により、位相差検出画素２７０の光学中心を、位相差検出画素２７０の中心に近づける瞳補正を行うことができる。その結果、位相差検出画素２７０の画素領域１８１上の位置に応じて発生する画素信号の差を抑制することができる。また、カラーフィルタ２３１とオンチップレンズ２３２の位置だけでなく、分割画素分離壁３１１の位置も変化させるので、画角の端部の入射角度が大きい場合であっても、画素信号の差を抑制することができる。

なお、図２４の例では、カラーフィルタ２３１とオンチップレンズ２３２の位置と、分割画素分離壁３１１の位置の両方を、位相差検出画素２７０の画素領域１８１上の位置に応じて変化させたが、いずれか一方のみを変化させるようにしてもよい。

（位相差検出画素の第４の構造例）
図２５は、CMOSイメージセンサの第３実施の形態の画角の端部の位相差検出画素２７０の第４の構造例の図１６のＥ－Ｅ´断面図である。

図２５に示す構成のうち、図２４の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図２５の位相差検出画素２７０の構造は、Ｐ型不純物３０１のサイズによらずＰＤ２９１のサイズが一定である点が、図２４の構造と異なる。

具体的には、図２５の位相差検出画素２７０では、Ｐ型不純物３０１の最小サイズに応じたサイズのＰＤ２９１が、位相差検出画素２７０の境界側に形成される。これにより、各ＰＤ２９１のサイズが同一になり、各分割画素２７１の蓄積電荷の飽和量が同一になる。

（位相差検出画素の第４の構造例の製造方法）
図２６は、図２５の位相差検出画素２７０のＰＤ２９１の製造方法を説明する図である。

図２６のＡに示すように、まず、位相差検出画素２７０のサイズに応じた間隔で表面トレンチ２２３ＡがＰ型不純物２１０に形成される。また、隣接する２つの表面トレンチ２２３Ａを、隣接する他の位相差検出画素２７０との境界とする位相差検出画素２７０の画素領域１８１上の位置に応じて、その２つの表面トレンチ２２３Ａの間の位置に表面トレンチ３１１Ａが形成される。

次に、図２６のＢに示すように、表面トレンチ２２３Ａの中心が中心となるように、位相差検出画素２７０をまたいで隣接する２つの分割画素２７１分のＰＤ２９１に対応するパターンが形成される。そして、形成されたパターンに応じてＮ型不純物が注入されることにより、位相差検出画素２７０をまたいで隣接する２つの分割画素２７１分のＰＤ２９１が形成される。

最後に、図２６のＣに示すように、表面トレンチ２２３Ａと接触するように裏面トレンチ２２３Ｂが形成される。これにより、隣接する２つの分割画素２７１分のＰＤ２９１が分割され、各分割画素２７１のＰＤ２９１が、画素分離壁２２３側、即ち位相差検出画素２７０の境界側に形成される。

また、表面トレンチ３１１Ａと接触するように裏面トレンチ３１１Ｂが形成され、カラーフィルタ２３１とオンチップレンズ２３２が、位相差検出画素２７０の画素領域１８１上の位置に応じた位置に形成される。

以上のように、図２６の製造方法では、２つの分割画素２７１分のＰＤ２９１が一旦形成され、その２つの分割画素２７１分のＰＤ２９１が画素分離壁２２３により各分割画素２７１のＰＤ２９１に分割される。従って、各分割画素２７１のＰＤ２９１が個別に形成される場合に比べて、ＰＤ２９１形成時のパターン形成を容易に行うことができる。

これに対して、各分割画素２７１のＰＤ２９１を個別に形成する場合、ＰＤ２９１形成時に、通常のサイズより小さい、Ｐ型不純物３０１の最小サイズに応じたサイズのＰＤ２９１に対応するパターンを形成する必要がある。従って、ＰＤ２９１形成時のパターン形成の難易度が高い。

（位相差検出画素の第５の構造例）
図２７は、本開示を適用したCMOSイメージセンサの第３実施の形態の画角の端部の位相差検出画素２７０の第５の構造例の図１６のＥ－Ｅ´断面図である。

図２７に示す構成のうち、図２５の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図２７の位相差検出画素２７０の構造は、位相差検出画素２７０の画素領域１８１上の位置によらず、表面トレンチ３１１Ａが位相差検出画素２７０の中央に形成される点、ＰＤ２９１の表面側のサイズが裏面側のサイズに比べて大きい点、および、ＰＤ２９１の表面側のポテンシャルが裏面側に比べて深い点が、図２５の構造と異なる。

具体的には、図２７の位相差検出画素２７０では、裏面トレンチ３１１Ｂの位置が、位相差検出画素２７０の画素領域１８１上の位置に応じて異なる。一方、表面トレンチ３１１Ａの位置は、位相差検出画素２７０の画素領域１８１上の位置によらず、位相差検出画素２７０の中央に形成される。

従って、図２７に示すように、画角の端部の位相差検出画素２７０では、表面トレンチ３１１Ａと裏面トレンチ３１１Ｂの位置は異なり、表面トレンチ３１１Ａと裏面トレンチ３１１Ｂは接触しない。

また、ＰＤ２９１の裏面側の水平方向および垂直方向のサイズは、それぞれ、Ｐ型不純物３０１の水平方向、垂直方向の最小サイズに応じたサイズである。一方、ＰＤ２９１の表面側の水平方向および垂直方向のサイズは、それぞれ、位相差検出画素２７０のＰ型不純物２１０の水平方向、垂直方向の半分のサイズに対応する。全てのＰＤ２９１のサイズは同一である。また、ＰＤ２９１の表面側のポテンシャルは、裏面側に比べて深い。

以上のように、図２７の位相差検出画素２７０では、表面トレンチ３１１Ａが、位相差検出画素２７０の画素領域１８１上の位置によらず、位相差検出画素２７０の中央に形成される。従って、ＰＤ２９１の表面側の水平方向および垂直方向のサイズを、それぞれ、位相差検出画素２７０のＰ型不純物２１０の水平方向、垂直方向の半分のサイズに対応するサイズにすることができる。その結果、図２６の場合に比べてＰＤ２９１のサイズが大きくなり、ＰＤ２９１に蓄積可能な電荷量が増加する。

また、ＰＤ２９１の表面側のサイズが十分に大きく、ポテンシャルが深いので、ＰＤ２９１の飽和電荷量は大きい。

（位相差検出画素の第５の構造例の製造方法）
図２８および図２９は、図２７の位相差検出画素２７０のＰＤ２９１の製造方法を説明する図である。

図２８のＡに示すように、まず、位相差検出画素２７０のサイズに応じた間隔で表面トレンチ２２３ＡがＰ型不純物２１０に形成される。また、隣接する２つの表面トレンチ２２３Ａの間の中央に表面トレンチ３１１Ａが形成される。

次に、図２８のＢに示すように、表面トレンチ２２３Ａの中心が中心となるように、位相差検出画素２７０をまたいで隣接する２つの分割画素２７１分のＰＤ２９１の裏面側に対応するパターンが形成される。そして、形成されたパターンに応じて裏面側にＮ型不純物が注入されることにより、位相差検出画素２７０をまたいで隣接する２つの分割画素２７１分のＰＤ２９１の裏面側が形成される。

そして、図２９のＡに示すように、各分割画素２７１のＰＤ２９１の表面側に対応するパターンが形成される。そして、形成されたパターンに応じて表面側にＮ型不純物が注入されることにより、各分割画素２７１のＰＤ２９１の表面側が、その分割画素２７１に対応する、２つの分割画素２７１分のＰＤ２９１の裏面側に接続するように形成される。

最後に、図２９のＢに示すように、表面トレンチ２２３Ａと接触するように裏面トレンチ２２３Ｂが形成される。これにより、隣接する２つの分割画素２７１分のＰＤ２９１の裏面側が分割され、各分割画素２７１のＰＤ２９１の裏面側が、画素分離壁２２３側、即ち位相差検出画素２７０の境界側に形成される。

また、隣接する２つの表面トレンチ２２３Ａを、隣接する他の位相差検出画素２７０との境界とする位相差検出画素２７０の画素領域１８１上の位置に応じて、裏面トレンチ３１１Ｂが形成される。さらに、カラーフィルタ２３１とオンチップレンズ２３２が、位相差検出画素２７０の画素領域１８１上の位置に応じた位置に形成される。

以上のように、図２８および図２９の製造方法では、２つの分割画素２７１分のＰＤ２９１の裏面側が一旦形成され、その２つの分割画素２７１分のＰＤ２９１の裏面側が画素分離壁２２３により各分割画素２７１のＰＤ２９１の裏面側に分割される。従って、図２６の場合と同様に、各分割画素２７１のＰＤ２９１の裏面側が個別に形成される場合に比べて、ＰＤ２９１の裏面側の形成時のパターン形成を容易に行うことができる。

なお、図２７の位相差検出画素２７０では、表面トレンチ３１１Ａが形成されたが、表面トレンチ３１１Ａは形成されなくてもよい。

（位相差検出画素の第６の構造例）
図３０および図３１は、図１５の位相差検出画素２７０の第６の構造例を示す図である。

図３０および図３１に示す構成のうち、図１６乃至図１８の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図３０および図３１の位相差検出画素２７０の構造は、画素分離壁２２２が、Ｎ型不純物３１２乃至３１５およびＰ型不純物３１６を挟む２つの表面トレンチ２２２Ａと、その２つの表面トレンチ２２２Ａとそれぞれ接触する２つの裏面トレンチ２２２Ｂとにより形成される点、および、Ｐ型不純物２１０がウェル電極１９８と接続される点が、図１６乃至図１８の構造と異なる。

図３０のＡと図３０のＢは、それぞれ、位相差検出画素２７０をCMOSイメージセンサの表面側、裏面側から見た図であり、図３１のＡおよび図３１のＢは、それぞれ、図３０のＡのＡ－Ａ´断面図、Ｂ－Ｂ´断面図である。

図３０および図３１の位相差検出画素２７０では、画素分離壁２２３は、Ｎ型不純物３１２乃至３１５およびＰ型不純物３１６を挟む２つの表面トレンチ２２２Ａと、その２つの表面トレンチ２２２Ａとそれぞれ接触する２つの裏面トレンチ２２２Ｂとにより形成される。これにより、リセットトランジスタ１９３、増幅トランジスタ１９４、選択トランジスタ１９５、電源電極１９７、およびウェル電極１９８と、Ｐ型不純物２１０との間を電気的に完全に分離することができる。

その結果、電源電極１９７をＰＤ２９１と分離することができる。また、ＰＤ２９１からの電荷のリセットトランジスタ１９３、増幅トランジスタ１９４、選択トランジスタ１９５、電源電極１９７、またはウェル電極１９８への漏れ込みによる撮像特性の劣化を抑制することができる。なお、Ｐ型不純物２１０は、ウェル電極１９８と直接接続されるため、Ｐ型不純物２１０の電位はウェル電極１９８の電位に固定することができる。

また、表面トレンチ２２２Ａおよび裏面トレンチ２２２Ｂの材料として、金属や透過率の低い材料を用いる場合、リセットトランジスタ１９３、増幅トランジスタ１９４、選択トランジスタ１９５、電源電極１９７、およびウェル電極１９８と、Ｐ型不純物２１０との間を光学的にも完全に分離させることができる。

（位相差検出画素の第７の構造例）
図３２および図３３は、図１５の位相差検出画素２７０の第７の構造例を示す図である。

図３２および図３３に示す構成のうち、図１６乃至図１８の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図３２および図３３の位相差検出画素２７０の構造は、画素分離壁２２２の代わりに画素分離壁３５１が形成される点、および、新たに表面トレンチ３５２とダミーの表面トレンチ３５３が形成される点が、図１６乃至図１８の構造と異なる。

図３２のＡと図３２のＢは、それぞれ、位相差検出画素２７０をCMOSイメージセンサの表面側、裏面側から見た図であり、図３３のＡおよび図３３のＢは、それぞれ、図３２のＡのＡ－Ａ´断面図、Ｂ－Ｂ´断面図である。

図３２および図３３の位相差検出画素２７０では、位相差検出画素２７０をまたいで垂直方向に隣接するＰ型不純物３０１の間に画素分離壁３５１が形成される。画素分離壁３５１は、表面トレンチ３５１Ａと裏面トレンチ３５１Ｂが接触することにより形成される。これにより、位相差検出画素１９０をまたいで垂直方向に隣接するＰＤ２９１間の電荷の漏れ込みを防止することができる。

また、表面トレンチ３５１Ａとの間に、Ｎ型不純物３１２乃至３１５およびＰ型不純物３１６を挟むように、表面トレンチ３５２（電極用トレンチ）が形成される。さらに、表面トレンチ３５２に最も近い分割画素分離壁３１１に対して、表面トレンチ３５２と対称になる位置に、ダミーの表面トレンチ３５３が形成される。これにより、各ＰＤ２９１のサイズを同一にすることができる。

即ち、表面トレンチ３５２が形成されるＰ型不純物３０１では、表面トレンチ３５２の領域にＰＤ２９１を形成することができない。従って、表面トレンチ３５２が形成されるＰ型不純物３０１に形成されるＰＤ２９１のサイズは、表面トレンチ３５２が形成されないＰ型不純物３０１に形成されるＰＤ２９１のサイズに比べて小さくなる。

よって、図３２および図３３の位相差検出画素２７０では、表面トレンチ３５２が形成されないＰ型不純物３０１において、表面トレンチ３５２に対応する位置にダミーの表面トレンチ３５３が形成される。これにより、表面トレンチ３５２の有無によらず、各Ｐ型不純物３０１に形成されるＰＤ２９１のサイズは同一になる。また、ＰＤ２９１の形状が対称性を有する。

また、Ｐ型不純物３０１のうちの、表面トレンチ３５２または表面トレンチ３５３が形成される領域の裏面側にはＰＤ２９１を形成することができるので、ＰＤ２９１の開口率は大きい。従って、感度は良い。

（位相差検出画素の第８の構造例）
図３４および図３５は、図１５の位相差検出画素２７０の第８の構造例を示す図である。

図３４および図３５に示す構成のうち、図３２および図３３の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図３４および図３５の位相差検出画素２７０の構造は、表面トレンチ３５２の代わりに表面トレンチ３７１が形成される点、および、表面トレンチ３５３が形成されない点が、図３２および図３３の構造と異なる。

図３４のＡと図３４のＢは、それぞれ、位相差検出画素２７０をCMOSイメージセンサの表面側、裏面側から見た図であり、図３５のＡおよび図３５のＢは、それぞれ、図３４のＡのＡ－Ａ´断面図、Ｂ－Ｂ´断面図である。

図３４および図３５の位相差検出画素２７０では、表面トレンチ３５１Ａとの間に、Ｎ型不純物３１２乃至３１５およびＰ型不純物３１６を挟むように、表面トレンチ３７１（電極用トレンチ）が形成される。表面トレンチ３７１の深さ方向の長さは、表面トレンチ３５１Ａに比べて十分小さい。

従って、Ｐ型不純物３０１に表面トレンチ３７１が形成される場合であっても、表面側の全領域にＰＤ２９１を形成することができる。よって、表面トレンチ３７１の有無によらず、各Ｐ型不純物３０１に形成されるＰＤ２９１のサイズを同一にすることができる。また、ＰＤ２９１のサイズを十分に大きくすることができる。

なお、表面トレンチ３７１は、例えば、CION,STI、II分離などにより形成することができる。

（位相差検出画素の第９の構造例）
図３６は、図１５の位相差検出画素２７０の第９の構造例を示す図である。

図３６に示す構成のうち、図３２および図３３の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図３６の位相差検出画素２７０の構造は、隣接する位相差検出画素２７０のサイズが異なる点が、図３２および図３３の構造と異なる。

図３６のＡは、３（横）×３（縦）の位相差検出画素２７０をCMOSイメージセンサの表面側から見た図であり、図３６のＢは、図３６のＡのＡ－Ａ´断面図である。なお、図３６のＡでは、説明の便宜上、裏面側に形成されるオンチップレンズ２３２を図示している。

図３６では、緑色のカラーフィルタ２３１を有する位相差検出画素２７０が、その位相差検出画素２７０と隣接する青色または赤色のカラーフィルタ２３１を有する位相差検出画素２７０と自分の両方のＮ型不純物３１２乃至３１５およびＰ型不純物３１６を含む。従って、緑色のカラーフィルタ２３１を有する位相差検出画素２７０を構成する全てのＰ型不純物３０１には、自分または自分と隣接する位相差検出画素２７０の表面トレンチ３５２、Ｎ型不純物３１２乃至３１５、およびＰ型不純物３１６が形成される。

よって、全てのＰ型不純物３０１において、表面側の表面トレンチ３５２の領域にＰＤ２９１が形成されず、各Ｐ型不純物３０１に形成されるＰＤ２９１のサイズは同一になる。また、各ＰＤ２９１の形状は対称性を有する。

一方、青色および赤色のカラーフィルタ２３１を有する位相差検出画素２７０は、Ｎ型不純物３１２乃至３１５およびＰ型不純物３１６を含まない。従って、青色および赤色のカラーフィルタ２３１を有する位相差検出画素２７０を構成する全てのＰ型不純物３０１には、表面トレンチ３５２が形成されない。

よって、全てのＰ型不純物３０１において、表面側の全領域にＰＤ２９１を形成することができる、各Ｐ型不純物３０１に形成されるＰＤ２９１のサイズは同一になる。また、各ＰＤ２９１の形状は対称性を有する。

以上により、緑色のカラーフィルタ２３１を有する位相差検出画素２７０のＰＤ２９１のサイズを、赤色や青色のカラーフィルタ２３１を有する位相差検出画素２７０のＰＤ２９１のサイズに比べて大きくし、感度を向上させることが可能である。

その結果、例えば、感度が高く、数の多い、緑色のカラーフィルタ２３１を有する位相差検出画素２７０のみSN比の大きい画素信号を取得することにより、広ダイナミックレンジのカラー画像を得ることができる。即ち、緑色のカラーフィルタを有する位相差検出画素２７０のSN比の大きい画素信号から得られるダイナミックレンジの広い輝度情報と、他の位相差検出画素２７０の色情報を処理することで得られるカラー情報とを合成し、広ダイナミックレンジのカラー画像を得ることができる。

なお、図３６の例では、各位相差検出画素２７０に対応する表面の領域にカラーフィルタ２３１とオンチップレンズ２３２が形成されたが、カラーフィルタ２３１とオンチップレンズ２３２のサイズは、全ての位相差検出画素２７０において同一であるようにしてもよい。

上述した１つの画素分離壁１１１（１１２，１１３，２２２，２２３，３５１）または分割画素分離壁２２１（３１１）を構成する表面トレンチ１１１Ａ（１１２Ａ，１１３Ａ，２２１Ａ，２２２Ａ，２２３Ａ，３１１Ａ，３２２，３２３，３５１Ａ）と裏面トレンチ１１１Ｂ（１１２Ｂ，１１３Ｂ，２２１Ｂ，２２２Ｂ，２２３Ｂ，３１１Ｂ，３５１Ｂ）の材質や構造は、同一であってもよいし、異なってもよい。

また、画素分離壁１１１（１１２，１１３，２２２，２２３，３５１）を構成する表面トレンチ１１１Ａ（１１２Ａ，１１３Ａ，２２２Ａ，２２３Ａ，３５１Ａ）と裏面トレンチ１１１Ｂ（１１２Ｂ，１１３Ｂ，２２２Ｂ，２２３Ｂ，３５１Ｂ）の材質や構造と、分割画素分離壁２２１（３１１）を構成する表面トレンチ２２１Ａ（３１１Ａ，３２２，３２３）と裏面トレンチ２２１Ｂ（３１１Ｂ）の材質や構造は、異なってもよい。これらの材質や構造は、光の入射角度や画素７１（位相差検出画素１９０，２７０）のサイズなどによって決定することができる。例えば、裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂの材料は、屈折率などが異なるようにしてもよい。

また、例えば、図３７に示すように、異色のカラーフィルタ２３１を有する、隣接する位相差検出画素２７０のＰＤ２９１間の裏面トレンチ２２３Ｂは、金属３８２で形成されるようにしてもよい。裏面トレンチ２２３Ｂが、金属３８２や不純物ドーパントされたPolyなどの導体で形成される場合には、導体と半導体基板（Ｐ型不純物３０１）がショートすることを防止するため、導体と半導体基板（Ｐ型不純物３０１）の間に酸化膜や窒化膜などの絶縁膜３８１が形成される。一方、同色のカラーフィルタ２３１を有する、同一の位相差検出画素２７０内のＰＤ２９１間の裏面トレンチ３１１Ｂは、酸化膜などの透過率の高い材料で、裏面トレンチ２２３Ｂに比べて細く形成されるようにしてもよい。

なお、図３７のＡは、位相差検出画素２７０の図１６のＥ－Ｅ´断面図である。また、図３７のＢは、CMOSイメージセンサ１８０の裏面側から見た図である。

裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂが、図３７に示すように構成されることにより、斜めに入射して、裏面トレンチ２２３Ｂの周辺に集光される光は、Ｐ型不純物３０１を通過して裏面トレンチ２２３Ｂの金属３８２により反射される。従って、混色を抑制することができる。また、裏面トレンチ３１１Ｂの周辺に集光された光は裏面トレンチ３１１Ｂにより反射せず、ＰＤ２９１に入射する。従って、感度のロスの発生を抑制することができる。

これに対して、裏面トレンチ３１１Ｂが、裏面トレンチ２２３Ｂと同様に金属を含む場合、裏面トレンチ３１１Ｂの周辺に集光された光は裏面トレンチ３１１Ｂで反射し、ＰＤ２９１には入射されない。従って、感度のロスが発生する。

なお、裏面トレンチ３１１Ｂの幅（半導体基板に水平な方向の長さ）は、入射光の波長に対して十分に小さい幅にすることが望ましい。裏面トレンチ３１１Ｂの幅が、入射光に対して十分に小さい幅である場合、半導体基板の材料であるシリコン（Ｓｉ）とは屈折率が異なる酸化膜などで形成される裏面トレンチ３１１Ｂに入射された光は、回折し、各ＰＤ２９１に分割されて入射される。従って、より感度のロスの発生を抑制することができる。

また、裏面トレンチ２２３Ｂは、金属ではなく、ポリシリコンなどの他の透過率の低い材料を含むようにしてもよい。

図３８は、図３７の裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂの製造方法を説明する図である。

図３８に示すように、第１の工程では、Ｐ型不純物２１０の上にレジストパターン３９１が形成され、裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂに対応する領域のＰ型不純物２１０のエッチングが行われる。そして、レジストパターン３９１が剥離される。

第２の工程では、Ｐ型不純物２１０の上に酸化膜などの薄い絶縁膜３９２が形成される。ここで、上述したように、裏面トレンチ３１１Ｂは、裏面トレンチ２２３Ｂに比べて細い。即ち、エッチングされた裏面トレンチ３１１Ｂに対応する領域の幅は、エッチングされた裏面トレンチ２２３Ｂに対応する領域の幅に比べて狭い。従って、エッチングされた裏面トレンチ３１１Ｂに対応する領域は、絶縁膜３９２で満たされるが、エッチングされた裏面トレンチ２２３Ｂに対応する領域は、絶縁膜３９２で満たされない。

第３の工程では、絶縁膜３９２の上に金属膜（メタル）３９３が形成される。このとき、裏面トレンチ３１１Ｂに対応する領域は、絶縁膜３９２で満たされているため、裏面トレンチ３１１Ｂに対応する領域に金属膜３９３は埋め込まれない。しかしながら、裏面トレンチ２２３Ｂに対応する領域は、絶縁膜３９２で満たされていないため、金属膜３９３も埋め込まれる。

第４の工程では、余分な金属膜３９３がエッチングされ、裏面トレンチ２２３Ｂの金属３８２が形成される。この後、余分な絶縁膜３９２がエッチングされ、裏面トレンチ２２３Ｂの絶縁膜３８１と裏面トレンチ３１１Ｂが形成される。

以上のように、裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂの幅が異なるため、絶縁膜３９２の形成後に金属膜３９３を形成するだけで、裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂの材質を異ならせることができる。その結果、裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂの材質が異なることによる製造工程の大幅な増加を抑制することができる。

なお、図３７の例では、裏面トレンチ２２３Ｂ（３１１Ｂ）は、表面トレンチ２２３Ａ（３１１Ａ）と接触するようにしたが、図３９のＡに示すように、接触しないようにしてもよい。図３９のＡに示すように、裏面トレンチ２２３Ｂおよび裏面トレンチ３１１Ｂの裏面に垂直な深さ方向の長さが短い場合、製造が容易であり、半導体基板に対するダメージも少ない。また、図３９のＡにおいて、表面トレンチ２２３Ａおよび表面トレンチ３１１Ａは形成されなくてもよい。

また、図３９のＢに示すように、表面トレンチ２２３Ａおよび表面トレンチ３１１Ａは形成されず、裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂの深さ方向の長さは異なるようにしてもよい。この場合、裏面トレンチ２２３Ｂと裏面トレンチ３１１Ｂの分離性能を異ならせることができる。

さらに、図３９のＣに示すように、表面トレンチ３１１Ａは形成されなくてもよい。この場合、同色のカラーフィルタ２３１を有する、同一の位相差検出画素２７０内のＰＤ２９１間は完全に分離されない。また、表面トレンチ２２３Ａだけでなく、表面トレンチ３３１Ａも形成されないようにすることもできる。

また、図３９のＤに示すように、表面トレンチ２２３Ａと表面トレンチ３１１Ａが金属により形成されるようにしてもよい。この場合、裏面トレンチ２２３Ｂ（３１１Ｂ）の酸化膜を透過した光が表面トレンチ２２３Ａ（３１１Ａ）で反射され、より感度のロスの発生が抑制される。

なお、表面トレンチ１１１Ａ（１１２Ａ，１１３Ａ，２２２Ａ，２２３Ａ，３５１Ａ）と裏面トレンチ１１１Ｂ（１１２Ｂ，１１３Ｂ，２２２Ｂ，２２３Ｂ，３５１Ｂ）が、金属系の材料やポリシリコンなどの透過率の低い材料で形成される場合、表面トレンチ１１１Ａ（１１２Ａ，１１３Ａ，２２２Ａ，２２３Ａ，３５１Ａ）と裏面トレンチ１１１Ｂ（１１２Ｂ，１１３Ｂ，２２２Ｂ，２２３Ｂ，３５１Ｂ）には、電位を固定する接続部が設けられる。

また、第２および第３実施の形態では、画素領域１８１に位相差検出画素１９０（２７０）がアレイ状に配置されるものとしたが、位相差検出画素１９０（２７０）だけでなく、通常の画素も配置されるようにしてもよい。

例えば、図４０に示すように、画素領域１８１の中心にのみ位相差検出画素２７０が配置され、他の領域には、通常の画素４００が配置されるようにしてもよい。なお、図４０は、画素領域１８１の中心を中心とした３×３の画素４００または位相差検出画素２７０の領域をCMOSイメージセンサの表面側から見た図である。

通常の画素４００のウェルであるＰ型不純物４０１には、ＰＤが形成される。Ｐ型不純物４０１は、転送トランジスタのゲート電極４０２を介して、Ｎ型不純物からなるＦＤ４０３と接続される。ＦＤ４０３は、リセットトランジスタのゲート電極４０４を介して、電源電極と接続されるＮ型不純物４０５と接続されるとともに、増幅トランジスタのゲート電極４０６と接続される。

Ｎ型不純物４０５は、増幅トランジスタのゲート電極４０６を介して、選択トランジスタのドレインを形成するＮ型不純物４０７と接続され、Ｎ型不純物４０７は、選択トランジスタのゲート電極４０８を介して、垂直信号線１８３と接続するＮ型不純物４０９と接続される。また、画素４００には、ウェル電極と接続するＰ型不純物４１０が形成される。

画素４００をまたいで垂直方向に隣接するＰ型不純物４０１の間には、ＦＤ４０３、Ｎ型不純物４０５、Ｎ型不純物４０７、Ｎ型不純物４０９、およびＰ型不純物４１０を挟む画素分離壁４１１が形成される。また、水平方向に隣接するＰ型不純物４０１の間には、画素分離壁４１２が形成される。

画素分離壁４１１は、例えば、上述した画素分離壁１１２（２２２，３５１）と同様に構成され、画素分離壁４１２は、例えば、上述した画素分離壁１１３（２２３）と同様に構成される。

位相差検出画素２７０の読み出しは、その位相差検出画素２７０の行の他の画素４００の読み出しと同時に、ＰＤ２９１単位で行われる。従って、画素４００の画素信号の取得時に、各ＰＤ２９１の画素信号に基づいて像面位相差ＡＦを行うとともに、全てのＰＤ２９１の画素信号を合算することにより、位相差検出画素２７０全体の画素信号を取得することができる。

ここで、Ｐ型不純物２１０とＰ型不純物４０１のサイズは同一である。そして、位相差検出画素２７０では、ＰＤ２９１は、Ｐ型不純物２１０が４分割された領域ごとに形成され、画素４００では、ＰＤは、Ｐ型不純物２１０にそのまま形成される。

従って、位相差検出画素２７０のＰＤ２９１全体のサイズは、画素４００のＰＤのサイズに比べて小さくなり、位相差検出画素２７０では、画素４００に比べて飽和電荷量が少なくなる。よって、位相差検出画素２７０では、画素４００に比べて混色が発生しやすいが、画素分離壁２２２および画素分離壁２２３により、その混色が防止される。

＜第４実施の形態＞
（撮像装置の一実施の形態の構成例）
図４１は、本開示を適用した電子機器としての撮像装置の一実施の形態の構成例を示すブロック図である。

図４１の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。

レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述したCMOSイメージセンサの第１乃至第３実施の形態からなる。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。

ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。

表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。

記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。

操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。

本技術を適用する電子機器は、画像取込部（光電変換部）にCMOSイメージセンサを用いる装置であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部にCMOSイメージセンサを用いる複写機などがある。

＜CMOSイメージセンサの使用例＞
図４２は、上述のCMOSイメージセンサを使用する使用例を示す図である。

上述したCMOSイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、本明細書では、ウェルがＰ型不純物であるようにしたが、Ｎ型不純物であってもよい。

また、第１実施の形態における画素分離壁１１１乃至１１３は、それぞれ、第２または第３実施の形態における分割画素分離壁２２１（３１１）、画素分離壁２２２（３５１）、画素分離壁２２３と同様に構成されるようにしてもよい。

なお、本開示は、以下のような構成もとることができる。

（１）
画素ごとに異なるレンズを介して裏面から入射された光に対して光電変換を行う複数の前記画素と、
隣接する前記画素の間に形成された画素分離壁と、
表面に設けられた配線層と
を備え、
前記画素分離壁は、前記表面に形成されたトレンチである表面トレンチと、前記裏面に形成されたトレンチである裏面トレンチとにより構成される
固体撮像素子。
（２）
少なくとも一部の前記画素分離壁の前記表面トレンチと前記裏面トレンチは接触する
ように構成された
前記（１）に記載の固体撮像素子。
（３）
前記表面トレンチと前記裏面トレンチの前記裏面に垂直な方向の長さは、その表面トレンチと裏面トレンチとにより構成される前記画素分離壁の位置に応じて異なる
ように構成された
前記（１）または（２）に記載の固体撮像素子。
（４）
前記表面トレンチと前記裏面トレンチの少なくとも一方の材質は、その表面トレンチと裏面トレンチとにより構成される前記画素分離壁の位置に応じて異なる
ように構成された
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
所定の方向に隣接する、フローティングディフュージョンを共有しない前記画素の間の前記画素分離壁は、ウェル電極を挟む２つの前記表面トレンチと前記裏面トレンチとにより構成され、その裏面トレンチの前記裏面上の位置は、前記ウェル電極に対応する位置である
ように構成された
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
所定の方向に隣接する、フローティングディフュージョンを共有しない前記画素の間の前記画素分離壁は、電源電極を挟む２つの前記表面トレンチと前記裏面トレンチとにより構成され、その裏面トレンチの前記裏面上の位置は、前記電源電極に対応する位置である ように構成された
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（７）
フローティングディフュージョンを共有する前記画素の間の前記画素分離壁は、その画素の間の前記表面の領域のうちの、前記フローティングディフュージョンが形成されていない領域に形成された前記表面トレンチと、その画素の間の前記裏面の全領域に形成された前記裏面トレンチとにより構成され、その表面トレンチと裏面トレンチは接触する
ように構成された
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（８）
前記複数の画素のうちの少なくとも一部は、前記画素ごとに、同一の前記レンズを介して前記裏面から入射された光に対して光電変換を行う光電変換素子をそれぞれ有する複数の分割画素に分割され、
隣接する前記分割画素の間には、前記表面に形成されたトレンチである表面トレンチと、前記裏面に形成されたトレンチである裏面トレンチとにより構成される分割画素分離壁が形成される
ように構成された
前記（１）に記載の固体撮像素子。
（９）
前記表面トレンチと前記裏面トレンチの前記裏面に垂直な方向の長さは、その表面トレンチと裏面トレンチとにより構成される前記画素分離壁または前記分割画素分離壁の位置に応じて異なる
ように構成された
前記（８）に記載の固体撮像素子。
（１０）
前記画素分離壁の裏面トレンチと前記分割画素分離壁の裏面トレンチの前記裏面に垂直な方向の長さは異なる
ように構成された
前記（８）または（９）に記載の固体撮像素子。
（１１）
前記表面トレンチと前記裏面トレンチの少なくとも一方の材質は、その表面トレンチと裏面トレンチとにより構成される前記画素分離壁または前記分割画素分離壁の位置に応じて異なる
ように構成された
前記（８）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）
前記画素分離壁と前記分割画素分離壁の裏面トレンチの材質は異なる
ように構成された
前記（８）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
前記分割画素分離壁の前記表面トレンチは、隣接する前記分割画素の間の前記表面の領域のうちの一部の領域にのみ形成され、前記裏面トレンチは、その隣接する分割画素の間の前記裏面の全領域に形成され、
前記分割画素分離壁の前記裏面トレンチと前記表面トレンチは接触し、
隣接する前記分割画素の間の前記表面の領域のうちの前記表面トレンチが形成されていない領域には、フローティングディフュージョンが形成される
ように構成された
前記（８）乃至（１２）のいずれかに記載の固体撮像素子。
（１４）
前記分割画素分離壁の前記表面トレンチは、隣接する前記分割画素の間の前記表面の領域のうちのフローティングディフュージョンが形成されていない領域に形成され、前記裏面トレンチは、その隣接する分割画素の間の前記裏面の全領域に形成され、
前記分割画素分離壁の前記裏面トレンチの一部と前記表面トレンチは接触し、
前記分割画素分離壁の前記裏面トレンチの他部の前記裏面に垂直な方向の長さは、前記裏面トレンチの一部に比べて短い
ように構成された
前記（８）乃至（１２）のいずれかに記載の固体撮像素子。
（１５）
所定の方向に隣接する前記画素の間の前記画素分離壁は、電源電極を挟む２つの前記表面トレンチと、その表面トレンチとそれぞれ接触する２つの前記裏面トレンチとにより構成される
ように構成された
前記（８）乃至（１４）のいずれかに記載の固体撮像素子。
（１６）
所定の方向に隣接する前記画素の間の前記画素分離壁の前記表面トレンチとの間に電源電極を挟むように形成される表面トレンチである電極用トレンチと、
前記電極用トレンチに最も近い前記分割画素分離壁に対して、前記電極用トレンチと対称になる位置に形成されたダミーの表面トレンチであるダミートレンチと
をさらに備え、
前記画素分離壁は、前記表面トレンチと前記裏面トレンチが接触することにより形成される
ように構成された
前記（８）乃至（１４）のいずれかに記載の固体撮像素子。
（１７）
前記分割画素分離壁が形成される前記画素における前記分割画素分離壁の位置は、その画素の位置に応じて異なる
ように構成された
前記（８）乃至（１６）のいずれかに記載の固体撮像素子。
（１８）
前記分割画素分離壁が形成される前記画素における前記分割画素分離壁の前記裏面トレンチの位置は、その画素の位置に応じて異なり、
前記分割画素分離壁が形成される前記画素における前記分割画素分離壁の前記表面トレンチの位置は、その画素の位置によらず同一であり、
前記分割画素の前記光電変換素子の前記表面側のサイズは、前記裏面側のサイズに比べて大きい
ように構成された
前記（１７）に記載の固体撮像素子。
（１９）
所定の方向に隣接する前記画素の間の前記画素分離壁の前記表面トレンチとの間に電源電極を挟むように形成される表面トレンチである電極用トレンチ
をさらに備え、
隣接する前記画素のうちの一方の画素が、自分と他方の画素の前記電極用トレンチを有し、
前記画素分離壁は、前記表面トレンチと前記裏面トレンチが接触することにより形成される
ように構成された
前記（８）乃至（１４）のいずれかに記載の固体撮像素子。
（２０）
画素ごとに異なるレンズを介して裏面から入射された光に対して光電変換を行う複数の前記画素と、
隣接する前記画素の間に形成された画素分離壁と、
表面に設けられた配線層と
を備え、
前記画素分離壁は、前記表面に形成されたトレンチである表面トレンチと、前記裏面に形成されたトレンチである裏面トレンチとにより構成される
固体撮像素子
を有する電子機器。

５０ CMOSイメージセンサ, ７１－１乃至７１－４ 画素， ７２ ＦＤ, ７６ 電源電極, ７７ ウェル電極, １１１乃至１１３ 画素分離壁, １１１Ａ乃至１１３Ａ 表面トレンチ, １１１Ｂ乃至１１３Ｂ 裏面トレンチ, １１９ 配線層, １２２ オンチップレンズ， １８０ CMOSイメージセンサ, １９０ 位相差検出画素, １９１－１，１９１－２ 分割画素, １９２ ＦＤ， １９７ 電源電極, １９８ ウェル電極, ２０１－１，２０１－２ ＰＤ, ２２１ 分割画素分離壁, ２２１Ａ 表面トレンチ, ２２１Ｂ 裏面トレンチ, ２２２，２２３ 画素分離壁, ２２２Ａ,２２３Ａ 表面トレンチ, ２２２Ｂ，２２３Ｂ 裏面トレンチ, ２３０ 配線層, ２３２ オンチップレンズ, ２７１－１乃至２７１－４ 画素, ２９１－１乃至２９１－４ ＰＤ, ３１１ 分割画素分離壁, ３１１Ａ 表面トレンチ, ３１１Ｂ 裏面トレンチ, ３２２，３２３ 表面トレンチ, ３５１ 画素分離壁, ３５１Ａ 表面トレンチ, ３５２ 表面トレンチ, ３５２，３５３ 表面トレンチ

Claims (9)

1. 半導体基板内に設けられた第１のフォトダイオードと、
   前記半導体基板内に設けられた第２のフォトダイオードと、
   前記半導体基板内に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードとに共有された第１のフローティングディフュージョンと、
   前記半導体基板の光照射面である第１の表面と反対の第２の表面に設けられ、前記第１のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第１のゲート電極と、
   前記半導体基板の前記第２の表面に設けられ、前記第２のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第２のゲート電極と、
   前記半導体基板の前記第１の表面の上方に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードに光を集光するように構成された第１のオンチップレンズと、
   前記第１のオンチップレンズと、前記第１のフォトダイオードと前記第２のフォトダイオードと、の間に設けられた第１のカラーフィルタと
   を含む第１の画素と、
   前記半導体基板内に設けられた第３のフォトダイオードと、
   前記半導体基板内に設けられた第４のフォトダイオードと、
   前記半導体基板内に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードとに共有された第２のフローティングディフュージョンと、
   前記半導体基板の前記第２の表面に設けられ、前記第３のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第３のゲート電極と、
   前記半導体基板の前記第２の表面に設けられ、前記第４のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第４のゲート電極と、
   前記半導体基板の前記第１の表面の上方に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードに光を集光するように構成された第２のオンチップレンズと、
   前記第２のオンチップレンズと、前記第３のフォトダイオードと前記第４のフォトダイオードと、の間に設けられた第２のカラーフィルタと
   を含む、前記第１の画素に隣接した第２の画素と
   を含み、
   前記第１の画素において、
   前記半導体基板の前記第１の表面には第１の溝部が設けられ、
   前記第１の溝部の少なくとも一部は、前記第１のフォトダイオードと前記第２のフォトダイオードとの間に設けられ、
   前記第１のフォトダイオードと、前記第２のフォトダイオードは、前記第１のオンチップレンズと、前記第１のカラーフィルタを通った光を受光するように構成され、
   前記第２の画素において、
   前記半導体基板の前記第１の表面には第２の溝部が設けられ、
   前記第２の溝部の少なくとも一部は、前記第３のフォトダイオードと前記第４のフォトダイオードとの間に設けられ、
   前記第３のフォトダイオードと、前記第４のフォトダイオードは、前記第２のオンチップレンズと、前記第２のカラーフィルタを通った光を受光するように構成され、
   前記第１の画素と前記第２の画素との間に、前記半導体基板の前記第１の表面に設けられた第３の溝部と、前記半導体基板の前記第２の表面に設けられた第４の溝部と第５の溝部からなる画素分離部が設けられている
   光検出装置。
2. 平面視において、前記第１の溝部は、前記第１のフローティングディフュージョンと重なる
   請求項１に記載の光検出装置。
3. 前記第１のフォトダイオードと前記第２のフォトダイオードとの間に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードの一方の電荷を他方へ漏れこませるように構成された第１の不純物を含む
   請求項１に記載の光検出装置。
4. 前記第１のフォトダイオードおよび前記第２のフォトダイオードから読み出された画素信号の差分に基づいて位相差を検出するように構成された
   請求項１に記載の光検出装置。
5. 前記第１のフォトダイオードおよび前記第２のフォトダイオードから読み出された画素信号の和に基づいて画素信号を取得するように構成された
   請求項１に記載の光検出装置。
6. 前記第１のフォトダイオードおよび前記第２のフォトダイオードは、同じ色の光を受光するように構成された
   請求項１に記載の光検出装置。
7. 前記第１のカラーフィルタと、前記第２のカラーフィルタは、色が異なる
   請求項１に記載の光検出装置。
8. 前記第１のフォトダイオードおよび前記第２のフォトダイオードは、同じ色の光を受光するように構成され、
   前記第３のフォトダイオードおよび前記第４のフォトダイオードは、同じ色の光を受光するように構成され、
   前記第１のフォトダイオードと前記第２のフォトダイオード、と、前記第３のフォトダイオードと前記第４のフォトダイオード、とは、異なる色の光を受光するように構成された
   請求項１に記載の光検出装置。
9. レンズと、
   光検出装置と、
   信号処理部と
   を含み、
   前記光検出装置は、
   半導体基板内に設けられた第１のフォトダイオードと、
   前記半導体基板内に設けられた第２のフォトダイオードと、
   前記半導体基板内に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードとに共有された第１のフローティングディフュージョンと、
   前記半導体基板の光照射面である第１の表面と反対の第２の表面に設けられ、前記第１のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第１のゲート電極と、
   前記半導体基板の前記第２の表面に設けられ、前記第２のフォトダイオードに蓄積された電荷を前記第１のフローティングディフュージョンに転送するように構成された第２のゲート電極と、
   前記半導体基板の前記第１の表面の上方に設けられ、前記第１のフォトダイオードと前記第２のフォトダイオードに光を集光するように構成された第１のオンチップレンズと、
   前記第１のオンチップレンズと、前記第１のフォトダイオードと前記第２のフォトダイオードと、の間に設けられた第１のカラーフィルタと
   を含む第１の画素と、
   前記半導体基板内に設けられた第３のフォトダイオードと、
   前記半導体基板内に設けられた第４のフォトダイオードと、
   前記半導体基板内に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードとに共有された第２のフローティングディフュージョンと、
   前記半導体基板の前記第２の表面に設けられ、前記第３のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第３のゲート電極と、
   前記半導体基板の前記第２の表面に設けられ、前記第４のフォトダイオードに蓄積された電荷を前記第２のフローティングディフュージョンに転送するように構成された第４のゲート電極と、
   前記半導体基板の前記第１の表面の上方に設けられ、前記第３のフォトダイオードと前記第４のフォトダイオードに光を集光するように構成された第２のオンチップレンズと、
   前記第２のオンチップレンズと、前記第３のフォトダイオードと前記第４のフォトダイオードと、の間に設けられた第２のカラーフィルタと
   を含む、前記第１の画素に隣接した第２の画素と
   を含み、
   前記第１の画素において、
   前記半導体基板の前記第１の表面には第１の溝部が設けられ、
   前記第１の溝部の少なくとも一部は、前記第１のフォトダイオードと前記第２のフォトダイオードとの間に設けられ、
   前記第１のフォトダイオードと、前記第２のフォトダイオードは、前記第１のオンチップレンズと、前記第１のカラーフィルタを通った光を受光するように構成され、
   前記第２の画素において、
   前記半導体基板の前記第１の表面には第２の溝部が設けられ、
   前記第２の溝部の少なくとも一部は、前記第３のフォトダイオードと前記第４のフォトダイオードとの間に設けられ、
   前記第３のフォトダイオードと、前記第４のフォトダイオードは、前記第２のオンチップレンズと、前記第２のカラーフィルタを通った光を受光するように構成され、
   前記第１の画素と前記第２の画素との間に、前記半導体基板の前記第１の表面に設けられた第３の溝部と、前記半導体基板の前記第２の表面に設けられた第４の溝部と第５の溝部からなる画素分離部が設けられている
   電子機器。

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