JP6795805B1 - ＳｉＣ積層体およびその製造方法ならびに半導体装置 - Google Patents

Abstract

【課題】３Ｃ−ＳｉＣと六方晶ＳｉＣの積層構造を用いた半導体装置において、ヘテロ界面におけるキャリアの捕獲や散乱を抑制する構造とその製造方法を提供し、半導体素子の特性を向上すること。【解決手段】六方晶ＳｉＣ（１）表面に結晶格子の最密面（ＣＰＰ）と平行なシード面（１ｐ）と最密面から傾斜した傾斜面（１ｉ）を設け、シード面上に３Ｃ−ＳｉＣの２次元核（２ｅ）を生成すると同時に、傾斜面においてステップ制御エピタキシーを行い、六方晶ＳｉＣ層と３Ｃ−ＳｉＣ層が積層したＳｉＣ積層体を製造する。ＳｉＣ積層体のすべての界面を整合ヘテロ界面（３）とし、３Ｃ−ＳｉＣ表面と六方晶ＳｉＣ表面を区分して半導体素子の配置を自在なものとして高性能な半導体装置を得る。【選択図】図２

Description

本発明は、高温・高電力密度・高周波で動作するパワー半導体素子や集積回路などの基板として好ましく用いられるＳｉＣ積層体とその製造方法、そしてそのＳｉＣ積層体を利用した半導体装置に関する。

電車やエアコンなどの電動機器、産業用電源、そして家電機器などにおいて単結晶炭化珪素（ＳｉＣ）を基板材料とする整流素子やスイッチング素子が実用化されている。これら半導体素子の製造に主として用いられる単結晶ＳｉＣ基板は、３．２ｅＶの禁制帯幅（Ｅ_ｇ）を有する４Ｈ−ＳｉＣである。この広いＥ_ｇにより、半導体素子の降伏電圧（Ｖ_ｂ）向上と特性オン抵抗（Ｒ_ｏｎ）の低減が両立し、電力変換時の損失が低減されている。このようなＳｉＣ半導体素子の実用化には、大面積のＳｉＣバルク結晶製造技術のほか、特許文献１（米国特許第４９１２０６４号明細書）や特許文献２（米国特許第５０１１５４９号明細書）が提供するステップ制御エピタキシー技術が寄与している。この技術は六方晶ＳｉＣ基板上にホモエピタキシャル成長層を設ける際に結晶格子の最密面（ＣＰＰ）から基板表面を特定の方位に傾斜させる方法であり、基板の結晶構造が忠実にエピタキシャル成長層に引き継がれる。このステップ制御エピタキシーにより、広いエピタキシャル成長条件範囲において高いエピタキシャル成長速度が得られるとともに、平滑な表面と結晶欠陥密度の低いホモエピタキシャル膜が得られる。

４Ｈ−ＳｉＣのＶ_ｂが高いことはそのＥ­_ｇの広さに由来するが、その反面、この広いＥ_ｇがスイッチング素子の低損失性能や長期的信頼性を損なう原因にもなっている。たとえば、４Ｈ−ＳｉＣを基板とした金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）においては、酸化膜と半導体界面（ＭＯＳ界面）の準位密度（Ｄ_ｉｔ）が高くなり、チャネル抵抗（Ｒ_ｃｈ）が増加してＲ_ｏｎの低減が阻まれる。あるいは、エピタキシャル成長層内の基底面転位が電子−正孔対の再結合に際して運動して積層欠陥（ＳＦ）を拡張させ、Ｒ_ｏｎを不安定にする。これらの障害を回避するため、トレンチ構造のＭＯＳＦＥＴやドリフト層底部に再結合促進層を設けるなど、素子構造や製造プロセス面での工夫が進められているが、それらの対策が素子製造コストの増加や歩留まり低下を招いている。

一方、ＳｉＣの結晶多形の中では唯一の立方晶系である３Ｃ−ＳｉＣはＥ_ｇが４Ｈ−ＳｉＣのそれに比べて１ｅＶ程度狭い２．３ｅＶを示すが、このＥ_ｇの狭さが幸いしてＭＯＳ界面におけるＤ_ｉｔが４Ｈ−ＳｉＣに対して２桁ほど低くなる。このため、３Ｃ−ＳｉＣを用いると低損失で高速のスイッチング素子を製造することが可能となる。ただし、ＳＦ密度の低い３Ｃ−ＳｉＣ基板を製造するには複雑な工程を経なければならず、その歩留まりの低さと製造コストの高さから３Ｃ−ＳｉＣを用いた半導体素子は実用化には至っていない。

上記の通り、ＳｉＣは結晶構造によって物理的な性質が大きく変わるので、異なる結晶結晶構造のＳｉＣを積層させて所望の半導体素子特性を実現する方法が提案されている。たとえば、特許文献３（ＷＯ２００８／５６６９８号公報）においては４Ｈ−ＳｉＣなどの六方晶ＳｉＣ表面の一部に拡大テラス面を形成し、その上層にＤ_ｉｔの低い３Ｃ−ＳｉＣを形成し、この部分にｎタイプのＭＯＳＦＥＴを形成する方法を提供している。この構造では絶縁破壊電界強度の高い六方晶ＳｉＣ内に半導体素子の最大電界領域が位置するとともに、その上部の３Ｃ−ＳｉＣの低いＤ_ｉｔによってＲ_ｃｈが低減されるため、半導体素子のＶ_ｂを損なうことなくＲ_ｏｎを低減できる。また、拡大テラスは六方晶ＳｉＣ上をＳｉで被覆して加熱処理することにより得ることが可能であり、かつ、拡大テラス上ではエピタキシャル成長時の過飽和度が高まるので、所望の箇所に３Ｃ−ＳｉＣを形成して低Ｒ_ｃｈのチャネルを形成できる。

特許文献４（特開２００４−５２８１３号公報）は３Ｃ−ＳｉＣと６Ｈ−ＳｉＣの積層構造を用いた高速動作に優れた半導体素子とその製造方法を提供している。この半導体素子の構造では、電子が走行するチャネル領域が３Ｃ−ＳｉＣ側に設けられる一方、６Ｈ−ＳｉＣ側に正孔を局在化させてチャネル内の電子の散乱を抑制し、半導体素子の動作を高速化させている。

さらに、特許文献５（特開２０１８−３５０５１号公報）は六方晶ＳｉＣの最表面に立方最密充填構造（ＣＣＰ）が形成された構造とその製造法を示している。この構造では表面に露出する原子ステップのエッチング速度や成長速度が最密充填構造によって異なることを利用して所望の最密充填構造のみを得るものであり、たとえば水素ガス雰囲気中で３５０℃以上かつ６００℃以下の温度で熱処理を施すことにより六方晶ＳｉＣ表面の３分子層がＣＣＰで覆われる。この方法によって所定の最密充填構造のみが界面を形成する積層構造を形成すれば、電子の移動度を高くすることができ、高速で低損失な半導体素子を製造することが可能となる。

特許文献６（特開平１１−１６２８５０号公報）ではＳｉＣをエピタキシャル成長させる際に、六方晶ＳｉＣあるいは３Ｃ−ＳｉＣの基板表面を結晶格子の最密面から０．０５°以上、かつ１０°以下に傾斜させ、Ｓｉ原子がＣ原子よりも過剰となるように供給することで、１３００℃以下の低温においても六方晶ＳｉＣ上に３Ｃ−ＳｉＣのエピタキシャル成長を可能にしている。この方法を用いれば六方晶ＳｉＣ上に３Ｃ−ＳｉＣを形成してステップ制御エピタキシーを行うことにより積層構造を形成し、所定の領域に３Ｃ−ＳｉＣ層を形成することができる。六方晶ＳｉＣと３Ｃ−ＳｉＣの積層も可能であり、その界面は結晶構造が急峻に変わる界面となる。

非特許文献１（Ａｎｎｅ Ｈｅｎｒｙ ｅｔ ａｌ．″ＣＶＤ ｇｒｏｗｔｈ ｏｆ ３Ｃ−ＳｉＣ ｏｎ ４Ｈ−ＳｉＣ ｓｕｂｓｔｒａｔｅ″ Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌ ７１１（２０１２） ｐｐ．１６−２１）には高品質３Ｃ−ＳｉＣをｏｎ−ａｘｉｓの４Ｈ−ＳｉＣ上に得るうえでの最適な温度と原料ガスの組成が開示されている。

特許文献７（特開２００３−６８６５５号公報）は化合物単結晶基板表面に異種の化合物単結晶層をエピタキシャル成長させる化合物単結晶の製造方法を開示している。この方法では単結晶基板表面の少なくとも一部が一方向に延在する複数の起伏を有し、かつこの起伏は前記化合物単結晶層のエピタキシャル成長に伴って成長する欠陥が互いに会合しあうように設けられる。この方法を用いると、異種の半導体単結晶が積層した構造を製造することが可能であり、かつエピタキシャル成長層内の欠陥密度が低減されるので、高性能な半導体素子を得ることができる。

特許文献８（米国特許６４６１９４４）は網目状のカンチレバー形状の単結晶層を単結晶基板上に得る方法を開示しており、基板上に同一結晶の積層構造、または異なる結晶の積層構造のエピタキシャル成長層を得る方法を開示している。はじめに結晶の特性が露出する単結晶基板表面を準備し、その上層にステップ制御エピタキシーを施して第１層目のエピタキシャル成長層を得る。この層は所定の結晶方位に対して傾斜した角度に平行な表面を持つ。次に、第１層のエピタキシャル成長層にパターニングを施し第２の分離した成長表面を得る。ただし、この際の２次元パターン形状には凹部を設ける様にする。さらに、第２の成長表面上の結晶核を除去したうえで、２次元核生成を抑制しながらステップ制御エピタキシーを行う。その結果、エピタキシャル成長した層は横方向に拡大し、２次元パターンの凹部において第３の層として連続した結晶構造が形成される。本方法では第３の層は空隙によって基板と隔離されているので、基板側の結晶欠陥の構造が第３の層に引き継がれず、高品質なエピタキシャル成長層を得ることができる。また、網目状の２次元パターンの大きさや配置、第３の層の成長時間などを調整することにより所望の場所に所望のサイズの結晶を得ることができる。さらに本方法をＳｉＣに適用すれば、六方晶の基板上に３Ｃ−ＳｉＣを形成することも可能であり、第２層が基板に接触する界面には整合界面を得ることも可能である。

米国特許第４９１２０６４号明細書 米国特許第５０１１５４９号明細書 国際公開第２００８／５６６９８号 特開２００４−５２８１３号公報 特開２０１８−３５０５１号公報 特開平１１−１６２８５０号公報 特開２００３−６８６５５号公報 米国特許第６４６１９４４号明細書 特開２０００−２１４５９３号公報

Ａｎｎｅ Ｈｅｎｒｙ ｅｔ ａｌ．″ＣＶＤ ｇｒｏｗｔｈ ｏｆ ３Ｃ−ＳｉＣ ｏｎ ４Ｈ−ＳｉＣ ｓｕｂｓｔｒａｔｅ″ Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌ ７１１（２０１２） ｐｐ．１６−２１

上述の技術成果にも関わらず、異なる結晶多形の積層からなるＳｉＣ積層体を用いた半導体装置はいまだ実用化されていない。その主たる理由は、異なる結晶多形のヘテロ界面には必ずしも整合界面（結晶格子の連続性が保たれた界面）が形成されておらず、これがキャリア（電荷の担体となる荷電粒子であり、本発明では電子と正孔をさす）の移動度を抑制していることである。これに加え、ＳｉＣ積層体の一部に含まれる双晶界面（ＴＢ）がキャリアの捕獲や散乱をもたらし、半導体素子の特性を悪化させている。たとえば、特許文献３が提供する方法では、必ずしもＳｉを被覆した箇所の全てが原子レベルで平坦な拡大テラスになるのではなく、ステップバンチングにともなうキンク面も形成される。キンク面は不整合界面（結晶格子が不連続な界面）であり、これがキャリアに対する散乱や捕獲を起こすため、半導体素子の特性が劣化する。また、キンク面で隔てられた３Ｃ−ＳｉＣ同士は５０％の確率で双晶の関係になるとともに、３Ｃ−ＳｉＣと六方晶ＳｉＣの界面の平滑性が損なわれるので、チャネルをドリフトするキャリアの一部はＴＢで散乱されてＲ_ｃｈが増加するという問題が生ずる。

特許文献４の提供する方法によって得られる３Ｃ−ＳｉＣと６Ｈ−ＳｉＣ界面の平坦性は６Ｈ−ＳｉＣ層そのものの表面の平坦性に依存し、その形成方法として特許文献１や特許文献２の提供するステップ制御エピタキシーを用いる限り、３Ｃ−ＳｉＣと６Ｈ−ＳｉＣの界面を原子レベルで平坦にすることは不可能であり、ステップ状の界面における電子の散乱によってＭＯＳＦＥＴのＲ_ｃｈが増加する。

特許文献５の提供する方法では表面が立方最密充填構造（ＣＣＰ）にのみに覆われた六方晶ＳｉＣ基板を作製することが可能ではあるが、さらにその上層に３Ｃ−ＳｉＣをエピタキシャル成長しても、特許文献１や特許文献２のステップ制御エピタキシーを用いている限り、六方晶ＳｉＣの積層構造は最密面に平行に伝播するので、表面の一部は六方最密充填構造（ＨＣＰ）のＳｉＣに覆われてしまい、３Ｃ−ＳｉＣエピタキシャル成長層の表面を得る事ができない。仮に、ＣＣＰ構造となった表面の法線軸方向に原子層エピタキシー法を用いて３Ｃ−ＳｉＣを成長したとしても、基板の六方晶ＳｉＣの表面が公差によりわずかながらも最密面から傾斜している限り、３Ｃ−ＳｉＣと六方晶ＳｉＣの界面は最密面に厳密に平行とはいえず、この界面近傍をドリフトするキャリアは不整合界面で散乱されて半導体素子のＲ_ｏｎが増加する。

特許文献６の提供する方法では、ＣＰＰから傾斜した六方晶ＳｉＣ表面上において特定の最密充填構造を維持することは難しく、たとえＳｉとＣの存在比や温度を調整して３Ｃ−ＳｉＣを形成しても、六方晶ＳｉＣ基板表面上で離散した３Ｃ−ＳｉＣの特定の結晶面を特定方向に配向させる仕組みがないので、結果として３Ｃ−ＳｉＣ同士は双晶の関係をとらざるを得ず半導体素子のＲ_ｏｎが増加してしまう。また、特許文献５が提供する方法を併用し、最表面をＣＣＰのみとしたうえでステップ制御エピタキシーを実施したとしても、３Ｃ−ＳｉＣと六方晶ＳｉＣの界面は必ずしもＣＰＰに平行になるとは限らず、不整合界面やＳＦなどの発生が伴う。たとえ、偶然に３Ｃ−ＳｉＣと六方晶ＳｉＣの界面がＣＰＰに一致したとしても、全てのＣＣＰの積層順序の位相が一致するとは限らないので、不整合界面やＳＦを完全に解消することができず、半導体素子の信頼性や性能が悪化する可能性は解消しない。さらに、３Ｃ−ＳｉＣを得るためのエピタキシャル成長条件は六方晶ＳｉＣを得るための条件とは異なるため、３Ｃ−ＳｉＣと六方晶ＳｉＣのエピタキシャル成長層を同時に得ることは難しい。

非特許文献１が提供する方法で用いるｏｎ−ａｘｉｓ（結晶格子の最密面に平行）なＳｉＣ表面は、ステップ制御エピタキシーを施すことができないので、その上層に最密充填構造の積層順序を正確に伝播させることができない。このため、得られる３Ｃ−ＳｉＣからはＴＢを完全に解消することができず、半導体素子の特性劣化は避けられない。

特許文献７が提供する方法ではエピタキシャル成長に伴って欠陥が互いに会合し合うように設けられるが、その基板表面は必然的に結晶格子のＣＰＰとは異なる非極性面や半極性面にならざるを得ない。このため、たとえこの方法で六方晶ＳｉＣ基板上に３Ｃ−ＳｉＣをエピタキシャル成長しても、そのヘテロ界面は整合界面とはなり得ず、散乱や捕獲によりキャリアの輸送特性が損なわれ、半導体素子のＲ_ｏｎが高くなる。

特許文献８の提供する方法を用いてステップフロー成長を促進するためには２次元核生成を抑制しなければならず、第３層を得る際には膜厚を増加させることができない。第３層を形成した後にこれを基板としてさらなる厚膜を基板表面の法線軸方向に成長することは可能であるが、第３層は他の領域から段差や空隙によって分離されているので、３Ｃ−ＳｉＣ表面と六方晶ＳｉＣ表面を同一平面上に混在させることはできず、半導体素子の設計や製造プロセスに支障を来す。また、第３の層のステップ制御エピタキシーの過程において、エピタキシャル膜に取り込まれる不純物量や熱膨張係数の変動による格子歪の発生を加味すると、第３層から伸びる全てのカンチレバーが必ずしも平行になるとは限らないので、結晶格子が連続した膜が常に得られるとは限らない。さらに第２層に対するパターニング形状には結晶学的な制限があり、初期の基板の傾斜方位や傾斜角度などを勘案したパターンの形状や配置が要求され、材料設計の自由度が抑制される。さらに、第３層と基板間の空隙は縦型の半導体素子においては電流経路を狭めるので、Ｒ_ｏｎの増加をもたらす。

本発明は以上の事情を鑑みなされたもので、六方晶ＳｉＣ層（１）と３Ｃ−ＳｉＣ層（２）のヘテロ界面を有するＳｉＣ積層体でありながら、そのヘテロ界面の全ては結晶格子の最密面に厳密に平行であり、かつ結晶格子の連続性が保たれた整合ヘテロ界面（３）であることを特長とする構造とその製造方法を提供し、これを基板とする半導体素子の特性劣化を防ぐ。さらに、異なる結晶系のＳｉＣを同時にエピタキシャル成長することを可能として製造コストの低減を容易にする、かつ、ＳｉＣ積層体の主表面（Ｓ）に整合ヘテロ界面の切片（３Ｓ）を露出させて、キャリアに対する散乱や捕獲を伴うことなく、六方晶ＳｉＣ表面（１Ｓ）と３Ｃ−ＳｉＣ表面（２Ｓ）を区分し、それぞれの結晶構造に適した半導体素子の配置を自在とすることにより素子設計の自由度を向上させるとともに、半導体装置の性能と信頼性を向上させることを目的とする。

発明者は以上の課題を解決するにあたり鋭意検討した結果、六方晶ＳｉＣ層表面に結晶格子の最密面（ＣＰＰ）に平行な平面と傾斜した面とを特定の配置で混在させることで、所望の個所において３Ｃ−ＳｉＣの核生成を促進できること、そして、これにステップ制御エピタキシーを組み合わせることで、３Ｃ−ＳｉＣ層と六方晶ＳｉＣ層が同時に水平方向（ＣＰＰと平行方向）にエピタキシャル成長し、その界面に形成される整合界面が整合ヘテロ界面としてＣＰＰと平行に拡大し、キャリアに対する散乱や捕獲を伴うことなく、３Ｃ−ＳｉＣ表面と六方晶ＳｉＣ表面を区分することを突き止め、本発明を完成させた。

次に、本発明による課題解決の手段を説明する。
［１］ 単結晶の六方晶ＳｉＣ層（１）上に単結晶の３Ｃ−ＳｉＣ層（２）が積層したＳｉＣ積層体であり、３Ｃ−ＳｉＣ層（２）は双晶界面を含まず、３Ｃ−ＳｉＣ層と六方晶ＳｉＣ層が当接するヘテロ界面はそれぞれの結晶格子の最密面に厳密に平行であり、かつ結晶格子が整合した整合ヘテロ界面（３）であり、すべての整合ヘテロ界面（３）は０．５度以上、かつ７３度未満の傾斜角度（θ）で主表面（Ｓ）上に露出し、主表面上における整合ヘテロ界面の切片（３Ｓ）は多角形、または端点を有さない直線として六方晶ＳｉＣ表面（１Ｓ）と３Ｃ−ＳｉＣ表面（２Ｓ）を区分することを特長とするＳｉＣ積層体。
［２］ ［１］記載のＳｉＣ積層体であり、六方晶ＳｉＣ層（１）の結晶格子の最密面（ＣＰＰ）の積層周期をｎ分子層（ｎは自然数）とした場合、その結晶格子の｛０−３３−ｎ｝面から選ばれる３回対称の関係にある結晶格子面（１Ｎ）のそれぞれに対し、３Ｃ−ＳｉＣ層（２）の結晶格子の｛―１−１１｝面（２Ｎ）のそれぞれが平行であることを特長とするＳｉＣ積層体。
［３］ ［１］または［２］のいずれか記載のＳｉＣ積層体の製造方法であり、六方晶ＳｉＣ層（１）の表面の一つ以上の領域に結晶格子の最密面（ＣＰＰ）と平行なシード面（１ｐ）を形成する工程（シード工程）と、シード面に隣接するすべての表面に対して、シード面を基準として０．５度以上、かつ７３度未満の正の俯角（θｐ）で傾斜した傾斜面（１ｉ）を設ける工程（オフ工程）と、シード面（１ｐ）上に３Ｃ−ＳｉＣの２次元核（２ｅ）を生成させる工程（核生成工程）とを含み、かつ、３Ｃ−ＳｉＣの２次元核（２ｅ）と傾斜面（１ｉ）に露出するＳｉＣ層の双方を結晶格子の最密面（ＣＰＰ）と平行な方向に同時にエピタキシャル成長させる工程（水平エピ工程）を含むことを特長とするＳｉＣ積層体の製造方法。
［４］ ［３］記載のＳｉＣ積層体の製造方法であり、前記オフ工程において傾斜面（１ｉ）を六方晶ＳｉＣ層（１）の表面を分断するように配置し、少なくとも一つの傾斜面を特定の正傾斜方向（Ｉｆ）に傾斜した正傾斜面（１ｉｆ）とし、さらに少なくとも一つの傾斜面を正傾斜方向（Ｉｆ）と対向する負傾斜方向（Ｉｂ）に傾斜した負傾斜面（１ｉｂ）とすることを特長とするＳｉＣ積層体の製造方法。
［５］ ［４］記載のＳｉＣ積層体の製造方法であり、前記正傾斜方向（Ｉｆ）を六方晶ＳｉＣ層（１）の＜１１−２０＞方位、または＜１−１００＞方位のいずれか一つに一致させると共に、前記正傾斜面（１ｉｆ）と前記負傾斜面（１ｉｂ）の境界に相当する尾根部（１ｒ）と谷部（１ｖ）を前記正傾斜方向（Ｉｆ）から８８度以上９２度以下の分断方向（Ｉｘ）に直線状に延伸させることを特長とするＳｉＣ積層体の製造方法。
［６］ ［３］〜［５］のいずれか一つに記載のＳｉＣ積層体の製造法であり、個々の傾斜面（１ｉ）を結晶格子の最密面（ＣＰＰ）上に投影した面の傾斜方向の長さの最小値をＬとしたとき、シード面（１ｐ）上に積層した３Ｃ−ＳｉＣの２次元核（２ｅ）の厚さ（ｔｅ）は傾斜角度（θ）の正接とＬの積を下回ることを特長とするＳｉＣ積層体の製造方法。
［７］ ［３］〜［６］のいずれか一つに記載のＳｉＣ積層体の製造方法であり、核生成工程に先立ち、シード面（１ｐ）を３００℃から５５０℃のいずれかの温度で、７００ｈＰａ以上の水素ガス圧力に１時間以上暴露する工程（表面構造安定化工程）を含むことを特長とするＳｉＣ積層体の製造方法。
［８］ ［１］または［２］記載のいずれか一つのＳｉＣ積層体を用いた半導体装置であり、半導体装置は一つ以上のｎチャネル型の金属酸化膜半導体電界効果型ＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）を含み、該ＮＭＯＳＦＥＴのチャネル領域（Ｎｃｈ）は３Ｃ−ＳｉＣ層（２）にのみ形成されていることを特長とする半導体装置。
［９］ ［１］または［２］記載のいずれか一つのＳｉＣ積層体を用いた半導体装置であり、半導体装置は一つ以上のｐチャネル型の金属酸化膜半導体電界効果型ＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）を含み、該ＰＭＯＳＦＥＴのチャネル領域（Ｐｃｈ）は六方晶ＳｉＣ層（１）にのみ形成されていることを特長とする半導体装置。
［１０］ ［１］または［２］記載のいずれか一つのＳｉＣ積層体を用いた半導体装置であり、半導体装置は一つ以上のショットキーバリアダイオード（ＳＢＤ）を含み、該ＳＢＤの陽極（Ａｎ）は六方晶ＳｉＣ表面（１Ｓ）にのみ形成されていることを特長とする半導体装置。

なお、本来はＳｉＣ結晶の面方位を示すミラー指数が負の値となる場合は、該当する数字の上部に横線（バー）を記載すべきところではあるが、その記載ができないため、本明細書および特許請求の範囲においては該当する数字の前にマイナス記号「−」を付して表現している。

ＳｉＣは炭素原子（Ｃ）と珪素原子（Ｓｉ）が一対一で共有結合した結晶であるが、結晶多形と呼ばれる結晶格子の最密面（ＣＰＰ）の積層順序の多様性により、様々な物性値が異なる値を示す。なお、六方晶ＳｉＣにおけるＣＰＰは｛０００１｝面に相当し、３Ｃ−ＳｉＣにおけるＣＰＰは｛１１１｝面に相当する。

立体的な結晶格子内に占めるＣＰＰの相対的位置をそれぞれＡ、Ｂ、Ｃと定義した場合、ＳｉＣの結晶多形は積層順序がＡＢＣ積層またはＡＣＢ積層の立方最密充填構造（ＣＣＰ）のみから構成される立方晶ＳｉＣ（３Ｃ−ＳｉＣ）か、ＡＢＡ積層やＡＣＡ積層などの六方最密充填構造（ＨＣＰ）を周期的に含む六方晶ＳｉＣに分類される。ここで、３Ｃ−ＳｉＣは禁制帯幅（Ｅ_ｇ）が他のＳｉＣ結晶多形よりも狭いため、金属−酸化膜−半導体（ＭＯＳ）界面においては界面準位密度（Ｄ_ｉｔ）が最も低くなり、ＭＯＳＦＥＴを製造する際にはそのチャネル抵抗（Ｒ_ｃｈ）を低減できる。一方、４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどに代表される六方晶ＳｉＣはＥ_ｇが３Ｃ−ＳｉＣのそれよりも広く、降伏電圧（Ｖ_ｂ）を高めつつ定常損失を低減できるという利点がある。

たとえば４Ｈ−ＳｉＣであれば、その表面に現れるＣＰＰの積層順序は、ＡＢＡまたはＡＣＡのＨＣＰ構造と、ＡＢＣまたはＡＣＢのＣＣＰ構造のいずれにもなり得る。この４Ｈ−ＳｉＣの表面上に３Ｃ−ＳｉＣを形成する場合、ＡＢＡやＢＡＣの最密充填構造が露出した表面上にはＡＣＢ積層からなるＣＣＰ（ＣＣＰ２）を単位とした３Ｃ−ＳｉＣが形成され、ＡＣＡやＣＡＢの最密充填構造が露出した表面上にはＡＢＣ積層からなるＣＣＰ（ＣＣＰ１）を単位とした３Ｃ−ＳｉＣが形成される。すなわち、表面がＣＰＰからわずかに傾斜した六方晶ＳｉＣのように、表面の最密充填構造が一つに定まらない場合には、その上層に形成される３Ｃ−ＳｉＣ層はＣＣＰ１とＣＣＰ２の双方を含むようになり、その境界には双晶界面（ＴＢ）が形成され、漏えい電流密度が高くなる。これに加え、六方晶ＳｉＣと３Ｃ−ＳｉＣの界面は平坦ではなく、不整合界面も含まれるので、キャリアの散乱や捕獲によりＲ_ｏｎが高くなる。

上記の問題に対し、本発明が提供するＳｉＣ積層体の構造は六方晶ＳｉＣ層（１）と３Ｃ−ＳｉＣ層（２）が積層しているにもかかわらず、図１のとおり、整合ヘテロ界面（３）はＣＰＰと厳密に平行である。このため、整合ヘテロ界面（３）は結晶格子を不連続にすることなく、キャリアの散乱や捕獲が抑制される。また、３Ｃ−ＳｉＣ層の｛１−１１｝面（２Ｎ）は六方晶ＳｉＣの｛０−３３−ｎ｝面（ただし、ｎはＣＰＰの積層周期を示す自然数）から選ばれる３回対称な面（１Ｎ）と平行になるので、３Ｃ−ＳｉＣ層（２）には双晶界面（ＴＢ）が含まれず、漏えい電流が抑制される。このような整合ヘテロ界面（３）は、基板表面がＣＰＰに対して微傾斜していることを必須とする従来のステップ制御エピタキシーでは得ることができなかった。

さらに、本発明のＳｉＣ積層体は整合ヘテロ界面（３）が傾斜角度（θ）でＳｉＣ積層体の主表面（Ｓ）と交わり、その切片（３Ｓ）を露出して六方晶ＳｉＣ表面（２Ｓ）と３Ｃ−ＳｉＣ表面（１Ｓ）とを区分するので、それぞれの結晶構造の物性値に適した半導体素子を表面上に区分して配置することが可能となる。すなわち、本発明の提供するＳｉＣ積層体を基板として用いればＳｉ半導体製造工程と同様なプレーナー技術を用いて、ＳｉＣ基板上に複数種の半導体素子を製造することが可能となる。

上記のＳｉＣ積層体を実現するため、本発明が提供する製造方法では、図２（ａ）のとおり、六方晶ＳｉＣ層（１）の表面上にＣＰＰと平行なシード面（１ｐ）を形成する（シード工程）。シード面（１ｐ）は微視的にも平滑なので、シード面上のＣＰＰの積層順序はＡＢＡ、ＡＣＡ、ＣＡＢ、ＢＡＣのいずれか一つに定まり、３Ｃ−ＳｉＣ層内におけるＴＢの発生が抑制される。さらに、シード面（１ｐ）に隣接するすべての傾斜面（１ｉ）は傾斜角度（θ）に相当する俯角（θｐ）を有するので、シード面（１ｐ）の端部と傾斜面（１ｉ）の表面にはそれぞれの最密面（ＣＰＰ）の積層順序が露出し、後述する水平エピ工程で実施されるステップ制御エピタキシーにおいては、シード面（１ｐ）と傾斜面（１ｉ）はその結晶構造を保ってＣＰＰと平行方向に同時に拡大して不整合界面の発生を抑制する。

ここで、図２（ｂ）のとおり、さらなるステップ制御エピタキシーによりシード面（１ｐ）の幅が臨界幅（Ｗｅ）以上に拡大すると、シード面の中央部においてＳｉＣ反応前駆体が過飽和となり、３Ｃ−ＳｉＣの２次元核（２ｅ）が生成される（核生成工程）。この２次元核（２ｅ）におけるＣＰＰの積層順序はシード面表面の最密充填構造を引き継いで、ＡＢＣ積層（ＣＣＰ１）またはＡＣＢ積層（ＣＣＰ２）のいずれか一つのみとなる。このため、３Ｃ−ＳｉＣの２次元核（２ｅ）内にはＴＢが含まれず、キャリアの漏えい、散乱、あるいは捕獲が抑制された高性能な半導体素子を得ることができる。ただし、臨界幅（Ｗｅ）はシード面（１ｐ）上におけるＳｉＣ反応前駆体の拡散距離や吸着係数に依存するので、必要となる３Ｃ−ＳｉＣ層の面積を勘案してエピタキシャル成長時の温度や圧力を調整する。

ところで、従来のステップ制御エピタキシーのように、六方晶ＳｉＣ表面が結晶格子の最密面（ＣＰＰ）に対して特定方向に一様に傾斜している場合には、六方晶ＳｉＣ層表面は分子層高さの略平行なステップとその間に形成される平坦なテラス構造によって覆われており、すべてのステップが特定方向に平行移動する。この場合、特定のテラスが優先して拡大することは無いので、テラス上において３Ｃ−ＳｉＣの２次元核（２ｅ）生成を促すことができない。

一方、本発明が提供するＳｉＣ積層体の製造方法では、傾斜面（１ｉ）の少なくとも一端がシード面（１ｐ）に接しており、その傾斜面は隣接するシード面に対して傾斜角度（θ）に相当する俯角（θｐ）を有している。したがって、ステップ制御エピタキシーを実施してもシード面上にはステップが移動せず、シード面（１ｐ）を起点としたテラスがＣＰＰに平行に拡大することで過飽和度を上昇させて３Ｃ−ＳｉＣの２次元核（２ｅ）を生成させる（核生成工程）。

本発明が提供するＳｉＣ積層体の製造方法の利点は、水平エピ工程により３Ｃ−ＳｉＣの２次元核（２ｅ）が拡張して新たなシード面（２ｐ）を形成すること（シード工程）、そして新たなシード面（２ｐ）が臨界幅（Ｗｅ）以上に拡張し、その上層にさらなる３Ｃ−ＳｉＣの２次元核（２ｅ）を生成すること（核生成工程）である。このようにして、水平エピ工程とともに、シード工程と核生成工程が交互に繰り返される。具体的には、図２（ｂ）に示されるように、ひとたび３Ｃ−ＳｉＣの２次元核（２ｅ）が形成されると（核生成工程）、その端部が新たなステップとなって横方向にエピタキシャル成長し、図２（ｃ）のように３Ｃ−ＳｉＣの２次元核（２ｅ）の面積をＣＰＰと平行に拡大させる（シード工程）。この際、シード面に隣接する傾斜面も六方晶ＳｉＣの積層順序を露出して横方向にエピタキシャル成長するので、整合ヘテロ界面（３）の構造も保存される。さらに水平エピ工程が継続して３Ｃ−ＳｉＣの２次元核の面積が臨界幅（Ｗｅ）を超えると、図２（ｄ）が示す通り、その表面は新たなシード面（２ｐ）となってさらなる３Ｃ−ＳｉＣの２次元核（２ｅ）を生成する（核生成工程）。以上のようにして、３Ｃ−ＳｉＣ層（２）の膜厚の制限なく、ＴＢを含まない３Ｃ−ＳｉＣ層（２）を六方晶ＳｉＣ層（１）上に形成することができる。

本発明が提供するＳｉＣ積層体の製造方法よって形成されるＳｉＣ積層体細部の断面構造を図３により説明する。六方晶ＳｉＣ層（１）と３Ｃ−ＳｉＣ層（２）はＣＰＰと厳密に平行な整合ヘテロ界面（３）を介して積層する。整合ヘテロ界面（３）は主表面（Ｓ）上の平面に対して傾斜角度（θ）で露出し、六方晶ＳｉＣ表面（１Ｓ）と３Ｃ−ＳｉＣ表面（２Ｓ）を区分する。さらに、六方晶ＳｉＣ表面（１Ｓ）と３Ｃ−ＳｉＣ表面（２Ｓ）にはそれぞれのＣＰＰの積層構造が露出してステップ制御エピタキシーを可能にする。これと同時に、３Ｃ−ＳｉＣ層（２）の一部はＣＣＰに平行なシード面（２ｐ）を主表面上に露出して新たな３Ｃ−ＳｉＣの２次元核を生成し続ける。また、３Ｃ−ＳｉＣ層の｛−１−１１｝面（２Ｎ）は六方晶ＳｉＣの｛０−３３−ｎ｝面（ただし、ｎは最密面の積層周期を示す自然数）から選ばれる３回対称な面（１Ｎ）に平行となる。このため、不整合界面、双晶界面（ＴＢ）、そしてダブルポジショニングバウンダリーのいずれをも含まないＳｉＣ積層体を得ることができる。

たとえば、本発明の請求項４が提供するＳｉＣ積層体の製造方法に従えば、図４（ａ）の上面図と図４（ｂ）の断面図が示す通り結晶格子の最密面（ＣＰＰ）から正傾斜方向（Ｉｆ）に傾斜した正傾斜面（１ｉｆ）が六方晶ＳｉＣ層の表面を分断するように形成され、さらに正傾斜方向と対向する負傾斜方向（Ｉｂ）に傾斜した負傾斜面（１ｉｂ）も六方晶ＳｉＣ層の表面を分断するようにして形成される。このため、正傾斜面（１ｉｆ）と負傾斜面（１ｉｂ）との間には尾根部（１ｒ）と谷部（１ｖ）が存在し、それぞれの領域内には必然的に最密面（ＣＰＰ）と平行な部分が含まれる。尾根部（１ｒ）に対し、隣接する傾斜面は俯角（θｐ）を有するので、その側面に最密面（ＣＰＰ）の積層構造を露出させ、ステップ制御エピタキシーによって横方向に成長してシード面（１ｐ）を拡張する。

一方、谷部（１ｖ）は仰角のある傾斜面（１ｉｆ、１ｉｂ）に挟まれるためＣＰＰに平行な面を拡大することは無く、対向するステップの会合によって縮小し、必然的にステップ制御エピタキシーを阻む。このため、傾斜面の配置によって３Ｃ−ＳｉＣ表面（２Ｓ）の端部位置を特定できるとともに、六方晶ＳｉＣ表面（１Ｓ）との区分が可能となる。

さらに本発明の請求項５が提供するＳｉＣ積層体の製造方法を用いると、尾根部（１ｒ）と谷部（１ｖ）の延伸方向は傾斜方向（Ｉｆ、Ｉｂ）に対して略直角となるので、ステップ制御エピタキシーが発現する方向は傾斜方向のみに限定され、再現性に優れたＳｉＣ積層体の製造が可能となる。さらに、３Ｃ−ＳｉＣ表面（２Ｓ）と六方晶ＳｉＣ表面（１Ｓ）は、主表面上においてストライプ状に配列するので、半導体素子の配置が容易となる。

本発明が提供するＳｉＣ積層体は、その主表面上に露出する整合ヘテロ界面の切片（３Ｓ）が端部を有さないことを特長とする。すなわち、図５のように、整合ヘテロ界面の切片（３Ｓ）は主表面の一端から他方の端部まで横断するか、あるいは図６のように多角形状（三角形状）を呈する。このような整合ヘテロ界面の切片の配置により、３Ｃ−ＳｉＣ表面（２Ｓ）と六方晶ＳｉＣ表面（１Ｓ）は結晶格子の連続性を保ったまま区分けされるので、キャリアの捕獲や漏えいなどを伴わず、所定の結晶構造を有するＳｉＣ表面に所望の半導体素子を配置することが可能となる。

上記のような整合ヘテロ界面（３）の配置を実現するためには、図７の上面図が示すとおり、負傾斜面（１ｉｂ）と正傾斜面（１ｉｆ）は六方層ＳｉＣ表面を分断するように配置しなければならない。あるいは、図８が示す円錐台や図９が示す三角錐台（多角錐台）の尾根部（１ｒ）をシード面として用いる場合には、尾根部（１ｒ）は隣接するすべての傾斜面（１ｉｓ、１ｉｕ、１ｉｖ、１ｉｗ）に対して０．５度以上かつ７３度未満の俯角（θｐ）を有していなければならない。

一方、図７に示される部分傾斜面（１ｐｆ、１ｐｂ）のように六方晶ＳｉＣ層の表面を完全に分断しない傾斜面が存在する場合には、不連続な谷部（１ｐｖ）や不連続な尾根部（１ｐｒ）も形成され、図１０に示されるように３Ｃ−ＳｉＣ表面（２Ｓ）と六方晶ＳｉＣ表面（１Ｓ）の境界の一部に不整合界面の切片（３J）が露出し、キャリアの捕獲や散乱によって半導体素子の特性が劣化する。

ところで、本発明の請求項３〜５を用いても、異なるシード面（１ｐ）上に形成される３Ｃ−ＳｉＣの２次元核（２ｅ）の最密充填構造が常に同一であるとは限らない。すなわち、シード面上に２次元核生成される３Ｃ−ＳｉＣのＣＰＰの積層順序はＡＢＣ積層（ＣＣＰ１）とＡＣＢ積層（ＣＣＰ２）のいずれになるかは一義的に定まらず、異なるシード面から成長する３Ｃ−ＳｉＣ同士が会合した場合には双晶界面（ＴＢ）を形成して半導体素子の特性を悪化させる可能性がある。このため、請求項６では個々の傾斜面（１ｉ）を最密面（ＣＰＰ）上に投影した面の傾斜方向の長さの最小値をＬとしたとき、シード面（１ｐ）上に形成される３Ｃ−ＳｉＣ層の厚さ（図３記載のｔｅ）は傾斜角度（θ）の正接とＬの積を下回るとの制限を加え、異なるシード面上から横方向にエピタキシャル成長する３Ｃ−ＳｉＣ同士を会合させない方法を提供している。

あるいは、異なるシード面（１ｐ）から横方向にエピタキシャル成長する３Ｃ−ＳｉＣ表面（２Ｓ）同士が会合するとしても、請求項７が提供するＳｉＣ積層体の製造方法に従い表面構造安定化工程によってシード面のステップ端部のエネルギーを最小化すれば、全てのシード面（１ｐ）表面の最密充填構造が一致するので３Ｃ−ＳｉＣ層内のＴＢ発生を抑制することが可能となる。

本発明の提供するＳｉＣ積層体の製造方法を用いることにより、六方晶ＳｉＣ層（１）と３Ｃ−ＳｉＣ層（２）の整合ヘテロ界面（３）の構造が均一となるので、整合ヘテロ界面に沿ったポテンシャル障壁のばらつきが抑制され、この整合ヘテロ界面（３）と平行方向に輸送されるキャリアの移動度が向上し、ＭＯＳＦＥＴにおいてはＲ_ｃｈが低減する。たとえば、本発明が提供するＳｉＣ積層体の製造方法によって六方晶ＳｉＣ（１）と３Ｃ−ＳｉＣ（２）が積層した超格子を形成した場合、量子井戸となる３Ｃ−ＳｉＣ層内の２次元電子ガスの移動度が制限を受けず、高電子移動度トランジスタ（ＨＥＭＴ）のような高速な半導体スイッチング素子を得ることが可能となる。

さらに、本発明の提供する半導体装置では、図１１が示すように整合ヘテロ界面の切片（３Ｓ）で区分けされた３Ｃ−ＳｉＣ表面（２Ｓ）と六方晶ＳｉＣ表面（１Ｓ）が主表面（Ｓ）上に露出したＳｉＣ積層体を基板として用いるので、ＮＭＯＳＦＥＴのように電子のチャネル移動度を高めるべき素子を電子に対するＤ_ｉｔの低い３Ｃ−ＳｉＣ層（２）に形成し、ＰＭＯＳＦＥＴのように正孔のチャネル移動度を高めるべき素子を正孔に対するＤ_ｉｔの低い六方晶ＳｉＣ層（１）に配置することが可能となり、ＳｉＣの低損失性能を生かした相補型金属酸化膜半導体（ＣＭＯＳ）回路の製造が可能となる。

さらに、整合ヘテロ界面（３）の深さは傾斜角度（θ）とシード面（１ｐ）上に堆積する３Ｃ−ＳｉＣの２次元核の厚さ（ｔｅ）に依存するので、必要とする素子の構造に合わせてθとｔｅを調整すれば任意の層厚のＳｉＣ積層構造を得ることができる。たとえば、表面近傍の０．１μｍの厚さの層を３Ｃ−ＳｉＣとして低抵抗チャネルを形成し、その下部の２０μｍ厚さの層を六方晶ＳｉＣからなるドリフト層として、所望のＲ_ｏｎとＶ_ｂを兼ね備えたＭＯＳＦＥＴを製造する場合、傾斜角度（θ）を４度として整合ヘテロ界面の切片（３Ｓ）から１．４３μｍを隔てた３Ｃ−ＳｉＣの表面にソース電極を形成すれば良く、傾斜角度（θ）を３０度とすれば、整合ヘテロ界面の切片（３Ｓ）から０．２μｍを隔てた３Ｃ−ＳｉＣの表面にソース電極を形成すれば良い。

上記のＭＯＳＦＥＴに隣接して還流ダイオードを設ける場合には、図１１が示すように六方晶ＳｉＣ表面（１Ｓ）に仕事関数の高い金属電極を陽極（Ａｎ）として設ける。六方晶ＳｉＣは３Ｃ−ＳｉＣに比べて電子親和力が低いため、ショットキー障壁が高くなり、高耐圧で低損失なショットキーバリアダイオード（ＳＢＤ）を得ることが可能となり、定常損失とスイッチング損失の双方が抑制された半導体装置を製造することができる。また、ＳＢＤのＶ_ｂとＲ_ｏｎはＳｉＣのＥ_ｇによって定まるので、所望の半導体素子特性に合わせて、結晶多形の中から所望のＥ_ｇを有する六方晶ＳｉＣ層を選定することができる。

図１は本発明のＳｉＣ積層体の構造を説明するための断面図である。 図２（ａ）〜（ｄ）は本発明のＳｉＣ積層体の製造方法の工程を説明するための断面図である。 図３は本発明のＳｉＣ積層体の製造方法により形成された断面構造の細部を説明するための図である。 図４（ａ）および図４（ｂ）は、それぞれ本発明の請求項４が提供するＳｉＣ積層体の製造方法を説明するための上面図と断面図である。 図５は本発明が提供するＳｉＣ積層体の主表面に露出する直線状の整合ヘテロ界面の形状を説明するための上面図である。 図６は本発明が提供するＳｉＣ積層体の主表面に露出する多角形状（三角形状）の整合ヘテロ界面を説明するための上面図である。 図７は本発明が提供するＳｉＣ積層体の製造方法を説明するための傾斜面の上面図である。 図８（ａ）および図８（ｂ）は、それぞれ本発明のＳｉＣ積層体製造方法に係る円錐台の上面図と断面図である。 図９（ａ）および図９（ｂ）は、それぞれ本発明のＳｉＣ積層体製造方法に係る多角錐台（三角錐台）の上面図と断面図である。 図１０は不整合界面の切片が露出したＳｉＣ積層体の上面図である。 図１１は本発明が提供する半導体装置の構造を説明するための断面図である。 図１２(ａ)および図１２(ｂ)は本発明が提供するＳｉＣ積層体製造方法の第1実施形態を説明するための断面図である。 図１３は本発明が提供するＳｉＣ積層体製造方法の第1実施形態において微傾斜ウエハを用いたシード面形成方法を説明するための断面図である。 図１４（ａ）〜（ｅ）は本発明が提供するＳｉＣ積層体製造方法の第２実施形態を説明するため上面図である。 図１５は本発明が提供するＳｉＣ積層体製造方法の第１実施形態で形成されたＳｉＣ積層体を用いたパワーＭＯＳＦＥＴの断面構造図である。 図１６は本発明が提供するＳｉＣ積層体製造方法の第２実施形態で形成されたＳｉＣ積層体に係るパワーＭＯＳＦＥＴの断面構造図である。 図１７は本発明が提供するＳｉＣ積層体製造方法の第１実施形態で形成されたＳｉＣ積層体に係るＣＭＯＳ回路の断面構造図である。

以下、本明細書で開示するＳｉＣ構造体の特長と製造方法、そして半導体装置のいくつかの実施形態を説明する。

[ＳｉＣ積層体製造方法の第１実施形態]
本発明のＳｉＣ積層体の製造方法を実施するにあたり、基板として単結晶の六方晶ＳｉＣウエハを準備する。単結晶ＳｉＣウエハとして４Ｈ−ＳｉＣあるいは６Ｈ−ＳｉＣウエハが市販されているが、本実施形態では高耐圧のパワー半導体素子の製造に適した３．２ｅＶのＥ_ｇを有する４Ｈ−ＳｉＣウエハを用いる。本発明を実施するにあたり、４Ｈ−ＳｉＣウエハの抵抗率に制限は無いものの、パワーＭＯＳＦＥＴの基板としてＳｉＣ積層体を利用する場合には、そのＲ_ｏｎを低減するため、高濃度のドナー不純物（窒素や燐など）が添加された２０ｍΩ・ｃｍ以下の抵抗率を示すウエハを用いることが望ましい。また、４Ｈ−ＳｉＣウエハ表面はＳｉ極性である（０００１）面に略平行とすることが望ましいが、オフ工程やシード工程において微細加工が困難な場合には、後述する理由により、最密面に対して表面が０．５度から８度の範囲で傾斜し、かつ傾斜方向が＜１１−２０＞方位や<１-１００>方位から選ばれる特定方向であるＳｉＣウエハ（微傾斜ＳｉＣウエハ）を用いることが望ましい。

（オフ工程、シード工程）
本実施形態では、整合ヘテロ界面が４Ｈ−ＳｉＣウエハの一端から他端まで直線状に横断し、３Ｃ−ＳｉＣ表面と４Ｈ−ＳｉＣ表面がストライプ状に交互に並んだ主表面を有するＳｉＣ積層体の製造方法を示す。この構造を形成するため、図１２（ｂ）の断面図に示されるように４Ｈ−ＳｉＣウエハ表面を横断するようにして正傾斜面（１ｉｆ）と負傾斜面（１ｉｂ）を側壁とする複数の溝（ＴＲ）を平行に形成する。

溝（ＴＲ）の形成には機械加工や化学的エッチング法、レーザー加工などの方法を用いることができるが、傾斜面の形状の再現性や配置の自由度などを勘案すると、フォトリソグラフィー技術とドライエッチング法を用いた加工方法が最も望ましく、かつ簡便である。この工程では、はじめに図１２（ａ）が示すように、４Ｈ−ＳｉＣウエハ表面にフォトレジストによる複数の線状のパターン（ＬＰＲ）を形成する。ただし、後述するドライエッチング工程で傾斜面を形成する必要があるため、ＬＰＲの断面は幅がＷｈの庇を持つＴ字形状とする。ＬＰＲに対するＴ字形状の形成方法については特許文献９（特開２０００−２１４５９３号公報）などに記載されているので本明細書においてはその詳細な記載は省略する。ただし、フォトレジストの厚さは０．５μｍ以上で５μｍ以下、さらに望ましくは０．７μｍ以上で２μｍ以下とする。フォトレジストの厚さが０．５μｍを下回ると、後述するドライエッチング工程においてシード面となるべき個所が部分的にエッチングされ、その平滑性を失って３Ｃ−ＳｉＣの多核生成が起きる可能性がある。多核生成が起こると、３Ｃ−ＳｉＣ層にＴＢが発生する。一方、フォトレジストの厚さが５μｍを超えると、ＬＰＲの線幅や庇形状の精度が悪化し、後述の水平エピ工程により形成される３Ｃ−ＳｉＣ表面と４Ｈ−ＳｉＣ表面の境界が蛇行し、不整合界面が発生する。

本発明の効果を発現させるため、ＬＰＲはウエハ表面の一端から他端まで直線状に連続している必要がある。これに加え、ＬＰＲの延伸方向（分断方向）や隣接するＬＰＲとの間隔（スペース幅）、そしてＬＰＲの最小線幅（ライン幅）が本発明の効果を発現させるための重要な要因である。一般的なステップ制御エピタキシーにおいては［１１−２０］方位に傾斜した面を用いることを考慮すると、分断方向は［１１−２０］方位と直交する［１−１００］方位に対して２度以内、さらに最善を目指すのであれば０．５度以内とすることが望ましい。なぜならば、傾斜方向に対して分断方向の直交度が損なわれるほど、ヘテロ整合界面に不連続箇所が発生するためである。このため、すべてのＬＰＲは［１−１００］方位に平行となるように位置決めして加工する。ＬＰＲの位置決めの際の基準には、市販されているウエハの外周に加工されている第２オリエンテーションフラットを用いることができる。

ライン幅は１００ｎｍ以下であることが望ましく、さらには１ｎｍ以下であることが望ましい。ライン幅が１００ｎｍを超えると、シード面（１ｐ）の幅が広くなり、その過飽和度の高さから３Ｃ−ＳｉＣの２次元核（２ｅ）が多核生成し、３Ｃ−ＳｉＣ層（２）内にＴＢが含まれる可能性がある。

一方、スペース幅は１μｍ以上で１ｍｍ以下であることが望ましく、最良を目指すのであれば１０μｍ以上で５００μｍ以下であることが望ましい。その所以は次の通りである。すなわち、後述のドライエッチング法によってスペース幅に相当する個所にＴＲが形成されるが、ＴＲの側壁は、傾斜面（１ｉｆと１ｉｂ）に相当する。ここで、スペース幅が１μｍを下回ると、後述するドライエッチングによって形成される傾斜面に対して十分な高低差（ｄ）と俯角（θｐ）を与えることが難しくなり、ステップ制御エピタキシーが不全となる。一方、スペース幅が１ｍｍよりも広くなると、本方法によって得られる３Ｃ−ＳｉＣ表面（２Ｓ）の面積比率が主表面（Ｓ）の面積に対して相対的に減少し、半導体装置の単位面積当たりの電流容量が減少する。

上記の通りＬＰＲパターンを形成した後、反応性ドライエッチング（ＲＩＥ）によってスペース幅に相当する個所に露出するＳｉＣをエッチングしてＴＲを形成すれば、その側壁に正傾斜面（１ｉｆ）と負傾斜面（１ｉｂ）を得ることができる。ＲＩＥでＳｉＣをエッチングする際にはＳＦ_６や，ＮＦ_３、ＢＦ_３、そしてＣＦ_４などのフッ素を含むエッチングガスを用いることが望ましい。特に、ドライエッチングガスとしてはＣＦ_４を用い、ＣＦ_４の流量に対してＯ_２の流量を４分の１として混合することでＳｉＣのエッチング速度を極大とすることができる。ＲＩＥの実施にあたっては平行平板型のＲＦエッチング装置を用いることが望ましい。また、ＲＦエッチング装置への投入電力は２００Ｗ以下、さらに望ましくは１５０Ｗ以下から７５Ｗ以上の範囲とし、ガスの圧力を１３．８Ｐａ以上、さらに望ましくは３０Ｐａから５０Ｐａの間とすることが望ましい。投入電力が２００Ｗを上回ると、プラズマ照射によってＳｉＣ結晶表面に結晶欠陥が導入され、後述する水平エピ工程におけるステップ制御エピタキシーが不全となる可能性が生じる。一方、投入電力が７５Ｗを下回るとイオンの直進性が損なわれて傾斜面の俯角（θｐ）を調整することが困難となる。また、ガスの圧力が１３．８Ｐａを下回ると、プラズマを構成するイオンの運動エネルギーが高まり、ＳｉＣ結晶表面に結晶欠陥が導入される可能性が高まる。一方、ガスの圧力が５０Ｐａを上回ると、エッチング中の残渣が傾斜面の一部に付着し、後述の水平エピ工程においてステップ制御エピタキシーが不全となる可能性が生ずる。

上記ＲＩＥによりＬＰＲ開口部に露出するＳｉＣ表面を１ｎｍ以上、かつ１０μｍ以下の所定の深さとなるまでエッチングして除去する。エッチング深さが１ｎｍを下回ると傾斜面（１ｉｆ、１ｉｂ）に露出するステップ密度が僅少となり、後述の水平エピ工程でステップ制御エピタキシーが不全となる。一方、エッチング深さが１０μｍを超えると、ＬＰＲがドライエッチング中に消失し、俯角（θｐ）の制御性を損なうばかりか、シード面（１ｐ）の平滑性が悪化して３Ｃ−ＳｉＣ層内にＴＢを発生させる。

本実施形態のＲＩＥではＬＰＲの庇の下部付近でエッチング深さが変化するため、傾斜面（１ｉｆ、１ｉｂ）の俯角（θｐ）はＬＰＲの庇の幅（Ｗｈ）とＴＲの深さ（すなわち、傾斜面の高低差 ｄ）で制御することができる。具体的にはｄはＷｈと俯角（θｐ）の正接の積に相当するので、ＲＩＥを施す時間を変えることによりｄをＷｈに対して０．００９倍から３．２７倍の範囲で調整すれば、０．５度から７３度の俯角（θｐ）を得ることができる。たとえば、Ｗｈを０．５μｍとしてｄを３５ｎｍとなるようにＲＩＥを施す時間を調整すれば俯角（θｐ）として４度を得ることができる。さらに、Ｗｈは正傾斜方向（Ｉｆ）と負傾斜方向（Ｉｂ）それぞれで異なる値を選ぶことができるので、正傾斜面の俯角と負傾斜面の俯角を任意に変えることができる。ただし、俯角（θｐ）を０．５度未満とすると、傾斜面に露出するステップ密度が極単に低くなり、過飽和度の上昇により３Ｃ−ＳｉＣの多核生成が起こるので望ましくない。一方、俯角（θｐ）が７３度以上になると実質的なステップ間隔が一分子以下の大きさとなり、ステップ制御エピタキシーが発現し無くなる。このため、俯角（θｐ）は１度から１５度の範囲とすることが望ましく、さらに、再現性に優れたエピタキシャル成長を実現するうえでは、俯角（θｐ）は２度から８度の範囲とすることが望ましい。なお、俯角（θｐ）は整合ヘテロ界面と主表面が交差する傾斜角度（θ）に相当するので、傾斜角度（θ）の最適な範囲も俯角（θｐ）によって定まる。

上記のとおり所望の傾斜面形状が得られた後、酸素アッシング装置を用いて４Ｈ−ＳｉＣウエハ表面に残留しているフォトレジストを除去する。フォトレジストは１００Ｗで１５分以上の処理で完全に除去される。さらに、硫酸と過酸化水素の混合溶液（ＳＰＭ）洗浄と純水リンスをそれぞれ５分間実施して、４Ｈ−ＳｉＣウエハ表面の金属不純物やダストなどを完全に除去する。この洗浄が不十分な場合には、ダストや不純物により水平エピ工程におけるステップ制御エピタキシーが不完全となり、エピタキシャル膜の欠陥密度増加や、整合ヘテロ界面の平滑性劣化が引き起こされる。

以上、オフ工程とシード工程の詳細を説明したが、１００ｎｍ以下のライン幅の加工が困難な場合には、傾斜面方向である特定の［１１−２０］方位に０．５度から８度の範囲の初期傾斜角度（θｆ）でＣＰＰから表面が傾斜した微傾斜ウエハを用いると、実質的には１ｎｍ以下の幅のシード面を得ることができる。たとえば、図１３の断面図は、ウエハ表面がＣＰＰから正傾斜方向（Ｉｆ）に傾斜することで実質的なシード面は負傾斜面（１ｉｂ）の上端（ＣＰＰが接線となる箇所）に限られ、尾根部（１ｒ）も正傾斜面（１ｉｆ）の一部として機能することを示している。これに加え、シード面（１Ｐ）の両端に隣接するテラス幅が非対称となり、後述の表面構造安定化工程においては幅の広いテラスの安定化が優先されて３Ｃ−ＳｉＣ表面（２Ｓ）の最密充填構造がＣＣＰ１かＣＣＰ２のいずれか一つに定まるようになる。ただし、前記した工程で得られる傾斜面の尾根部（１ｒ）に対する俯角は初期傾斜角度（θｆ）よりも０．５度以上の角度としなければ実効的な負傾斜面（１ｉｂ）は得られない。なぜならば、シード面（１Ｐ）に対する傾斜面の俯角（θｐ）が０．５度を下回るか、あるいは負の値となってしまうためである。

（表面構造安定化工程）
後述する水平エピ工程に先立ち、本発明の請求項７記載の表面安定化工程によりシード面（１Ｐ）表面のエネルギーを安定化させて最密充填構造を均一化することが望ましい。この表面構造安定化工程における処理条件は以下の通りである。すなわち、オフ工程を終えた４Ｈ−ＳｉＣウエハを水素処理容器内に設置し、７００ｈＰａから１１００ｈＰａの水素ガス雰囲気に暴露する。この際の水素ガスの純度は９９．９９％以上、さらに望ましくは９９．９９９９％以上とすることが望ましい。水素の純度が９９．９９％を下回ると、残留する酸素や水蒸気成分で４Ｈ−ＳｉＣウエハの表面が酸化やエッチングを被り、ステップ制御エピタキシーが難しくなる。

次に、水素処理容器内の温度を３００℃から６００℃まで昇温し、１時間以上保持する。この保持時間が長いほど表面構造の安定化は確実になるが、生産性は損なわれる。生産性の向上とシード面表面構造の安定化を両立させるためには、基板温度を４５０℃から５５０℃とすることが望ましく、水素の圧力は９００ｈＰａから１０００ｈＰａとすることが望ましい。処理温度が５５０℃を超える場合、あるいは水素圧力が９００ｈＰａを下回る場合には水素によるエッチングによってＳｉＣ表面の平滑性が損なわれる。水素圧力が１０００ｈＰａを上回ると、処理容器内部が大気に対して陽圧となり水素ガス漏えいの危険性が生ずるので安全上好ましくない。

（核生成工程、水平エピ工程）
上記のオフ工程、あるいは表面構造安定化工程の後、水平エピ工程としてステップ制御エピタキシーを実施する。本発明における水平エピ工程では市販のＳｉＣエピタキシャル成長装置を用いることが可能であり、その原料ガスとしてはシラン系ガス、塩化シラン系ガス、有機シラン系ガスの何れかひとつ以上と炭化水素ガスの組み合わせを用いることができる。一般的なＳｉＣエピタキシャル成長においてはモノシランとプロパンの混合ガス、ジクロルシランとアセチレンの混合ガス、四塩化ケイ素とメタンの混合ガスのいずれかが用いられており、特にモノシランとプロパンの混合ガスを用いることで本発明を実施する場合においても再現性に優れたステップ制御エピタキシーが実現する。

本実施形態では、ＳｉＣがコーティングされたグラファイトのサセプタ上に４Ｈ−ＳｉＣウエハを載置し、これを石英反応容器に入れて、反応容器の外部からサセプタを誘導加熱することにより該ウエハを所定の温度まで加熱してＳｉＣのエピタキシャル成長を実施する。エピタキシャル成長時のウエハ温度を１４００℃から１７００℃の範囲の一定温度に保つことでＳｉＣ単結晶がエピタキシャル成長する。特に、ウエハ温度を１５００℃から１６５０℃の範囲の温度とすると高品質な単結晶ＳｉＣ層を得ることができる。さらに望ましくはウエハ温度を１５５０℃から１６５０℃の一定温度に保つことにより、シード面の拡大とその表面への３Ｃ−ＳｉＣの２次元核生成を伴ったステップ制御エピタキシーが両立する。

エピタキシャル成長にあたっては、たとえばウエハ温度を１６５０℃とし、水素流量を５ｓｌｍ、モノシラン流量を５０ｓｃｃｍ、プロパン流量を１３ｓｃｃｍ、反応容器内圧力を３００ｈＰａとすることにより正傾斜方向（Ｉｆ）と負傾斜方向（Ｉｂ）の双方に１７１μｍの速度でステップが移動し、その結果として俯角（θｐ）が４度の場合には[０００１］方位に１２μｍ／ｈｏｕｒのエピタキシャル成長速度が得られる。

エピタキシャル成長層の抵抗率を調整する際には、エピタキシャル成長工程においてＮ_２、ＰＨ_３、Ｂ_２Ｈ_５、ＴＭＡ（トリメチルアルミニウム）、ＡｌＣｌ_３から選ばれるいずれか１種以上のガスを任意の量で混入させればＳｉＣのエピタキシャル層に対してドナー不純物（Ｎ、Ｐ）やアクセプタ不純物（Ｂ、Ａｌ）を添加することが可能である。たとえば、Ｖ_ｂが６００ＶのＭＯＳＦＥＴのドリフト層を形成する際には５ｓｃｃｍのＮ_２を混入し、５０分のエピタキシャル成長を行うことにより、室温でのドナー濃度が３×１０^１５ｃｍ^−３で膜厚１０μｍのエピタキシャル成長層を形成することができる。俯角（θｐ）を４度とした場合、このエピタキシャル成長により形成される３Ｃ−ＳｉＣ表面の［１１−２０］方位の幅は１４３μｍとなる。

（ＳｉＣ積層体の構造）
以上のエピタキシャル成長工程を経ることにより、４Ｈ−ＳｉＣと３Ｃ−ＳｉＣの整合ヘテロ界面が最密面（ＣＰＰ）に平行に形成されたＳｉＣ積層体を得ることができる。また、ＳｉＣ積層体の主表面上には整合ヘテロ界面の切片が［１−１００］方位に平行な直線として露出し、４Ｈ−ＳｉＣ表面と３Ｃ−ＳｉＣ表面は明確に区分される。さらに、３Ｃ−ＳｉＣの［１−１０］方位は４Ｈ−ＳｉＣの［１−１００］方位に一致し、かつそれぞれのＣＰＰは平行なので、３Ｃ−ＳｉＣのすべての｛１−１１｝面は４Ｈ−ＳｉＣの｛０−３３−４｝面から選ばれる３回対称な面の組み合わせと完全に一致する。以上によって、ヘテロ界面における散乱や捕獲がなく、かつＴＢを含まないＳｉＣ積層体を形成することができる。

［ＳｉＣ積層体製造方法の第２実施形態］
本発明のＳｉＣ積層体の製造方法を実施するにあたり、基板として単結晶の六方晶ＳｉＣウエハを準備する。単結晶ＳｉＣウエハとして４Ｈ−ＳｉＣあるいは６Ｈ−ＳｉＣウエハが市販されているが、本実施形態では高耐圧のパワー半導体素子の製造に適した３．２ｅＶのＥ_ｇを有する４Ｈ−ＳｉＣウエハを用いる。本発明を実施するにあたりウエハの抵抗率に制限は無いが、パワーＭＯＳＦＥＴの基板としての利用を前提とした場合には抵抗率が２０ｍΩ・ｃｍ以下となるよう、高濃度のドナー不純物が添加されたウエハを用いる方が望ましい。また、４Ｈ−ＳｉＣウエハ表面はＳｉ極性である（０００１）面に略平行とすることが望ましいが、オフ工程やシード工程において微細加工が困難な場合には、ＣＰＰに対して表面が０．５度から８度の範囲で傾斜し、かつ傾斜方向は＜１１−２０＞方位、または<１-１００>方位から選ばれる特定の方向であるＳｉＣウエハ（微傾斜ＳｉＣウエハ）を用いることが望ましい。

（オフ工程、シード工程）
本実施形態では、主表面上の３Ｃ−ＳｉＣ表面の周囲が整合ヘテロ界面を介して４Ｈ−ＳｉＣ表面に囲まれたＳｉＣ積層体の製造方法を示す。このため、４Ｈ−ＳｉＣウエハ表面に回転対称な傾斜面を形成する。該傾斜面を形成するにあたって、はじめに４Ｈ−ＳｉＣウエハ表面にＳｉ酸化膜（ＯＸ）を形成する。Ｓｉ酸化膜を形成するには、酸素ならびに水蒸気中での熱酸化、シランと酸素を原料とした化学的蒸気堆積法（ＣＶＤ）、スパッタリング法を用いることができる。本実施形態におけるＳｉ酸化膜（ＯＸ）は傾斜面を形成する際の保護膜として用いるので、膜厚分布の均一性や密度の高さが重要である。このため、Ｓｉ酸化膜（ＯＸ）は水蒸気を含む酸素雰囲気中での熱酸化で形成することが最も望ましい。また、形成するＳｉ酸化膜（ＯＸ）の膜厚は１μｍ以上とすることが望ましい。Ｓｉ酸化膜厚が１μｍを下回ると、後述の研磨工程の最中にＳｉ酸化膜（ＯＸ）が消失し、所望の傾斜面を得ることが困難となる。ただし、ＳｉＣはＳｉに比べて酸化速度が低く、Ｓｉ酸化膜（ＯＸ）の膜厚を厚くするほど熱酸化工程に時間を要する。熱酸化によって比較的短時間で４Ｈ−ＳｉＣウエハ上に１μｍを超えるＳｉ酸化膜（ＯＸ）を形成する際には、熱酸化に先立って４Ｈ−ＳｉＣウエハ上に０．４μｍ以上の膜厚のＳｉ層を堆積しておくことで、堆積したＳｉの膜厚の約２．５倍以上の厚さのＳｉ酸化膜（ＯＸ）を３時間以内で得ることができる。

次に、図１４（ａ）が示すとおり、Ｓｉ酸化膜（ＯＸ）で覆われた４Ｈ−ＳｉＣウエハ上にフォトレジストを塗布し、フォトリソグラフィー技術を用いて、複数の円形のフォトレジストパターン（ＣＰＲ）を均等な間隔で形成する。フォトリソグラフィー技術は一般的なＳｉ集積回路製造工程と同様なので本実施形態では詳細な記述は省く。ただし、ＣＰＲの直径は１００ｎｍ以下とすることが望ましい。このＣＰＲの直径は後工程で形成されるシード面（１ｐ）の幅に相当するので、１００ｎｍを上回るとシード面（１ｐ）上での２次元核生成頻度が増加し、多核生成により３Ｃ−ＳｉＣ層がＴＢを含む可能性が高まる。

本実施形態によって得られるＳｉＣ積層体において、３Ｃ−ＳｉＣ層の表面と４Ｈ−ＳｉＣ層の表面の面積比率を決定するためには、隣接するＣＰＲの最小間隔（スペース幅）は重要である。実用的なＳｉＣ積層体の表面を得るためにはスペース幅は１００ｎｍから１ｍｍの範囲とすることが望ましい。本実施形態におけるスペース幅は後工程で形成される傾斜面の長さの２倍に相当するので、ＣＰＲの間隔が１００ｎｍを下回ると十分な４Ｈ−ＳｉＣ表面の面積を得ることができなくなる。一方、ＣＰＲの間隔が１ｍｍを上回ると、傾斜面の長さに比して十分な高低差を得ることが難しくなり、傾斜面に０．５度以上の俯角（θｐ）を与えることが難しくなる。

ＣＰＲを形成した後に４Ｈ−ＳｉＣウエハを濃度５％のＨＦ溶液に１０分間浸漬し、ＣＰＲの形状をＳｉ酸化膜（ＯＸ）に転写する。さらに、ＳｉＣ積層体製造方法の第１実施形態と同様に酸素アッシング装置でＣＰＲを除去し、図１４（ｂ）のとおり円形の酸化膜で部分的に被覆された４Ｈ−ＳｉＣ表面を得る。

次に、４Ｈ−ＳｉＣウエハ表面をｐＨ５．５以下のダイヤモンドスラリーが浸透した研磨布に当接させて機械研磨を施す。研磨の最中においても、毎分４００ｃｃ以上の流量でダイヤモンドスラリーを研磨布に供給し続ける。また、研磨布は平坦な回転盤に貼り合わせ、回転盤を３０ｒｐｍ以上で回転させることが望ましい。また、研磨速度は０．２μｍ／ｈｏｕｒから１０μｍ／ｈｏｕｒの範囲となるように４Ｈ−ＳｉＣウエハの加圧量を調整する。研磨速度が１０μｍ／ｈｏｕｒを上回ると研磨により得られる傾斜面表面の平滑性が損なわれる。また、研磨速度が０．２μｍ／ｈｏｕｒを下回ると傾斜面の加工に時間を要し、十分な生産性が得られなくなる。

上記の研磨処理によりＳｉ酸化膜（ＯＸ）で被覆されていない４Ｈ−ＳｉＣ表面に窪みが生じ、その窪みの側面に傾斜面（１ｉｓ）が得られる。その結果、図１４（ｃ）の平面図が示すようにＳｉ酸化膜（ＯＸ）で被覆された箇所を尾根部（１ｒ）とする円錐台が形成される。この円錐台の尾根部（１ｒ）に対する傾斜面（１ｉｓ）の俯角（θｐ）は傾斜面の高低差（ｄ）とＣＰＲの間隔で決定されるので、研磨時間を厳密に制御することにより０．５度から７３度の間の俯角（θｐ）を得ることができる。ただし、俯角（θｐ）を０．５度未満とすると、傾斜面（１ｉｓ）に露出するステップ密度が極単に低くなり、過飽和度の上昇により３Ｃ−ＳｉＣの多核生成が起こるので好ましくない。一方、俯角（θｐ）が７３度を上回ると、実質的なステップ間隔が１分子以下の大きさとなり、ステップ制御エピタキシーが発現しなくなる。また、俯角（θｐ）は１度から１５度の範囲とすることがより望ましく、さらに、再現性に優れたエピタキシャル成長を実現するうえでは、俯角（θｐ）は２度から８度の範囲とすることが望ましい。なお、俯角（θｐ）は整合ヘテロ界面と主表面が交差する傾斜角度（θ）に相当するので、傾斜角度（θ）の最適な範囲も俯角（θｐ）によって定まる。

所望の円錐台形状を得た後、４Ｈ−ＳｉＣウエハを濃度５％のＨＦ溶液中に１０分間浸して、円錐台頂部のＳｉ酸化膜（ＯＸ）を除去すると図１４（ｄ）の平面図または図８が示す円錐台形状の４Ｈ−ＳｉＣ表面が得られる。次いで、５分間以上のＳＰＭ洗浄と純水リンスを施して表面のダストと不純物を除去する。この処理が不十分な場合には、後述のステップ制御エピタキシーが不全となり、３Ｃ−ＳｉＣ層内のＴＢ発生や不整合ヘテロ界面発生がもたらされる。

以上、オフ工程とシード工程の詳細を説明したが、直径が１００ｎｍ以下の尾根部（１ｒ）の加工が困難な場合には、微傾斜ウエハを用いることで、実質的には１ｎｍ以下の幅のシード面（１Ｐ）を得ることができる。その微傾斜ウエハの初期傾斜角度（θｆ）の範囲と理由はＳｉＣ積層体製造方法の第１実施形態と同じであり、ウエハ表面が特定の方向に傾斜することで実質的なシード面（１ｐ）は尾根部（１ｒ）の端部（ＣＰＰが接線となる箇所）に限られ、尾根部（１ｒ）が傾斜面の一部として機能する。これに加え、シード面の両端に隣接するテラス幅が非対称となり、幅の広いテラスの安定化が優先されることで、下記の表面構造安定化工程の効果が促進されて３Ｃ−ＳｉＣ層表面の最密充填構造がＣＣＰ１かＣＣＰ２のいずれか一つに一義的に定まるようになる。その結果、本実施形態においては主表面上に露出する３Ｃ−ＳｉＣ表面（２Ｓ）の形状が均一化する。

（表面構造安定化工程）
上記オフ工程の後、ＳｉＣ積層体製造方法の第１実施形態と同様の表面構造安定化工程を経ることでシード面（１ｐ）の表面エネルギーを最小化することにより、そのＣＣＰ構造を一義的に定めることができる。

（核生成工程、水平エピ工程）
上記表面構造安定化工程、またはオフ工程の後に、ＳｉＣ積層体製造方法の第１実施形態と同様のエピタキシャル成長を実施する。このエピタキシャル成長の過程において、尾根部（１ｒ）が横方向にエピタキシャル成長してシード面（１ｐ）を拡張させる。このシード面の拡張により、シード面中央部の過飽和度が上昇し３Ｃ−ＳｉＣの２次元核（２ｅ）が生成する。生成される３Ｃ−ＳｉＣの２次元核（２ｅ）はシード面表面の最密充填構造を反映して特定のＣＣＰを形成する。この３Ｃ−ＳｉＣの２次元核がさらに横方向に成長して新たなシード面（２Ｐ）を形成するので、整合ヘテロ界面（３）が拡大するとともに３Ｃ−ＳｉＣ層（２）へのＴＢ発生は抑制される。

（ＳｉＣ積層体の構造）
シード面上に単核生成した３Ｃ−ＳｉＣのＣＣＰ構造の側面は｛１１０｝面、｛１１−２｝面、そして｛−１−１２｝面から構成される。ただし、本実施形態のエピタキシャル成長条件では３Ｃ−ＳｉＣの＜１１０＞方位のエピタキシャル成長速度が他の結晶方位よりも高いので、３Ｃ−ＳｉＣからなるシード面の表面は図１４（ｅ）が示す通り｛１１−２｝面に平行な辺を有する三角形状を呈する。一方、３Ｃ−ＳｉＣ表面（２Ｓ）の周囲の傾斜面（１ｉｓ）には４Ｈ−ＳｉＣの積層構造が露出する。該エピタキシャル成長条件では４Ｈ−ＳｉＣの＜１―１００＞方位のエピタキシャル成長速度が他の４Ｈ−ＳｉＣの面方位に対して極大を示すので、傾斜面は｛１１−２０｝面方向に配向した６回対称な面となる。このため、３Ｃ−ＳｉＣ層と４Ｈ−ＳｉＣ層の整合ヘテロ界面は主表面上に三角形状の切片（３Ｓ）を露出し、３Ｃ−ＳｉＣ表面（２Ｓ）と、これを取り囲む４Ｈ−ＳｉＣからなる傾斜面（１ｉｓ）とを区分する。以上ようにして、界面におけるキャリアの散乱や捕獲がなく、かつＴＢを含まないＳｉＣ積層体を得ることができる。

[パワーＭＯＳＦＥＴとＳＢＤの実施形態]
ＳｉＣ積層体製造方法の第１実施形態と第２実施形態で作製されたＳｉＣ積層体を用いたパワーＭＯＳＦＥＴとＳＢＤの実施形態を示す。
（素子製造工程）
抵抗率が２０ｍΩ・ｃｍ以下のＮ型の４Ｈ−ＳｉＣ基板を用い、ＳｉＣ積層体製造方法の第１実施形態と第２実施形態によって３Ｃ−ＳｉＣ層と４Ｈ−ＳｉＣ層からなるＳｉＣ積層体を作製する。ただし、水平エピ工程では意図的に窒素の添加をおこない、ドリフト層として窒素濃度が１×１０^１６／ｃｍ^３のエピタキシャル成長層を８μｍの厚さとなるように設ける。次いで、３Ｃ−ＳｉＣ層（２）から下層の４Ｈ−ＳｉＣ層（１）までイオンが貫通するようにアルミニウムイオンを注入し、それぞれ図１５（ＳｉＣ積層体製造方法の第１実施形態による構造）または図１６（ＳｉＣ積層体製造方法の第２実施形態による構造）に示されるように３×１０^１７／ｃｍ^３の濃度でアクセプタ添加領域（ｐ−ｗｅｌｌ）を設ける。さらに、ソースコンタクト抵抗を低減するため、ｐ−ｗｅｌｌ表面近傍の一部に窒素イオンと燐イオンを注入し、１×１０^２１／ｃｍ^３以上の濃度のドナー添加（ｎ^＋領域）を設ける。イオン注入の後、１６００℃から１７００℃で４５分の熱処理を施し、注入イオンを電気的に活性化する。

次に乾燥酸素雰囲気中で１１２０℃で６０分の熱酸化を施して主表面上に厚さ５０ｎｍのゲート酸化膜（Ｇｏｘ）を形成する。さらに、ゲート酸化膜（Ｇｏｘ）の一部に開口部を設けてＮｉ電極をｎ^＋領域に接続しソース電極（Ｓｏｕｒｃｅ）とし、ｎ^＋領域からｐ−ｗｅｌｌを被覆するゲート酸化膜（Ｇｏｘ）上に多結晶Ｓｉからなるゲート電極（Ｇａｔｅ）を設ける。この工程により形成されるゲート長は０．８μｍから３μｍの範囲とする。そして、ＳｉＣ積層体の裏面側の全面にドレイン電極（Ｄｒａｉｎ）を設ける。さらに、４Ｈ−ＳｉＣ層の表面にＰｔ、Ａｕ、Ｗなど、仕事関数の高い金属をスパッタリング法や蒸着法で堆積して陽極（Ａｎ）を形成することにより還流ダイオードとしてショットキーバリアダイオード（ＳＢＤ）を形成する。

（素子特性）
上記の工程によって形成されるｎ型のＭＯＳＦＥＴはゲート電極（Ｇａｔｅ）が３Ｃ−ＳｉＣ層上にのみ形成されており、ＭＯＳ界面の準位密度（Ｄ_ｉｔ）は５×１０^１１／ｃｍ^２／ｅＶを下回る値となる。また、ＭＯＳＦＥＴは３．２Ｖ以上のＧａｔｅ電圧で反転層によるｎチャネル（Ｎｃｈ）が形成されて導通状態となる。Ｇａｔｅ電圧が５Ｖにおけるチャネル移動度は３００Ｋにおいて３４０ｃｍ ^２ ／Ｖ／ｓｅｃを超える値となり、５００Ｋにおいては２４０ｃｍ ^２ ／Ｖ／ｓｅｃを超える値となる。このため、チャネル抵抗（Ｒ_ｃｈ）は５００Ｋ以下の温度において１．３ｍΩ・ｃｍを下回り、ＭＯＳＦＥＴの導通損失が低減される。

また、最大電界強度領域が形成されるＰ−ｗｅｌｌの低部は３．２ｅＶのＥ_ｇを有する４Ｈ−ＳｉＣ層内に位置するので、ＳｏｕｒｃｅとＤｒａｉｎ間の印加電圧を６００Ｖとし、Ｇａｔｅ電圧を０Ｖとした場合のＤｒａｉｎとＳｏｕｒｃｅ間の漏洩電流密度は１．３×１０^−９Ａ／ｃｍ^２を下回る。一方、Ｇａｔｅ電圧を５Ｖとした場合にＳｏｕｒｃｅとＤｒａｉｎの間に流れる電流密度は５００Ｋ以下の温度範囲において７３０Ａ／ｃｍ^２を上回るので、漏れ電流による電力損失が十分に低減された低損失なＭＯＳＦＥＴを得ることができる。

４Ｈ−ＳｉＣ表面に設けられたＳＢＤはその陽極（Ａｎ）がＳｏｕｒｃｅに接続され、ＭＯＳＦＥＴのＤｒａｉｎ電位がＳｏｕｒｃｅ電位に対して低下した場合に、還流ダイオードとして導通状態となってＤｒａｉｎの電位をＳｏｕｒｃｅ電位と一致させる。陽極（Ａｎ）はＥ_ｇの高い４Ｈ−ＳｉＣ表面に形成されているので、ＳＢＤはＭＯＳＦＥＴと同等以上のＶ_ｂを保つ。また、ＳＢＤはユニポーラ素子なので電荷の蓄積がほとんど無く、かつ導通状態となるための閾値電圧はＭＯＳＦＥＴ内のｐｎ接合が導通状態となる閾値電圧よりも低いので、いかなる状況においてもＭＯＳＦＥＴ内のｐｎ接合が導通状態とはならない。このため、Ｐ−ｗｅｌｌ近傍において少数キャリアの再結合が起こらず、ＭＯＳＦＥＴの長期的な信頼性が高まる。さらに、ＳＢＤが導通状態となるために要する時間（逆回復時間）は８ｎ秒以下となるので、本発明の半導体装置はＭＯＳＦＥＴのスイッチング損失を抑制する効果を発揮する。

[ＣＭＯＳ回路の実施形態]
本発明によるＳｉＣ積層体を用いたＣＭＯＳ回路の実施形態を示す。本実施形態においては、抵抗率が１５０Ω・ｃｍ以上のＮ型の４Ｈ−ＳｉＣウエハを用い、ＳｉＣ積層体製造方法の第１実施形態に従って３Ｃ−ＳｉＣ層と４Ｈ−ＳｉＣ層の積層構造を設ける。ただし、水平エピ工程では意図的な不純物の添加はおこなわず、エピタキシャル成長層内のドナー濃度は１×１０^１５／ｃｍ^３以下とする。また、形成されるエピタキシャル成長層の厚さは５μｍから１０μｍの範囲とする。

（素子と回路の製造工程）
３Ｃ−ＳｉＣ層の一部にアルミニウムイオンを注入するとともに、４Ｈ−ＳｉＣ層の一部に窒素イオンを注入して図１７に示されるように、Ｐ−ｗｅｌｌとＮ−ｗｅｌｌを形成する。Ｐ−ｗｅｌｌにはｎチャネル型のＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）が形成され、Ｎ−ｗｅｌｌにはｐチャネル型のＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）が形成される。ただし、それぞれの領域のアルミニウム濃度と窒素濃度は３×１０^１７／ｃｍ^３とする。さらに、Ｐ−ｗｅｌｌの一部の表面近傍に窒素イオンと燐イオンを注入するとともに、Ｎ−ｗｅｌｌの一部の表面近傍にアルミニウムイオンを注入し、電極と接続するための高濃度ドナー添加領域（ｎ^＋）と高濃度アクセプタ添加領域（ｐ^＋）を設ける。ｎ^＋のドナー濃度は１×１０^２１／ｃｍ^３以上でありｐ^＋のアクセプタ濃度は５×１０^１８／ｃｍ^３以上とする。上記イオン注入の後、１６００℃から１７００℃で４５分以上の熱処理を施し、注入イオンを電気的に活性化する。

次に乾燥酸素雰囲気中で１１２０℃ で１０分の熱酸化を施してＳｉＣ積層体上に２０ｎｍ厚さのゲート酸化膜（Ｇｏｘ）を形成する。また、Ｎ−ｗｅｌｌとＰ−ｗｅｌｌの間にＣＶＤ法を用いて３μｍ以上の厚さのフィールド酸化膜（Ｆｏｘ）を設けて素子を電気的に分離する。さらに、ゲート酸化膜（Ｇｏｘ）上に多結晶Ｓｉからなるゲート電極（Ｇａｔｅ）を設け、これを入力端子とする。この工程により形成されるゲート長は４０ｎｍから１μｍの範囲とする。さらに、ゲート酸化膜（Ｇｏｘ）の一部に開口部を設け、Ｎｉ電極をｎ^＋とｐ^＋に接合させ、それぞれをソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）とする。最後に、Ｐ−ｗｅｌｌ上に形成されたＮＭＯＳＦＥＴのＤｒａｉｎとＮ−ｗｅｌｌ上に形成されたＰＭＯＳＦＥＴのＤｒａｉｎとを接続してこれを出力端子としてＣＭＯＳ回路を形成する。

（素子特性）
上記の工程によって形成されるＣＭＯＳ回路はＮＭＯＳＦＥＴ領域のＳｏｕｒｃｅがグランド電位に接地され、ＰＭＯＳＦＥＴ領域のＳｏｕｒｃｅには３．３Ｖから４５．２Ｖの範囲の一定電圧（Ｖ_ｄｄ）に接続される。Ｇａｔｅに印加する電圧によってＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの導通状態が交互に反転し、これに応じてＤｒａｉｎの電位がグランド電位からＶ_ｄｄの間で変化する。ＮＭＯＳＦＥＴは電子に対するＤ_ｉｔが５×１０^１１／ｃｍ^２／ｅＶを下回る３Ｃ−ＳｉＣ層内に設けられており、ＰＭＯＳＦＥＴは正孔に対するＤ_ｉｔが４×１０^１２／ｃｍ^２／ｅＶを下回る４Ｈ−ＳｉＣ層に設けられているため、ＮＭＯＳＦＥＴのＲ_ｏｎは１．３ｍΩ・ｃｍ以下、ＰＭＯＳＦＥＴのＲ_ｏｎは３．２ｍΩ・ｃｍ以下となり、ＣＭＯＳ回路の出力反転に要する遅延時間は５ｎ秒以下とすることができる。また、本実施例のＣＭＯＳ回路はサブスレッショールドリーク電流が低く、待機状態における電力損失は本実施形態と同構造のＳｉ製ＣＭＯＳ回路に比べて３％以下とすることができる。

また、ＳｉＣの広いＥ_ｇにより真性半導体となる温度が７００℃を超えるため、本実施形態のＣＭＯＳ回路の動作可能温度範囲は２２０℃を上回る。このため、ＮＭＯＳＦＥＴのＳｏｕｒｃｅをキャパシタに接続した場合には、その漏えい電流の低さから、不揮発性メモリを構成することも可能となる。

（オフ工程、シード工程）
市販されている口径６インチの（０００１）面（Ｓｉ面）から［１１−２０］方位に１度傾斜した表面を有する単結晶４Ｈ−ＳｉＣウエハ（Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５）を準備する。ただし、それぞれのウエハには（１−１００）面と平行な第１オリエンテーションフラット（ＯＦ１）と（１１−２０）面に平行な第２オリエンテーションフラット（ＯＦ２）が加工されている。

Ｗ１からＷ４の表面に２μｍの厚さのイメージリバーサル用フォトレジスト（ＡＺ５２１４Ｅ）を塗布した。次に、水銀ランプのｇ線（波長４３６ｎｍ）を光源とする縮小投影露光装置（ニコン製ＮＳＲ−１５０５Ｇ５Ｄ）を用いて２４０本のライン状のフォトレジストパターン（ＬＰＲ）を露光した。この際、Ｗ１、Ｗ２、Ｗ４に対してはＬＰＲがＯＦ２に対して０．５度以下の偏向角となるように角度調整を行い、Ｗ３に対してはＬＰＲがＯＦ２から反時計方向に８度偏向するように角度調整を行った。また、Ｗ１、Ｗ３、Ｗ４のＬＰＲは４Ｈ−ＳｉＣウエハのＯＦ１側から他端まで連続するように露光したが、Ｗ２に対しては、露光装置のステップ間隔を調整し、＜１−１００＞方向に１０ｍｍ周期で１ｍｍの未露光部（ＬＰＲの不連続部）を設けた。また、隣接するＬＰＲの間隔（スペース幅）は３０μｍとし、ＬＰＲの最小幅は１．３μｍとした。

次いで、１８０℃、５分間のリバースベークと水銀ランプのｇ線の全面露光を施して現像することにより、０．５μｍの庇幅を有する逆テーパー状の断面を有するＬＰＲを形成した。

さらに、Ｗ１からＷ４のウエハに対して平行平板型のＲＦドライエッチング装置を用いたドライエッチングを施した。この際、流量４０ｓｃｃｍのＣＦ_４ガスと流量１０ｓｃｃｍのＯ_２ガスをドライエッチング装置に導入し、圧力を４０Ｐａに保ったうえで１３．５６ＭＨｚの高周波を１００Ｗの電力を投入してプラズマを発生させた。２５秒間のドライエッチング処理によりレジストパターンのスペース幅に相当する場所に露出したＳｉＣを３５ｎｍの深さになるまでエッチングして除去した。また、レジストパターンの庇部に覆われたＳｉＣ表面には傾斜面が形成され、その傾斜角度は４度となった。

次に、アッシング装置を用い、投入電力１００Ｗで発生させた酸素プラズマによる灰化処理を１５分実施してＬＰＲを完全に除去し、５分間のＳＰＭ洗浄と３分間の純水リンスを施して表面のレジスト残渣や微粒子、そして金属汚染物質を除去した。

（表面構造安定化工程）
次に、Ｗ１、Ｗ２、Ｗ３、Ｗ５を石英製のボートに垂直に固定し、これを横型の石英製容器内に載置した。次に、石英製容器内を窒素ガスで置換し、さらに３ｓｌｍの流量で水素ガスを石英容器に導入しつつ、その圧力を９７０ｈＰａに保った。ただし、導入する水素は白金パラジウムの透過膜を用いた純化装置を介すことによりその純度を９９．９９９９９９％以上とした。水素の流量や圧力の調整方法は一般的なＳｉの熱拡散や熱酸化に用いられている方法を採用したので、本明細書ではその詳細の記載を省く。

次に、石英容器の外部を取り巻く抵抗加熱ヒータに通電し、その電流値を制御することにより石英容器全体を５００℃まで加熱した。反応容器の温度が５００℃に達した後に５時間保持し、ヒーターへの通電を停止した。石英容器の温度が１００℃以下となった後に水素の供給を停止し、石英容器内の雰囲気を窒素ガスで置換した後にボートに載置されたＳｉＣウエハを取り出した。

（エピタキシャル成長工程）
次に、ＳｉＣエピタキシャル成長装置（ニューフレアテクノロジー株式会社製 ＥＰＩＲＥＶＯ Ｓ６）を用いて、Ｗ１からＷ５に対して同一条件でエピタキシャル成長を実施した。エピタキシャル成長にあたっては、反応炉内の多結晶ＳｉＣで被覆されたグラファイト製のサセプタに個々のウエハ表面を上向きに載置し、ウエハを８００ｒｐｍで回転させながら５ｓｌｍの水素を導入して圧力を３００ｈＰａに保ちつつウエハ温度を１６５０℃まで昇温した。ウエハ温度が１６５０℃に達した直後に、モノシランガスとプロパンガスをそれぞれ５０ｓｃｃｍと１３ｓｃｃｍ流量で反応炉内に追加供給し、圧力を３００ｈＰａに保ったまま３分間のエピタキシャル成長を実施した。その後、モノシランガスとプロパンガスの供給を停止し、ウエハ温度が７００℃以下となった時点で水素ガスの供給を停止し、反応炉からウエハを取り出した。その後、フーリエ変換赤外分光法（ＦＴ−ＩＲ）を用い、エピタキシャル成長したＳｉＣ層の厚さは０．６μｍであることを確認した。また、エピタキシャル成長層の伝導度はｎ型で、室温におけるキャリア濃度は７×１０^１５／ｃｍ^３であることをホール効果測定で確認した。

（積層構造）
エピタキシャル成長の後、ウエハ表面に露出したＳｉＣの結晶構造とその配向方位を電子線後方回折法（ＥＢＳＤ）により観察した。その結果、Ｗ１、Ｗ２、Ｗ３、Ｗ４の表面には３Ｃ−ＳｉＣと４Ｈ−ＳｉＣが見出されたが、Ｗ５の表面には４Ｈ−ＳｉＣのみが見出された。このことから、本発明のＳｉＣ積層体製造方法によりシード面を形成した場合には、シード面上部おいて３Ｃ−ＳｉＣが形成するとともに、傾斜面においてはステップ制御エピタキシーが発現したことが明らかとなった。

また、Ｗ１、Ｗ３、Ｗ４に対するＥＢＳＤから検出された３Ｃ−ＳｉＣの表面は［１１−２０］方位に１８μｍの幅を有し、４Ｈ−ＳｉＣ表面の幅は１３μｍであった。このことから、シード面上に２次元核生成した３Ｃ−ＳｉＣはステップ制御エピタキシーにより最密面と平行方向に成長したことが分かった。一方、Ｗ２に対するＥＢＳＤから検出された３Ｃ−ＳｉＣの表面は［１１０］方位に不連続箇所を有しており、３Ｃ−ＳｉＣの不連続箇所においては４Ｈ−ＳｉＣの表面が見出された。ここで見出された３Ｃ−ＳｉＣと４Ｈ−ＳｉＣの境界は傾斜方向と直交関係には無いので不整合界面が含まれていることが分かった。

（キャリア寿命）
次いで、Ｗ１からＷ４に対し、３Ｃ−ＳｉＣ表面と４Ｈ−ＳｉＣの境界における過剰キャリアの消滅時間をマイクロ波光導電減衰法（μ−ＰＣＤ法）で測定した。μ−ＰＣＤ法においては、波長３５５ｎｍのレーザー光を直径１μｍに絞り、レーザー光の中心が３Ｃ−ＳｉＣ表面と４Ｈ−ＳｉＣの境界に位置するように調整し、マイクロ波の反射強度の減衰時間からレーザー光励起で発生したキャリアの寿命を測定した。３Ｃ−ＳｉＣは４Ｈ−ＳｉＣに比べて電子親和力が約１ｅＶ高いので、レーザー光励起で生成した電子は３Ｃ−ＳｉＣ側へと拡散し、正孔は４Ｈ−ＳｉＣ側に拡散するので、電子と正孔が空間的に分離されてキャリア寿命が長くなる。ただし、３Ｃ−ＳｉＣと４Ｈ−ＳｉＣの界面にキャリアを再結合させる不整合界面が含まれている場合には、その密度に応じてキャリア寿命が短くなる。

表１は各ウエハの製造条件とＥＢＳＤの結果と合わせて、μ−ＰＣＤ法により測定されたキャリア寿命を示している。表から明らかなように、傾斜面が連続しているウエハ（Ｗ１、Ｗ３、Ｗ４）においてキャリア寿命が顕著に長いことが明らかとなった。傾斜面に不連続な個所が含まれているＷ２には、その不連続箇所において不整合界面が発生し、電子と正孔の再結合が促進されてキャリア寿命が短くなる。また、傾斜方向に対して分断方向が直交関係を保つほど、キャリアの再結合が抑制されてキャリア寿命が長くなった。以上により、本発明が提供するＳｉＣ積層体は半導体素子におけるキャリアの捕獲や再結合を抑制し、半導体素子の特性向上をもたらすことが判明した。

また、Ｗ１、Ｗ３、Ｗ４に対してＸ線回折法による極点図を観察したところ、３Ｃ−ＳｉＣ層の（１１１）面と４Ｈ−ＳｉＣ層の（０００１）は完全に平行であり、３Ｃ−ＳｉＣ層の｛１１−２｝面と４Ｈ−ＳｉＣ層の｛１１−２０｝面から選ばれる３回対称な面が完全に平行であることを確認した。したがって、３Ｃ−ＳｉＣの｛−１−１１｝面と４Ｈ−ＳｉＣの｛０−３３−４｝面から選ばれる３回対称な面は完全に平行であり、３Ｃ−ＳｉＣ層には双晶界面が含まれていないことが判明した。一方、Ｗ２に対する極点図からは３Ｃ−ＳｉＣの（１１１）極と４Ｈ−ＳｉＣの（０００１）極が相違する角度となっている個所が見出された。したがって、Ｗ２に形成された３Ｃ−ＳｉＣと４Ｈ−ＳｉＣの界面には不整合界面が含まれていることが判明した。

また、Ｗ４に対する極点図では、離散した３Ｃ−ＳｉＣ層同士の（−１−１１）面同は必ずしも平行では無く、１２０度の回転関係が見出されたので、それぞれの３Ｃ−ＳｉＣに双晶となる関係が存在していることが判明した。すなわち、すべての３Ｃ−ＳｉＣ層の最密充填構造を等しくするためには本発明の表面構造安定化工程が必要である。

以上述べたように、シード面を形成したうえでステップ制御エピタキシーを実施することで六方晶ＳｉＣと３Ｃ−ＳｉＣの積層体形成が可能となる。また、シード面に隣接する傾斜面に不連続箇所を設けないことで、六方晶ＳｉＣと３Ｃ−ＳｉＣの界面における結晶格子の連続性が保たれて整合ヘテロ界面のみを得ることができる。さらに、ステップ制御エピタキシーに先立って、シード面の表面構造を安定化させることにより、異なるシード面から拡張する３Ｃ−ＳｉＣ層が会合しても双晶界面が発生しないことが明らかとなった。

（ＭＯＳ界面特性）
上記のすべてのウエハに対し、乾燥酸素雰囲気中で１１２０℃ で６０分の熱酸化を施して主表面上に厚さ５０ｎｍのＳｉ酸化膜を形成した。さらに、Ｓｉ酸化膜上に直径１μｍのＮｉ電極を蒸着した。ただし、Ｎｉ電極は１μｍの間隔を隔てて格子状に配置した。Ｗ１、Ｗ３、Ｗ４は幅２．３μｍの３Ｃ−ＳｉＣ表面と幅２μｍの４Ｈ−ＳｉＣ表面が主表面上に混在するので、３Ｃ−ＳｉＣ層の表面のみに位置する電極（Ｅ_３Ｃ）と４Ｈ−ＳｉＣ層の表面のみに位置する電極（Ｅ_４Ｈ）の選別が可能である。

次いで、それぞれのウエハ上のＥ_３ＣとＥ_４Ｈに対してコンダクタンス法を用い、伝導帯近傍のＭＯＳ界面準位密度を測定した。また、界面準位密度を測定した後、室温において電極への印加電圧を０Ｖから６０Ｖまで連続的に増加させ、Ｓｉ酸化膜の誘電破壊電界強度を測定した。それぞれのウエハ上の界面準位密度と誘電破壊電界強度をＥ_３ＣとＥ_４Ｈに区分して表２にまとめる。

表２に示されるように、３Ｃ−ＳｉＣに形成されるＭＯＳ界面の準位密度は４Ｈ−ＳｉＣの準位密度に比べて１／３０以下まで低減されており、本発明に従って３Ｃ−ＳｉＣ層にｎチャネル型のＭＯＳＦＥＴを製造すればチャネル抵抗が低くなり、電力損失が大幅に低減された半導体装置を得ることが可能である。特にシード面の表面構造安定化工程を施したウエハ（Ｗ１、Ｗ３）において界面準位密度の低減効果が顕著である。

さらに、Ｗ１、Ｗ３、Ｗ４には３Ｃ−ＳｉＣと４Ｈ−ＳｉＣの界面に不整合界面が含まれていないことからＭＯＳ界面の電界分布が均一化し、３Ｃ−ＳｉＣ表面、４Ｈ−ＳｉＣ表面においては高い誘電破壊電界強度が得られている。このことから、本発明の提供するＳｉＣ積層体は半導体装置の長期的信頼性向上させるうえで有効であることが明らかとなった。

以上、本発明の実施例について説明したが、本発明は上記の実施例や実施形態に何ら限定されるものでは無く、本発明の要旨を逸脱しない範囲において種々なる態様で実施し得ることは勿論である。例えば、六方晶ＳｉＣの結晶多形は４Ｈ−ＳｉＣに限定されるものではなく、６Ｈ−ＳｉＣや１５Ｒ−ＳｉＣを用いても３Ｃ−ＳｉＣ層との整合ヘテロ界面が得られ、低損失な半導体装置を得ることができる。また、シード面の形状は台形状の断面の直線や円錐台に限られるものではなく、シード面に対する傾斜面の俯角が０．５度以上で７３度未満であり、かつ傾斜面に不連続箇所が無い限り、いかなる形状であっても本実施形態と同様な結果が得られる。さらに水平エピ工程における温度や圧力、ガス流量も本実施形態や実施例に限られるものではなく、必要に応じて、適宜、最適条件を調整することができる。

本発明におけるＳｉＣ積層体は、ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ｐｎダイオード、ＳＢＤなどパワー半導体素子や、ＣＭＯＳによる高速論理回路、ＭＥＭＳ素子などの基板として利用することができる。また、異なる禁制帯幅や電子親和力が当接する整合ヘテロ界面の特長を生かし、ＨＢＴやＨＥＭＴなどの高周波デバイスや高効率太陽電池セルの基板としても用いることができる。

１ 六方晶ＳｉＣ層
１Ｓ 六方晶ＳｉＣ表面
１ｉ、１ｉｓ、Ｉｉｕ，１ｉｖ、１ｉｗ 傾斜面
１ｉｆ 正傾斜面
１ｉｂ 負傾斜面
１ｐ 六方晶ＳｉＣ層上のシード面
１ｐｂ、１ｐｆ 部分傾斜面
１ｒ 尾根部
１ｖ 谷部
１ｐｒ 不連続な尾根部
１ｐｖ 不連続な谷部
１Ｎ 六方晶ＳｉＣの｛０−３３−ｎ｝面から選ばれる３回対称の関係にある結晶格子面
２ ３Ｃ−ＳｉＣ層
２Ｓ ３Ｃ−ＳｉＣ表面
２ｐ ３Ｃ−ＳｉＣ層上のシード面
２ｅ ３Ｃ−ＳｉＣの２次元核
２Ｎ ３Ｃ−ＳｉＣの｛−１−１１｝面
３ 整合ヘテロ界面
３Ｓ 主表面における整合ヘテロ界面の切片
３Ｊ 主表面における不整合界面の切片
Ｓ 主表面
ＣＰＰ 結晶格子の最密面
θ 傾斜角度
θｆ 微傾斜ウエハの初期傾斜角度
θｐ シード面に対する傾斜面の俯角
Ｉｆ 正傾斜方向
Ｉｂ 負傾斜方向
Ｉｘ 分断方向
Ｌ 結晶格子の最密面上に投影された傾斜面の傾斜方向に対する長さの最小値
Ｗｅ 臨界幅
ｔｅ シード面上に積層した３Ｃ−ＳｉＣの２次元核の厚さ
ｄ 傾斜面の高低差
ＯＸ Ｓｉ酸化膜
ＬＰＲ フォトレジストによる線状パターン
ＣＰＲ フォトレジストによる円形パターン
ＴＲ ＳｉＣ表面の溝
Ｗｈ フォトレジストによる線状パターンの庇の幅
ＮＭＯＳＦＥＴ ｎチャネル型電界効果型ＭＯＳトランジスタ
Ｎｃｈ ＮＭＯＳＦＥＴのチャネル領域
ＰＭＯＳＦＥＴ ｐチャネル型電界効果型ＭＯＳトランジスタ
Ｐｃｈ ＰＭＯＳＦＥＴのチャネル領域
Ｇｏｘ ゲート酸化膜
Ｆｏｘ フィールド酸化膜
Ａｎ ＳＢＤの陽極
Ｐ−ｗｅｌｌ アクセプタ添加領域
Ｎ−ｗｅｌｌ ドナー添加領域

Claims (10)

1. 単結晶の六方晶ＳｉＣ層（１）上に単結晶の３Ｃ−ＳｉＣ層（２）が積層したＳｉＣ積層体であり、３Ｃ−ＳｉＣ層（２）は双晶界面を含まず、３Ｃ−ＳｉＣ層と六方晶ＳｉＣ層が当接するヘテロ界面はそれぞれの結晶格子の最密面に厳密に平行であり、かつ結晶格子が整合した整合ヘテロ界面（３）であり、すべての整合ヘテロ界面（３）は０．５度以上、かつ７３度未満の傾斜角度（θ）で主表面（Ｓ）上に露出し、主表面上における整合ヘテロ界面の切片（３Ｓ）は多角形、または端点を有さない直線として六方晶ＳｉＣ表面（１Ｓ）と３Ｃ−ＳｉＣ表面（２Ｓ）を区分することを特長とするＳｉＣ積層体。
2. 請求項１記載のＳｉＣ積層体であり、六方晶ＳｉＣ層（１）の結晶格子の最密面（ＣＰＰ）の積層周期をｎ分子層（ｎは自然数）とした場合、その結晶格子の｛０−３３−ｎ｝面から選ばれる３回対称の関係にある結晶格子面（１Ｎ）のそれぞれに対し、３Ｃ−ＳｉＣ層（２）の結晶格子の｛―１−１１｝面（２Ｎ）のそれぞれが平行であることを特長とするＳｉＣ積層体。
3. 請求項１または請求項２のいずれか記載のＳｉＣ積層体の製造方法であり、六方晶ＳｉＣ層（１）の表面の一つ以上の領域に結晶格子の最密面（ＣＰＰ）と平行なシード面（１ｐ）を形成する工程（シード工程）と、シード面に隣接するすべての表面に対して、シード面を基準として０．５度以上、かつ７３度未満の正の俯角（θｐ）で傾斜した傾斜面（１ｉ）を設ける工程（オフ工程）と、シード面（１ｐ）上に３Ｃ−ＳｉＣの２次元核（２ｅ）を生成させる工程（核生成工程）とを含み、かつ、３Ｃ−ＳｉＣの２次元核（２ｅ）と傾斜面（１ｉ）に露出するＳｉＣ層の双方を結晶格子の最密面（ＣＰＰ）と平行な方向に同時にエピタキシャル成長させる工程（水平エピ工程）を含むことを特長とするＳｉＣ積層体の製造方法。
4. 請求項３記載のＳｉＣ積層体の製造方法であり、前記オフ工程において傾斜面（１ｉ）を六方晶ＳｉＣ層（１）の表面を分断するように配置し、少なくとも一つの傾斜面を特定の正傾斜方向（Ｉｆ）に傾斜した正傾斜面（１ｉｆ）とし、さらに少なくとも一つの傾斜面を正傾斜方向（Ｉｆ）と対向する負傾斜方向（Ｉｂ）に傾斜した負傾斜面（１ｉｂ）とすることを特長とするＳｉＣ積層体の製造方法。
5. 請求項４記載のＳｉＣ積層体の製造方法であり、前記正傾斜方向（Ｉｆ）を六方晶ＳｉＣ層（１）の＜１１−２０＞方位、または＜１−１００＞方位のいずれか一つに一致させると共に、前記正傾斜面（１ｉｆ）と前記負傾斜面（１ｉｂ）の境界に相当する尾根部（１ｒ）と谷部（１ｖ）を前記正傾斜方向（Ｉｆ）から８８度以上９２度以下の分断方向（Ｉｘ）に直線状に延伸させることを特長とするＳｉＣ積層体の製造方法。
6. 請求項３〜５のいずれか一つに記載のＳｉＣ積層体の製造法であり、個々の傾斜面（１ｉ）を結晶格子の最密面（ＣＰＰ）上に投影した面の傾斜方向の長さの最小値をＬとしたとき、シード面（１ｐ）上に積層した３Ｃ−ＳｉＣの２次元核（２ｅ）の厚さ（ｔｅ）は傾斜角度（θ）の正接とＬの積を下回ることを特長とするＳｉＣ積層体の製造方法。
7. 請求項３〜６のいずれか一つに記載のＳｉＣ積層体の製造方法であり、核生成工程に先立ち、シード面（１ｐ）を３００℃から５５０℃のいずれかの温度で、７００ｈＰａ以上の水素ガス圧力に１時間以上暴露する工程（表面構造安定化工程）を含むことを特長とするＳｉＣ積層体の製造方法。
8. 請求項１または請求項２記載のいずれか一つのＳｉＣ積層体を用いた半導体装置であり、半導体装置は一つ以上のｎチャネル型の金属酸化膜半導体電界効果型ＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）を含み、該ＮＭＯＳＦＥＴのチャネル領域（Ｎｃｈ）は３Ｃ−ＳｉＣ層（２）にのみ形成されていることを特長とする半導体装置。
9. 請求項１または請求項２記載のいずれか一つのＳｉＣ積層体を用いた半導体装置であり、半導体装置は一つ以上のｐチャネル型の金属酸化膜半導体電界効果型ＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）を含み、該ＰＭＯＳＦＥＴのチャネル領域（Ｐｃｈ）は六方晶ＳｉＣ層（１）にのみ形成されていることを特長とする半導体装置。
10. 請求項１または請求項２記載のいずれか一つのＳｉＣ積層体を用いた半導体装置であり、半導体装置は一つ以上のショットキーバリアダイオード（ＳＢＤ）を含み、該ＳＢＤの陽極（Ａｎ）は六方晶ＳｉＣ表面（１Ｓ）にのみ形成されていることを特長とする半導体装置。

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