JP6612565B2 - ディスプレイパネル、表示装置およびディスプレイパネルの製造方法 - Google Patents

Description

本発明の実施形態は、ディスプレイパネル、表示装置およびディスプレイパネルの製造方法に関する。

高精細かつ小型のディスプレイパネルとして、液晶表示パネルや有機ＥＬパネル等が知られている。これら既存のディスプレイパネルでは、応答速度の問題や、使用材質に起因する寿命等の問題がある。半導体発光素子（Light-Emitting Diode、ＬＥＤ）を用いることによって、高速応答で長寿命な高精細ディスプレイを実現することが可能となる。しかし、半導体発光素子を内蔵した個別パッケージ製品を画素ごとに実装する構造では、製造の工数が多く、ディスプレイの高精細化も困難である。

特開２０００−１１４２０３号公報

実施形態は、少ない工数で実装することができるディスプレイパネル、表示装置およびディスプレイパネルの製造方法を提供する。

実施形態に係るディスプレイパネルは、第１発光層をそれぞれ含む複数の第１の半導体層と、前記複数の第１の半導体層の一方の面の側で、前記複数の第１の半導体層のそれぞれに接続された第１アノード端子および第１カソード端子と、前記第１の半導体層の一方の面の側で、前記複数の第１の半導体層、前記第１アノード端子および前記第１カソード端子を一体として支持する第１樹脂層と、前記第１の半導体層の他方の面の側で、前記複数の第１の半導体層の少なくとも一部を覆って設けられた第１蛍光体層と、を含む第１表示ブロックと、第２発光層をそれぞれ含む複数の第２の半導体層と、前記複数の第２の半導体層の一方の面の側で、前記複数の第２の半導体層のそれぞれに接続された第２アノード端子および第２カソード端子と、前記第２の半導体層の一方の面の側で、前記複数の第２の半導体層、前記第２アノード端子および前記第２カソード端子を一体として支持する第２樹脂層と、前記第２の半導体層の他方の面の側で、前記複数の第２の半導体層の少なくとも一部を覆って設けられた第２蛍光体層と、を含む第２表示ブロックと、を備える。前記複数の第１の半導体層は、第１方向にｎ個（ｎは自然数）配列され、前記第１方向に交差する第２方向にｍ個（ｍは２以上の整数）配列される。前記複数の第２の半導体層は、前記第１方向にｐ個（ｐは自然数）配列され、前記第２方向にｑ個（ｑは２以上の整数）配列される。前記第１表示ブロックおよび前記第２表示ブロックは、隣接して配置される。前記第１表示ブロックの前記第１方向の長さは、前記第２表示ブロックの前記第１方向の長さと異なる。

図１は、第１の実施形態のディスプレイパネルの外観を例示する平面図である。 図２（ａ）は、第１の実施形態のディスプレイパネルの画素の外観を例示する拡大平面図である。図２（ｂ）は、本実施形態のディスプレイパネルの画素の外観を例示する拡大底面図である。 図３（ａ）は、図２（ａ）のＡＡ線矢視断面図である。図３（ｂ）は、図２（ａ）のＢＢ線矢視断面図である。図３（ｃ）は、発光素子の半導体層の底面図である。 第１の実施形態のディスプレイパネルの製造方法を例示する分解組立図である。 第１の実施形態のディスプレイパネルの回路の一部を例示するブロック図である。 第２の実施形態のディスプレイパネルの外観を例示する平面図である。 第２の実施形態のディスプレイパネルの製造方法を例示する分解組立図である。 第２の実施形態のディスプレイパネルの製造方法を説明するためのフローチャートである。 図９（ａ）および図９（ｂ）は、発光素子の特性のばらつきの補正について説明するための概念図である。 第２の実施形態の変形例に係るディスプレイパネルの製造方法を説明するためのフローチャートである。 第３の実施形態のディスプレイパネルの一部の外観を例示する平面図である。 第３の実施形態のディスプレイパネルの製造方法を例示する概念図である。 第４の実施形態の表示装置を例示するブロックである。 第４の実施形態の変形例の表示装置を例示するブロック図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。

（第１の実施形態）
図１は、本実施形態のディスプレイパネルの外観を例示する平面図である。
図２（ａ）および図２（ｂ）は、本実施形態のディスプレイパネルの画素の外観を例示する拡大平面図である。
図３（ａ）は、図２（ａ）のＡＡ線矢視断面図である。図３（ｂ）は、図２（ａ）のＢＢ線矢視断面図である。図３（ｃ）は、画素を構成する発光素子の半導体層の底面図である。
図１および図２に示すように、本実施形態のディスプレイパネル１は、複数の画素１０を備える。複数の画素１０のそれぞれは、ほぼ方形状をなしている。複数の画素１０のそれぞれは、たとえば格子状に配列されている。複数の画素１０は、Ｘ軸方向に沿ってｎ個配置され、Ｘ軸に直交するＹ軸に沿ってｍ個配置されている。つまり、ディスプレイパネル１は、ｎ×ｍの画素数を有している。画素１０のＸ軸方向に沿う辺の寸法をａ、Ｙ軸方向に沿う辺の寸法をｂとすると、ディスプレイパネル１は、横（Ｘ軸方向）の寸法がｎ×ａ、縦（Ｙ軸方向）の寸法がｍ×ｂである長方形状である。

図１には、一点鎖線でウェハ２が合わせて示されている。ウェハ２は、製造工程において、ディスプレイパネル１を含んでいる。後述するように、ディスプレイパネル１は、ダイシング工程を経て、ウェハ２から切り出される。この例では、１つのディスプレイパネル１は、１枚のウェハ２から切り出される。たとえば、１つのディスプレイパネル１は、１枚のウェハ２から切り出されることのできる最大の寸法を有する。この場合には、ディスプレイパネル１の対角線の長さＣは、ウェハ２の径にほぼ等しく設定されている。

ディスプレイパネル１のＸ軸方向の寸法およびＹ軸方向の寸法は、このディスプレイパネル１が搭載される表示装置が必要とする画素数およびパネルサイズにより決定される。ここで、画素数とは、ディスプレイパネル１に含まれる画素の数ｎ×ｍであり、たとえば１２８０×８００（ＷＸＧＡ、Wide eXtended Graphics Array）や、１９２０×１０８０（フルＨＤ、High Definition）等のように表される。パネルサイズとは、ディスプレイパネル１の対角の長さであり、たとえば８インチ等のように表される。画素数およびパネルサイズが、より小さい場合には、図１の破線に示すように、１つのウェハ２は、複数個（この例では、６個）のディスプレイパネル１を有するようにすることもできる。１つのウェハ２から複数個のディスプレイパネル１をとる場合には、歩留りを向上させることができる。

図２（ａ）に示すように、画素１０は、複数の発光素子１２を含む。この例では、１つの画素１０は、４つの発光素子１２を含んでいる。４つの発光素子１２のうちの３つの発光素子１２の上方には、蛍光体層４１ａ，４１ｂが設けられている。残りの発光素子１２の上方には、蛍光体層４１ａ，４１ｂは設けられていない。４つの発光素子１２は、すべてほぼ同一の波長および同一の光出力を有する青色発光ダイオードである。蛍光体層４１ａは、青色の発光光によって励起されて赤色を発光する蛍光材料を含んでいる。赤色を発光する蛍光材料は、無機材料であり、たとえば、Ｓｒ_２Ｓｉ_７Ａｌ_３ＯＮ_１３：Ｅｕ等である。蛍光体層４１ｂは、青色の発光光によって励起されて緑色を発光する蛍光材料を含んでいる。緑色を発光する蛍光材料は、無機材料であり、たとえば、Ｓｒ_３Ｓｉ_１３Ａｌ_３Ｏ_２Ｎ_２１：Ｅｕ等である。

赤色発光素子１２ａは、発光素子１２と、その上部に赤色を発光する蛍光体層４１ａとを有する。緑色発光素子１２ｂ，１２ｃは、発光素子１２と、その上部に緑色を発光する蛍光体層４１ｂを有する。青色発光素子１２ｄは、発光素子１２を有する。

この例では、赤色発光素子１２ａ、緑色発光素子１２ｂ，１２ｃおよび青色発光素子１２ｄは、次のように配置されている。青色発光素子１２ｄは、緑色発光素子１２ｃのＸ軸正方向に隣接して配置されている。赤色発光素子１２ａは、緑色発光素子１２ｃのＹ軸正方向に隣接して配置されている。緑色発光素子１２ｂは、赤色発光素子１２ａのＸ軸正方向に隣接して配置されるとともに、青色発光素子１２ｄのＹ軸正方向に隣接して配置されている。つまり、赤色発光素子１２ａ、緑色発光素子１２ｂ，１２ｃおよび青色発光素子１２ｄは、２行×２列の方形状に配列されている。ディスプレイパネル１では、このような画素１０がＸ軸方向およびＹ軸方向に格子状に配列されている。

なお、画素１０における各色発光素子の配置は、２行×２列の配列に限らず、たとえば、赤色発光素子、緑色発光素子および青色発光素子がそれぞれ１つずつＹ軸方向に沿って１列に配置されるストライプ構造等であってもよい。また、各画素は、格子状に配列される場合に限らず、たとえば千鳥状に配置されていてもよい。

図２（ｂ）に示すように、赤色発光素子１２ａ、緑色発光素子１２ｂ，１２ｃおよび青色発光素子１２ｄのそれぞれは、２つの端子を有する。２つの端子は、それぞれカソード端子３３ａ〜３３ｄおよびアノード端子３４ａ〜３４ｄである。カソード端子３３ａ〜３３ｄは、各発光素子１２の内部で半導体層２４のｎ側電極２５に電気的に接続されている。アノード端子３４ａ〜３４ｄは、各発光素子１２の内部で半導体層２４のｐ側電極２６に電気的に接続されている。この例のように、カソード電極３３ａ〜３３ｄの形状を一方の角部を欠いた形状とすることによって、カソードマークとしてもよい。ディスプレイパネル１では、各発光素子１２ａ〜１２ｄの端子が外部に露出されているので、各発光素子１２ａ〜１２ｄを外部回路に電気的に接続することができ、各発光素子を独立して駆動することができる。

ディスプレイパネル１は、ウェハレベルで形成されるパッケージ構造体に、複数の発光素子（チップ）１２を含むマルチチップデバイスである。複数の発光素子１２は、互いに電気的に絶縁されている。複数の発光素子１２は、すべて同一の構造を有している。以下では、各発光素子１２の構成について説明する。座標軸として、上述のＸ軸およびＹ軸に加え、Ｘ軸およびＹ軸に直交するＺ軸を用いる。

図３（ａ）および図３（ｂ）に示すように、発光素子１２は、半導体層２４とｐ側電極２６とｎ側電極２５とを有する。

半導体層２４は、第１主面２４ａと第２主面２４ｂとを有する。第１主面２４ａは、半導体層２４のＺ軸正方向側の面であり、第２主面２４ｂは、Ｚ軸負方向側の面である。第２主面２４ｂの側に電極および配線部が設けられている。発光素子１２の発光光は、主として第１主面２４ａから外部に放出される。

半導体層２４は、第１半導体層２１と第２半導体層２２を有する。第１半導体層２１および第２半導体層２２は、たとえば窒化ガリウム（ＧａＮ）を含む材料からなる。第１半導体層２１は、たとえば下地バッファ層やｎ形層などを含む。ｎ形層は、電流の横方向経路として機能する。ここで、横方向とは、Ｘ軸およびＹ軸を含む平面に沿う方向である。第２半導体層２２は、たとえばｐ形層やｐ形半導体とするための不純物を含む層等を含む。第1半導体層２１と第２半導体層２２との間には、発光層（活性層）２３が設けられており、発光層（活性層）２３は、単数あるいは複数の量子井戸構造を含む。
なお、半導体層の材料は、上述した具体例には限定されず、各種のＧａＮ系窒化物半導体やその他のＩＩＩ−Ｖ族化合物半導体、その他各種の化合物半導体等を用いることができる。

半導体層２４の第２主面２４ｂの側は、凹凸形状に加工されている。その第２主面２４ｂ側に形成された凸部は発光層２３を含む。その凸部の表面である第２半導体層２２の表面には、ｐ側電極２６が設けられている。すなわち、ｐ側電極２６は、発光層２３を有する領域上に設けられている。

半導体層２４の第２主面２４ｂの側において、凸部の周辺には、発光層２３および第２半導体層２２がない領域が設けられている。その領域の第１半導体層２１の表面に、ｎ側電極２５が設けられている。すなわち、ｎ側電極２５は、発光層２３を含まない領域上に設けられている。

図３（ｃ）に示すように、ｎ側電極２５は、ｐ側電極２６の周囲を連続して囲んでいる。なお、ｐ側電極２６およびｎ側電極２５は、この平面レイアウトに限らず、他のレイアウトも可能である。

第２主面２４ｂ側において、発光層２３を含む第２半導体層２２の面積は、発光層２３を含まない第１半導体層２１の面積よりも広い。ｐ側電極２６の面積は、ｎ側電極２５の面積よりも広い。したがって、広い発光領域が得られる。

発光層２３を含む第２半導体層２２の側面には、絶縁膜２７が設けられている。また、絶縁膜２７は、ｐ側電極２６およびｎ側電極２５が設けられていない第２主面２４ｂの側にも設けられている。絶縁膜２７は、たとえばシリコン酸化膜あるいはシリコン窒化膜などの無機絶縁膜である。

絶縁膜２７、ｐ側電極２６およびｎ側電極２５が設けられた第２主面２４ｂの側は、絶縁層２８で覆われている。第１主面２４ａは、絶縁層２８で覆われていない。また、絶縁層２８は、相互に分離された隣接する発光素子１２，１２間に充填され、発光素子１２，１２の側面を覆っている。第１主面２４ａから続く半導体層２４の側面は、絶縁層２８で覆われている。発光素子１２，１２の側面を覆う絶縁層２８は、後述する配線部の側面を覆う樹脂層２９とともにディスプレイパネル１の側面を構成している。

絶縁層２８は、たとえば、微細開口のパターニング性に優れたポリイミド等の絶縁性の樹脂である。あるいは、絶縁層２８としてシリコン酸化物やシリコン窒化物等の絶縁性の無機物を用いてもよい。

絶縁層２８には、ｐ側電極２６に達する第１ビア２８ａと、ｎ側電極２５に達する第２ビア２８ｂが形成されている。また、第１絶縁層２８は、第１主面２４ａに対する反対側に配線面２８ｃを有する。

その配線面２８ｃ上には、ｐ側配線層３２とｎ側配線層３１とが互いに離間して設けられている。１つの発光素子１２に対して、１つずつのｐ側配線層３２およびｎ側配線層３１が設けられている。

ｐ側配線層３２は、第１ビア２８ａ内にも設けられている。ｐ側配線層３２は、複数の第１ビア２８ａを通じて、ｐ側電極２６と電気的に接続されている。

ｎ側配線層３１は、第２ビア２８ｂ内にも設けられている。ｎ側配線層３１は、たとえば１つの第２ビア２８ｂを通じて、ｎ側電極２５と電気的に接続されている。

ｐ側配線層３２において発光素子１２に対する反対側の面上には、ｐ側金属ピラー３４が設けられている。ｐ側金属ピラー３４は、ｐ側配線層３２よりも厚い。ｐ側配線層３２およびｐ側金属ピラー３４は、アノード端子３４ａを構成する。

ｎ側配線層３１において発光素子１２に対する反対側の面上には、ｎ側金属ピラー３３が設けられている。ｎ側金属ピラー３３は、ｎ側配線層３１よりも厚い。ｎ側配線層３１およびｎ側金属ピラー３３は、カソード端子３３ａを構成する。

また、絶縁層２８の配線面２８ｃ上には、他の絶縁層として樹脂層２９が設けられている。樹脂層２９は、アノード端子３４ａの周囲およびカソード端子３３ａの周囲を覆っている。

ｐ側配線層３２におけるｐ側金属ピラー３４との接続面以外の面、およびｎ側配線層３１におけるｎ側金属ピラー３３との接続面以外の面は、樹脂層２９で覆われている。また、樹脂層２９は、ｐ側金属ピラー３４とｎ側金属ピラー３３との間に設けられ、ｐ側金属ピラー３４の側面およびｎ側金属ピラー３３の側面を覆っている。樹脂層２９は、ｐ側金属ピラー３４とｎ側金属ピラー３３との間に設けられている。

ｐ側金属ピラー３４におけるｐ側配線層３２に対する反対側の面は、樹脂層２９で覆われずに露出され、実装基板に接合されるアノード端子３４ａとして機能する。ｎ側金属ピラー３３におけるｎ側配線層３１に対する反対側の面は、樹脂層２９で覆われずに露出され、実装基板に接合されるカソード端子３３ａとして機能する。

ｐ側金属ピラー３４、ｎ側金属ピラー３３およびこれらを補強する樹脂層２９は、発光素子１２の支持体として機能するとともに、ディスプレイパネル１の支持体としても機能する。したがって、半導体層２４を形成するために使用した成長基板を除去しても、ｐ側金属ピラー３４、ｎ側金属ピラー３３および樹脂層２９を含む支持体によって、発光素子１２を安定して支持し、ディスプレイパネル１の機械的強度を高めることができる。

また、実装基板に実装したディスプレイパネル１の場合には、半導体層２４に加わる応力を、ｐ側金属ピラー３４、ｎ側金属ピラー３３および樹脂層２９が吸収することによって緩和することができる。

ｐ側配線層３２、ｎ側配線層３１、ｐ側金属ピラー３４およびｎ側金属ピラー３３の材料としては、銅、金、ニッケル、銀などを用いることができる。これらのうち、銅を用いた場合には、良好な熱伝導性、高いマイグレーション耐性および絶縁材料との優れた密着性を得ることができる。

樹脂層２９は、実装基板と熱膨張率が同じもしくは近いものを用いるのが望ましい。そのような樹脂層として、たとえばエポキシ樹脂、シリコーン樹脂、フッ素樹脂などを一例として挙げることができる。

また、樹脂層２９に、たとえばカーボンブラックを含有させて、発光層２３からの放出光に対して遮光性を付与させてもよい。また、樹脂層２９に、発光層２３からの放出光に対する反射性を有する粉末を含有させてもよい。

第１半導体層２１は、ｎ側電極２５およびｎ側配線層３１を介して、ｎ側金属ピラー３３と電気的に接続されている。第２半導体層２２は、ｐ側電極２６およびｐ側配線層３２を介して、ｐ側金属ピラー３４と電気的に接続されている。

ｎ側配線層３１の一部は、発光層２３を含む発光領域上の絶縁層２８に重なっている。ｎ側配線層３１の面積は、ｎ側電極２５の面積よりも広い。また、絶縁層２８上に広がるｎ側配線層３１の面積は、ｎ側配線層３１が第２ビア２８ｂでｎ側電極２５と接続する面積よりも大きい。

発光素子１２は、ｎ側電極２５よりも広い領域にわたって形成された発光層２３を有するので、高い光出力を得ることができる。また、発光層２３を含まず、発光領域よりも狭い領域に設けられたｎ側電極は、これよりも面積の大きなｎ側配線層３１に接続されることによって、低抵抗の配線構造を実現することができる。

ｐ側配線層３２が複数の第１ビア２８ａを通じてｐ側電極２６と接続する面積は、ｎ側配線層３１が第２ビア２８ｂを通じてｎ側電極２５と接続する面積よりも大きい。よって、発光層２３への電流分布が向上し、かつ発光層２３で発生した熱の放熱性が向上できる。

図３（ａ）に示すように、Ｘ軸方向に沿って配列された赤色発光素子１２ａおよび緑色発光素子１２ｂは、それぞれの半導体層２４の第１主面２４ａ上に、蛍光体層４１ａおよび蛍光体層４１ｂが設けられている。蛍光体層４１ａ，４１ｂは、たとえば、蛍光体粒子を含有する蛍光樹脂である。あるいは、蛍光体層４１ａ，４１ｂは、蛍光体粒子を含む樹脂製シートを薄く引き伸ばした蛍光シートでもよい。

蛍光体層４１ａは、発光素子１２が放出する青色光によって励起されて赤色光を放出する蛍光体粒子を含んでいる。蛍光体層４１ｂは、発光素子１２が放出する青色光によって励起されて緑色光を放出する蛍光体粒子を含んでいる。

図３（ｂ）に示すように、緑色発光素子１２ｃの半導体層２４の第１主面２４ａ上には、蛍光体層４１ｂが設けられている。青色発光素子１２ｄの半導体層２４の第１主面２４ａ上には、蛍光体層は設けられていないが、図３（ｂ）の一点鎖線で示すように、他の発光素子１２ａ、１２ｂ、１２ｃと同様の形状の透明な樹脂が設けられていてもよい。

上述した赤色、緑色および青色を発光する発光素子１２をそれぞれ独立した電流値を有する定電流源によって駆動することによって、それぞれの発光素子は、電流値に応じた輝度で赤色、緑色および青色で発光する。各画素１０は、それぞれの発光素子から放出された光による混合光を出力する。この混合光は、赤色、緑色、青色の輝度の割合によって調色される。つまり、画素１０に含まれる発光素子に流す電流をそれぞれ設定することによって、画素１０の放出光の色を設定することができる。そして、画素１０ごとに、混合光の消灯から点灯までの明るさを制御する諧調制御を行うことによって、ディスプレイパネル１上に画像を表示させることができる。

本実施形態のディスプレイパネルの製造方法について説明する。
ディスプレイパネル１は、ウェハ２の状態で、ｎ個×ｍ個の画素１０が形成される。画素の形成工程は、たとえば次のような工程を含む。

発光層２３を含む発光素子１２は、後に除去される成長基板上に形成される。その成長基板の主面上に第１半導体層２１が形成され、その第１半導体層２１の上に第２半導体層２２が形成される。たとえば、窒化ガリウム系材料からなる第１半導体層２１および第２半導体層２２は、サファイア基板あるいはシリコン基板上にＭＯＣＶＤ（metal organic chemical vapor deposition）法でエピタキシャル成長させることができる。

基板上に半導体層２４を形成した後、レジスト等を用いてたとえばＲＩＥ（Reactive Ion Etching）によって、第２半導体層２２を選択的に除去して、第１半導体層２１を選択的に露出させる。第１半導体層２１が露出された領域は、発光層２３を含まない。

第２半導体層２２の表面にｐ側電極２６を、形成し、第１半導体層２１の表面にｎ側電極２５を形成する。ｐ側電極２６およびｎ側電極２５は、たとえば、スパッタ法、蒸着法等で形成される。ｐ側電極２６とｎ側電極２５は、どちらを先に形成してもよいし、同じ材料で同時に形成してもよい。

第２主面２４ｂの側には、絶縁膜２７が形成される。絶縁膜２７は、p側電極２６およびｎ側電極２５を形成する前に形成されていてもよい。

レジストマスクを用いて、たとえばＲＩＥによって、基板に達する溝を半導体層２４に形成し、半導体層２４は、溝によって複数に分離される。半導体層２４は、ウェハ状態の基板上で格子状に配列された平面レイアウトを有する。

基板上のすべての露出部を絶縁膜２７で覆う。その後、レジストマスクを用いてエッチングによって、絶縁膜２７に第１ビア２８ａおよび第２ビア２８ｂを形成する。第１ビア２８ａはｐ側電極２６に達する。第２ビア２８ｂはｎ側電極２５に達する。

絶縁層２８の上面である配線面２８ｃ、第１ビア２８ａの内壁および第２ビア２８ｂの内壁に、メッキのシードメタルとして機能する金属膜を形成する。そして、その金属膜上にレジストを選択的に形成し、金属膜を電流経路としたＣｕ電解メッキを行う。このメッキにより、配線面２８ｃ上に、ｐ側配線層３２とｎ側配線層３１とが選択的に形成される。ｐ側配線層３２およびｎ側配線層３２は、メッキ法により同時に形成されるたとえば銅材料からなる。シードメタルは、ｐ側電極２６およびｎ側電極２５形成時の電極上に形成されていてもよい。

ｐ側配線層３２は、第１ビア２８ａ内にも形成され、シードメタルである前記金属膜を介してｐ側電極２６と電気的に接続される。ｎ側配線層３１は、第２のビア２８ｂ内にも形成され、シードメタルである前記金属膜を介してｎ側電極２５と電気的に接続される。

レジストをマスクに用いて、残っている前記金属膜を電流経路としたＣｕ電解メッキを行う。このメッキにより、ｐ側金属ピラー３４とｎ側金属ピラー３３が形成される。ｐ側金属ピラー３４はｐ側配線層３２上に形成され、ｎ側金属ピラー３３はｎ側配線層３１上に形成される。

ｐ側金属ピラー３４およびｎ側金属ピラー３３を形成した後、前記シードメタルとして使った金属膜の露出部を除去する。したがって、ｐ側配線層３２とｎ側配線層３１間でつながっていた金属膜が分断される。

次に、樹脂層２９を形成する。そして、ｐ側金属ピラー３４、ｎ側金属ピラー３３および樹脂層２９を含む支持体に発光素子１２を含むチップが支持された状態で、成長基板をたとえばサファイア基板の場合には、レーザーリフトオフ法によって除去する。成長基板がシリコン基板の場合には、エッチング法によって成長基板を除去する。

半導体層２４は、これよりも厚い支持体によって支持されているため、成長基板がなくなっても、ウェハ状態を保つことが可能である。また、樹脂層２９を構成する樹脂、ｐ側金属ピラー３４およびｎ側金属ピラー３３を構成する金属は、ＧａＮ系材料の半導体層２４に比べて柔軟な材料である。そのため、成長基板上に半導体層２４を形成するエピタキシャル成長で発生した大きな内部応力が、成長基板の剥離時に一気に開放されても、発光素子１２が破壊されることを回避できる。

成長基板を除去した後、第１主面２４ａは洗浄され、また必要に応じて凹凸を形成するフロスト処理が行われる。第１主面２４ａに微小凹凸を形成することで、光取り出し効率を向上できる。

ウェハの状態で発光素子１２の電気的特性および光学的特性を測定し、良不良の判定を行う。不良はゼロであることが好ましいが、全画素数に対して、単一の発光素子１２の不点灯不良が数個程度発生した場合であっても、ディスプレイパネル１の性能上問題ない場合もあるので、あらかじめ定めた不良率以下のディスプレイパネル１を選別するようにしてもよい。

電気的特性および光学的特性を測定し、良不良の判定を行った後、４つの発光素子１２の半導体層２４の第１主面２４ａ上に、赤色および緑色の蛍光体層４１ａ，４１ｂを形成する。

ウェハ２からディスプレイパネル１をダイシング工程によって切り出す。ウェハ２上の発光素子の特性の分布およびパネルサイズにもとづいて、ダイシングを行う位置は、あらかじめ定められている。ディスプレイパネル１のパネルサイズがウェハ２の口径よりも十分小さい場合には、ウェハ２上の発光素子の特性の分布によって、ダイシングを行うごとにダイシングする位置を設定するようにしてもよい。

図４に示すように、ウェハ２から切り出されたディスプレイパネル１は、蛍光体層４１ａ，４１ｂが形成されている側とは反対側の面を、実装基板５１の実装面と対向させて配置される。ディスプレイパネル１のこの面には、発光素子１２のアノード端子３４ａ〜３４ｄおよびカソード端子３３ａ〜３３ｄが形成されており、それぞれの端子の接続面が露出している。発光素子１２のアノード端子３４ａ〜３４ｄおよびカソード端子３３ａ〜３３ｄの接続面によって、実装基板５１上に形成された配線５２と接続する。アノード端子３４ａ〜３４ｄおよびカソード端子３３ａ〜３３ｄと配線５２との接続には、たとえばリフローを用いたハンダ接続技術を用いることができる。

実装基板５１には、ディスプレイパネル１を駆動する駆動回路や、制御回路等があらかじめ実装されていてもよい。駆動回路や制御回路等は、実装基板５１のディスプレイパネル１と同じ面に実装されていてよく、ディスプレイパネル１とは反対側の面に実装されていてもよい。実装基板５１は、たとえばポリイミド等の樹脂性基板を有するフレキシブルプリント基板等である。

このように、本実施形態のディスプレイパネル１では、ウェハ２からダイシングによってディスプレイパネル１を直接切り出すことができるので、実装基板５１への実装ストロークが１回で済み、個々に発光素子を実装した従来の組立工程と比べ、ディスプレイパネル１の組立工程を削減することができる。

本実施形態のディスプレイパネル１の動作について説明する。
図５は、本実施形態のディスプレイパネルの回路の一部を例示するブロック図である。
上述したように、ディスプレイパネル１は、あらかじめ配線５２がエッチング等により描かれている実装基板５１に載置され、発光素子１２のアノード端子３４ａ〜３４ｄおよびカソード端子３３ａ〜３３ｄが配線５２に電気的に接続されている。

図５に示すように、実装基板５１には、たとえば列駆動回路６２と行駆動回路６４とが実装され、配線５２（５２ａ，５２ｂ，５２ｃ，５２ｄ）と電気的に接続されている。列駆動回路６２は、定電流回路６３ａ，６３ｂを含む。定電流回路６３ａ，６３ｂの電流流入側は、図示しない電源回路に接続されている。定電流回路６３ａ，６３ｂの電流流出側は、それぞれ配線５２ａ，５２ｂに接続されている。定電流回路６３ａ，６３ｂは、それぞれ図示しない制御回路によって定電流値が設定される。行駆動回路６４は、行選択スイッチ回路６５ａ，６５ｂを含む。行選択スイッチ回路６５ａ，６５ｂの電流流出側は、互いに接続されて接地に接続されている。行選択スイッチ回路６５ａ，６５ｂの電流流入側は、配線５２ｃ，５２ｄにそれぞれ接続されている。

赤色発光素子１２ａのアノード端子３４ａは、配線５２ａを介して、定電流回路６３ａの電流流出側に接続されている。カソード端子３３ａは、配線５２ｃを介して、行選択スイッチ回路６５ａの電流流入側に接続されている。

緑色発光素子１２ｂのアノード端子３４ｂは、配線５２ｂを介して、定電流回路６３ｂの電流流出側に接続されている。カソード端子３３ｂは、配線５２ｃを介して、行選択スイッチ回路６５ａの電流流入側に接続されている。

緑色発光素子１２ｃのアノード端子３４ｃは、配線５２ａを介して、定電流回路６３ａの電流流出側に接続されている。カソード端子３３ｃは、配線５２ｄを介して、行選択スイッチ回路６５ｂの電流流入側に接続されている。

青色発光素子１２ｄのアノード端子３４ｄは、配線５２ｂを介して、定電流回路６３ｂの電流流出側に接続されている。カソード端子３３ｄは、配線５２ｄを介して、行選択スイッチ回路６５ｂの電流流入側に接続されている。

定電流回路６３ａ，６３ｂの電流値は、発光素子ごとに設定される。なお、電流値の設定は、図示しない制御回路等によって行われる。また、定電流回路６３ａ，６３ｂは、定電流に直列に接続されるスイッチ回路を有しており、制御回路から供給される列選択信号のオンまたはオフによって、電流を流しまたは遮断する。

行選択スイッチ回路６５ａ，６５ｂは、制御回路から供給される行選択信号のオンまたはオフによって、スイッチを閉じまたは開放する。

定電流回路６３ａ，６３ｂおよび行選択スイッチ回路６５ａ，６５ｂは、たとえば次のように動作する。すなわち、定電流回路６３ａが電流値Ｉａでオンし、行選択スイッチ回路６５ａがオンする。定電流回路６３ｂおよび行選択スイッチ回路６５ｂはオフしている。この場合には、定電流回路６３ａから行選択スイッチ回路６５ａへの電流経路が形成されるので、赤色発光素子１２ａに電流値Ｉａを有する電流が流れる。赤色発光素子１２ａは、電流値Ｉａに応じた輝度で点灯する。

次に、定電流回路６３ａがオフし、定電流回路６３ｂが電流値Ｉｂでオンする。行選択スイッチ回路６５ａはオンしている。行選択スイッチ回路６５ｂはオフしている。この場合には、定電流回路６３ｂから行選択スイッチ回路６５ａへの電流経路が形成されるので、緑色発光素子１２ｂに電流値Ｉｂを有する電流が流れる。緑色発光素子１２ｂは、電流値Ｉｂに応じた輝度で点灯する。

次に、定電流回路６３ｂがオフし、定電流回路６３ａが電流値Ｉｃでオンする。行選択スイッチ回路６５ａがオフし、行選択スイッチ回路６５ｂがオンする。この場合には、定電流回路６３ａから行選択スイッチ回路６５ｂへの電流経路が形成されるので、緑色発光素子１２ｃに電流値Ｉｃを有する電流が流れる。緑色発光素子１２ｃは、電流値Ｉｃに応じた輝度で点灯する。

次に、定電流回路６３ａがオフし、定電流回路６３ｂが電流値Ｉｄでオンする。行選択スイッチ回路６５ａはオフしており、行選択スイッチ回路６５ｂはオンしている。この場合には、定電流回路６３ｂから行選択スイッチ回路６５ｂへの電流経路が形成されるので、青色発光素子１２ｄに電流値Ｉｄを有する電流が流れる。青色発光素子１２ｄは、電流値Ｉｄに応じた輝度で点灯する。

このようにして、各発光素子１２ａ〜１２ｄに、順次電流を流すことによって電流値に応じた輝度で点灯させ、画素１０の発光色を設定するとともに、諧調を決定する。このようにして発光色および諧調が設定された多数の画素１０によって、画像や動画が表示される。

本実施形態のディスプレイパネル１の作用および効果について説明する。
高精細表示が可能なディスプレイでは、非常に多くの画素数が必要となり、さらに画素を構成する発光素子数は膨大になる。たとえば、４Ｋテレビでは、画素数が、横３８４０画素×縦２１６０画素の８，２９４，４００画素必要となる。発光素子は、これを４倍した３３００万個以上必要となる。タブレットコンピュータのディスプレイに用いられるディスプレイパネルでは、たとえば、１２８０×８００画素のＷＸＧＡを７インチのパネルに実装する必要があり、この場合でも４００万個以上の発光素子を搭載する必要がある。このような多数の発光素子を個別部品で実現し、基板実装を行う場合には、実装機は、３３００万回や４００万回以上の実装ストロークを要することとなり、現実的ではない。また、品質保証されたパッケージに搭載された個別部品の実装面積は、もっとも小型のものでも、１［ｍｍ］×１［ｍｍ］程度であり、これを４Ｋテレビの画素数に当てはめた場合には、部品間の実装のクリアランスを考慮せず単純に配置しても、横３．８［ｍ］×縦２．２［ｍ］の巨大なディスプレイとなり、サイネージ用等でない限り現実的ではない。

本実施形態のディスプレイパネル１は、画素１０を構成する発光素子１２が、樹脂層２９によってｐ側金属ピラー（アノード端子）３４およびｎ側金属ピラー（カソード端子）３３とともに一体として支持されたマルチチップパッケージ構造を有している。したがって、ディスプレイパネル１は、１つの半導体装置として品質保証され、特性保証される。そのため、ディスプレイの大型化を容易に実現することができる。

たとえばディスプレイパネル１を８インチのウェハ２に形成した場合、画素１０および発光素子１２のサイズは次のようになる。画素１０のサイズをａ［μｍ］×ａ［μｍ］とすると、ディスプレイパネル１の横（Ｘ軸方向に沿う）方向の長さＡは、３８４０×ａ［μｍ］、縦（Ｙ軸方向に沿う）方向の長さＢは、２１６０×ａ［μｍ］となる。Ａ×Ｂの対角線の長さがウェハ径に等しいとすると、（３８４０×ａ）^２＋（２１６０×ａ）^２＝（２５．４×１０００×８）^２となり、ａは、４６［μｍ］程度となる。４つの発光素子１２で画素１０を構成する場合には、発光素子１２当たり２３［μｍ］×２３［μｍ］となる。この寸法は、現状の製造プロセスの能力では、十分実現できる値である。つまり、７インチ〜８インチのパネルサイズで４Ｋテレビ画質を有するディスプレイパネル１を１つの半導体装置によって構成することができる。なお、このときのディスプレイパネル１のサイズは、横１７７［ｍｍ］×縦９９［ｍｍ］であり、光学系を追加することによって、５０インチや６０インチの大画面化も可能である。

このように、本実施形態のディスプレイパネル１では、１枚のウェハ２から１台の表示装置に用いるディスプレイを構成することができる。また、本実施形態のディスプレイパネル１では、画素数およびパネルサイズに応じて、１枚のウェハ２から複数のディスプレイパネル１を取得することも可能であり、１枚のウェハ２から複数台の表示装置に用いるディスプレイを構成することができる。より小型のパネルサイズの用途、たとえばスマートフォンやタブレット型コンピュータ等向けのディスプレイに対応したディスプレイパネルを提供することが可能である。

上述のようなディスプレイパネル１は、ディスプレイを構成するすべての画素１０を備えているので、実装基板５１への実装ストロークが１回で完了し、表示装置の組立工程を短縮し、簡素にすることができる。

さらに、本実施形態のディスプレイパネル１は、画素１０に半導体発光層を有する発光素子１２を用いているので、発光の応答速度が速い。また、蛍光体層には、無機材料を用いているので、動作寿命を長くすることができる。

（第２の実施形態）
上述では、１つのディスプレイパネル１を１台の表示装置に用いる場合について説明したが、ディスプレイパネルを分割して、複数個のディスプレイパネルのブロックを表示ブロックとして、１台の表示装置のために組み合わせることができる。
図６は、本実施形態のディスプレイパネル１ａの外観を例示する平面図である。
図６に示すように、本実施形態のディスプレイパネル１ａは、複数の表示ブロック７１〜７３を備える。複数の表示ブロック７１〜７３は、第１の表示ブロック７１と、第２の表示ブロック７２と、第３の表示ブロック７３とを含む。それぞれの表示ブロック７１〜７３は、格子状に配列された複数の画素１０を有する。それぞれの画素１０は、複数の発光素子１２を有しており、たとえば４つの発光素子１２を有する。発光素子１２の上部には、蛍光体層４１ａ，４１ｂが設けられている。画素１０の構成は、第１の実施形態のディスプレイパネル１と同じであり、同一の符号を付して詳細な説明を省略する。

ディスプレイパネル１ａは、長方形状であり、この長方形状は、横Ａ１×縦Ｂ１の寸法を有する。第１の表示ブロック７１は、横Ａ２×縦Ｂ２の長方形状を有する。第２の表示ブロック７２は、横（Ａ２／２）×縦Ｂ２の長方形状を有する。第３の表示ブロック７３は、横Ａ２×縦（Ｂ２／２）の長方形状を有する。つまり、各表示ブロックは縦横の寸法が異なる、すなわち画素数が異なる長方形状の表示ブロックである。

第１の表示ブロック７１ａは、第１の表示ブロック７１ａおよび第２の表示ブロック７２ａの縦寸法Ｂ２が同一になる位置に、第２の表示ブロック７２ａに隣接して配置されている。第１の表示ブロック７１ｂは、第１の表示ブロック７１ｂおよび第１の表示ブロック７１ａの縦寸法が同一になる位置に、第１の表示ブロック７１ａに隣接して配置されている。第２の表示ブロック７２ｂは、第２の表示ブロック７２ｂおよび第１の表示ブロック７１ｂの縦寸法が同一になる位置に、第１の表示ブロック７１ｂに隣接して配置されている。

第１の表示ブロック７１ｃは、第１の表示ブロック７１ｃおよび第２の表示ブロック７２ｃの縦寸法が同一になる位置に、第２の表示ブロック７２ｃに隣接して配置されている。第１の表示ブロック７１ｄは、第１の表示ブロック７１ｄおよび第１の表示ブロック７１ｃの縦寸法が同一になる位置に、第１の表示ブロック７１ｃに隣接して配置されている。第２の表示ブロック７２ｄは、第２の表示ブロック７２ｄおよび第１の表示ブロック７１ｄの縦寸法が同一になる位置に、第１の表示ブロック７１ｄに隣接して配置されている。第１の表示ブロック７１ｃ，７１ｄおよび第２の表示ブロック７２ｃ，７２ｄは、第１の表示ブロック７１ａ，７１ｂおよび第２の表示ブロック７２ａ，７２ｂにＹ軸正方向に隣接して配置されている。

第３の表示ブロック７３ｂは、第３の表示ブロック７３ｂおよび第３の表示ブロック７３ａの縦寸法が同一になる位置に、第３の表示ブロック７３ａに隣接して配置されている。第３の表示ブロック７３ｃは、第３の表示ブロック７３ｃおよび第３の表示ブロック７３ｂの縦寸法が同一になる位置に、第３の表示ブロック７３ｂに隣接して配置されている。第３の表示ブロック７３ａ〜７３ｃは、第１の表示ブロック７１ｃ，７１ｄおよび第２の表示ブロック７２ｃ，７２ｄにＹ軸正方向に隣接するように配置されている。

各表示ブロック７１〜７３は、上述のように配置されて、横Ａ１×縦Ｂ１のパネルサイズの長方形状のディスプレイパネル１ａを構成している。ここで、Ａ１＝３×Ａ２、Ｂ１＝２．５×Ｂ２の関係となっている。上述した各表示ブロック７１〜７３の寸法は、ウェハから切り出される位置によって決定される。各表示ブロックの寸法は、上述に限られず、発光素子の特性の分布によって決定される。

本実施形態のディスプレイパネル１ａの製造方法について説明する。
図７は、本実施形態のディスプレイパネル１ａの製造方法を例示する分解組立図を一部に含む概念図である。
図８は、本実施形態のディスプレイパネル１ａの製造方法を説明するためのフローチャートである。
図７に示すように、１つのウェハ２ａは、複数に分割される表示ブロック７１ｄ〜７３ｄを含む。第１の表示ブロック７１ｄは、ウェハ２ａの中央部に設けられている。第２の表示ブロック７２ｄは、ウェハ２ａのＸ軸方向に沿った両端に設けられている。第３の表示ブロック７３ｄは、ウェハ２ａのＹ軸方向に沿った両端に設けられている。他のウェハ２ｂも、複数に分割された表示ブロック７１ｅ〜７３ｅを含んでおり、表示ブロック７１ｅ〜７３ｅは、ウェハ２ａの場合と同様の位置に設けられている。

各画素１０を構成する発光素子１２は、ウェハ２ａ，２ｂ上の位置により特性がばらつくことがある。たとえば、製造時の熱履歴等により、ウェハ２ａ，２ｂは、中央部から周辺部に向かって反りを生ずることがある。この反りによって発光素子１２の光出力や波長等の特性は影響を受ける。ウェハサイズが大口径となるほど、反り等による特性への影響は顕著になり、特性のばらつきも大きくなる。１つのディスプレイパネルにおいて、発光素子１２の特性のばらつきが大きいと、表示品質に影響を及ぼすため、特性のばらつきを低減させる必要がある。

上述のように、発光素子１２の特性ばらつきは、ウェハ２ａ，２ｂ上の位置と関係があるので、ディスプレイパネル１ａを所定の区分に分割して、特性ばらつきを吸収するように再配置することが有効である。ここで、所定の区分は、上述した表示ブロックである。

表示品質に影響を及ぼす特性として、光出力および波長を発光素子１２ごとに取得し、あらかじめ定めた規格内の発光素子１２を有する表示ブロックのみを良品として取得する。たとえば、ウェハ２ａ上の一点鎖線の内側の発光素子１２の特性が良品である領域である。この場合には、Ｙ軸正方向の側の２つの第１の表示ブロック７１ｄが良品である。一方、ウェハ２ｂでは、Ｘ軸正方向の側の２つの第１の表示ブロック７１ｅが良品である。これら良品判定された表示ブロックを、実装基板５１上の位置に再配置する。実装基板５１上に表示ブロックを再配置する場合には、図６の表示ブロックのうち同一の形状および寸法を有する表示ブロックの位置に配置すればよい。たとえば、ウェハ２ａ上の第１の表示ブロック７１ｄの良品判定のものであれば、図６の第１の表示ブロック７１ａ〜７１ｄのいずれの位置に配置されてもよい。他の表示ブロックについても、良品規格のものを取得して、実装基板５１上に再配置する。つまり、１つの実装基板５１に実装される表示ブロックは、同一のウェハから良品として取得された場合に限らず、他のウェハから良品として取得されたものを含む。１つの実装基板５１に実装される表示ブロックのすべてが、同一のウェハから取得された表示ブロックであってももちろんよい。

本実施形態のディスプレイパネル１ａの製造方法について、図８のフローチャートを用いて説明する。
図８に示すように、ウェハ２ａ，２ｂ，…上にｎ個×ｍ個の画素１０を形成する。樹脂層２９の充填および硬化後、成長基板が除去される（ステップＳ１）。

ステップＳ２において、発光素子１２の特性（光出力および波長）を測定する。

ステップＳ３において、測定されたデータは、ウェハおよび表示ブロック（第１〜第３いずれに該当するか）と関連付けられて、記憶される。特性データは、たとえばテスタ等の測定器に設けられた記憶装置のメモリ領域にデータベースとして記憶される。

ステップＳ４において、蛍光体層４１ａ，４１ｂを形成する。

ステップＳ５において、表示ブロックごとにダイシングを行う。

ステップＳ６において、関連付けられ、記憶された特性データにもとづいて、表示ブロックごとの良不良を判定する。良不良判定は、ステップＳ３において行ってもよい。良品判定された表示ブロックを該当する箇所に再配置する。たとえば、第１の表示ブロック７１が良品であれば、マウンタ装置によりその表示ブロックをピックアップして、実装基板５１の第１の表示ブロック７１の配置位置に載置する。なお、表示ブロックの再配置先は、必ずしも実装基板５１でなくてもよい。たとえば、実装基板と同位置に各表示ブロックが収納されるチップキャリア等に載置するようにしてもよい。

上述の製造方法においては、各表示ブロックの形状、位置は、たとえば、取得した発光素子の特性およびパネルサイズにもとづいて、あらかじめ設定されている。一般的に、ウェハの中央部付近では特性のばらつきが小さい傾向があるので、中央部付近の表示ブロックサイズを大きくとり、周辺の表示ブロックサイズを小さくとることが考えられる。

本実施形態のディスプレイパネルの作用および効果について説明する。
本実施形態のディスプレイパネル１ａでは、１枚のウェハ２ａ，２ｂを複数の表示ブロックに分割し、表示ブロックごとに良否判定を行うので、良品の歩留りが向上する。表示ブロックは、ウェハごとに同一形状および同一寸法とされ、同一の基準で良否判定されるので、１つのディスプレイパネル１ａを、複数のウェハ２ａ，２ｂから取得された表示ブロックで構成することができるので、ディスプレイパネル１ａの歩留りをさらに向上させることができる。また、各表示ブロックの形状および寸法は、発光素子の特性のばらつきに応じて設定されるので、安定した歩留りを維持することができる。

（第２に実施形態の変形例）
上述の製造方法の場合においては、ディスプレイパネルの表示品質を上げるためには、特性の良品判定しきい値を厳しく設定する必要がある。一方、しきい値を厳しくした場合には、表示ブロックのサイズのよっては歩留りが低下するおそれがある。特性の良品判定のしきい値をゆるく設定した場合には、画素の発光ばらつきによって表示品質を損なうおそれがある。そこで、以下では、画素の発光ばらつきを抑制する手法について説明する。
図９（ａ）および図９（ｂ）は、発光素子の特性のばらつきの補正について説明するための概念図である。
図１０は、本変形例のディスプレイパネルの製造方法を説明するためのフローチャートである。

各発光素子１２に塗布する蛍光体層４１ａ，４１ｂは、厚さを厚くすると、単位体積当たりの蛍光粒子数が増大するので、波長が実質的に長波長側にシフトする。また、蛍光体層４１ａ，４１ｂの厚さが厚いときには、発光素子１２から放出された発光光が蛍光体層４１ａ，４１ｂで吸収されるため光出力は減少する。そこで、テスタによって取得された光出力および波長のデータにもとづいて、蛍光体層４１ａ，４１ｂの厚さを調整することによって、光出力および波長を補正することができる。

発光素子１２ごとに取得する光出力のデータおよび波長データにもとづく特性区分をあらかじめ設定しておく。たとえば、光出力が所定の値よりも大きいか小さいか、および、波長が所定の値よりも長いか短いか、に区分する。この例では、特性区分を４つ設ける。図９（ａ）に示すように、横軸に発光素子の波長λ、縦軸に発光素子の光出力プロットした場合には、波長λの良品判定のための最小値がλｍｉｎであり、最大値がλｍａｘである。光出力の良品判定のための最小値がＰｍｉｎであり、最大値がＰｍａｘである。特性区分を設定するしきい値は、波長λに対しては、λｔｈであり、光出力に対しては、Ｐｔｈである。λｍｉｎ、λｍａｘ、λｔｈ、Ｐｍｉｎ、Ｐｍａｘ、およびＰｔｈは、たとえば発光素子の特性のばらつきおよび表示ブロックの表示品質にもとづいて設定される。この例では、Ａ区分では、発光素子の特性は、波長λが、λｍｉｎ〜λｔｈの範囲であり、光出力Ｐが、Ｐｍｉｎ〜Ｐｔｈの範囲である。Ｂ区分では、発光素子の特性は、波長λが、λｔｈ〜λｍａｘの範囲であり、光出力Ｐが、Ａ区分と同様に、Ｐｍｉｎ〜Ｐｔｈの範囲である。Ｃ区分では、発光素子の特性は、波長が、λｍｉｎ〜λｔｈの範囲であり、光出力が、Ｐｔｈ〜Ｐｍａｘの範囲である。Ｄ区分では、発光素子の特性は、波長が、λｔｈ〜λｍａｘの範囲であり、光出力が、Ｃ区分と同様に、Ｐｔｈ〜Ｐｍａｘの範囲である。

このような区分の場合に、基準となる蛍光体層の厚さを設定し、その基準値から厚さを厚くする方向に設定して光出力および波長を補正する場合について説明する。上述したように、蛍光体層を厚くすることによって、光出力を低減させ、かつ、波長を長くする方向に補正することができる。上述の各区分の場合には、Ａ区分やＢ区分に分類されている発光素子は、光出力が小さいので、蛍光体層による補正は行われない。また、Ｂ区分やＤ区分に分類されている発光素子１２は、波長がすでに長いので、蛍光体層による補正は行われない。Ｃ区分に分類されている発光素子１２については、蛍光体層を厚く設定することによって、光出力を低減し、波長を長く補正することができる。

たとえば、Ｃ区分に属する発光素子のうち、波長λが短く、光出力Ｐも小さいデータｃ１のような場合には、蛍光体層の厚さを厚くすることによって、波長が長くなり、光出力が低下した結果、Ａ区分のデータａ１の位置に補正され、Ａ区分の蛍光体層を有する発光素子と同等の特性とすることができる。Ｃ区分に属する発光素子のうち、波長λおよび光出力Ｐとも中程度のデータｃ２のような場合には、Ｂ区分のｂ２の位置に補正され、Ｂ区分の蛍光体層を有する発光素子と同等の特性とすることができる。波長λが長く、光出力Ｐが大きいデータｃ３のような場合には、Ｄ区分のデータｄ３の位置に補正され、Ｄ区分の蛍光体層を有する発光素子と同等の特性とすることができる。

各発光素子１２の光出力および波長のデータは、表示ブロック名に関連付けられて記憶されており、どの表示ブロックがＣ区分に属するかを抽出することによって、蛍光体層の厚さを調整して、波長および光出力の補正を行う。波長および光出力の補正を行うことによって、同一表示ブロック上の発光素子の特性のばらつきを低減させることができる。

さらに、発光素子の波長および光出力を補正することによって、特性上、不良判定とされる表示ブロックを救済することもできる。

図９（ｂ）に示すように、蛍光体層の厚さを厚くすることによって、波長を長くし、光出力を低下させることができるので、Ｃ区分の領域をＣ’区分まで拡張し、Ｄ区分をＤ’区分まで拡張することができる。Ｃ’区分は、波長λの最小値が光出力との関係で拡張される。すなわち、最小値は、光出力ＰがＰｍａｘ１（＞０）の場合に、当初の最小値λｍｉｎよりも小さい値を有するλｍｉｎ１に拡張される。光出力ＰがＰｍａｘ１以下の場合には、Ｐｍａｘ１の低下に応じて波長λの最小値は増大する。光出力Ｐの最大値は、Ｐｍａｘよりも大きい値を有するＰｍａｘ２まで拡張される。なお、Ｐｍａｘ２＞Ｐｍａｘ１である。

Ｄ’区分は、光出力Ｐの最大値が、波長λとの関係で拡張される。すなわち、光出力Ｐの最大値は、波長λがλｔｈ〜λｍａｘ１（＜λｍａｘ）の範囲では、Ｐｍａｘ２まで拡張される。波長λがλｍａｘ１〜λｍａｘの範囲では、波長λの増加にともなって波長の最大値は減少する。

上述のように、表示ブロックの良不良の判定基準を拡張した場合には、蛍光体層の厚さを調整することによって、発光素子の波長および光出力を補正することができる。発光素子の波長および光出力を補正することによって、表示ブロックの不良判定数を低減させることができ、歩留りを向上させることができる。

図１０に示すように、ステップＳ３ａにおいて、発光素子１２の光出力および波長のデータを取得するとともに、特性区分に分類する。特性区分は、特性の良否区分に加えて、上述した光出力および波長の補正を行うことができる値（所定値）を基準として設定されている。

ステップＳ４ａでは、区分Ａ，Ｂ，Ｄに属する表示ブロックについては、基準の厚さで蛍光体層を形成し、区分Ｃに属する表示ブロックについては、光出力および波長のデータの補正を考慮した厚さで蛍光体層を形成する。蛍光体層の厚さの設定については、たとえばすべての蛍光体層を塗布等により形成し、その後、補正を行う表示ブロックを露出させるマスクを形成して蛍光体の追加塗布を行う等によって行うことができる。

上述では、表示ブロック内のすべての発光素子１２が同一の特性区分に分類されることを前提に説明したが、表示ブロック内の一定の割合の発光素子１２が同一の特性区分に分類される場合に、その区分と設定するようにしてもよい。つまり、特性分布上、いずれかの特性区分に属する発光素子が支配的であるかを考慮して区分設定してもよい。

また、上述では、表示ブロックごとに蛍光体層の厚さを設定することを説明したが、表示ブロック内においてさらに分割して蛍光体層の厚さを調整するようにしてもよい。

さらに、特性区分の分類数は、光出力および／または波長に応じて、より細かく６区分、８区分等分類するようにしてももちろんよい。

なお、蛍光体層４１ａ，４１ｂの厚さの調整は、厚さを厚くするように調整する場合に限らず、厚さを薄くするように調整してもよい。一旦塗布した蛍光体層を必要箇所を削り取る等することによって、蛍光体層４１ａ，４１ｂの厚さを選択的に薄くすることもできる。

（第３の実施形態）
図１１は、本実施形態のディスプレイパネル１ｂの一部の外観を例示する平面図である。
図１２は、本実施形態のディスプレイパネルの製造方法を例示する概念図である。
第２の実施形態のディスプレイパネル１ａにおいて説明したように、ディスプレイパネル１ａは、複数の表示ブロック７１を備える。複数の表示ブロック７１のそれぞれは、実装基板５１上に載置され、ハンダ接合等によって、各アノード端子３４ａおよびカソード端子３３ａが、配線５２と相互に接続される。各表示ブロック間も含めて、発光素子１２の相互の間隔、すなわち素子間ピッチＰは、一定である必要がある。つまり、隣接して配置されている各発光素子１２間の距離Ｌは、一定である。なお、素子間ピッチＰは、Ｘ軸方向およびＹ軸方向で等しいとすると、次のようになる。素子間ピッチＰは、半導体層２４のＸ軸方向の中心から、隣接する発光素子の半導体層２４のＸ軸方向の中心までの距離である。つまり、画素ピッチＰは、発光素子の半導体層２４の第１主面２４ａのＸ軸方向の長さに、隣接する発光素子間の発光層２３の第１主面２４ａ間の距離（絶縁層２８のＸ方向の長さ）の１／２を加算した長さである。なお、以下の説明では、発光層２３の第１主面２４ａ間の距離を、単に発光素子間の距離と呼ぶこととする。

一方、第２の実施形態のディスプレイパネル１ａでは、ウェハ２からダイシングされた表示ブロックが実装基板５１に載置される。各表示ブロックは、表示ブロックの端部で、隣接する表示ブロックの端部から間隙ｓをあけて配置される。この間隙ｓは、隣接する発光素子間の発光層２３間の絶縁層２８のＸ方向の長さよりも小さい値に設定されている。また、この間隙ｓは、使用時等の高温環境によって表示ブロックが膨張した場合の長さよりも大きい値に設定されている。間隙ｓがない（ゼロ）場合や、間隙ｓが表示ブロックの熱膨張時の長さよりも小さい場合には、切断、隣接する表示ブロックと接触等の干渉を生ずるおそれがある。

図１２では、ウェハ状態における各発光素子１２の配置が示されている。図１２に示すように、ウェハ状態においては、ダイシング位置ｄを含む発光素子１２間距離Ｍは、ダイシング位置ｄを含まない発光素子１２間距離Ｌよりも短く設定されている。ダイシング位置ｄを含む発光素子１２間距離Ｍは、ダイシング位置ｄを含まない発光素子間距離Ｌから間隙ｓを差し引いた長さに等しく設定されている。したがって、隣接する表示ブロックを間隙ｓだけ離間して実装基板５１に実装した場合であっても、すべての素子間ピッチＰを等しくすることができる。

ダイシングブレードの幅をより広いものを選定することができる場合には、ダイシングブレードの幅を間隙ｓに等しく設定することによって、ダイシング位置ｄを含まない画素間距離を、ダイシング位置ｄを含む画素間距離Ｌに等しくすることができる。

本実施形態のディスプレイパネル１ｂの作用および効果について説明する。
隣接して配置される表示ブロック間には、間隙ｓがあるので、表示ブロックを実装基板５１に実装するときの表示ブロック間のクリアランスが確保され、実装基板５１への実装が容易になる。隣接する表示ブロック同士が干渉することがないので、表示ブロックの端部付近で画素が干渉を受けて画像の歪等の発生を抑制することができる。

隣接して配置される表示ブロック間には、間隙ｓがあるので、実装基板５１に実装後に、発光素子等の発熱により表示ブロックが膨張した場合でも、隣接する表示ブロックと干渉することが防止される。そのため、発光素子１２の樹脂層２９が発熱によって多少変形した場合であっても、画像の歪を生じにくくすることができる。

（第４の実施形態）
図１３は、本実施形態の表示装置を例示するブロックである。
図１３に示すように、本実施形態の表示装置８０は、ディスプレイパネル１と、駆動回路６１と、を備える。ディスプレイパネル１は、上述した第１の実施形態のディスプレイパネル１である。ディスプレイパネルは、他の実施形態のディスプレイパネル１ａ，１ｂであってもよい。駆動回路６１は、上述の第１の実施形態で説明した駆動回路６１である。

ディスプレイパネル１は、実装基板５１に実装されている。駆動回路６１は好ましくは実装基板５１に実装されている。実装基板５１には、好ましくは、制御回路８２が実装されている。制御回路８２は、駆動回路６１に接続され、適切な画素１０を選択して、適切な電流値で発光素子１２を駆動する。制御回路８２は、たとえばインタフェース回路９０に接続され、インタフェース回路９０を介して、表示装置８０の外部機器、たとえばコンピュータのモニタ出力端子に接続される。

ディスプレイパネル１は、画素数およびパネルサイズに応じて寸法が決定される。ディスプレイパネル１は、対角寸法５インチの情報通信端末装置に内蔵される。情報通信端末装置は、たとえばいわゆるスマートフォンである。この場合典型的には、ディスプレイパネル１の画素数は、たとえば１９２０×１０８０等である。この場合のディスプレイパネル１は、対角５インチのパネルサイズであるため、たとえば８インチのウェハからは、複数個切り出すことができる。

本実施形態の表示装置８０の作用および効果について説明する。
上述した他の実施形態のディスプレイパネル１〜１ｂと同様の作用および効果に加えて、以下の作用および効果を有する。すなわち、表示装置８０は、ディスプレイパネル１〜１ｂと列駆動回路６２と行駆動回路６４とを備え、これらを同一の実装基板５１に実装しているので、小型のディスプレイモジュールを構成することができる。

（第４の実施形態の変形例）
図１４は、本実施形態の変形例の表示装置１００を例示するブロック図である。
図１４に示すように、本変形例の表示装置１００は、ディスプレイパネル１と、駆動回路６１と、光学系１１０とを備える。本変形例の表示装置１００は、第４の実施形態の表示装置８０に光学系１１０を追加することによって、画面サイズを任意に設定することができる。表示装置１００は、たとえば、５０インチや６０インチを超える大画面を有する高精細受像機である。高精細受像機は、たとえば４Ｋテレビ受像機等である。

本変形例の表示装置１００の作用および効果について説明する。
本変形例の表示装置１００では、ディスプレイパネル１の画面出力を拡大表示させる光学系１１０を備えているので、任意のパネルサイズの表示装置を実現することができる。

第２の実施形態のディスプレイパネル１ａのように、１つのディスプレイパネルを複数の表示ブロックに分割した場合には、１枚のウェハを有効に用いて表示ブロックを切り出すことができる。たとえば、８インチのウェハの面積は、３２，４１２，８３８，４００μｍ^２であるから、１画素の当たりの面積は３，９０８μｍ^２となる。この画素を、ＲＧＢ各色で割り当てる（３つの発光素子）と３６μｍ×３６μｍが単位色あたり発光素子サイズとなる。つまり、８インチのウェハから、４Ｋテレビ受像機の画面表示が可能なディスプレイパネルを構成することができる。この場合には、ディスプレイパネルとしては、対角８インチ（２００ｍｍ）以上のパネルサイズとすることができるが、光学系１１０によって、５０インチ以上の画面サイズを実現することができる。

上述した実施形態および変形例において、青色の発光光を発する発光素子と、赤色蛍光体および緑色蛍光体との組み合わせによって、ＲＧＢを発色する具体例を説明したが、ＲＧＢを発色し、これらの混合光を生成することができる組み合わせであれば上述に限られない。たとえば、紫外光を出力する発光素子に、赤色、緑色および青色の蛍光体を組み合わせて、ＲＧＢの混合色を生成する等してももちろんよい。また、蛍光体を使用せず、各発光素子の発光層の組成（Ｉｎ，Ｇａ，Ａｌ）を変えてＲＧＢ素子としてもよい。

以上説明した実施形態によれば、多数の画素を少ない工数で実装することができるディスプレイパネル、表示装置およびディスプレイパネルの製造方法を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１，１ａ，１ｂ ディスプレイパネル、２，２ａ，２ｂ ウェハ、１０ 画素、１２ 発光素子、１２ａ 赤色発光素子、１２ｂ，１２ｃ 緑色発光素子、１２ｄ 青色発光素子、２１ 第１半導体層、２２ 第２半導体層、２３ 発光層、２４ 半導体層、２４ａ 第１主面、２４ｂ 第２主面、２５ ｎ側電極、２６ ｐ側電極、２７ 絶縁膜、２８ 絶縁層、２８ａ 第１ビア、２８ｂ 第２ビア、２９ 樹脂層、３１ ｎ側配線層、３２ ｐ側配線層、３３ ｎ側金属ピラー、３３ａ〜３３ｄ カソード端子、３４ ｐ側金属ピラー、３４ａ〜３４ｄ アノード端子、４１ａ，４１ 蛍光体層、５１ 実装基板、５２ 配線、６１ 駆動回路、６２ 列駆動回路、６３ａ，６３ｂ 定電流回路、６４ 行駆動回路、６５ａ，６５ｂ 行選択スイッチ回路、７１〜７３ 表示ブロック、８０ 表示装置、８２ 制御回路、９０ インタフェース回路、１００ 表示装置、１１０ 光学系

Claims (12)

1. 第１発光層をそれぞれ含む複数の第１の半導体層と、
   前記複数の第１の半導体層の一方の面の側で、前記複数の第１の半導体層のそれぞれに接続された第１アノード端子および第１カソード端子と、
   前記第１の半導体層の一方の面の側で、前記複数の第１の半導体層、前記第１アノード端子および前記第１カソード端子を一体として支持する第１樹脂層と、
   前記第１の半導体層の他方の面の側で、前記複数の第１の半導体層の少なくとも一部を覆って設けられた第１蛍光体層と、
   を含む第１表示ブロックと、
   第２発光層をそれぞれ含む複数の第２の半導体層と、
   前記複数の第２の半導体層の一方の面の側で、前記複数の第２の半導体層のそれぞれに接続された第２アノード端子および第２カソード端子と、
   前記第２の半導体層の一方の面の側で、前記複数の第２の半導体層、前記第２アノード端子および前記第２カソード端子を一体として支持する第２樹脂層と、
   前記第２の半導体層の他方の面の側で、前記複数の第２の半導体層の少なくとも一部を覆って設けられた第２蛍光体層と、
   を含む第２表示ブロックと、
   を備え、
   前記複数の第１の半導体層は、第１方向にｎ個（ｎは自然数）配列され、前記第１方向に交差する第２方向にｍ個（ｍは２以上の整数）配列され、
   前記複数の第２の半導体層は、前記第１方向にｐ個（ｐは自然数）配列され、前記第２方向にｑ個（ｑは２以上の整数）配列され、
   前記第１表示ブロックおよび前記第２表示ブロックは、隣接して配置され、
   前記第１表示ブロックの前記第１方向の長さは、前記第２表示ブロックの前記第１方向の長さと異なるディスプレイパネル。
2. 前記第１表示ブロックおよび前記第２表示ブロックは、所定の間隙を設けて隣接して配置され、
   前記複数の第１の半導体層のうちの１つの第１の半導体層とこれに隣接する他の第１の半導体層との距離、および、前記複数の第２の半導体層のうちの１つの第２の半導体層とこれに隣接する他の第２の半導体層との距離は、前記複数の第１の半導体層のうち隣接する第１の半導体層が存在しない第１の半導体層と、これに隣接し、前記複数の第２の半導体層のうち隣接する第２の半導体層が存在しない第２の半導体層との距離に等しい請求項１記載のディスプレイパネル。
3. 前記蛍光体層は、蛍光体シートを含む請求項１または２に記載されたディスプレイパネル。
4. 前記蛍光体層は、蛍光樹脂を含む請求項１または２に記載されたディスプレイパネル。
5. 前記蛍光体層は、前記第１方向および前記第２方向を含む平面で、異なる厚さで設けられた請求項４記載のディスプレイパネル。
6. 請求項１〜５のいずれか１つに記載されたディスプレイパネルと、
   前記ディスプレイパネルを駆動する駆動回路と、
   を備えた表示装置。
7. 前記ディスプレイパネルの表示を拡大する光学系をさらに備えた請求項１〜６のいずれか１つに記載の表示装置。
8. 発光層をそれぞれ含む複数の半導体層を形成する工程と、
   前記複数の半導体層の一方の面の側で、前記複数の半導体層のそれぞれに接続されたアノード端子およびカソード端子を形成する工程と、
   前記半導体層の一方の面の側で、前記複数の半導体層、前記アノード端子および前記カソード端子を一体として支持する樹脂層を形成する工程と、
   前記半導体層の他方の面に蛍光体層を形成する工程と、
   前記複数の半導体層の外周の前記樹脂層をダイシングして第１表示ブロックおよび第２表示ブロックを切り出す工程と、
   前記第１表示ブロックおよび前記第２表示ブロックを実装基板に接続する工程と、
   を有し、
   前記第１表示ブロックの第１方向の長さは、前記第２表示ブロックの前記第１方向の長さと異なるディスプレイパネルの製造方法。
9. 前記複数の半導体層のそれぞれの電気的特性を測定し、前記電気的特性に応じて前記第１表示ブロックおよび前記第２表示ブロックを分類する工程をさらに含む請求項８記載のディスプレイパネルの製造方法。
10. 前記第１表示ブロックおよび前記第２表示ブロックを実装基板に接続する工程には、前記分類にもとづいて前記第１表示ブロックおよび前記第２表示ブロックを配置する工程を含む請求項９記載のディスプレイパネルの製造方法。
11. 前記蛍光体層を形成する工程には、前記分類にもとづいて異なる厚さの前記蛍光体層を形成する工程を含む請求項９記載のディスプレイパネルの製造方法。
12. 前記複数の半導体層は、１つのウェハに形成され、
    前記第１表示ブロックおよび前記第２表示ブロックを切り出す工程は、前記第２表示ブロックが、前記第１表示ブロックよりも前記ウェハの周辺部側から切り出されることを含む請求項８〜１１のいずれか１つに記載のディスプレイパネルの製造方法。

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