JP6579111B2 - 半導体集積回路装置 - Google Patents

Description

本開示は、コア領域とＩ／Ｏ領域とが形成された半導体集積回路装置に関する。

近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、半導体集積回路が構成される装置、すなわち半導体集積回路装置において、例えばその周囲に、半導体集積回路外部と信号等をやりとりするための外部接続パッドを一重に並べて配置すると、外部接続パッドによって半導体集積回路装置の面積が律束され、面積が増大する場合がある、という問題がある。

特許文献１では、パッドを複数列に配置した半導体集積回路装置の構成が開示されている。この構成では、コア領域の電源の供給を行うためのパッドを複数列パッドのうち内側列に設け、これらのパッドをコア電源の電源配線に接続している。

特開２００７−３０５８２２号公報

特許文献１に開示されたようなパッドを複数列に配置した構成により、パッド数の増大によるチップサイズの増加を抑えることができる。ところが特許文献１では、コア電源に関して、パッドが設けられているものの、これに対応する入出力セル（Ｉ／Ｏセル）が設けられていない。このため、電源供給用のＩ／Ｏセルに通常設けられているＥＳＤ(Electrostatic discharge)保護回路がなく、コア電源がＥＳＤに対して脆弱になっている。

本開示は、半導体集積回路装置について、半導体集積回路の面積の増加を招くことなく、コア電源についてＥＳＤ保護能力を確保可能な構成を提供することを目的とする。

本開示の一態様では、内部回路が配置されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体集積回路装置は、前記コア領域に設けられており、当該コア領域に電源電位または接地電位を供給するためのコア電源配線と、前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、複数の外部接続パッドからなり、少なくとも一部が前記コア領域にある第１パッド列と、それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドからなり、前記半導体集積回路装置において前記第１パッド列の外側にある第２パッド列とを備え、前記第１パッド列は、前記コア電源配線と接続されており、電源電位または接地電位が外部から与えられる第１コア電源用パッドを含み、前記複数のＩ／Ｏセルは、少なくとも１つのコア電源用Ｉ／Ｏセルを含み、前記第２パッド列は、前記第１コア電源用パッドと共通の電源電位または接地電位が外部から与えられ、かつ、前記コア電源用Ｉ／Ｏセルと接続された第２コア電源用パッドを含む。

この態様によると、半導体集積回路装置は、少なくとも一部がコア領域にある第１パッド列と、その外側にある第２パッド列とを備えている。第１パッド列は、コア電源配線と接続されており、電源電位または接地電位が外部から与えられる第１コア電源用パッドを含む。第２パッド列は、第１コア電源用パッドと共通の電源電位または接地電位が外部から与えられ、コア電源用Ｉ／Ｏセルと接続された第２コア電源用パッドを含む。これにより、コア領域に対して十分な電源供給を行うことができるとともに、コア電源に関して、ＥＳＤ保護能力を高めることができる。

本開示に係る半導体集積回路装置によると、半導体集積回路の面積の増加を招くことなく、コア電源についてＥＳＤ保護能力を確保可能である。

実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 実施形態に係る半導体集積回路装置のＩ／Ｏ領域周辺の構成例 変形例１に係る半導体集積回路装置のＩ／Ｏ領域周辺の構成例 変形例２に係る半導体集積回路装置のＩ／Ｏ領域周辺の構成例

以下、実施の形態について、図面を参照して説明する。

（実施形態）
図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。コア領域２には、当該コア領域２に電源電位または接地電位を供給するためのコア電源配線４が設けられている。コア電源配線４は例えばメッシュ状に構成されている。図１では図示を簡略化しているが、Ｉ／Ｏ領域３には、半導体集積回路装置１の周辺部を環状に囲むように、インターフェイス回路を構成する複数のＩ／Ｏセル１１が配置されている。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッド（以下、適宜、単にパッドという）が配置されている。外部接続パッドは、Ｉ／Ｏ領域３および、コア領域２の一部に配置されている。

図２は本実施形態に係る半導体集積回路装置のＩ／Ｏ領域３周辺の構成例を示す図であり、図１の部分Ｘの拡大図に相当する。なお、図２では、Ｉ／Ｏセルの内部構成や信号配線等については図示を省略している。図２において、Ｉ／Ｏ領域３には、図面横方向（半導体集積回路装置１の外辺に沿う方向）に並ぶ複数のＩ／Ｏセル１１によって、Ｉ／Ｏセル列１０が構成されている。そして、半導体集積回路装置１に、複数の外部接続パッド２１が配置されており、半導体集積回路装置１の内側から順に、パッド列２０Ａ，２０Ｂ，２０Ｃを構成している。各外部接続パッド２１は、半導体集積回路装置１の外部と接続される。

第１パッド列としてのパッド列２０Ａはコア領域２にあり、コア領域２にコア電源（電圧ＶＤＤ１）を供給するためのコア電源パッド２２と、コア領域２に接地電圧ＶＳＳを与えるためのコア接地パッド２３とを含む。パッド列２０Ａの各パッド２１は、Ｉ／Ｏセル１１とは直接接続されていない。コア電源パッド２２は電源電圧ＶＤＤ１を供給するコア電源配線４と直接接続されており、コア接地パッド２３は接地電圧ＶＳＳを供給するコア電源配線４と直接接続されている。また図２の構成では、コア電源パッド２２同士が配線３１によって互いに接続されており、コア接地パッド２３同士が配線３２によって互いに接続されている。この配線３１，３２は、パッド２１と同じ配線層に形成されているのが、さらなる低抵抗化が図れるので、好ましい。ただし、コア電源パッド２２同士、コア接地パッド２３同士は互いに接続されていなくてもよい。

パッド列２０Ｂ，２０Ｃの各パッド２１は、それぞれ、対応するＩ／Ｏセル１１と接続されている。第２パッド列としてのパッド列２０ＣはＩ／Ｏ領域３にあり、Ｉ／Ｏ領域３にＩ／Ｏ電源（電圧ＶＤＤ２（＞ＶＤＤ１））を供給するためのＩ／Ｏ電源パッド２４と、Ｉ／Ｏ領域３に接地電圧ＶＳＳを与えるためのＩ／Ｏ接地パッド２５とを備えている。さらに、パッド列２０Ｃは、電圧ＶＤＤ１が外部から与えられるコア電源パッド２６も含んでいる。ここでは、コア接地パッド２３およびＩ／Ｏ接地パッド２５は、コア電源用とＩ／Ｏ電源用の共通の接地パッドとして機能するものとする。パッド列２０Ｂ，２０Ｃにおいて、Ｉ／Ｏ電源パッド２４、Ｉ／Ｏ接地パッド２５およびコア電源パッド２６以外のパッド２１は、主に信号用である。

コア電源パッド２２およびコア接地パッド２３が、本開示における第１コア電源用パッドに相当する。コア電源パッド２６およびＩ／Ｏ接地パッド２５が、本開示における第２コア電源用パッドに相当する。

Ｉ／Ｏセル列１０は、ＶＤＤ２供給用のＩ／Ｏセル１２、ＶＳＳ供給用のＩ／Ｏセル１３、および、ＶＤＤ１供給用のＩ／Ｏセル１４を含む。Ｉ／Ｏ電源パッド２４はＩ／Ｏセル１２に接続されており、Ｉ／Ｏ接地パッド２５はＩ／Ｏセル１３に接続されており、コア電源パッド２６はＩ／Ｏセル１４に接続されている。これら電源電位や接地電位を供給するためのＩ／Ｏセル１２，１３，１４は、それぞれ、ＭＯＳトランジスタやダイオード等で構成されるＥＳＤ保護回路を有している。その他のＩ／Ｏセル１１は、主に信号用である。

図２の構成によると、コア領域２にあるパッド列２０Ａに、コア電源配線４に接続されるコア電源パッド２２およびコア接地パッド２３を設けている。これにより、コア領域２に対して十分な電源供給を行うことができる。また、パッド列２０Ｃにも、コア電源と共通の電源電位ＶＤＤ１を供給するコア電源パッド２６、および、コア電源と共通の接地電位ＶＳＳを供給するＩ／Ｏ接地パッド２５を設けている。コア電源パッド２６およびＩ／Ｏ接地パッド２５は、ＥＳＤ保護回路を有しているＩ／Ｏセル１４，１３と接続されているため、これにより、コア電源に関して、ＥＳＤ保護能力を高めることができる。さらに、半導体集積回路装置１の外部と接続されるボンディングワイヤ等の配線は、外側に設けられたパッド列２０Ｃの方が、コア領域２にあるパッド列２０Ａと比べて短くなる。このため、Ｉ／Ｏセルと接続されたパッドが外部と接続されるパッケージ配線のインピーダンスが低くなるので、ＥＳＤ保護機能がより効果的に働く。

なお、図２の構成では、３列のパッド列２０Ａ，２０Ｂ，２０Ｃが配置されているものとしたが、これに限られるものではなく、コア領域２にあるパッド列と、Ｉ／Ｏセルと接続されたパッドからなるパッド列とを含む２列以上のパッド列が配置されていればよい。また、Ｉ／Ｏセルと接続されたコア電源パッドは半導体集積回路装置１の最外列である必要はなく、例えば図２の構成において、パッド列２０Ｂに含まれていてもかまわない。たただし、最外列にあると、外部と接続するパッケージ配線のインピーダンスがより低くなるので好ましい。

また、図２の構成では、Ｉ／Ｏセルと接続されたコア電源パッド２６およびＩ／Ｏ接地パッド２５は１個ずつ配置されているが、複数個配置されていてもよい。Ｉ／Ｏセルと接続された電源パッドおよび接地パッドの個数が増えることによって、ＥＳＤ保護能力がより向上する。また、Ｉ／Ｏセルと接続された電源パッドおよび接地パッドの両方ではなく、いずれか一方のみが配置されていても、コア電源に対するＥＳＤ保護能力向上の効果は得られる。

なお、ここでは、コア接地パッド２３およびＩ／Ｏ接地パッド２５は、コア電源用とＩ／Ｏ電源用の共通の接地パッドとして機能するものとしたが、コア接地パッド２３とＩ／Ｏ接地パッド２５とは、電気的に分離されていてもかまわない。

また、Ｉ／Ｏセル列１０は１列であるものとしたが、これに限られるものではなく、２列以上のＩ／Ｏセル列が配置されていてもかまわない。

また、Ｉ／Ｏセル列１０およびパッド列２０Ａ，２０Ｂ，２０Ｃは、半導体集積回路装置１の周辺部を環状に囲むように設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、パッド列２０Ａ，２０Ｂ，２０Ｃの全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。

（変形例１）
図３は変形例１に係る半導体集積回路装置のＩ／Ｏ領域周辺の構成例を示す図である。図３において、図２と共通の構成要素については、図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図３の構成では、第３パッド列としてのパッド列２０Ｂの一部のパッドが省かれており、その部分に、パッド列２０Ａとパッド列２０Ｃを接続する配線４１，４２が配置されている。配線４１は、パッド列２０Ａにおけるコア電源パッド２２と、パッド列２０Ｃにおけるコア電源パッド２６とを接続している。配線４２は、パッド列２０Ａにおけるコア接地パッド２３と、パッド列２０ＣにおけるＩ／Ｏ接地パッド２５とを接続している。

図３の構成により、パッド列２０Ａにおけるコア電源パッド２２と、パッド列２０Ｃにおけるコア電源パッド２６とが、低抵抗で接続される。このため、コア電源用Ｉ／Ｏセル１４が、コア電源パッド２６を介してコア電源パッド２２と低抵抗で接続されるので、ＥＳＤ保護機能がより効果的に働く。また、コア電源パッド２６がコア電源パッド２２を介してコア電源配線４と低抵抗で接続されるので、コア電源の強化が実現される。同様に、パッド列２０Ａにおけるコア接地パッド２３と、パッド列２０ＣにおけるＩ／Ｏ接地パッド２５とが、低抵抗で接続される。このため、Ｉ／Ｏ接地用Ｉ／Ｏセル１３が、Ｉ／Ｏ接地パッド２５を介してコア接地パッド２３と低抵抗で接続されるので、ＥＳＤ保護機能がより効果的に働く。また、Ｉ／Ｏ接地パッド２５がコア接地パッド２３を介してコア電源配線４と低抵抗で接続されるので、コア電源の強化が実現される。

なお、パッド列２０Ａにおけるコア電源パッド２２とコア接地パッド２３のいずれか一方が、パッド列２０Ｃのパッドと接続されていてもよい。また、配線４１，４２は、パッド２１と同じ配線層に形成されているのが好ましい。これにより、コア電源パッド２２とコア電源パッド２６、および、コア接地パッド２３とＩ／Ｏ接地パッド２５が、より低抵抗で接続される。

（変形例２）
図４は変形例２に係る半導体集積回路装置のＩ／Ｏ領域周辺の構成例を示す図である。図４において、図２と共通の構成要素については、図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図４の構成では、パッド列２０Ｂが、第３コア電源用パッドとしてのコア電源パッド２７を含んでおり、このコア電源パッド２７が、パッド列２０Ａにおけるコア電源パッド２２と配線４３によって接続されているとともに、パッド列２０Ｃにおけるコア電源パッド２６と配線４４によって接続されている。また、コア電源パッド２７は、対応するコア電源用Ｉ／Ｏセル１５に接続されている。

図４の構成によると、パッド列２０Ａにおけるコア電源パッド２２に、パッド列２０Ｃにおけるコア電源パッド２６およびコア電源用Ｉ／Ｏセル１４が、低抵抗で接続されている。さらに、コア電源パッド２２に、パッド列２０Ｂにおけるコア電源パッド２７およびコア電源用Ｉ／Ｏセル１５が低抵抗で接続されている。このため、変形例１と比べて、ＥＳＤ保護効果をさらに増大させることができるとともに、コア電源のさらなる強化を実現することができる。

なお、コア電源パッド２７にＩ／Ｏセルが接続されていなくてもかまわない。この場合でも、コア電源パッド２７がコア電源パッド２２に接続されたことによって、ＥＳＤ保護効果の増大やコア電源のさらなる強化を実現することができる。また、図示は省略するが、コア接地パッド２３に対しても、同様の構造を採用してもよい。

本開示によると、半導体集積回路装置について、半導体集積回路の面積の増加を招くことなく、コア電源についてＥＳＤ保護能力を確保可能なので、例えば、入出力信号数が多い大規模ＬＳＩの小型化に有用である。

１ 半導体集積回路装置
２ コア領域
３ Ｉ／Ｏ領域
４ コア電源配線
１０ Ｉ／Ｏセル列
１１ Ｉ／Ｏセル
１４ コア電源用Ｉ／Ｏセル
１５ コア電源用Ｉ／Ｏセル
２０Ａ パッド列（第１パッド列）
２０Ｂ パッド列（第３パッド列）
２０Ｃ パッド列（第２パッド列）
２１ 外部接続パッド
２２ コア電源パッド（第１コア電源用パッド）
２３ コア接地パッド（第１コア電源用パッド）
２５ Ｉ／Ｏ接地パッド（第２コア電源用パッド）
２６ コア電源パッド（第２コア電源用パッド）
２７ コア電源パッド（第３コア電源用パッド）
４１，４２ 配線

Claims (9)

1. 内部回路が配置されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体集積回路装置であって、
   前記コア領域に設けられており、当該コア領域に電源電位または接地電位を供給するためのコア電源配線と、
   前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、
   複数の外部接続パッドからなり、少なくとも一部が前記コア領域にある第１パッド列と、
   それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドからなり、前記半導体集積回路装置において前記第１パッド列の外側にある第２パッド列と、
   複数の外部接続パッドからなり、前記第１パッド列と前記第２パッド列との間に設けられた第３パッド列とを備え、
   前記第１パッド列は、前記コア電源配線と接続されており、電源電位または接地電位が外部から与えられる第１コア電源用パッドを含み、
   前記複数のＩ／Ｏセルは、少なくとも１つのコア電源用Ｉ／Ｏセルを含み、
   前記第２パッド列は、前記第１コア電源用パッドと共通の電源電位または接地電位が外部から与えられ、かつ、前記コア電源用Ｉ／Ｏセルと接続された第２コア電源用パッドを含み、
   前記半導体集積回路装置は、
   前記第３パッド列におけるパッド間を通り、前記第１コア電源用パッドと前記第２コア電源用パッドとを接続する配線を備えている
   ことを特徴とする半導体集積回路装置。
2. 内部回路が配置されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体集積回路装置であって、
   前記コア領域に設けられており、当該コア領域に電源電位または接地電位を供給するためのコア電源配線と、
   前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、
   複数の外部接続パッドからなり、少なくとも一部が前記コア領域にある第１パッド列と、
   それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドからなり、前記半導体集積回路装置において前記第１パッド列の外側にある第２パッド列と、
   複数の外部接続パッドからなり、前記第１パッド列と前記第２パッド列との間に設けられた第３パッド列とを備え、
   前記第１パッド列は、前記コア電源配線と接続されており、電源電位または接地電位が外部から与えられる第１コア電源用パッドを含み、
   前記複数のＩ／Ｏセルは、少なくとも１つのコア電源用Ｉ／Ｏセルを含み、
   前記第２パッド列は、前記第１コア電源用パッドと共通の電源電位または接地電位が外部から与えられ、かつ、前記コア電源用Ｉ／Ｏセルと接続された第２コア電源用パッドを含み、
   前記第３パッド列は、前記第１コア電源用パッドと前記第２コア電源用パッドとに配線で接続された、第３コア電源用パッドを含む
   ことを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記第３コア電源用パッドは、前記複数のＩ／Ｏセルのいずれかと接続されている
   ことを特徴とする半導体集積回路装置。
4. 請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
   前記第１パッド列は、前記第１コア電源用パッドを複数個備え、
   前記複数の第１コア電源用パッドは、配線によって互いに接続されている
   ことを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記複数の第１コア電源用パッドを互いに接続する前記配線は、前記複数の第１コア電源用パッドと同一配線層に、配置されている
   ことを特徴とする半導体集積回路装置。
6. 請求項１〜５のうちいずれか１項記載の半導体集積回路装置において、
   前記第２パッド列は、前記半導体集積回路装置における最外列のパッド列である
   ことを特徴とする半導体集積回路装置。
7. 請求項１〜６のうちいずれか１項記載の半導体集積回路装置において、
   前記第２パッド列および前記第３パッド列の外部接続パッドは、前記複数のＩ／Ｏセルと平面視で重なっている
   ことを特徴とする半導体集積回路装置。
8. 請求項１〜７のうちいずれか１項記載の半導体集積回路装置において、
   前記コア電源配線は、メッシュ状に構成されている
   ことを特徴とする半導体集積回路装置。
9. 請求項１〜８のうちいずれか１項記載の半導体集積回路装置において、
   前記コア電源用Ｉ／Ｏセルは、ＥＳＤ保護回路を有する
   ことを特徴とする半導体集積回路装置。

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