JP2011171680A - 半導体集積回路装置 - Google Patents

Abstract

【課題】電極パッドからＥＳＤ保護回路に十分なサージ電流が流れず、入出力回路が破壊されやすくなる。
【解決手段】半導体集積回路装置２０１の回路ブロック２１の上層に、電極パッド２２が設けられている。電極パッド２０２，２１３と、内部回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ａ２０４，分岐点Ｂ２１２が設けられている。分岐点Ａ２０４，分岐点Ｂ２１２は、電極パッド２０２，２１３よりもＥＳＤ保護回路２０６に近い位置に、配置されている。
【選択図】図３

Description

本発明は、半導体集積回路装置に関するものであり、特に、内部回路と、回路ブロックの上層に形成された電極パッドと、内部回路をＥＳＤ（Electrostatice Discharge）による破壊から保護するためのＥＳＤ保護回路との接続構造に関する。

近年、回路の大規模化に伴い、半導体集積回路装置のピン数が増大する傾向にある。このような多ピン化に対応するために、例えば特許文献１では、電極パッドをマトリックス状に配置する技術が提案されている（例えば、特許文献１）。

一般に、電極パッドの下層にはＥＳＤ保護回路が配置される。このため、回路ブロックの上層に多数の電極パッドを配置した場合、ＥＳＤ保護回路が回路ブロック内の回路配置の妨げになり、回路面積の増大や配線混雑という問題を引き起こす。

このような問題を解消するために、例えば特許文献２では、ＥＳＤ保護回路を電極パッドの下層から移動させ、半導体集積回路装置の周縁部に配置する構成が開示されている。

特開平５-２１８２０４号公報 特開２００１−２３７３１７号公報

電極パッドと接続される入出力回路は、通常、電極パッドの下に位置する。このため、特許文献２のように、ＥＳＤ保護回路を半導体集積回路装置の周縁部に配置した場合、回路配置の妨げにはならないが、その一方で、電極パッドとＥＳＤ保護回路とを電気的に接続するための配線長が増大してしまう。このため、ＥＳＤ保護回路に十分なサージ電流が流れず、入出力回路が破壊されやすくなる、という問題が生じる。

本発明の一例では、半導体集積回路装置は、
入力回路、出力回路または入出力回路である内部回路を備えた回路ブロックと、
前記回路ブロックの上層に設けられており、前記内部回路と電気的に接続された電極パッドと、
前記電極パッドと電気的に接続されたＥＳＤ保護回路とを備え、
前記電極パッドと前記内部回路および前記ＥＳＤ保護回路との間の接続配線に、分岐点が設けられており、
前記接続配線は、
前記電極パッドと前記分岐点とを結ぶ第１の配線と、
前記分岐点と前記内部回路とを結ぶ第２の配線と、
前記分岐点と前記ＥＳＤ保護回路とを結ぶ第３の配線とを有し、
前記分岐点は、前記電極パッドよりも前記ＥＳＤ保護回路に近い位置に、配置されている。

この態様によると、電極パッドと内部回路およびＥＳＤ保護回路との間の接続配線において、電極パッドと分岐点とを結ぶ第１の配線は、電極パッドと内部回路との接続、および、電極パッドとＥＳＤ保護回路との接続における共通配線となる。そして、分岐点が電極パッドよりもＥＳＤ保護回路に近い位置に配置されているため、分岐点とＥＳＤ保護回路とを結ぶ第３の配線の抵抗値が小さくなる。これにより、電極パッドに印加されたサージ電流がＥＳＤ保護回路側に流れやすくなるので、内部回路の破壊を防ぐことができる。

本発明によると、電極パッドが回路ブロックの上層に配置された半導体集積回路装置において、電極パッドに印加されたサージ電流が、ＥＳＤ保護回路側に流れやすくなるので、内部回路の破壊を防ぐことができる。

実施形態１に係る半導体集積回路装置の構成を示す模式的回路図である。 ＥＳＤ保護回路の特性を示すグラフである。 実施形態２に係る半導体集積回路装置の構成を示す図である。 最外周の電極パッドに関する説明図である。 実施形態３に係る半導体集積回路装置の構成を示す図である。 実施形態３の変形例に係る半導体集積回路装置の構成を示す図である。 実施形態４に係る半導体集積回路装置の構成を示す図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

（実施形態１）
図１は実施形態１に係る半導体集積回路装置の構成を示す模式的回路図である。本実施形態に係る半導体集積回路装置は、内部回路としての入力回路１０５が配置された回路ブロックと、回路ブロックの上層に設けられており、入力回路１０５と電気的に接続された電極パッド１０１およびＧＮＤ電極パッド１１２と、電極パッド１０１およびＧＮＤ電極パッド１１２と電気的に接続されており、回路ブロックをＥＳＤ（Electrostatic Discharge）による破壊から保護するためのＥＳＤ保護回路１０８とを備えている。図１の構成では、ＥＳＤ保護回路１０８はＮ型ＭＯＳトランジスタによって構成されている。

そして、電極パッド１０１と入力回路１０５およびＥＳＤ保護回路１０８との間の接続配線に、分岐点Ａ１０３が設けられており、ＧＮＤ電極パッド１１２と入力回路１０５およびＥＳＤ保護回路１０８との間の接続配線に、分岐点Ｂ１０９が設けられている。

すなわち、電極パッド１０１とＮ型ＭＯＳトランジスタで構成されるＥＳＤ保護回路１０８のドレイン領域とは、電極パッド１０１と分岐点Ａ１０３とを結ぶ第１の配線としての配線１０２と、分岐点Ａ１０３とＥＳＤ保護回路１０８とを結ぶ第３の配線としての配線１０６とを介して接続されている。ＧＮＤ電極パッド１１２とＥＳＤ保護回路１０８のソース領域とは、ＧＮＤ電極パッド１１２と分岐点Ｂ１０９とを結ぶ第１の配線としての配線１１１と、分岐点Ｂ１０９とＥＳＤ保護回路１０８とを結ぶ第３の配線としての配線１０７とを介して接続されている。

また入力回路１０５のゲートは、電極パッド１０１と分岐点Ａ１０３とを結ぶ配線１０２と、分岐点Ａ１０３と入力回路１０５とを結ぶ第２の配線としての配線１０４とを介して、電極パッド１０１と接続されている。また、入力回路１０５のソース領域は、ＧＮＤ電極パッド１１２と分岐点Ｂ１０９とを結ぶ配線１１１と、分岐点Ｂ１０９と入力回路１０５とを結ぶ第２の配線としての配線１１０とを介して、ＧＮＤ電極パッド１１２と接続されている。

そして、分岐点Ａ１０３は、電極パッド１０１よりもＥＳＤ保護回路１０８に近い位置に配置されており、分岐点Ｂ１０９は、ＧＮＤ電源パッド１１２よりもＥＳＤ保護回路１０８に近い位置に配置されている。

図２はＥＳＤ保護回路１０８の特性を示すグラフである。図２では、電極パッド１０１にサージ電圧が印加された場合にＥＳＤ保護回路１０８と入力回路１０５にかかる電圧（以下、内部電圧と呼ぶ）をＸ軸、そのときに流れる電流をＹ軸としている。

図２に示すように、電極パッド１０１にサージ電圧が印加された場合において、内部電圧が「４Ａ」Ｖまで上がったときにＥＳＤ保護回路１０８がオンし、ブレークダウン特性によってＥＳＤ保護回路１０８に急激に電流が流れる。このとき、ＥＳＤ保護回路１０８に流れる電流の特性は、配線１０６，１０７、すなわち分岐点Ａ１０３、分岐点Ｂ１０９からＥＳＤ保護回路１０８までの配線の合計抵抗値（以下、ＥＳＤ保護抵抗値と呼ぶ）に依存する。また本実施形態では、満たすべきＥＳＤ保護抵抗値の上限を、基準抵抗値と呼ぶ。

ここで、ＥＳＤ保護抵抗値の算出対象となる配線について説明する。

配線１０２，１１１は、電極パッド１０１およびＧＮＤ電極パッド１１２と、入力回路１０５との接続、およびＥＳＤ保護回路１０８との接続における共通配線である。このたため、除外して考えてよいことは明らかである。

配線１０４，１１０については、次のように考えられる。ＥＳＤ保護回路１０８のトランジスタサイズは、通常、ＥＳＤ保護抵抗値が基準抵抗値以下であれば、基準となるサージ電圧が印加された場合の動作電圧（内部電圧とほぼ等しい）が入力回路１０５のゲート酸化膜耐圧未満になるように、調整されている。このため、配線１０４，１１０の抵抗値がたとえ０Ωであっても、ＥＳＤ保護抵抗値が基準抵抗値以下であれば、基準となるサージ電圧が印加されても入力回路１０５は破壊されない。すなわち、配線１０４，１１０も除外して考えることができる。

図２において、傾きＧ１はＥＳＤ保護抵抗値が基準抵抗値よりも低い場合におけるＥＳＤ保護回路１０８の電流特性を示す。傾きＧ１の場合、例えば１０００Ｖのサージ電圧を印加した場合の内部電圧は「４Ｃ」Ｖであり、入力回路１０５のゲート酸化膜耐圧「４Ｂ」Ｖよりも低いため、入力回路１０５は破壊されない。これに対して、傾きＧ２はＥＳＤ保護抵抗値が基準抵抗値よりも高い場合の電流特性を示す。傾きＧ２の場合、同様に１０００Ｖのサージ電圧を印加した場合の内部電圧は「４Ｄ」Ｖであり、ゲート酸化膜耐圧「４Ｂ」Ｖを超えるため、入力回路１０５が破壊される。なおここでは、仮のサージ電圧を１０００Ｖとしたが、ＥＳＤ保護抵抗値が小さいほどＥＳＤ保護回路１０８に流れる電流量が増加するため、許容可能なサージ電圧も上昇する。

すなわち、図１に示すように分岐点Ａ１０３や分岐点Ｂ１０９を設けることによって、配線１０２，１１１の抵抗値をＥＳＤ保護抵抗値の算出対象から除くことができる。さらに、分岐点Ａ１０３、分岐点Ｂ１０９を電極パッド１０１、ＧＮＤ電極パッド１１２よりもＥＳＤ保護回路１０８寄りに設けることによって、配線１０６，１０７、すなわち分岐点Ａ１０３、分岐点Ｂ１０９からＥＳＤ保護回路１０８までの配線の配線長が短くなる。この分の抵抗値が下がるので、ＥＳＤ保護抵抗値を小さくでき、許容可能なサージ電圧が上昇する。

以上のように本実施形態によると、電極パッドと分岐点とを結ぶ第１の配線と、分岐点と入力回路とを結ぶ第２の配線と、分岐点とＥＳＤ保護回路を結ぶ第３の配線とを設けて、分岐点を電極パッドよりもＥＳＤ保護回路寄りにすることによって、ＥＳＤ保護抵抗値が小さくなるので、基準抵抗値を満たしやすく、更にはより高いサージ電圧が許容可能になる。

また、ＥＳＤ保護回路１０８は、配線１０６，１０７の抵抗値が小さいほど、サージ印加時に多くの電流を流す。これに対して、配線１０４，１１０については抵抗値が大きいほど、入力回路１０５にかかる電圧が下がるため、より高いサージ電圧が許容可能になる。すなわち、本実施形態によれば、
分岐点から入力回路までの抵抗値 ＞ 分岐点からＥＳＤ保護回路までの抵抗値
（第２の配線の抵抗値 ＞ 第３の配線の抵抗値）
という関係を満たすことによって、より高いサージ電圧が許容可能になる。さらに、一般的に配線長と抵抗値は比例の関係にあるので、
分岐点から入力回路までの配線長 ＞ 分岐点からＥＳＤ保護回路までの配線長
（第２の配線の配線長 ＞ 第３の配線の配線長）
という関係を満たせば、抵抗値を確認するまでもなく、より高いサージ電圧が許容可能である。

（実施形態２）
図３は実施形態２に係る半導体集積回路装置の構成を示す図である。図３に示す半導体集積回路装置２０１では、回路ブロック２１の上層に電極パッド２２が並んでいる。領域２Ａの拡大図が２Ｂである。拡大図２Ｂにおいて、ＥＳＤ保護回路２０６は、電極パッド２０２、ＧＮＤ電極パッド２１３および入力回路２０８よりも、半導体集積回路装置２０１の周端部寄りに配置されている。電極パッド２０２と入力回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ａ２０４が設けられており、ＧＮＤ電極パッド２１３と入力回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ｂ２１２が設けられている。

すなわち、電極パッド２０２とＮ型ＭＯＳトランジスタで構成されるＥＳＤ保護回路２０６のドレイン領域とは、電極パッド２０２と分岐点Ａ２０４とを結ぶ第１の配線としての配線２０３と、分岐点Ａ２０４とＥＳＤ保護回路２０６とを結ぶ第３の配線としての配線２０５とを介して接続されている。ＧＮＤ電極パッド２１３とＥＳＤ保護回路２０６のソース領域とは、ＧＮＤ電極パッド２１３と分岐点Ｂ２１２とを結ぶ第１の配線としての配線２１４と、分岐点Ｂ２１２とＥＳＤ保護回路２０６とを結ぶ第３の配線としての配線２１０とを介して接続されている。

また入力回路２０８のゲートは、電極パッド２０２と分岐点Ａ２０４とを結ぶ配線２０３と、分岐点Ａ２０４と入力回路２０８とを結ぶ第２の配線としての配線２０７とを介して、電極パッド２０２と接続されている。また、入力回路２０８のソース領域は、ＧＮＤ電極パッド２１３と分岐点Ｂ２１２とを結ぶ配線２１４と、分岐点Ｂ２１２と入力回路２０８とを結ぶ第２の配線としての配線２１５とを介して、ＧＮＤ電極パッド２１３と接続されている。

そして、分岐点Ａ２０４および分岐点Ｂ２１２は、ＥＳＤ保護回路２０６と入力回路２０８との間に位置している。さらに、分岐点Ａ２０４、分岐点Ｂ２１２は、半導体集積回路装置２０１の周縁部近く、すなわち入力回路２０８よりもＥＳＤ保護回路２０６寄りに設けられている。これにより、区間Ｗ１，Ｗ２では配線２０７，２１５の引き回しが発生するが、電極パッド２０２およびＧＮＤ電極パッド２１３と入力回路２０８とを最短で接続した場合に比べて、分岐点Ａ２０４、分岐点Ｂ２１２からＥＳＤ保護回路２０６までの配線２０５、２１１が短くなる。したがって、配線２０５，２１１について区間Ｗ１，Ｗ２の配線抵抗分が削減され、ＥＳＤ保護抵抗値を削減できる。

以上のように本実施形態によると、電極パッドと分岐点とを結ぶ第１の配線と、分岐点と入力回路とを結ぶ第２の配線と、分岐点とＥＳＤ保護回路とを結ぶ第３の配線とを設けて、ＥＳＤ保護回路を半導体集積回路装置の周縁部に配置し、分岐点を入力回路とＥＳＤ保護回路との間に設け、第２の配線の引き回しを発生させることによって、ＥＳＤ保護抵抗値を削減することができる。

また、図３において、ＥＳＤ保護抵抗値の算出対象となる配線は、配線２０５，２１０である。図３において、ＥＳＤ保護回路２０６の接続先であるＧＮＤ電極パッド２１３は、半導体集積回路装置２０１の電極パッドのうち、最外周の電極パッドが割り当てられている。最外周の電極パッドは半導体集積回路装置２０１の周縁部に最も近いため、最外周以外の電極パッドを割り当てる場合に比べて配線２１０，２１４を短くできる。これにより、ＥＳＤ保護抵抗値を削減できるだけでなく、半導体集積回路装置２０１の配線混雑も抑制できる。

図４を用いて、上述した「最外周の電極パッド」について補足説明する。

図４において、半導体集積回路装置２２１の上層に並んでいる電極パッドのうち、ＥＳＤ保護回路の接続対象となるのは、回路ブロック２３の上層に配置された電極パッド２５である。これに対して、半導体集積回路装置２２１の周縁部に配置された電極パッド２４は、検査時のみに使用する検査専用電極パッドなので、通常ＥＳＤ保護回路を接続しない。すなわち、ここでの「最外周の電極パッド」とは、回路ブロックの上層に配置された電極パッドのうち最外周に位置するもののことをいう。

また、図３では、電極パッド２２はマトリクス状に配置されているが、完全なマトリクスで配置されている必要は必ずしもなく、例えば、一部の電極パッド位置がずれていたり、抜けがあったりしてもかまわない。

（実施形態３）
図５は実施形態３に係る半導体集積回路装置の構成を示す図である。図５に示す半導体集積回路装置３０１では、回路ブロック３１の上層に電極パッド３２が並んでいる。領域３Ａの拡大図が３Ｂである。拡大図３Ｂにおいて、ＥＳＤ保護回路３０６は、回路ブロック３１内の、入力回路３０５が属する内部回路領域３０４とは異なる位置に配置されている。電極パッド３０３と入力回路３０５およびＥＳＤ保護回路３０６との間の接続配線に、分岐点Ａ３０８が設けられており、ＧＮＤ電極パッド３１３と入力回路３０５およびＥＳＤ保護回路３０６との間の接続配線に、分岐点Ｂ３１２が設けられている。

すなわち、電極パッド３０３とＮ型ＭＯＳトランジスタで構成されるＥＳＤ保護回路３０６のドレイン領域とは、電極パッド３０３と分岐点Ａ３０８とを結ぶ第１の配線としての配線３０７と、分岐点Ａ３０８とＥＳＤ保護回路３０６とを結ぶ第３の配線としての配線３１０とを介して接続されている。ＧＮＤ電極パッド３１３とＥＳＤ保護回路３０６のソース領域とは、ＧＮＤ電極パッド３１３と分岐点Ｂ３１２とを結ぶ第１の配線としての配線３１４と、分岐点Ｂ３１２とＥＳＤ保護回路３０６とを結ぶ第３の配線としての配線３１１とを介して接続されている。

また入力回路３０５のゲートは、電極パッド３０３と分岐点Ａ３０８とを結ぶ配線３０７と、分岐点Ａ３０８と入力回路３０５とを結ぶ第２の配線としての配線３０９とを介して、電極パッド３０３と接続されている。また、入力回路２０８のソース領域は、ＧＮＤ電極パッド３１３と分岐点Ｂ３１２とを結ぶ配線３１４と、分岐点Ｂ３１２と入力回路３０５とを結ぶ第２の配線としての配線３１５とを介して、ＧＮＤ電極パッド３１３と接続されている。

図５に示すように、ＥＳＤ保護回路３０６を、入力回路３０５と同じ回路ブロック３１内に配置し、かつ入力回路３０５が属する内部回路領域３０４とは異なる位置に配置することによって、回路ブロック３１の内部回路の配置・配線を邪魔することなく、ＥＳＤ保護回路３０６を分岐点Ａ３０８、分岐点Ｂ３１２の近くに配置できる。さらに、ＥＳＤ保護回路を半導体集積回路装置の周縁部に配置する場合に比べて、ＥＳＤ保護回路３０６を電極パッド３０３、ＧＮＤ電極パッド３１３の近くに配置することができる。これにより、配線３１０、３１１の引き回しも短くできるので、ＥＳＤ保護抵抗値を削減することができ、より高いサージ電圧が許容可能になる。

以上のように本実施形態によると、電極パッドと分岐点とを結ぶ第１の配線と、分岐点と入力回路とを結ぶ第２の配線と、分岐点とＥＳＤ保護回路とを結ぶ第３の配線とを設けて、ＥＳＤ保護回路を回路ブロック内に配置する。これにより、第３の配線を回路ブロック内に収めることができるため、ＥＳＤ保護回路を半導体集積回路装置の周縁部に配置する場合に比べて配線長を短くできる。したがって、ＥＳＤ保護抵抗値を削減することができる。

さらに、一般的には、回路ブロック３１の中心付近は内部回路が密に存在しているが、回路ブロック３１の枠付近は内部回路の密度が低い。したがって、本実施形態において、ＥＳＤ保護回路３０６は、回路ブロック３１内部において、内部回路領域３０４よりも外側に配置するのが好ましい。これにより、ＥＳＤ保護回路３０６が内部回路の邪魔になりにくい。

図６は本実施形態の変形例に係る半導体集積回路装置の構成を示す図である。図６の構成では、ＧＮＤ電極パッド３１３に代えて、ＥＳＤ保護回路３０６に隣接する電極パッド３２１が、ＧＮＤ電極パッドとして用いられている。この構成により、図５の構成と比べて、ＥＳＤ保護回路３０６のソース接続配線３１１の配線長をより短くすることができる。これにより、ＥＳＤ保護抵抗値を削減できるため、より高いサージ電圧が許容可能になる。

なお、図６では、ＧＮＤ電極パッド３２１は回路ブロック３１の上層にあるが、ＥＳＤ保護回路３０６に隣接した、もしくはＥＳＤ保護回路３０６と重なる位置の電極パッドであればどこにあってもよい。

なお、図５および図６では、電極パッド３２はマトリクス状に配置されているが、完全なマトリクスで配置されている必要は必ずしもなく、例えば、一部の電極パッド位置がずれていたり、抜けがあったりしてもかまわない。

（実施形態４）
図７は実施形態４に係る半導体集積回路装置の構成を示す図である。図７に示す半導体集積回路装置４０１では、回路ブロック４１の上層に電極パッド４２が並んでいる。領域４Ａの拡大図が４Ｂである。拡大図４Ｂにおいて、ＥＳＤ保護回路４０４は、入力回路４０５と隣接して配置されている。電極パッド４０３と入力回路４０５およびＥＳＤ保護回路４０４との間の接続配線に、分岐点Ａ４０７が設けられており、ＧＮＤ電極パッド４１０と入力回路４０５およびＥＳＤ保護回路４０４との間の接続配線に、分岐点Ｂ４１２が設けられている。

すなわち、電極パッド４０３とＮ型ＭＯＳトランジスタで構成されるＥＳＤ保護回路４０４のドレイン領域とは、電極パッド４０３と分岐点Ａ４０７とを結ぶ第１の配線としての配線４０６と、分岐点Ａ４０７とＥＳＤ保護回路４０４とを結ぶ第３の配線としての配線４０８とを介して接続されている。ＧＮＤ電極パッド４１０とＥＳＤ保護回路４０４のソース領域とは、ＧＮＤ電極パッド４１０と分岐点Ｂ４１２とを結ぶ第１の配線としての配線４１３と、分岐点Ｂ４１２とＥＳＤ保護回路４０４とを結ぶ第３の配線としての配線４１１とを介して接続されている。

また入力回路４０５のゲートは、電極パッド４０３と分岐点Ａ４０７とを結ぶ配線４０６と、分岐点Ａ４０７と入力回路４０５とを結ぶ第２の配線としての配線４０９とを介して、電極パッド４０３と接続されている。また、入力回路４０５のソース領域は、ＧＮＤ電極パッド４１０と分岐点Ｂ４１２とを結ぶ配線４１３と、分岐点Ｂ４１２と入力回路４０５とを結ぶ第２の配線としての配線４１４とを介して、ＧＮＤ電極パッド４１０と接続されている。

図７に示すように、ＥＳＤ保護回路４０４を入力回路４０５と隣接して配置することによって、配線４１１，４１４や配線４０８，４０９の引き回し距離を短くできる。すなわち、実施形態３と比べて、電極パッドから入力回路までの距離、および電極パッドからＥＳＤ保護回路までの距離がともに短くなる。したがって、ＥＳＤ保護抵抗値を削減できるだけでなく、入力回路までの抵抗値も小さくできるとともに、必要な配線リソースも少なくて済む。

以上のように本実施形態によると、電極パッドと分岐点とを結ぶ第１の配線と、分岐点と入力回路とを結ぶ第２の配線と、分岐点とＥＳＤ保護回路とを結ぶ第３の配線とを設けて、ＥＳＤ保護回路を回路ブロック内において入力回路と隣接して配置する。これにより、ＥＳＤ保護抵抗値を削減できるだけでなく、入力回路までの抵抗値も小さくできるとともに、必要な配線リソースも少なくできる。

なお、上述の各実施形態では、分岐点を２箇所（分岐点Ａ、分岐点Ｂ）に設けた構成を例示したが、いずれか一方の分岐点だけであっても、同様の効果が得られる。

また、上述の各実施形態では、ＥＳＤ保護回路は、ゲート電位をグランド電位に固定したＮ型ＭＯＳトランジスタで構成されているものとしたが、Ｐ型ＭＯＳトランジスタで構成してもよい。この場合は、ＧＮＤ電極パッドが電源電極パッドになることは言うまでもない。

また、上述の各実施形態では、電極パッドと接続される内部回路の例として、外部接続端子からの配線がゲート電極に接続されるＭＯＳトランジスタからなる入力回路を示した。これに代えて例えば、ドレイン領域が外部接続端子に接続されるＭＯＳトランジスタからなる出力回路を、電極パッドと接続される内部回路としても、同様の効果が得られる。また、入力回路、出力回路の他に、入出力回路を内部回路としてもかまわない。

また、ＥＳＤ保護回路が、ＭＯＳトランジスタ以外の例えばダイオードなどによって構成されていたり、内部回路が、ＭＯＳトランジスタ以外の別の素子によって構成されている場合でも、同様の効果が得られる。

本発明では、サージ電圧による内部回路破壊を防ぐことができるので、例えば、半導体集積回路装置の耐久性向上に有効である。

２１，３１，４１ 回路ブロック
２２，３２，４２ 電極パッド
１０１ 電極パッド
１０２，１１１ 第１の配線
１０４，１１０ 第２の配線
１０６，１０７ 第３の配線
１０３ 分岐点Ａ
１０５ 入力回路（内部回路）
１０８ ＥＳＤ保護回路
１０９ 分岐点Ｂ
１１２ ＧＮＤ電極パッド
２０１，３０１，４０１ 半導体集積回路装置
２０２，３０３，４０３ 電極パッド
２０３，２１４，３０７，３１４，４０６，４１３ 第１の配線
２０４，３０８，４０７ 分岐点Ａ
２０５，２１０，３１０，３１１，４０８，４１１ 第３の配線
２０６，３０６，４０４ ＥＳＤ保護回路
２０７，２１５，３０９，３１５，４０９，４１４ 第２の配線
２０８，３０５，４０５ 入力回路（内部回路）
２１２，３１２，４１２ 分岐点Ｂ
２１３，３１３，３２１，４１０ ＧＮＤ電極パッド

Claims (9)

1. 入力回路、出力回路または入出力回路である内部回路を備えた回路ブロックと、
   前記回路ブロックの上層に設けられており、前記内部回路と電気的に接続された電極パッドと、
   前記電極パッドと電気的に接続されたＥＳＤ保護回路とを備え、
   前記電極パッドと前記内部回路および前記ＥＳＤ保護回路との間の接続配線に、分岐点が設けられており、
   前記接続配線は、
   前記電極パッドと前記分岐点とを結ぶ第１の配線と、
   前記分岐点と前記内部回路とを結ぶ第２の配線と、
   前記分岐点と前記ＥＳＤ保護回路とを結ぶ第３の配線とを有し、
   前記分岐点は、前記電極パッドよりも前記ＥＳＤ保護回路に近い位置に、配置されている
   ことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第３の配線の抵抗値は、前記第２の配線の抵抗値よりも小さい
   ことを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記第２の配線は、前記第３の配線よりも長い
   ことを特徴とする半導体集積回路装置。
4. 請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
   前記ＥＳＤ保護回路は、
   前記電極パッドおよび前記内部回路よりも、前記半導体集積回路の周縁部寄りに配置されており、
   前記分岐点は、前記ＥＳＤ保護回路と前記内部回路との間に位置している
   ことを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記ＥＳＤ保護回路に接続される前記電極パッドは、前記回路ブロックの上層に設けられた電極パッドのうち最外周に位置するものである
   ことを特徴とする半導体集積回路装置。
6. 請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
   前記ＥＳＤ保護回路は、前記回路ブロック内に配置されている
   ことを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記ＥＳＤ保護回路は、前記内部回路が属する内部回路領域よりも、前記回路ブロックにおける外側寄りに配置されている
   ことを特徴とする半導体集積回路装置。
8. 請求項６記載の半導体集積回路装置において、
   前記ＥＳＤ保護回路に接続される前記電極パッドは、前記ＥＳＤ保護回路と隣接するもの、または、前記ＥＳＤ保護回路と重なる位置にあるものである
   ことを特徴とする半導体集積回路装置。
9. 請求項６記載の半導体集積回路装置において、
   前記ＥＳＤ保護回路は、前記内部回路と隣接して配置されている
   ことを特徴とする半導体集積回路装置。

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