[go: up one dir, main page]

JP6398000B2 - 薄膜トランジスタアレイ基板 - Google Patents

薄膜トランジスタアレイ基板 Download PDF

Info

Publication number
JP6398000B2
JP6398000B2 JP2017518092A JP2017518092A JP6398000B2 JP 6398000 B2 JP6398000 B2 JP 6398000B2 JP 2017518092 A JP2017518092 A JP 2017518092A JP 2017518092 A JP2017518092 A JP 2017518092A JP 6398000 B2 JP6398000 B2 JP 6398000B2
Authority
JP
Japan
Prior art keywords
active layer
layer
insulating film
intermediate layer
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017518092A
Other languages
English (en)
Other versions
JP2017531322A (ja
Inventor
ベク、ジュヘユク
ベ、ジョンゴク
オー、セルーンター
リー、ドヒョン
パク、テク
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド, エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Priority claimed from PCT/KR2015/013802 external-priority patent/WO2016099150A1/ko
Publication of JP2017531322A publication Critical patent/JP2017531322A/ja
Application granted granted Critical
Publication of JP6398000B2 publication Critical patent/JP6398000B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)

Description

本発明は、薄膜トランジスタアレイ基板に関するものである。
最近、表示装置（ＦＰＤ：Flat Panel Display）は、マルチメディアの発達とともに、その重要性が増大している。これに応じて、液晶表示装置（Liquid Crystal Display：ＬＣＤ）、プラズマディスプレイパネル（Plasma Display Panel：PDP）、電界放出表示装置（Field Emission Display：ＦＥＤ）、有機電界発光表示装置（Organic Light Emitting Device）などのような多様なディスプレイが実用化されている。これらのうち、有機電界発光表示装置は、応答速度が１ｍｓ以下で高速の応答速度を有し、消費電力が低く、自発光であるため、視野角に問題がなく、次世代の表示装置として注目されている。
表示装置を駆動する方式には、手動マトリックス（passive matrix）方式と薄膜トランジスタ（thin film transistor）を用いたアクティブマトリクス（active matrix）方式がある。手動マトリックス方式は、陽極と陰極を直交するように形成し、ラインを選択して駆動するのに対し、アクティブマトリクス方式は、薄膜トランジスタを各画素電極に接続し、薄膜トランジスタのゲート電極に接続されたキャパシタ容量によって維持された電圧に応じて駆動する方式である。
薄膜トランジスタは、移動度、リーク電流などのような基本的な薄膜トランジスタの特性だけでなく、長い寿命を維持することができる耐久性と電気的信頼性が非常に重要である。ここで、薄膜トランジスタのアクティブ層は、主に非晶質シリコンまたは多結晶シリコンで形成されるが、非晶質シリコンは成膜工程が簡単であり、生産コストが少なくかかる利点があるが、電気的信頼性が確保されないという問題がある。また、多結晶シリコンは、高プロセス温度により、大面積の応用が非常に困難であり、結晶化の方法に応じた均一度が確保されないという問題点がある。
一方、酸化物半導体でアクティブ層を形成する場合、低い温度で成膜しても、高い移動度を得ることができ、酸素の含有量に応じて抵抗の変化が大きく、所望する物性を得るのが非常に容易であるため、最近薄膜トランジスタへの応用において大きな関心を集めている。特に、アクティブ層に使用することができる酸化物半導体では、酸化亜鉛（ＺｎＯ）、インジウム酸化亜鉛（ＩｎＺｎＯ）またはインジウムガリウム酸化亜鉛（ＩｎＧａＺｎＯ４）などを、その例として挙げることができる。酸化物半導体アクティブ層を含む薄膜トランジスタは、様々な構造から成り得るが、この内、コプラナ（Coplanar）またはエッチストッパ（etch stopper）構造などが素子特性上多く使われている。
図１は、従来のコプラナ構造の薄膜トランジスタを示す断面図であり、図２は、原子拡散現象を模式化した図であり、図３は、薄膜トランジスタの断面１の画像である。図１を参照すると、基板１５上に遮光膜２０が位置し、遮光膜２０上にバッファ層２５が位置する。バッファ層２５上に酸化物半導体のアクティブ層３０が形成され、その上にゲート絶縁膜３５と、ゲート電極４０が位置する。ゲート電極４０上に層間絶縁膜４５が位置し、ソース電極５０ａとドレイン電極５０ｂがアクティブ層３０にそれぞれ接続されて薄膜トランジスタ１０が構成される。前記薄膜トランジスタは、アクティブ層３０、ゲート絶縁膜３５とゲート電極４０が形成された後、後続の熱処理工程が複数行われる。図２に示すように、後続の熱処理工程が実行されると、ゲート絶縁膜３５の水素や酸素原子がアクティブ層３０に拡散される原子の拡散現象が発生する。図３を参照すると、アクティブ層のＡ領域は、Ｉｎ１１Ｇａ１Ｚｎ０．９Ｏ２３．８の原子比を有し、Ｂ領域はＩｎ６．４Ｇａ１Ｚｎ１．３Ｏ１３．６の原子比を有するものと測定されて、アクティブ層３０とゲート絶縁膜３５の界面に酸素の含有量が高くなる。
図４を参照すると、アクティブ層３０と、ゲート絶縁膜３５の界面に酸素の含有量が高くなると、未結合した状態の酸素が過剰に存在することになる。酸素は電子２個を有す場合、安定化するが、電子が未結合された部分がアクティブ層３０のチャネルで移動する電子を１個捕集するようになり、素子の特性が劣化するという問題がある。
本発明は、素子の劣化を防止し、信頼性を改善させることができる薄膜トランジスタアレイ基板を提供する。
前記の目的を達成するために、本発明の一実施例に係る薄膜トランジスタアレイ基板は、アクティブ層、中間層、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極及びドレイン電極を含む。アクティブ層は、基板上に位置し、ゲート絶縁膜は、アクティブ層上に位置する。ゲート電極は、ゲート絶縁膜上に位置して、層間絶縁膜は、ゲート電極上に位置する。ソース電極及びドレイン電極は、層間絶縁膜上に位置してアクティブ層にそれぞれ接続される。中間層は、アクティブ層とゲート絶縁膜との間に位置し、４族元素を含む酸化物半導体からなる。
また、本発明の一実施例に係る薄膜トランジスタアレイ基板は、ゲート電極、ゲート絶縁膜、中間層、アクティブ層、エッチストッパ、ソース電極及びドレイン電極を含む。ゲート電極は、基板上に位置し、ゲート絶縁膜は、ゲート電極上に位置する。アクティブ層は、ゲート絶縁膜上に位置し、エッチストッパは、アクティブ層上に位置する。ソース電極とドレイン電極は、エッチングストッパー上に位置し、アクティブ層にそれぞれ接続される。中間層は、アクティブ層とゲート絶縁膜との間に位置し、４族元素を含む酸化物半導体からなる。
また、本発明の一実施例に係る薄膜トランジスタアレイ基板は、基板、アクティブ層、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極とドレイン電極を含んでいる。アクティブ層は、基板上に位置し、下部のアクティブ層と中間層を含む。ゲート絶縁膜は、アクティブ層上に位置する。ゲート電極は、ゲート絶縁膜上に位置する。層間絶縁膜は、ゲート電極上に位置する。ソース電極とドレイン電極は、層間絶縁膜上に位置し、アクティブ層にそれぞれ接続される。中間層は、４族元素を含む酸化物半導体からなる。
本発明は、ゲート絶縁膜とアクティブ層との間に４族元素を含む中間層を備えることにより、熱処理工程により、ゲート絶縁膜の水素や酸素原子がアクティブ層に拡散するのを防止して素子が劣化するのを防止することができる利点がある。
また、本発明は、アクティブ層とゲート絶縁膜との間にシリコン元素を含む中間層を形成して、過剰酸素による正バイアス温度ストレス(positive bias temperature stress)劣化を防止することができる。
また、中間層に残っている過剰酸素の量に対応するだけの水素を含み、過剰酸素が電子を捕集するのを防いで正バイアス温度ストレス劣化を防止することができる。
従来のコプラナ構造の薄膜トランジスタを示す断面図である。 原子拡散現象を模式化した図である。 薄膜トランジスタの断面画像である。 酸素未結合状態を模式化して示した図である。 本発明の第１実施例に係る薄膜トランジスタアレイ基板を示した図である。 本発明の第２実施例に係る薄膜トランジスタアレイ基板を示す断面図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板を示す断面図である。 本発明の第４実施例に係る薄膜トランジスタアレイ基板を示す断面図である。 本発明の第１実施例に係る薄膜トランジスタアレイ基板を含む表示装置を示した図である。 本発明の第１実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第１実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第１実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第１実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第１実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第４実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第４実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第４実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第４実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第４実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第４実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示した図である。 本発明の第１実施例に基づいて製造された薄膜トランジスタの後方散乱分析法を介した結果を示すグラフである。 本発明の第３実施例に基づいて製造された薄膜トランジスタの後方散乱分析法を介した結果を示すグラフである。 比較例１に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 比較例２に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 比較例３に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 本発明の実施例１に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 比較例４に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 本発明の実施例２に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 本発明の比較例５に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 本発明の比較例６に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 本発明の実施例３に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。 本発明の実施例３に係る薄膜トランジスタの電流変化率を示したグラフである。 実施例４に基づいて製造された薄膜トランジスタで中間層のシリコン含有量に応じた中間層内の過剰酸素の量を測定して示したグラフである。［４０］ 実施例４に基づいて製造された薄膜トランジスタで中間層の水素含有量に応じた中間層内の過剰酸素の量を測定し、それに応じて正バイアス温度ストレスを測定して示したグラフである。 実施例４に基づいて製造された薄膜トランジスタで中間層の厚さをそれぞれ５０Å、１００Å、１５０Åに異なるようにした後、トランスカーブ、しきい値電圧、電荷移動度及びＤＩＢＬ（Drain-Induced Barrier Lowering）を測定して示したグラフ。 実施例４と比較例７に基づいて製造された薄膜トランジスタの正バイアス温度ストレスを測定して示したグラフである。
以下、添付した図面を参照して、本発明の一実施例を詳細に説明すると、次の通りである。
図５は、本発明の第１実施例に係る薄膜トランジスタアレイ基板を示す断面図である。
図５を参照すると、本発明の第１実施例に係る薄膜トランジスタアレイ基板１００は、コプラナ（coplanar type）構造の薄膜トランジスタで、ゲート電極がアクティブ層の上部に位置する構造である。
さらに詳細には、基板１１０上に遮光膜１２０が位置する。基板１１０は、透明であるかまたは不透明なガラス、プラスチックまたは金属からなる。遮光膜１２０は、外部光が内部に入射することを遮断するためのもので、光を遮断することができる材料からなる。遮光膜１２０は、低反射率を有する材料からなり、例えば、カーボンブラックなどの黒色を示す材料を含む樹脂または非晶質シリコン（ａ−Ｓｉ）、ゲルマニウム（Ｇｅ）、酸化タンタル（ＴａＯｘ）、酸化銅（ＣｕＯｘ）等の半導体系の材料からなることができる。遮光膜１２０が位置した基板１１０全体にバッファ層１３０が位置する。バッファ層１３０は、基板１１０または下部の層で流出されるアルカリイオンなどのような不純物から後続工程で形成される薄膜トランジスタを保護するために形成することで、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）またはこれらの多層からなる。
前記バッファ層１３０上にチャネル領域（ＣＨ）と導体化領域（ＣＰ）を含むアクティブ層１４０が位置する。アクティブ層１４０は、酸化物半導体（Oxide semi-conductor）でなる。酸化物半導体は、例えば非晶質酸化亜鉛系半導体で、特にａ−ＩＧＺＯ半導体は、酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いてスパッタリング（sputtering）方法によって形成さされる。他にも化学気相蒸着や原子蒸着（Atomic Layer Deposition; ＡＬＤ）などの化学的蒸着方法を用いることもできる。ここで、本発明の実施例の場合には、ガリウム、インジウム、亜鉛の原子比がそれぞれ１：１：１、２：２：１、３：２：１と４：２：１である酸化物ターゲットを使用して酸化亜鉛系半導体を蒸着することができる。しかし、本発明のアクティブ層１４０は、酸化亜鉛系半導体に限定されない。また、示されていないが、アクティブ層１４０の両側には、不純物がドーピングされて、ソース領域とドレイン領域が備えられる。
前記アクティブ層１４０上にゲート絶縁膜１５０が位置する。ゲート絶縁膜１５０は、酸化シリコン膜（ＳｉＯｘ）、窒化シリコン膜（ＳｉＮｘ）またはこれらの多層からなる。ゲート絶縁膜１５０は、上部に位置するゲート電極１６０と対応し、類似したサイズでなる。したがって、ゲート絶縁膜１５０は、ゲート電極１６０と、アクティブ層１４０を絶縁させる。ゲート絶縁膜１５０上にゲート電極１６０が位置する。ゲート電極１６０は、銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、タンタル（Ｔａ）とタングステン（Ｗ）からなる群から選択されたいずれか１つまたはこれらの合金の単層や多層からなる。ゲート電極１６０は、前記アクティブ層１４０のチャネル領域（ＣＨ）に対応するように位置する。
前記ゲート電極１６０が形成された基板１１０上に層間絶縁膜１７０が位置する。層間絶縁膜１７０は、酸化シリコン膜（ＳｉＯｘ）、窒化シリコン膜（ＳｉＮｘ）またはこれらの多層からなる。また、層間絶縁膜１７０は、アクティブ層１４０の両側のソース領域とドレイン領域を露出するコンタクトホール（１７５ａ、１７５ｂ）が備えられる。層間絶縁膜１７０上にソース電極１８０ａとドレイン電極１８０ｂが位置する。ソース電極１８０ａとドレイン電極１８０ｂは、単層または多層でなることができ、単層の場合には、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群から選択されたいずれか１つまたはこれらの合金からなることができる。また、ソース電極１８０ａとドレイン電極１８０ｂが多層である場合には、モリブデン／アルミニウムーネオジム、モリブデン／アルミニウムまたはチタン／アルミニウムの２重層、またはモリブデン／アルミニウムーネオジム／モリブデン、モリブデン／アルミニウム／モリブデンまたはチタン／アルミニウム／チタンの３重層でなり得る。ソース電極１８０ａとドレイン電極１８０ｂは、層間絶縁膜１７０に形成されたコンタクトホール（１７５ａ、１７５ｂ）を介してアクティブ層１４０のソース領域とドレイン領域にそれぞれ接続される。したがって、本発明の一実施例に係る薄膜トランジスタアレイ基板１００が構成される。
一方、本発明の第１実施例では、アクティブ層１４０と、ゲート絶縁膜１５０との間に中間層１４５が位置する。
中間層１４５は、アクティブ層１４０と、ゲート絶縁膜１５０との間に位置して、後続の熱処理工程でゲート絶縁膜１５０の水素や酸素原子がアクティブ層１４０に拡散されることを防止するバリア（barrier）の役割をする。原子の拡散を防止するために、中間層１４５は、４族元素を含む酸化物半導体からなる。例えば、本発明の中間層１４５は、インジウム、ガリウム、亜鉛を含み、４族元素であるチタン（Ｔｉ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）などをさらに含むことができる。好ましくは、中間層１４５は、インジウム、ガリウム、亜鉛および酸化シリコンからなる。ここで、中間層１４５は、擬三元系（pseudo ternary system）を維持しながら、インジウム、ガリウム及び亜鉛の原子比がそれぞれ１．１：１：１でなる。
本発明の実施例に係る中間層１４５の原子比は、Ｉｎ１．１Ｇａ１Ｚｎ１Ｓｉ（０．５〜２）Ｏ（７．３〜８．１５）からなる。ここで、インジウムの量は下部アクティブ層１４０のインジウムに対して１００〜１１０％の原子比率を占め、４族元素であるシリコンは、中間層１４５の亜鉛について、５０〜２００％の原子比率を占める。また、中間層１４５内に含まれる４族元素の原子比は、ゲート絶縁膜１５０に隣接する界面からアクティブ層１４０に隣接した界面に行くほど徐々に減少することができる。例えば、シリコンの原子比率が、亜鉛の原子比率について、２００％から５０％まで段階的に減少することができる。
一方、中間層１４５は、４０〜７０Åの厚さでなる。ここで、中間層１４５の厚さが４０Å未満であれば、ゲート絶縁膜１５０から拡散される元素を遮断する拡散防止膜としての役割を遂行することが難しく、中間層１４５の厚さが７０Åを超えると、アクティブ層１４０のチャネルに影響を与えて電荷移動度が減少する現象が発生する。したがって、本発明の中間層１４５は、４０〜７０Åの厚さでなる。
本発明の中間層１４５は、膜内に４族元素、例えば、シリコンを含んでいて、４族元素の組み合わせが強い二重結合を形成するため、熱的に安定的になる。したがって、アクティブ層１４０と、ゲート絶縁膜１５０との間に素子の電気的特性には影響を与えずに軽元素の拡散のみを防止することができる中間層１４５を備えることにより、熱処理工程により、ゲート絶縁膜１５０の水素や酸素原子の拡散を防止して素子が劣化するのを防止することができる利点がある。
一方、本発明では、中間層１４５がアクティブ層１４０のチャネル領域（ＣＨ）とゲート絶縁膜１５０にコンタクトする領域にのみ位置するものとして図示して説明したが、これに限定されず、中間層１４５は、アクティブ層１４０の全領域にも位置することができる。
図６は、本発明の第２実施例に係る薄膜トランジスタアレイ基板を示す図である。
図６を参照すると、本発明の第２実施例に係る薄膜トランジスタアレイ基板２００は、エッチストッパ構造の薄膜トランジスタでゲート電極がアクティブ層の下部に位置してアクティブ層の上部にエッチストッパが備えた構造である。
さらに詳細には、基板２１０上にゲート電極２２０が位置する。基板１１０は、透明であるかまたは不透明なガラス、プラスチックまたは金属からなる。ゲート電極２２０は、銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、タンタル（Ｔａ）とタングステン（Ｗ）からなる群から選択されたいずれか１つまたはこれらの合金の単層や多層からなる。ゲート電極２２０上にゲート絶縁膜２３０が位置する。ゲート絶縁膜２３０は、酸化シリコン膜（ＳｉＯｘ）、窒化シリコン膜（ＳｉＮｘ）またはこれらの多層からなる。ゲート絶縁膜２３０は、下部に位置するゲート電極２２０を絶縁させる。
前記ゲート絶縁膜２３０上にチャネル領域（ＣＨ）を含むアクティブ層２５０が位置する。アクティブ層２５０は、酸化物半導体（Oxide semi-conductor）で非晶質酸化亜鉛複合半導体、特にａ−ＩＧＺＯ半導体は、酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いてスパッタリング（sputtering）方法によって形成することができ、それ以外にも、化学気相蒸着や原子蒸着（Atomic Layer Deposition； ＡＬＤ）などの化学的蒸着方法を用いることもできる。ここで、本発明の実施例の場合には、ガリウム、インジウム、亜鉛の原子比がそれぞれ１：１：１、２：２：１、３：２：１及び４：２：１である複合酸化物ターゲットを用いて非晶質酸化亜鉛系化合物半導体を蒸着することができる。図示していないが、アクティブ層２５０の両側には、不純物がドーピングされて、ソース領域とドレイン領域が備えられ、ソース領域とドレイン領域が備えられる。
前記アクティブ層２５０上にエッチストッパ２６０が位置する。エッチストッパ２６０は、後述するソース電極とドレイン電極のエッチング工程でアクティブ層２５０が損傷するのを防止することで、アクティブ層２５０のチャネル領域（ＣＨ）に対応するように位置する。エッチストッパ２６０は、酸化シリコン膜（ＳｉＯｘ）、窒化シリコン膜（ＳｉＮｘ）またはこれらの多層からなる。
エッチストッパ２６０、アクティブ層２５０及びゲート絶縁膜２３０上にソース電極２７０ａとドレイン電極２７０ｂが位置する。ソース電極２７０ａとドレイン電極２７０ｂは、単層または多層でなり得ることができ、単層の場合には、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群から選択されたいずれか１つまたはこれらの合金になることができる。また、ソース電極２７０ａとドレイン電極２７０ｂが多層の場合には、モリブデン／アルミニウムーネオジム、モリブデン／アルミニウムまたはチタン／アルミニウムの２重層、またはモリブデン／アルミニウムーネオジム／モリブデン、モリブデン／アルミニウム／モリブデンまたはチタン／アルミニウム／チタンの３重層でなり得る。ソース電極２７０ａとドレイン電極２７０ｂは、アクティブ層２５０のソース領域及びドレイン領域にそれぞれ接続される。したがって、本発明の一実施例に係る薄膜トランジスタアレイ基板２００が構成される。
一方、本発明の第２実施例では、アクティブ層２５０と、ゲート絶縁膜２３０との間に中間層２４０が位置する。
中間層２４０は、アクティブ層２５０と、ゲート絶縁膜２３０との間に位置して、後続の熱処理工程でゲート絶縁膜２３０の水素や酸素原子がアクティブ層２５０に拡散されるのを防止するバリアの役割をする。原子の拡散を防止するために、中間層２４０は、４族元素を含む酸化物半導体からなる。例えば、本発明の中間層２４０は、インジウム、ガリウム、亜鉛を含み、４族元素であるチタン（Ｔｉ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）などをさらに含むことができる。好ましくは、中間層２４０は、インジウム、ガリウム、亜鉛及び酸化シリコンからなる。ここで、中間層２４０は、擬三元系（pseudo ternary system）を維持しながら、インジウム、ガリウム及び亜鉛の原子比がそれぞれ０．８：１：１でなる。
本発明の実施例に係る中間層２４０の原子比は、Ｉｎ０．８Ｇａ１Ｚｎ１Ｓｉ０．５Ｏ（４．２〜４．７）でなる。ここで、インジウムの量は下部アクティブ層２５０のインジウムに対して８０〜９０％の原子比率を占め、４族元素であるシリコンは、中間層２４０の亜鉛に対し５０％の原子比率を占める。また、中間層２４０内に含まれた４族元素の原子比率は、ゲート絶縁膜２３０に隣接する界面からアクティブ層２５０に隣接した界面に上がるほど段階的に減少することができる。例えば、シリコンの原子比率が亜鉛の原子比率に対し、２００％から５０％まで段階的に減少することができる。
一方、中間層２４０は、５０〜１００Åの厚さでなる。ここで、中間層１４５の厚さが５０Å未満であれば、ゲート絶縁膜２３０から拡散される元素を遮断する拡散防止膜としての役割を遂行することが難しく、中間層２４０の厚さが１００Åを超えると、アクティブ層２５０のチャネルに影響を与えて電荷移動度が減少する現象が発生する。したがって、本発明の中間層２４０は、５０〜１００Åの厚さでなる。
本発明の中間層２４０は、 膜内に４族元素、例えば、シリコンを含んでいて、４族元素の組み合わせが強い二重結合を形成するため、熱的に安定できになる。したがって、アクティブ層２５０と、ゲート絶縁膜２３０との間に中間層２４０を備えることにより、熱処理工程により、ゲート絶縁膜２３０の水素や酸素原子か拡散するのを防止して素子が劣化するのを防止することができる利点がある。
本発明において、中間層２４０がアクティブ層２５０の底面全体とゲート絶縁膜２３０にコンタクトする領域にのみ位置するものとして図示して説明したが、これに限定されず、中間層２４０は、アクティブ層２５０のチャネル領域（ＣＨ）とゲート絶縁膜２３０にコンタクトする領域にのみ位置することもできる。
図７は、本発明の第３実施例に係る薄膜トランジスタアレイ基板を示す図である。
図７を参照すると、本発明の第３実施例に係る薄膜トランジスタアレイ基板３００は、コプラナ（coplanar type）構造の薄膜トランジスタでゲート電極がアクティブ層の上部に位置する構造である。
さらに詳細には、基板３１０上に遮光膜３２０が位置する。基板３１０は、透明であるかまたは不透明なガラス、プラスチックまたは金属からなる。遮光膜３２０は、外部光が内部に入射するのを防止するためのもので、光を遮断することができる材料からなる。遮光膜３２０は、低反射率を有する材料からなり、例えば、カーボンブラックなどの黒色を示す材料を含む樹脂または非晶質シリコン（ａ−Ｓｉ）、ゲルマニウム（Ｇｅ）、酸化タンタル（ＴａＯｘ）、酸化銅（ＣｕＯｘ）等の半導体系の材料から成り得る。遮光膜３２０が位置した基板３１０の全体にバッファ層３３０が位置する。バッファ層３３０は、基板３１０または下部の層で流出されるアルカリイオンなどのような不純物から後続工程で形成される薄膜トランジスタを保護するために形成するものであり、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）またはこれらの多層からなる。
前記バッファ層３３０上にチャネル領域（ＣＨ）と導体化領域（ＣＰ）を含むアクティブ層３４０が位置する。本発明の第３実施例において、アクティブ層３４０は、下部アクティブ層３４２と中間層３４４を含む。下部アクティブ層３４２は、アクティブ層３４０の下部を成し、バッファ層３３０にコンタクトに位置し、中間層３４４は、アクティブ層３４０の上部を成し、下部アクティブ層３４２と、ゲート絶縁膜３５０の間に位置する。
下部アクティブ層３４２は、酸化物半導体（Oxide semi-conductor）でなる。酸化物半導体は、例えば非晶質酸化亜鉛系半導体で、特にａ−ＩＧＺＯ半導体は、酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いて、スパッタリング（sputtering）方法によって形成される。他にも化学気相蒸着や原子蒸着（Atomic Layer Deposition; ALD）などの化学的蒸着方法を用いることもできる。ここで、本発明の実施例の場合には、ガリウム、インジウム、亜鉛の原子比それぞれ１：１：１、２：２：１、３：２：１と４：２：１である酸化物ターゲットを使用して酸化亜鉛系半導体を蒸着することができる。しかし、本発明のアクティブ層は、酸化亜鉛系半導体に限定されない。また、図示していないが、アクティブ層３４０の両側には、不純物がドーピングされて、ソース領域とドレイン領域が備えられる。
中間層３４４は、下部アクティブ層３４２とゲート絶縁膜３５０との間に位置して、後続の熱処理工程でゲート絶縁膜３５０の水素や酸素原子がアクティブ層３４０に拡散されるのを防止するバリア（barrier）の役割をする。原子の拡散を防止するために、中間層３４４は、４族元素を含む酸化物半導体からなる。例えば、本発明の中間層３４４は、インジウム、ガリウム、亜鉛を含み、４族元素であるチタン（Ｔｉ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）などをさらに含むことができる。好ましくは、中間層３４４は、インジウム、ガリウム、亜鉛及び酸化シリコンからなる。中間層３４４は、擬三元系（pseudo ternary system）を維持しながら、インジウム、ガリウム及び亜鉛の原子比それぞれ１．１：１：１でなる。
本発明の実施例に係る中間層３４４の原子比は、Ｉｎ５Ｇａ１Ｚｎ１Ｓｉ（１２〜１３）Ｏ３５でなる。ここで、中間層３４４のインジウムの量は、下部アクティブ層３４２のガリウムに対し４倍乃至６倍の原子比率を占め、４族元素であるシリコンは、中間層３４４のガリウムに対し１２倍乃至１３倍の原子比を占める。また、中間層３４４の酸素の量は、擬三元系と４族元素の酸化物（oxide）形成組成より０〜９％を占める。また、中間層３４４内に含まれた４族元素、例えばシリコン（Ｓｉ）の原子比率は、ゲート絶縁膜３５０に隣接する界面から下部アクティブ層３４２に隣接した界面に行くほど徐々に減少することができる。例えば、シリコンの原子比率がガリウムの原子比に対し６倍から４倍まで徐々に減少することができる。
一方、中間層３４４は、５０〜１００Åの厚さでなる。ここで、中間層３４４の厚さが５０Å未満であれば、ゲート絶縁膜３５０から拡散される元素を遮断する拡散防止膜としての役割を遂行することが難しく、中間層３５０の厚さが１００Åを超えると、チャネルに影響を与えて電荷移動度が減少する現象が発生する。したがって、本発明の中間層３４４は、５０〜１００Åの厚さでなる。
本発明の中間層３４４は、膜内に４族元素、例えば、シリコンを含んでいて、４族元素の組み合わせが強い二重結合を形成するため、熱的に安定的になる、したがって、アクティブ層３４０とゲート絶縁膜３５０との間に素子の電気的特性には影響を与えずに軽元素の拡散のみを防止することができる中間層３４４を備えることにより、熱処理工程により、ゲート絶縁膜３５０の水素や酸素原子の拡散を防止して素子が劣化するのを防止することができる利点がある。
一方、本発明においては、中間層３４４が下部アクティブ層３４２の領域全体に位置するものと図示し説明したが、これに限定されず、中間層３４４は、アクティブ層３４０のチャネル領域（ＣＨ）にのみ位置することもできる。
前記アクティブ層３４０上にゲート絶縁膜３５０が位置する。ゲート絶縁膜３５０は、酸化シリコン膜（ＳｉＯｘ）、窒化シリコン膜（ＳｉＮｘ）またはこれらの多層からなる。ゲート絶縁膜３５０は、上部に位置するゲート電極３６０と対応して類似したサイズになる。したがって、ゲート絶縁膜３５０は、ゲート電極３６０と、アクティブ層３４０を絶縁させる。ゲート絶縁膜３５０上にゲート電極３６０が位置する。ゲート電極１６０は、銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、タンタル（Ｔａ）とタングステン（Ｗ）からなる群から選択されたいずれか１つまたはこれらの合金の単層や多層からなる。ゲート電極３６０は、前記アクティブ層３４０のチャネル領域（ＣＨ）に対応するように位置する。
前記ゲート電極３６０が形成された基板３１０上に層間絶縁膜３７０が位置する。層間絶縁膜３７０は、酸化シリコン膜（ＳｉＯｘ）、窒化シリコン膜（ＳｉＮｘ）またはこれらの多層からなる。また、層間絶縁膜３７０は、アクティブ層３４０の両側のソース領域とドレイン領域を露出するコンタクトホール（３７５ａ、３７５ｂ）が備えられる。層間絶縁膜３７０上にソース電極３８０ａとドレイン電極３８０ｂが位置する。ソース電極３８０ａとドレイン電極３８０ｂは、単層または多層でなることができ、単層の場合には、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群から選択されたいずれか一つまたはこれらの合金からなることができる。また、ソース電極３８０ａとドレイン電極３８０ｂが多層である場合には、モリブデン／アルミニウムーネオジム、モリブデン／アルミニウムまたはチタン／アルミニウムの２重層またはモリブデン／アルミニウムーネオジム／モリブデン、モリブデン／アルミニウム/モリブデンまたはチタン／アルミニウム/チタンの３重層でなることができる。ソース電極３８０ａとドレイン電極３８０ｂは、層間絶縁膜３７０に形成されたコンタクトホール（３７５ａ、３７５ｂ）を介してアクティブ層３４０のソース領域及びドレイン領域にそれぞれ接続される。
前記ソース電極３８０ａとドレイン電極３８０ｂが位置する基板３１０上にパッシベーション膜３８５が位置する。パッシベーション膜３８５は、下部の薄膜トランジスタを保護し、これらを絶縁させる役割をする。パッシベーション膜３８５は、酸化シリコン膜（ＳｉＯｘ）、窒化シリコン膜（ＳｉＮｘ）またはこれらの多層でなり、ドレイン電極３８０ｂを露出するビアホール３８７が備えられる。パッシベーション膜３８５上に画素電極３９０が位置する。画素電極３９０は、ビアホール３８７を介してドレイン電極３８０ｂに接続され、データ電圧の供給を受ける。画素電極３９０は、透明で導電性に優れたＩＴＯ（indium tin oxide）、ＩＺＯ（indium zinc oxide）、ＩＴＺＯ（indium tinzinc oxide）などでなる。したがって、本発明の第３実施例に係る薄膜トランジスタアレイ基板３００が構成される。
図８は、本発明の第４実施例に係る薄膜トランジスタアレイ基板を示す断面図である。
図８を参照すると、本発明の第４実施例に係る薄膜トランジスタアレイ基板４００は、コプラナ構造の薄膜トランジスタでゲート電極がアクティブ層の上部に位置する構造である。本発明の第４実施例に係る薄膜トランジスタアレイ基板４００は、前述した第１実施例に係る薄膜トランジスタアレイ基板１００と同一の構成要素に対し詳細な説明を省略する。
さらに詳細には、基板４１０上に遮光膜４２０が位置し、遮光膜４２０が位置した基板４１０全体にバッファ層４３０が位置する。前記バッファ層４３０上にチャネル領域（ＣＨ）と導体化領域（ＣＰ）を含むアクティブ層４４０が位置する。アクティブ層４４０は、酸化物半導体（Oxide semi-conductor）でなる。酸化物半導体は、例えば非晶質酸化亜鉛系半導体で、特にａ−ＩＧＺＯ半導体は、酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いてスパッタリング（sputtering）方法によって形成さされる。他にも化学気相蒸着や原子蒸着（Atomic Layer Deposition; ＡＬＤ）などの化学的蒸着方法を用いることもできる。ここで、本発明の実施例の場合には、ガリウム、インジウム、亜鉛の原子比がそれぞれ１：１：１、２：２：１、３：２：１と４：２：１である酸化物ターゲットを用いて酸化亜鉛系半導体を蒸着することができる。しかし、本発明のアクティブ層４４０は、酸化亜鉛系半導体に限定されない。また、図示していないが、アクティブ層４４０の両側には、不純物がドーピングされて、ソース領域とドレイン領域が備えられる。
前記アクティブ層４４０上にゲート絶縁膜４５０が位置し、ゲート絶縁膜４５０上にゲート電極４６０が位置する。ゲート電極４６０は、前記アクティブ層４４０のチャネル領域（ＣＨ）に対応するように位置する。前記ゲート電極４６０が形成された基板４１０上に層間絶縁膜４７０が位置し、層間絶縁膜４７０は、アクティブ層４４０の両側のソース領域とドレイン領域を露出するコンタクトホール（４７５ａ、 ４７５ｂ）が備えられる。層間絶縁膜４７０上にソース電極４８０ａとドレイン電極４８０ｂが位置し、ソース電極４８０ａとドレイン電極４８０ｂは、層間絶縁膜４７０に形成されたコンタクトホール（４７５ａ、４７５ｂ）を介してアクティブ層４４０のソース領域及びドレイン領域にそれぞれ接続される。したがって、本発明の第４実施例に係る薄膜トランジスタアレイ基板４００が構成される。
一方、アクティブ層４４０と、ゲート絶縁膜４５０の界面には、後続の熱処理工程により、ゲート絶縁膜４５０から拡散された過剰酸素が存在することがある。アクティブ層４４０と、ゲート絶縁膜４５０の界面に存在する酸素は、含有量が多くなれば正バイアス温度ストレス（positive bias temperature stress）劣化が発生することになり、含有量が少なければ、半導体素子の導体化現象が発生して素子の特性が落ちることになる。
本発明では、アクティブ層４４０とゲート絶縁膜４５０との間に中間層４４５を形成する。中間層４４５は、正バイアス温度ストレス劣化を防止し、素子の導体化を防止する役割をする。中間層４４５は、アクティブ層４４０とゲート絶縁膜４５０の界面、すなわち、中間層４４５に存在する過剰酸素を除去するために、４族元素を含む酸化物半導体からなる。例えば、本発明の中間層４４５は、インジウム、ガリウム、亜鉛を含み、４族元素であるチタン（Ｔｉ）、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）などをさらに含むことができる。好ましくは、中間層１４５は、インジウム、ガリウム、亜鉛、及び酸化シリコンからなる。中間層４４５に４族元素、好ましくは、シリコン（Ｓｉ）元素を含むと、未結合状態の酸素にシリコンが結合されて未結合状態の酸素の量を減らすことができる。つまり、中間層４４５に４族元素を含むことにより、過剰な酸素を除去して、正バイアス温度ストレス劣化を防止することができる。
本発明の中間層４４５のシリコン元素の含有量は、２．９乃至３．２×１０２２ｃｍ−３で有り得る。ここで、中間層４４５のシリコン元素の含有量が２．９×１０２２ｃｍ−３以上であれば、中間層４４５に存在する過剰酸素とシリコンを結合させて、過剰酸素の量を減らし、正バイアス温度ストレス劣化を防止することができる。また、中間層４４５のシリコン元素の含有量が３．２×１０２２ｃｍ−３以下であれば、中間層４４５に存在する過剰酸素の量が多く減って素子が導体化されて薄膜トランジスタの特性が低下する問題を防止することができる。
そして、中間層４４５に４族元素を含み、未結合状態の酸素の量を減らすとしても、一部の未結合状態の酸素が残っている可能性がある。残っている未結合状態の酸素は、正バイアス温度ストレス劣化に影響を与える。したがって、本発明の中間層４４５は、一定量の水素を含み、未結合状態の酸素に水素を結合させて、電子が結合されることがないようにする。つまり、中間層４４５に、一部の過剰酸素が存在するが、この過剰酸素に水素が結合されて、アクティブ層の電子が過剰酸素に結合されないため、正バイアス温度ストレス劣化の発生を防止する。
中間層４４５の過剰酸素の量は、金属対比酸素の量と定義する。中間層４４５は、インジウム、ガリウム、亜鉛、酸素からなり、シリコン元素が添加されたので、インジウム、ガリウム、亜鉛、シリコン及び酸素を含むことができる。中間層４４５は、ＩｎａＧａｂＺｎｃＳｉｄＯｙで表示することができ、元素の原子比が、インジウムが１．５、亜鉛が１、ガリウムが１．５、シリコンが２なので、Ｙ＝１．５ａ＋１．５ｂ＋１ｃ＋２ｄで表すことができる。ここで、中間層４４５の実際の測定された酸素の量がｘである場合、ｘがｙより大きい場合、酸素が過剰に存在するものであり、ｙがｘより大きい場合、酸素が不足しているものである。したがって、中間層４４５は、中間層４４５に残っている過剰酸素の量だけの水素を含むことができ、水素の含有量は、１．２乃至1.６×１０２１ｃｍ−３で有り得る。この水素の含有量は、前述したシリコン元素の含有量によって変わるもので、例えば、シリコン元素の含有量が２．９×１０２２ｃｍ−３の場合、水素の含有量は、１．６×１０２１ｃｍ−３で有り得、シリコン元素の含有量が３．２×１０２２ｃｍ−３の場合、水素の含有量は、１．２×１０２１ｃｍ−３で有り得る。つまり、中間層４４５内で、シリコン元素を一定含有量に添加したとき、残っている過剰酸素の量だけ水素を添加することである。
したがって、中間層４４５は、中間層４４５に残っている過剰酸素の量の水素を含むことができ、水素の含有量は、１．２乃至１．６×１０２１ｃｍ−３で有り得る。この水素の含有量は、前述したシリコン元素の含有量によって変わるもので、例えば、シリコン元素の含有量が２．９×１０２２ｃｍ−３の場合、水素の含有量は、１．６×１０２１ｃｍ−３で有り得、シリコン元素の含有量が３．２×１０２２ｃｍ−３の場合、水素の含有量は、１．２×１０２１ｃｍ−３で有り得る。つまり、中間層４４５内で、シリコン元素を一定含有量に添加したとき、残っている過剰酸素の量だけ水素を添加することである。
下記の表１は、中間層で金属対比酸素の量に応じた薄膜トランジスタのしきい値電圧と正バイアス温度ストレスを示した表である。
Figure 0006398000
前記表１を参照すると、中間層で金属対比、酸素の量が１００％以下に減少すれば、素子が導体化されてしきい値電圧が示されず、正バイアス温度ストレスもまた測定されない。一方、中間層の金属対比、酸素の量が１００％以上に増えると、しきい値電圧が増加し、正バイアス温度ストレスもまた増加する。
この結果を通じ、中間層の金属対比酸素の量、すなわち過剰酸素の量が小さいほど正バイアス温度ストレスによる劣化現象を防止することができ、素子の信頼性を改善させることができる。
一方、本発明の中間層４４５は、５０〜１００Åの厚さでなる。ここで、中間層４４５の厚さが５０Å以上であれば、ゲート絶縁膜４５０から拡散される酸素などの元素を遮断する拡散防止膜として作用することができ、中間層４４５の厚さが１００Å以下であれば、中間層４４５がアクティブ層４４０のチャネルに作用して素子が劣化するのを防止することができる。したがって、本発明の中間層４４５は、５０〜１００Åの厚さでなる。
前記のように、本発明の第４実施例に係る薄膜トランジスタアレイ基板は、アクティブ層とゲート絶縁膜との間にシリコン元素を含む中間層を形成して、過剰酸素による正バイアス温度ストレス劣化を防止することができる。また、中間層に残っている過剰酸素の量に対応するだけの水素を含み過剰酸素が電子を捕集するのを防止して正バイアス温度ストレス劣化を防止することができる。
一方、本発明においては、中間層４４５がアクティブ層４４０のチャネル領域（ＣＨ）とゲート絶縁膜４５０にコンタクトする領域にのみ位置するものとして示し説明したが、これに限定されず、中間層４４５は、アクティブ層４４０の全領域にも位置することができる。
図９は、本発明の第１実施例に係る薄膜トランジスタアレイ基板を含む表示装置を示す図である。下記では、前述した薄膜トランジスタアレイ基板の説明を省略し、表示装置の例として、有機発光表示装置について説明する。ただし、本発明は、有機発光表示装置に限定されず、液晶表示装置などの平板表示装置に使用可能である。
図９を参照すると、基板１１０上に、アクティブ層１４０、ゲート電極１６０、ソース電極１８０ａ及びドレイン電極１８０ｂを含む薄膜トランジスタ（ＴＦＴ）が位置する。これらの上に有機絶縁膜１９０が位置する。有機絶縁膜１９０は、フォトアクリル（photoacryl）、ポリイミド（polyimide）、ベンゾシクロブチン系樹脂（benzocyclobutene resin）、アクリル酸系樹脂（acrylate）などの有機物でなることができる。前記有機絶縁膜１９０には、薄膜トランジスタ（ＴＦＴ）のドレイン電極１８０ｂを露出するビアホール１９５が備えられる。
前記有機絶縁膜１９０上に画素電極２８５が位置する。画素電極２８５は、透明導電膜からなることができる。透明導電膜は、ＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）のような透明でありながら導電性を有する材料で有り得る。ここで、有機発光表示装置が前面発光型構造で形成される場合、透明導電膜の下部にアルミニウム（Ａｌ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、銀（Ａｇ）、銀合金（Ａｇ alloy）などのような高反射率の特性を有する反射金属膜をさらに含むことができ、透明導電膜／反射金属膜／透明導電膜の構造になることができる。好ましくは、画素電極２８５は、例えば、ＩＴＯ ／Ａｇ ／ＩＴＯの構造になることができる。画素電極２８５は、有機絶縁膜１９０に備えられたビアホール１９５を介してドレイン電極１８０ｂに接続される。
画素電極２８５上に画素電極２８５を露出するバンク層２８７が位置する。バンク層２８７は、画素を定義し、画素電極２８５を絶縁させることで、ポリイミド（polyimide）、ベンゾシクロブチン系樹脂（benzocyclobutene series resin）、アクリル酸（acrylate）などの有機物からなる。バンク層２８７は、画素電極２８５を露出する開口部２８８を含む。画素電極２８５とバンク層２８７上に有機膜層２９０が位置する。有機膜層２９０は、少なくとも発光層を含み、正孔注入層、正孔輸送層、電子輸送層または電子注入層をさらに含むことができる。有機膜層２９０上に対向電極２９５が位置する。対向電極２９５は、仕事関数が低い金属として、銀（Ａｇ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）などを使用することができる。これにより、画素電極２８５、有機膜層２９０及び対向電極２９５から構成された有機発光ダイオード（ＯＬＥＤ）が構成される。したがって、基板１１０上に薄膜トランジスタ（ＴＦＴ）と、有機発光ダイオード（ＯＬＥＤ）を備えた有機発光表示装置２８０が構成される。
以下、前述した本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法について説明する。下記では、前述した第１実施例に係るコプラナ面構造の薄膜トランジスタを例として説明するが、本発明は、第２実施例に係るエッチストッパ構造にも適用可能である。
図１０ａ〜図１０ｅは、本発明の第１実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示す図である。
図１０ａを参照すると、透明であるかまたは不透明なガラス、プラスチックまたは金属からなり、平坦度が維持される基板１１０上にカーボンブラックなどの黒色を示す材料を含む樹脂または非晶質シリコン（ａ− Ｓｉ）、ゲルマニウム（Ｇｅ）、酸化タンタル（ＴａＯｘ）、酸化銅（ＣｕＯｘ）等の半導体系の材料を形成し、マスクを用いてパターニングして遮光膜１２０を形成する。遮光膜１２０は、今後、アクティブ層が形成される領域ごとに形成される。しかし、本発明では、これに限定されず、遮光膜１２０が基板１１０の前面に形成されることもある。
続いて、遮光膜１２０が形成された基板１１０上にＣＶＤ（Chemical Vapor Deposition）、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）、スパッタリング（sputtering）蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着してバッファ層１３０を形成する。そして、バッファ層１３０が形成された基板１１０上に酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いてスパッタリング（sputtering）方法で酸化物半導体層を積層する。続いて、マスクを用いて、酸化物半導体層をパターニングして、アクティブ層１４０を形成する。アクティブ層１４０は、他にも化学気相蒸着や原子蒸着（Atomic Layer Deposition; ALD）などの化学的蒸着方法を用いて形成することもできる。この時、アクティブ層１４０は、基板１１０上に形成された遮光膜１２０に対応するように形成して、下部から入射される光がアクティブ層１４０に到達しないようにして、光によるリーク電流が発生するのを防止する。
次に、図１０ｂを参照すると、アクティブ層１４０が形成された基板１１０上に酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いて、スパッタリング（sputtering）方法で酸化物半導体層１４７を積層する。続いて、ＣＶＤ、ＰＥＣＶＤまたはスパッタリング蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着して絶縁層１５２を形成する。続いて、絶縁層１５２上にスパッタリング蒸着方法で銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、タンタル（Ｔａ）及びタングステン（Ｗ）からなる群から選択されたいずれか１つまたはこれらの合金を蒸着して金属層１６２を形成する。続いて、金属層１６２上にフォトレジスト（photoresist）を塗布し、これを露光及び現像してフォトレジストパターン（ＰＲ）を形成する。この時、フォトレジストパターン（ＰＲ）は、アクティブ層１４０のチャネル領域が形成される領域と対応するように形成する。
次に、図１０ｃを参照すると、フォトレジストパターン（ＰＲ）をマスクにして前記金属層１６２をエッチングしてゲート電極１６０を形成する。この時、前記金属層１６２は、当該材料をエッチングすることができるエッチング液を用いてウェットエッチング（wet etching）法でエッチングする。
次に、図１０ｄを参照すると、フォトレジストパターン（ＰＲ）を用いて、絶縁層１５２をエッチングしてゲート絶縁膜１５０を形成する。この時、絶縁層１５２は、アルゴン（Ａｒ）などのガスを用いたプラズマエッチング工程でエッチングされ、絶縁層１５２の上部に位置するゲート電極１６０に沿って類似したサイズに形成される。そして、プラズマエッチング工程で絶縁層１５２がすべてエッチングされ、酸化物半導体層１４７と、アクティブ層１４０が露出されると、酸化物半導体層１４７と、アクティブ層１４０に一定時間エッチング工程を実行して、アクティブ層１４０を導体化する。つまり、アクティブ層１４０にプラズマエッチング工程が実行されると、アクティブ層１４０内の酸素が抜けていき、不純物が注入されて導電特性が向上する。したがって、ゲート電極１６０とゲート絶縁膜１５０が位置した領域と対応するアクティブ層１４０のチャネル領域（ＣＨ）が形成され、アクティブ層１４０のチャネル領域（ＣＨ）を除外した導体化領域（ＣＰ）が形成される。そして、ゲート絶縁膜１５０によって露出した酸化物半導体層１４７をエッチングして中間層１４５を形成する。したがって、ゲート電極１６０、ゲート絶縁膜１５０中間層１４５は、類似したサイズでアクティブ層１４０のチャネル領域（ＣＨ）上に形成される。以後、フォトレジストパターン（ＰＲ）をストリップして除去する。
次に、図１０ｅを参照すると、ゲート電極１６０が形成された基板１１０上にＣＶＤ、ＰＥＣＶＤまたはスパッタリング蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着して層間絶縁膜１７０を形成する。そして、層間絶縁膜１７０をエッチングして、アクティブ層１４０の両側の一部である導体化領域（ＣＰ）を露出するコンタクトホール（１７５ａ、１７５ｂ）を形成する。そして、基板１１０上にモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群から選択されたいずれか１つまたはこれらの合金を積層してパターニングしてソース電極１８０ａとドレイン電極１８０ｂを形成する。このとき、ソース電極１８０ａとドレイン電極１８０ｂは、層間絶縁膜１７０に形成されたコンタクトホール（１７５ａ、１７５ｂ）を介してアクティブ層１４０にそれぞれ接続される。したがって、アクティブ層１４０、中間層１４５、ゲート電極１６０、ソース電極１８０ａ及びドレイン電極１８０ｂを含む薄膜トランジスタ（ＴＦＴ）が形成される。
一方、図１１ａ〜図１１ｈは、本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示す図である。
図１１ａを参照すると、透明であるかまたは不透明なガラス、プラスチックまたは金属からなり平坦度が維持される基板３１０上にカーボンブラックなどの黒色を示す材料を含む樹脂または非晶質シリコン（ａ− Ｓｉ）、ゲルマニウム（Ｇｅ）、酸化タンタル（ＴａＯｘ）、酸化銅（ＣｕＯｘ）等の半導体系の材料を形成し、マスクを用いてパターニングして遮光膜３２０を形成する。遮光膜３２０は、後に、アクティブ層が形成される領域ごとに形成される。しかし、本発明では、これに限定されず、遮光膜３２０が基板３１０の前面に形成されることもある。
続いて、遮光膜３２０が形成された基板３１０上にＣＶＤ（Chemical Vapor Deposition）、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）、スパッタリング（sputtering）蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着してバッファ層３３０を形成する。そして、バッファ層３３０が形成された基板３１０上に酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いてスパッタリング（sputtering）方法で第１酸化物半導体層３３２を積層する。そして、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ）、酸化シリコン（ＳｉＯｘ）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いてスパッタリング（sputtering）方法で第２酸化物半導体層３３４を積層する。
図１１ｂを参照すると、マスクを用いて、第１酸化物半導体層３３２と第２酸化物半導体層３３４をパターニングして、下部アクティブ層３４２と中間層３４４を含むアクティブ層３４０を形成する。アクティブ層３４０は、他にも化学気相蒸着や原子蒸着（Atomic Layer Deposition; ALD）などの化学的蒸着方法を用いて形成することもできる。この時、アクティブ層３４０は、基板３１０上に形成された遮光膜３２０に対応するように形成し、下部から入射される光がアクティブ層３４０に到達しないようにして、光に係るリーク電流が発生するのを防止する。
次に、図１１ｃを参照すると、アクティブ層３４０が形成された基板３１０上にＣＶＤ、ＰＥＣＶＤまたはスパッタリング蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着して絶縁層３５２を形成する。続いて、絶縁層３５２上にスパッタリング蒸着方法で銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、タンタル（Ｔａ）及びタングステン（Ｗ）からなる群から選択されたいずれか１つまたはこれらの合金を蒸着して金属層３５４を形成する。続いて、金属層３５４上にフォトレジスト（photoresist）を塗布し、これを露光及び現像してフォトレジストパターン（ＰＲ）を形成する。この時、フォトレジストパターン（ＰＲ）は、アクティブ層３４０のチャネル領域が形成される領域と対応するように形成する。
次に、図１１ｄを参照すると、フォトレジストパターン（ＰＲ）をマスクにして前記金属層３５４をエッチングしてゲート電極３６０を形成する。この時、前記金属層３６０は、当該材料をエッチングすることができるエッチング液を用いてウェットエッチング（wet etching）法でエッチングする。
次に、図１１ｅを参照すると、フォトレジストパターン（ＰＲ）を用いて、絶縁層３５２をエッチングしてゲート絶縁膜３５０を形成する。この時、絶縁層３５２は、アルゴン（Ａｒ）などのガスを用いたプラズマエッチング工程でエッチングされ、絶縁層３５２の上部に位置したゲート電極３６０に沿って類似したサイズに形成される。そして、プラズマエッチング工程で絶縁層３５２がすべてエッチングされて、アクティブ層３４０が露出されると、アクティブ層３４０に一定時間エッチング工程を実行して、アクティブ層３４０を導体化する。
つまり、アクティブ層３４０にプラズマエッチング工程が実行されると、アクティブ層３４０内の酸素が抜けていき、不純物が注入されて導電特性が向上する。したがって、ゲート電極３６０とゲート絶縁膜３５０が位置した領域と対応するアクティブ層３４０のチャネル領域（ＣＨ）が形成され、アクティブ層３４０のチャネル領域（ＣＨ）を除外した導体化領域（ＣＰ）が形成される。したがって、ゲート電極３６０、ゲート絶縁膜３５０は、類似したサイズでアクティブ層３４０のチャネル領域（ＣＨ）上に形成される。以後、フォトレジストパターン（ＰＲ）をストリップして除去する。
次に、図１１ｆを参照すると、ゲート電極３６０が形成された基板３１０上にＣＶＤ、ＰＥＣＶＤまたはスパッタリング蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着して層間絶縁膜３７０を形成する。
続いて、図１１ｇを参照すると、そして、層間絶縁膜３７０をエッチングしてアクティブ層３４０の両側の一部である導体化領域（ＣＰ）を露出するコンタクトホール（３７５ａ、３７５ｂ）を形成する。そして、基板３１０上にモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群から選択されたいずれか１つまたはこれらの合金を積層し、パターニングしてソース電極３８０ａとドレイン電極３８０ｂを形成する。このとき、ソース電極３８０ａとドレイン電極３８０ｂは、層間絶縁膜３７０に形成されたコンタクトホール（３７５ａ、３７５ｂ）を介してアクティブ層３４０にそれぞれ接続される。したがって、下部アクティブ層３４２と中間層３４４を含むアクティブ層３４０、ゲート電極３６０、ソース電極３８０ａとドレイン電極３８０ｂを含む薄膜トランジスタ（ＴＦＴ）が形成される。
最後に、図１１ｈを参照すると、薄膜トランジスタ（ＴＦＴ）が形成された基板３１０上にＣＶＤ、ＰＥＣＶＤまたはスパッタリング蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着してパッシベーション膜３８５を形成する。そして、パッシベーション膜３８５をエッチングしてドレイン電極３８５ｂの一部を露出するビアホール３８７を形成する。そして、基板３１０上にＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＺｎＯなどを積層し、パターニングして画素電極３９０を形成する。したがって、本発明の第３実施例に係る薄膜トランジスタアレイ基板が製造される。
図１２ａ〜図１２ｆは、本発明の第４実施例に係る薄膜トランジスタアレイ基板の製造方法を工程別に示す図である。
図１２ａを参照すると、透明であるかまたは不透明なガラス、プラスチックまたは金属からなり平坦度が維持される基板４１０上にカーボンブラックなどの黒色を示す材料を含む樹脂または非晶質シリコン（ａ− Ｓｉ）、ゲルマニウム（Ｇｅ）、酸化タンタル（ＴａＯｘ）、酸化銅（ＣｕＯｘ）等の半導体系の材料を形成し、マスクを用いてパターニングして遮光膜４２０を形成する。遮光膜４２０は、今後アクティブ層が形成される領域ごとに形成される。しかし、本発明では、これに限定されず、遮光膜４２０が基板４１０の前面に形成されることもある。
続いて、遮光膜４２０が形成された基板４１０上にＣＶＤ（Chemical Vapor Deposition）、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）、スパッタリング（sputtering）蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着してバッファ層４３０を形成する。そして、バッファ層４３０が形成された基板４１０上に酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ）及び酸化亜鉛（ＺｎＯ）の複合体ターゲットを用いてスパッタリング（sputtering）方法で酸化物半導体層を積層する。続いて、マスクを用いて、酸化物半導体層をパターニングして、アクティブ層４４０を形成する。アクティブ層４４０は、他にも化学気相蒸着や原子蒸着（Atomic Layer Deposition;ＡＬＤ）などの化学的蒸着方法を用いて形成することもできる。この時、アクティブ層４４０は、基板４１０上に形成された遮光膜４２０に対応するように形成して、下部から入射される光がアクティブ層４４０に到達しないようにして、光によるリーク電流が発生するのを防止する。
次に、図１２ｂを参照すると、アクティブ層４４０が形成された基板４１０上にＣＶＤ、ＰＥＣＶＤ蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着して酸化物層４４７と絶縁層４５２を形成する。酸化物層４４７は、アクティブ層４４０の表面に形成されるが、絶縁層４５２を形成するＣＶＤ工程でアルゴン（Ａｒ）と酸素（O）ガスを調整すると、アクティブ層の物質とシリコンが混合して形成されることができる。
続いて、図１２ｃを参照すると、絶縁層４５２上にスパッタリング蒸着方法で銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、タンタル（Ｔａ）及びタングステン（Ｗ）からなる群から選択されたいずれか１つまたはこれらの合金を蒸着して金属層４６２を形成する。
次に、図１２ｄを参照すると、金属層４６２上にフォトレジスト（photoresist）を塗布し、これを露光及び現像してフォトレジストパターンを形成し、フォトレジストパターンをマスクにして、前記金属層４６２をエッチングしてゲート電極４６０を形成する。この時、前記金属層４６２は、当該材料をエッチングすることができるエッチング液を用いてウェットエッチング（wet etching）法でエッチングする。
次に、図１２ｅを参照すると、ゲート電極４６０を用いて、絶縁層４５２をエッチングしてゲート絶縁膜４５０を形成する。この時、絶縁層４５２は、アルゴン（Ａｒ）などのガスを用いたプラズマエッチング工程でエッチングされ、絶縁層４５２の上部に位置するゲート電極４６０に沿って類似したサイズに形成される。そして、プラズマエッチング工程で絶縁層４５２がすべてエッチングされると、酸化物層４４７と、アクティブ層４４０が露出されると、酸化物層４４７と、アクティブ層４４０に一定時間エッチング工程を実行して、アクティブ層４４０を導体化する。つまり、アクティブ層４４０にプラズマエッチング工程が実行されると、アクティブ層４４０内の酸素が抜けていき、不純物が注入されて導電特性が向上される。したがって、ゲート電極４６０とゲート絶縁膜４５０が位置した領域と対応するアクティブ層４４０のチャネル領域（ＣＨ）が形成され、アクティブ層４４０のチャネル領域（ＣＨ）を除外した導体化領域（ＣＰ）が形成される。そして、ゲート絶縁膜４５０によって露出された酸化物層４４７をエッチングして中間層４４５を形成する。したがって、ゲート電極４６０、ゲート絶縁膜４５０及び中間層４４５は、類似したサイズでアクティブ層４４０のチャネル領域（ＣＨ）上に形成される。
次に、図１２ｆを参照すると、ゲート電極４６０が形成された基板４１０上にＣＶＤ、ＰＥＣＶＤまたはスパッタリング蒸着方法で酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）を蒸着して層間絶縁膜４７０を形成する。そして、層間絶縁膜４７０をエッチングして、アクティブ層４４０の両側の一部である導体化領域（ＣＰ）を露出するコンタクトホール（４７５ａ、４７５ｂ）を形成する。そして、基板４１０上にモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群から選択されたいずれか１つまたはこれらの合金を積層し、パターニングしてソース電極４８０ａとドレイン電極４８０ｂを形成する。このとき、ソース電極４８０ａとドレイン電極４８０ｂは、層間絶縁膜４７０に形成されたコンタクトホール（４７５ａ、４７５ｂ）を介してアクティブ層４４０にそれぞれ接続される。したがって、アクティブ層４４０、中間層４４５、ゲート電極４６０、ソース電極４８０ａ及びドレイン電極４８０ｂを含む薄膜トランジスタ（ＴＦＴ）が形成される。
一方、図１３は、本発明の第１実施例に基づいて製造された薄膜トランジスタの後方散乱分析法を介した結果を示したグラフであり、図１４は、本発明の第３実施例に基づいて製造された薄膜トランジスタの後方散乱分析法を介した結果を示すグラフである。
図１３を参照すると、アクティブ層、中間層、及びゲート絶縁膜の積層構造を後方散乱分析法（Rutherford Backscattering Spectrometry、RBS）で分析を試みたところ、すべて４族元素であるシリコン（Ｓｉ）が含まれていた。また、図１４を参照すると、下部のアクティブ層と中間層を含むアクティブ層、ゲート絶縁膜の積層構造もすべて４族元素であるシリコン（Ｓｉ）が含まれていた。この４族元素の存在は、４族元素の組み合わせが強い共有結合を形成し、金属非結合状態を低減させ熱的にさらに安定した特性を有することを意味する。したがって、後工程で生じることのある原子の拡散を防止することができる。特に、シリコン（Ｓｉ）は、層内の亜鉛の原子比比５０〜２００％の割合で存在することができる。
以下、本発明の薄膜トランジスタについて、下記の実施例で、前述することにする。ただし、下記に開示される実施例は、本発明の一実施例だけであって、本発明が下記の実施例に限定されるものではない。
実験１：コプラナ薄膜トランジスタ
＜比較例１＞
ガラス基板上にＳｉＯ２のバッファ層を形成し、バッファ層上にＩｎ１Ｇａ１Ｚｎ１Ｏ４の原子比からなるアクティブ層を形成し、アクティブ層上にＳｉＯ２のゲート絶縁膜を形成した。ゲート絶縁膜上にモリブデンでゲート電極を形成し、ＳｉＯ２の層間絶縁膜を形成した後、アルミニウムでソース電極とドレイン電極を形成して薄膜トランジスタを製造した。
＜比較例２＞
前述した比較例１と同様の工程条件の下で、アクティブ層とゲート絶縁膜との間にＩｎ１．３Ｇａ１Ｚｎ１Ｓｉ０．４Ｏ５の原子比からなる中間層を３０Åの厚さでスパッタリングして形成したものだけを異ならせて薄膜トランジスタを製造した。
＜比較例３＞
前述した比較例１と同様の工程条件の下で、アクティブ層とゲート絶縁膜との間にＩｎ０．９Ｇａ１Ｚｎ１Ｓｉ２．５Ｏ９の原子比からなる中間層を９０Åの厚さでスパッタリングして形成したものだけを異ならせて薄膜トランジスタを製造した。
＜実施例１＞
前述した比較例１と同様の工程条件の下で、アクティブ層とゲート絶縁膜との間にＩｎ１．１Ｇａ１Ｚｎ１Ｓｉ０．９Ｏ７．８の原子比からなる中間層を６０Åの厚さでスパッタリングして形成したものだけを異ならせて薄膜トランジスタを製造した。
前述した比較例１、２、３及び実施例１に基づいて製造された薄膜トランジスタのゲート−ソース電圧に対するドレイン電流を測定して図１５〜図１８にそれぞれ示した。図１５は、比較例１に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示したグラフであり、図１６は、比較例２に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示したグラフであり、図１７は、比較例３に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示したグラフであり、図１８は、本発明の実施例１に係る薄膜トランジスタのゲートーソース電圧に対するドレイン電流曲線を示すグラフである。また、前述した比較例１と実施例１に係る薄膜トランジスタのしきい値電圧、傾き及び電荷移動度を測定し、下記表２に示した。
Figure 0006398000
図１５を参照すると、中間層が存在しない比較例１は、ゲート−ソース電圧が正側に移動し、しきい値電圧が４．２Ｖ、傾きが０．２１及び電荷移動度が４．４ｃｍ２／Ｖｓで示された。また、図１６を参照すると、中間層がＩｎ１．３Ｇａ１Ｚｎ１Ｓｉ０．４Ｏ５の原子比で３０Åの厚さに形成された比較例２は、ゲート−ソース電圧が負側に移動した。また、図１７を参照すると、中間層がＩｎ０．９Ｇａ１Ｚｎ１Ｓｉ２．５Ｏ９の原子比で９０Åの厚さに形成された比較例３は、素子駆動時の駆動電圧（Ｖｄｓ）が０．１Ｖと１０Ｖの間に電流−電圧曲線が交差する現象がひどく発生し素子のチャネル層が均一でなく形成されたことがわかる。一方、表２と図１８を参照すると、中間層がＩｎ１．１Ｇａ１Ｚｎ１Ｓｉ０．９Ｏ７．８の原子比で６０Åの厚さで形成された実施例１は、しきい値電圧が−０．０７Ｖであり、電荷移動度も１０ｃｍ２／Ｖｓであり、傾きが０．１１で現れ、薄膜トランジスタの特性が顕著に向上した。
実験２：エッチストッパ薄膜トランジスタ
＜比較例４＞
ガラス基板上にモリブデンでゲート電極を形成し、ＳｉＯ２のゲート絶縁膜を形成した。そして、Ｉｎ１Ｇａ１Ｚｎ１Ｏ４の原子比からなるアクティブ層を形成し、アクティブ層上にＳｉＯ２のエッチストッパを形成した。次に、アルミニウムでソース電極とドレイン電極を形成して薄膜トランジスタを製造した。
＜実施例２＞
前述した比較例４と同じ工程条件の下で、アクティブ層とゲート絶縁膜との間にＩｎ１．１Ｇａ１Ｚｎ１Ｓｉ０．９Ｏ７．８の原子比からなる中間層を６０Åの厚さでスパッタリングして形成したものだけを異ならせて薄膜トランジスタを製造した。
前述した比較例４と実施例２に基づいて製造された薄膜トランジスタのゲート−ソース電圧に対するドレイン電流を測定して図１９及び図２０にそれぞれ示した。図１９は、比較例４による薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示したグラフであり、図２０は、本発明の実施例２に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示したグラフである。また、前述した比較例４と実施例２に係る薄膜トランジスタのしきい値電圧、傾き及び電荷移動度を測定し、下記表３に示した。
Figure 0006398000
図１９、２０及び表３を参照すると、中間層が存在しない比較例４は、しきい値電圧が８．１９Ｖ、傾きが０．３９及び電荷移動度が８．１ｃｍ２／Ｖｓであった。一方、中間層がＩｎ１．１Ｇａ１Ｚｎ１Ｓｉ０．９Ｏ７．８の原子比で６０Åの厚さで形成された実施例２は、しきい値電圧が０．６Ｖであり、電荷移動度も１０．１ｃｍ２／Ｖｓであり、傾きが０．３で現れ、薄膜トランジスタの特性が著しく向上した。
実験３：２層アクティブ層コプラナ薄膜トランジスタ
＜比較例５＞
ガラス基板上にＳｉＯ２のバッファ層を形成し、バッファ層上にＩｎ４Ｇａ１Ｚｎ３Ｏ１６．５の原子比からなる下部アクティブ層を２４０Åの厚さで形成し、下部のアクティブ層上にＳｉ１０Ｉｎ５Ｇａ１Ｚｎ１Ｏ３５の原子比からなる中間層を４０Åの厚さで形成してアクティブ層を形成した。アクティブ層上にＳｉＯ２のゲート絶縁膜を形成し、ゲート絶縁膜上にモリブデンでゲート電極を形成し、ＳｉＯ２の層間絶縁膜を形成した後、アルミニウムでソース電極とドレイン電極を形成して薄膜トランジスタを製造した。
＜比較例６＞
前述した比較例５と同様の工程条件の下で、Ｓｉ１５Ｉｎ５Ｇａ１Ｚｎ１Ｏ３５の原子比からなる中間層を１２０Åの厚さで形成してアクティブ層を形成したものだけを異ならせて薄膜トランジスタを製造した。
＜実施例３＞
前述した比較例５と同様の工程条件の下で、Ｓｉ１２．５Ｉｎ５Ｇａ１Ｚｎ１Ｏ３５の原子比からなる中間層を７０Åの厚さで形成してアクティブ層を形成したものだけを異ならせて薄膜トランジスタを製造した。
前述した比較例５、６及び実施例３に基づいて製造された薄膜トランジスタのゲート−ソース電圧に対するドレイン電流を測定して図２１〜図２３にそれぞれ示した。図２１は、比較例５に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示したグラフであり、図２２は、比較例６に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示したグラフであり、図２３は、実施例３に係る薄膜トランジスタのゲート−ソース電圧に対するドレイン電流曲線を示すグラフである。また、前述した実施例３に係る薄膜トランジスタのしきい値電圧、電流の変化率、電荷移動度、正バイアス温度ストレス（positive bias temperature stress、ＰＢＴＳ）、電流ストレス（Current stress、ＣＳ）及び負バイアス温度ストレス（negative bias temperature stress、ＮＢＴＳ）を測定し、下記の表４に示し、電流変化率を測定して図２４に示した。
Figure 0006398000
図２１を参照すると、中間層がＳｉ１０Ｉｎ５Ｇａ１Ｚｎ１Ｏ３５の原子比で４０Åの厚さで形成された比較例５は、ゲート−ソース電圧のばらつきが大きくなり、素子のバラつきが激しいものとして示された。また、図２２を参照すると、中間層がＳｉ１５Ｉｎ５Ｇａ１Ｚｎ１Ｏ３５の原子比で１２０Åの厚さで形成された比較例６は、キャリアがあまりにも多くゲートがコントロールできないものとして示された。一方、表４、図２３と２４を参照すると、中間層がＳｉ１２．５Ｉｎ５Ｇａ１Ｚｎ１Ｏ３５の原子比で７０Åの厚さで形成された実施例３は、しきい値電圧が−０．１Ｖであり、電流変化率が０．１３％であり、電荷移動度が２８．４ｃｍ２／Ｖｓであり、ＰＢＴＳが０．８Ｖであり、ＮＢＴＳが−０．０４Ｖであり、ＣＳが０．１Ｖとして示され、薄膜トランジスタの特性が優れるものとして示された。
実験４：中間層の組成と厚さに応じたコプラナ薄膜トランジスタ
＜実施例４＞
ガラス基板上にＳｉＯ２のバッファ層を形成し、バッファ層上にＩｎ４Ｇａ１Ｚｎ３Ｏ１６．５の原子比からなるアクティブ層を２４０Åの厚さで形成し、アクティブ層上に中間層を５０Åの厚さで形成した。中間層上にＳｉＯ２のゲート絶縁膜を形成し、ゲート絶縁膜上にモリブデンでゲート電極を形成し、ＳｉＯ２の層間絶縁膜を形成した後、アルミニウムでソース電極とドレイン電極を形成して薄膜トランジスタを製造した。
＜比較例７＞
前述した実施例４と同じ工程条件の下で、中間層を除外し、薄膜トランジスタを製造した。
実施例４に基づいて製造された薄膜トランジスタにおいて、中間層のシリコン含有量に応じた中間層内の過剰酸素の量を測定して図２５に示し、中間層の水素含有量に応じた中間層内の過剰酸素の量を測定し、それに応じて正バイアス温度ストレスを測定して図２６に示し、中間層の厚さをそれぞれ５０Å、１００Å、１５０Åに異なるようにした後、トランスカーブ、しきい値電圧、電荷移動度及びＤＩＢＬ（Drain-Induced Barrier Lowering）を測定して図２７に示した。また、前述した実施例４と比較例７に基づいて製造された薄膜トランジスタの正バイアス温度ストレスを測定して図２８に示した。
図２５を参照すると、中間層のシリコン元素の含有量が２．９乃至３．２×１０２２ｃｍ−３である場合、中間層内の過剰酸素の量を約１００％に隣接して示す。中間層のシリコン元素の含有量が減ると、過剰酸素の量が増え、正バイアス温度ストレス劣化が示され、中間層のシリコン元素の含有量が増えれば、過剰酸素の量が減り、素子が導体化されることで示した。この結果を通じ、中間層のシリコン元素の含有量を２．９乃至３．２×１０２２ｃｍ−３に形成して、正バイアス温度ストレス劣化と素子の導体化を防止することができることを知ることができる。
図２６を参照すると、中間層で過剰酸素の量の割合が１００．２４％であり、過剰酸素の量が２．４×１０２０ｃｍ−３で表示される場合、過剰酸素の量に対応する水素２．５×１０２０ｃｍ−３を添加した。中間層内の過剰酸素の量は変わらないが、正バイアス温度ストレスが０．３５Ｖから０．２１Ｖで、約０．１４Ｖ減少することが分かった。この結果を通じ、中間層の過剰酸素の量に対応する水素の量を添加すると、過剰酸素の量は変わらないが、正バイアス温度ストレスを改善することができることを知ることができる。
図２７を参照すると、中間層の厚さが５０Åである場合、しきい値電圧が０．３５Ｖであり、電荷移動度が９．９７ｃｍ２／ｖｓあり、ＤＩＢＬが０．１１Ｖで示された。中間層の厚さが１００Åである場合、しきい値電圧が０．５６Ｖであり、電荷移動度が１０．９５ｃｍ２／ｖｓあり、ＤＩＢＬが−０．０２Ｖで示された。中間層の厚さが１５０Åである場合、しきい値電圧が１．６Ｖであり、電荷移動度が６．２５ｃｍ２/ｖｓあり、ＤＩＢＬが−１．７５Ｖで示された。この結果を通じ、中間層の厚さが１００Åを超えると、しきい値電圧が増加し、電荷移動度が減少し、ＤＩＢＬも減少することが分かる。
図２８を参照すると、比較例７に係る薄膜トランジスタは、ストレス時間が増加するにつれて、正バイアス温度ストレスも大幅に増加するが、実施例４に係る薄膜トランジスタは、ストレス時間が増加するにつれて、正バイアス温度ストレスの増加程度と比較例７に比べて大幅に小さく示された。この結果を通じ、本発明の中間層を備えた薄膜トランジスタは、正バイアス温度ストレス劣化を低減することができ、素子の信頼性を向上させることができることを知ることができる。
前述したように、本発明は、ゲート絶縁膜とアクティブ層との間に４族元素を含む中間層を備えることにより、熱処理工程により、ゲート絶縁膜の水素や酸素原子がアクティブ層に拡散するのを防止して素子が劣化するのを防止することができる利点がある。
また、本発明は、アクティブ層とゲート絶縁膜との間にシリコン元素を含む中間層を形成して、過剰酸素による正バイアス温度ストレス劣化を防止することができる。また、中間層に残っている過剰酸素の量に対応するだけの水素を含み過剰酸素が電子を捕集するのを防止して正バイアス温度ストレス劣化を防止することができる。
以上、添付した図面を参照して、本発明の実施例を説明したが、前述した本発明の技術的構成は、本発明が属する技術分野の当業者が本発明のその技術的思想や必須的特徴を変更せずに、他の具体的な形で実施することができることが理解できるだろう。したがって、以上で記述した実施例は、すべての面で例示的なものであり、限定的なものではないものとして理解されるべきである。併せて、本発明の範囲は前記詳細な説明よりは、後述する特許請求の範囲によって示される。また、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
本発明は、有機発光表示装置、液晶表示装置、電気泳動表示装置、無機発光表示装置などの各種表示装置に適用することができ、ＴＶ、モバイル機器、モニター、スマート機器などに適用することができる。しかし、本発明はこれに限定されず、映像を表示することができる装置であれば、いずれにも適用可能である。

Claims (9)

  1. 基板と、
    前記基板上に位置するアクティブ層と、
    前記アクティブ層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記ゲート電極上に位置する層間絶縁膜と、
    前記層間絶縁膜上に位置し、前記アクティブ層にそれぞれ接続されるソース電極及びドレイン電極を含み、
    前記アクティブ層と前記ゲート絶縁膜との間に位置し、４族元素を含む酸化物半導体からなる中間層を含み、
    前記中間層は、Ｉｎ １．１ Ｇａ １ Ｚｎ １ Ｓｉ （０．５〜２） Ｏ （７．３〜８．１５） の原子比でなる、薄膜トランジスタアレイ基板。
  2. 前記中間層の厚さは４０〜７０Åである、請求項１に記載の薄膜トランジスタアレイ基板。
  3. 基板と、
    前記基板上に位置するアクティブ層と、
    前記アクティブ層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記ゲート電極上に位置する層間絶縁膜と、
    前記層間絶縁膜上に位置し、前記アクティブ層にそれぞれ接続されるソース電極及びドレイン電極を含み、
    前記アクティブ層と前記ゲート絶縁膜との間に位置し、４族元素を含む酸化物半導体からなる中間層を含み、
    前記中間層は、インジウム、ガリウム及び亜鉛を含み、４族元素をさらに含み、
    前記４族元素は、シリコンであり、
    前記シリコンの含有量は、２．９乃至３．２×１０２２ｃｍ−３である、薄膜トランジスタアレイ基板。
  4. 基板と、
    前記基板上に位置するアクティブ層と、
    前記アクティブ層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記ゲート電極上に位置する層間絶縁膜と、
    前記層間絶縁膜上に位置し、前記アクティブ層にそれぞれ接続されるソース電極及びドレイン電極を含み、
    前記アクティブ層と前記ゲート絶縁膜との間に位置し、４族元素を含む酸化物半導体からなる中間層を含み、
    前記中間層は、インジウム、ガリウム及び亜鉛を含み、４族元素をさらに含み、
    前記４族元素は、シリコンであり、
    前記中間層は、水素をさらに含み、前記水素の含有量は、１．２乃至１．６×１０２１ｃｍ−３である、薄膜トランジスタアレイ基板。
  5. 前記中間層の厚さは、５０〜１００Åである、請求項３又は４に記載の薄膜トランジスタアレイ基板。
  6. 基板と、
    前記基板上に位置するゲート電極と、
    前記ゲート電極上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するアクティブ層と、
    前記アクティブ層上に位置するエッチストッパと、
    前記エッチストッパ上に位置し、前記アクティブ層にそれぞれ接続されるソース電極及びドレイン電極を含み、
    前記アクティブ層と前記ゲート絶縁膜との間に位置し、４族元素を含む酸化物半導体からなる中間層を含み、
    前記中間層は、Ｉｎ ０．８ Ｇａ １ Ｚｎ １ Ｓｉ ０．５ Ｏ （４．２〜４．７） の原子比でなる、薄膜トランジスタアレイ基板。
  7. 前記中間層の厚さは、５０〜１００Åである、請求項６に記載の薄膜トランジスタアレイ基板。
  8. 基板と、
    前記基板上に位置し、下部のアクティブ層と中間層を含むアクティブ層と、
    前記アクティブ層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記ゲート電極上に位置する層間絶縁膜と、
    前記層間絶縁膜上に位置し、前記アクティブ層にそれぞれ接続されるソース電極及びドレイン電極を含み、
    前記中間層は、４族元素を含む酸化物半導体からなり、
    前記中間層は、Ｉｎ ５ Ｇａ １ Ｚｎ １ Ｓｉ （１２〜１３） Ｏ ３５ の原子比でなる、薄膜トランジスタアレイ基板。
  9. 前記中間層の厚さは、５０〜１００Åである、請求項８に記載の薄膜トランジスタアレイ基板。
JP2017518092A 2014-12-16 2015-12-16 薄膜トランジスタアレイ基板 Active JP6398000B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR20140181296 2014-12-16
KR10-2014-0181296 2014-12-16
KR1020150179783A KR102518392B1 (ko) 2014-12-16 2015-12-16 박막트랜지스터 어레이 기판
KR10-2015-0179783 2015-12-16
PCT/KR2015/013802 WO2016099150A1 (ko) 2014-12-16 2015-12-16 박막트랜지스터 어레이 기판

Publications (2)

Publication Number Publication Date
JP2017531322A JP2017531322A (ja) 2017-10-19
JP6398000B2 true JP6398000B2 (ja) 2018-09-26

Family

ID=56344517

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017518092A Active JP6398000B2 (ja) 2014-12-16 2015-12-16 薄膜トランジスタアレイ基板

Country Status (6)

Country Link
US (2) US10192957B2 (ja)
JP (1) JP6398000B2 (ja)
KR (2) KR102518392B1 (ja)
CN (1) CN107004721B (ja)
DE (1) DE112015005620B4 (ja)
GB (1) GB2548721B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6581057B2 (ja) * 2016-09-14 2019-09-25 株式会社東芝 半導体装置、半導体記憶装置及び固体撮像装置
JP6811096B2 (ja) * 2017-01-12 2021-01-13 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
KR102393552B1 (ko) * 2017-11-09 2022-05-02 엘지디스플레이 주식회사 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
KR102550633B1 (ko) * 2018-05-04 2023-07-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
JPWO2020109923A1 (ja) * 2018-11-30 2021-12-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN109950134B (zh) * 2019-03-19 2022-01-21 中国科学院上海高等研究院 具有氧化物薄膜的结构及其制备方法
KR102315554B1 (ko) * 2019-04-09 2021-10-21 한양대학교 산학협력단 수소 확산 방지막을 포함하는 표시 장치 및 그 제조 방법
KR102901006B1 (ko) 2019-05-03 2025-12-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
US11217684B2 (en) * 2019-05-19 2022-01-04 Mikro Mesa Technology Co., Ltd. Method for rapidly gathering sub-threshold swing from thin film transistor
KR102651064B1 (ko) 2019-07-30 2024-03-25 삼성디스플레이 주식회사 표시 장치
KR20210057843A (ko) * 2019-11-12 2021-05-24 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102692465B1 (ko) * 2019-12-31 2024-08-05 엘지디스플레이 주식회사 박막 트랜지스터 및 박막 트랜지스터를 포함하는 표시장치
CN111697005A (zh) * 2020-05-25 2020-09-22 福建华佳彩有限公司 一种阵列基板及其制作方法
CN113745344B (zh) * 2021-08-25 2024-01-02 深圳市华星光电半导体显示技术有限公司 薄膜晶体管阵列基板及其制作方法
KR102864989B1 (ko) * 2021-10-12 2025-09-25 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
CN114141788A (zh) * 2021-11-17 2022-03-04 惠州华星光电显示有限公司 显示面板及其制作方法
CN117913096A (zh) * 2022-10-17 2024-04-19 群创光电股份有限公司 电子装置
KR102777706B1 (ko) * 2023-08-31 2025-03-11 충남대학교산학협력단 박막 트랜지스터

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1672700A2 (en) 1999-11-15 2006-06-21 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
WO2011132529A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5723262B2 (ja) * 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
KR101813179B1 (ko) * 2011-06-10 2017-12-29 삼성전자주식회사 복층의 게이트 절연층을 구비한 그래핀 전자 소자
WO2013047629A1 (en) 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013054933A1 (en) 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI613824B (zh) 2011-12-23 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
TWI604609B (zh) * 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
KR20140009023A (ko) * 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102078991B1 (ko) * 2012-08-01 2020-02-19 엘지디스플레이 주식회사 산화물 박막트랜지스터를 포함하는 어레이 기판 및 그 제조방법
US9093558B2 (en) 2012-08-24 2015-07-28 International Business Machines Corporation Integration of multiple threshold voltage devices for complementary metal oxide semiconductor using full metal gate
TWI746200B (zh) * 2012-09-24 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置
KR101954984B1 (ko) 2012-09-25 2019-03-08 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
TWI608616B (zh) * 2012-11-15 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
JP6205249B2 (ja) * 2012-11-30 2017-09-27 株式会社半導体エネルギー研究所 情報処理装置の駆動方法
CN103199113B (zh) * 2013-03-20 2018-12-25 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN103268891B (zh) 2013-03-28 2016-08-10 北京京东方光电科技有限公司 一种薄膜晶体管、非晶硅平板探测基板及制备方法
KR102196949B1 (ko) * 2013-03-29 2020-12-30 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
US20140306219A1 (en) * 2013-04-10 2014-10-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102147849B1 (ko) * 2013-08-05 2020-08-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
CN104167448B (zh) * 2014-08-05 2017-06-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置

Also Published As

Publication number Publication date
GB2548721A (en) 2017-09-27
US10192957B2 (en) 2019-01-29
JP2017531322A (ja) 2017-10-19
US10692975B2 (en) 2020-06-23
KR20160073923A (ko) 2016-06-27
US20170330938A1 (en) 2017-11-16
KR20230048490A (ko) 2023-04-11
KR102699702B1 (ko) 2024-08-28
CN107004721B (zh) 2020-10-20
GB2548721B (en) 2020-11-11
GB201705910D0 (en) 2017-05-24
DE112015005620B4 (de) 2023-09-28
DE112015005620T5 (de) 2017-09-07
CN107004721A (zh) 2017-08-01
US20190123142A1 (en) 2019-04-25
KR102518392B1 (ko) 2023-04-06

Similar Documents

Publication Publication Date Title
JP6398000B2 (ja) 薄膜トランジスタアレイ基板
US10446711B2 (en) Thin film transistor array substrate and method for manufacturing the same
JP5015289B2 (ja) 有機発光表示装置及びその製造方法
US8633479B2 (en) Display device with metal oxidel layer and method for manufacturing the same
CN103208506A (zh) 阵列基板、显示装置及制作方法
CN108493195B (zh) 柔性tft背板的制作方法及柔性tft背板
KR102627305B1 (ko) 박막 트랜지스터 기판 및 표시 장치
US20150349139A1 (en) Oxide Thin Film Transistor and Manufacturing Method Thereof, Array Substrate and Display Device
WO2013139120A1 (zh) 氧化物薄膜晶体管及制作方法、阵列基板、显示装置
US9117846B2 (en) Method of manufacturing oxide thin film transistor
CN104752426A (zh) 共栅极立体式cmos器件、oled器件及其制造方法
KR20160137129A (ko) 박막트랜지스터, 그를 포함하는 표시 장치 및 그 박막트랜지스터의 제조 방법
KR20110080118A (ko) 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법
US20200373431A1 (en) Thin film transistor, method for manufacturing same, and display apparatus
KR102155568B1 (ko) 박막트랜지스터 및 이를 포함하는 유기발광 표시장치
KR20110044633A (ko) 단일 구리 타겟을 이용한 박막트랜지스터 제조 방법 및 그 방법에 의한 박막 트랜지스터
KR20160049172A (ko) 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치
JP7070130B2 (ja) 酸化物半導体層、酸化物半導体層形成用スパッタリングターゲット、および薄膜トランジスタ
KR102235076B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법
KR102454385B1 (ko) 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
JP2016058554A (ja) 薄膜トランジスタ
KR20150029843A (ko) 박막 트랜지스터, 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법
KR101927485B1 (ko) 표시장치 어레이 기판 및 그 제조방법
WO2016067527A1 (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180403

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20180531

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180807

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180903

R150 Certificate of patent or registration of utility model

Ref document number: 6398000

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250