[go: up one dir, main page]

JP6340841B2 - 絶縁ゲート型デバイスの駆動回路 - Google Patents

絶縁ゲート型デバイスの駆動回路 Download PDF

Info

Publication number
JP6340841B2
JP6340841B2 JP2014050129A JP2014050129A JP6340841B2 JP 6340841 B2 JP6340841 B2 JP 6340841B2 JP 2014050129 A JP2014050129 A JP 2014050129A JP 2014050129 A JP2014050129 A JP 2014050129A JP 6340841 B2 JP6340841 B2 JP 6340841B2
Authority
JP
Japan
Prior art keywords
gate
mosfet
voltage
type
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014050129A
Other languages
English (en)
Other versions
JP2015177579A (ja
Inventor
守生 岩水
守生 岩水
普士 山科
普士 山科
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2014050129A priority Critical patent/JP6340841B2/ja
Priority to CN201510067781.0A priority patent/CN104917503B/zh
Priority to US14/621,376 priority patent/US9490793B2/en
Publication of JP2015177579A publication Critical patent/JP2015177579A/ja
Application granted granted Critical
Publication of JP6340841B2 publication Critical patent/JP6340841B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、絶縁ゲート型デバイスの駆動回路に関し、特に当該デバイスの誤オンを防止するとともに、ターンオフ動作を高速にて行う絶縁ゲート型デバイスの駆動回路に関する。
従来の絶縁ゲート型デバイスの駆動回路としては、例えば半導体スイッチ素子の主端子に流れる電流をターンオフする際に当該半導体スイッチ素子のゲート容量を放電するための電流源回路を設け、さらに半導体スイッチ素子の主端子両端電圧の上昇に応じて、ゲート容量を放電する電流値を徐々に低下させる電流調整回路を設けるようにして、サージ電圧とターンオフ損失の両方を低減する構成が提案されている（例えば、特許文献１参照）。
しかしながら、この特許文献１に記載された従来例では、パワーＭＯＳＦＥＴがオフ状態のときに電源が急激に上昇した場合の対策が講じられていないため、このような状況下では、パワーＭＯＳＦＥＴのゲート・ドレイン間の寄生容量を介してゲートに流れる電流によりオフ状態であるパワーＭＯＳＦＥＴが誤オンしてしまう。この問題に対処するためには、パワーＭＯＳＦＥＴがターンオフしているときに電流源回路の出力電流を常に一定以上の電流値にしておく必要がある。
ところが、この場合、ゲート端子に印加された電圧をプルダウンしてしまうため、通常オン時におけるパワーＭＯＳＦＥＴのゲート電圧の低下によるパワーＭＯＳＦＥＴの通電能力の低下（Ｒｏｎの増大）や、消費電流の増大といった問題が生じる。
この特許文献１に記載された従来例の問題を解決するために、本出願人は、特許文献２に示す構成を提案している。
すなわち、特許文献２に記載された従来例では、図１２に示すように、負荷駆動制御素子としての半導体集積回路装置１が一端を電源２に接続した抵抗負荷や誘導負荷等の負荷３の他端に接続されている。
半導体集積回路装置１の外部との入出力端子は、ドレイン端子４、ゲート端子５、ソース端子６の３端子である。ドレイン端子４は負荷３の他端に接続し、ソース端子６はグランドに接続する。また、ゲート端子５には、外部からゲート信号が入力される。半導体集積回路装置１は、駆動回路部１７とパワー部１８とで構成されている。パワー部１８は、駆動回路部１７によってオンオフ制御されるパワーＭＯＳＦＥＴ（絶縁ゲート半導体素子）８からなる。
半導体集積回路装置１のゲート端子５とグランド電位（ソース電位）２４との間には、ツェナーダイオード９を接続する。
また、ドレイン電位２２とグランド電位２４との間には、電流検出センサ１０を接続する。さらに、ゲート端子５とグランド電位２４との間には、論理回路（閾値制御回路）１２を接続する。この論理回路１２とグランド電位２４との間には、温度検出センサ１１を接続する。
論理回路１２は、図１２に示すように、Ｎ型デプレッションＭＯＳＦＥＴ１２ｘ、ダイオード１２ｙおよびＮ型エンハンスメントＭＯＳＦＥＴ１２ｚを有する。さらに、パワーＭＯＳＦＥＴ８のゲートとゲート端子５の間には、ゲート抵抗１３が接続されている。
さらに、パワーＭＯＳＦＥＴ（絶縁ゲート半導体素子）８のゲート電位２３とグランド電位２４との間には、ゲート電圧制御用ＮＭＯＳＦＥＴ（ゲート電圧制御用半導体素子）１４が接続されており、このゲート電圧制御用ＮＭＯＳＦＥＴ１４のドレイン・ゲート間には、プルアップ素子としてＮ型デプレッションＭＯＳＦＥＴ２５が接続されている。
また、ゲート電位２３とグランド電位２４との間には、ゲート電圧制御回路１５が接続されている。このゲート電圧制御回路１５の入力端は、電流検出センサ１０の出力端に接続している。
さらに、ゲート電位２３とグランド電位２４との間には、定電流源１６が接続されている。この定電流源１６は、ゲート端子５にノイズが来てもパワーＭＯＳＦＥＴ８がオンしないようにゲート電位２３をプルダウンするためのものである。
上記構成とすることにより、絶縁ゲート半導体素子８のゲート・ドレイン間の寄生容量を介して供給される電流を電源としてゲート電圧制御用半導体素子１４をオンさせる構成とするので、ゲート端子５に電圧を印加する入力回路の出力インピーダンスや、ゲート端子５に印加される信号のオフ時の電圧レベルに依存することなく、ゲート電圧制御用半導体素子１４によって上記充電電流を素早く引き抜くことができる。したがって、絶縁ゲート半導体素子の誤オンの防止と、高速ターンオフとを実現することができる。
特開２００８−６７５９３号公報 特開２０１２−３４０７９号公報
ところで、上記特許文献２に記載された従来例では、ゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲートおよびドレイン間にプルアップ素子２５を設けることにより、絶縁ゲート半導体素子の誤オンの防止と、高速ターンオフとを実現することができる。
しかしながら、特許文献２に記載された従来例にあっては、プルアップ素子としてデプレッション型ＭＯＳＦＥＴを使用しており、そのバックゲート端子がソース端子に接続されている。
半導体集積回路装置１を構成する素子のうち、Ｎ型デプレッションＭＯＳＦＥＴ２５およびデプレッションＭＯＳＦＥＴ１２ｘを個別（ディスクリート）半導体により構成する場合はよいが、これらのデプレッションＭＯＳＦＥＴを半導体集積回路装置１を他の構成要素と同じ半導体基板に構成しようとすると問題が生じる。すなわち、パワーＭＯＳＦＥＴ（絶縁ゲート半導体素子）８、ゲート電圧制御用ＮＭＯＳＦＥＴ（ゲート電圧制御用半導体素子）１４、プルアップ素子としてＮ型デプレッションＭＯＳＦＥＴ２５および論理回路（閾値制御回路）１２を構成するＮ型エンハンスメントＭＯＳＦＥＴ１２ｚを同一のＮ型基板に形成する場合を考えると、図１３に示すように、Ｎ型基板１００に絶縁ゲート半導体素子８を縦型に形成し、ゲート電圧制御用ＮＭＯＳＦＥＴ（ゲート電圧制御用半導体素子）１４と論理回路１２を構成するＮ型エンハンスメントＭＯＳＦＥＴ１２ｚとを共通のｐ型領域（ｐウェル）１０１に形成し、デプレッション型ＭＯＳＦＥＴで構成されるプルアップ素子２５を共通のｐ型領域（ｐウェル）１０１とは所定距離離れて形成された独立したｐ型領域（ｐウェル）１０２に形成することになる。
このような構成とすると、共通のｐ型領域１０１と独立したｐ型領域１０２とＮ型基板１００とで寄生のＰＮＰ型トランジスタが形成されてしまう。このため、パワーＭＯＳＦＥＴ（絶縁ゲート半導体素子）８がオン状態となり、Ｎ型基板１００の電位が低くなった場合には、当該寄生のＰＮＰ型トランジスタが動作して独立したｐ型領域１０２がグランド電位になってしまう可能性がある。また、Ｎ型基板１００の電位が低いとプルアップ素子を構成するデプレッション型ＭＯＳＦＥＴ２５のソース電極（配線によりＰウェル領域１０２と直接接続されている）の電荷が独立したＰウェル領域１０２とＮ型基板１００との間に形成されるＰＮ接合を通じてＮ型基板１００に抜けてしまいゲート電圧制御用半導体素子のプルアップを良好に行うことができないという課題も生じる。
そこで、本発明は、上記従来例に係る課題に着目してなされたものであり、デバイスの誤オンの防止と高速ターンオフとを実現するゲート電圧制御用半導体素子のプルアップ動作を良好に行うことができ、全体を同一の半導体基板に集積するのに好適な絶縁ゲート型デバイスの駆動回路を提供することを目的としている。
上記目的を達成するために、本発明に係る絶縁ゲート型デバイスの駆動回路における一の態様は、外部から入力されるゲート信号に基づいて絶縁ゲート半導体素子を駆動する絶縁ゲート型デバイスの駆動回路であって、絶縁ゲート半導体素子のゲート・ソース間に接続されたゲート電圧制御用半導体素子と、ゲート電圧制御用半導体素子のゲート・ドレイン間に接続されたデプレッション型のＭＯＳＦＥＴで構成されるプルアップ素子と、ゲート信号に基づいてゲート電圧制御用半導体素子を駆動制御する閾値制御回路を備え、ゲート電圧制御用半導体素子は、絶縁ゲート半導体素子のゲートに印加される電圧によって駆動され、閾値制御回路は、絶縁ゲート半導体素子のゲートおよびソース間に接続されたＮ型デプレッションＭＯＳＦＥＴと、ダイオードと、Ｎ型エンハンスメントＭＯＳＦＥＴとの直列回路を有し、ダイオードおよびＮ型エンハンスメントＭＯＳＦＥＴの接続点がプルアップ素子とゲート電圧制御用半導体素子との接続点に接続され、Ｎ型基板に、絶縁ゲート半導体素子を縦型に形成するとともに、ｐ型領域を形成し、このｐ型領域にゲート電圧制御用半導体素子、プルアップ素子を構成するデプレッション型ＭＯＳＦＥＴ、閾値制御回路を構成するＮ型デプレッションＭＯＳＦＥＴ、ダイオード及びＮ型エンハンスメントＭＯＳＦＥＴを形成し、ｐ型領域を接地している。
本発明によれば、絶縁ゲート半導体素子のゲート・ドレイン間の寄生容量の充電電流を電源としてプルアップ素子によってゲート電圧制御用半導体素子をオンさせる構成とするので、ゲート端子に電圧を印加する入力回路の出力インピーダンスや、ゲート端子に印加される信号のオフ時の電圧レベルに依存することなく、ゲート電圧制御用半導体素子によって上記充電電流を素早く引き抜くことができる。したがって、絶縁ゲート半導体素子の誤オンの防止と、高速ターンオフとを実現することができる。また、絶縁ゲート半導体素子をオンさせて上記充電電流を引き抜くため、チップサイズを小さく抑えることができるとともに、通常動作への影響（消費電流やＲｏｎ）を低減することができる。
さらに、プルアップ素子を構成するＭＯＳＦＥＴのバックゲートが接地されて、バックゲートがソース側とは分離されることで、Ｎ型基板内に寄生ＰＮＰトランジスタが形成されることを排除することができるとともに、Ｎ型基板内のＰＮ接合での電荷の抜けを防止することができる。したがって、同一の半導体基板に集積するのに好適な駆動回路を提供することができる。
本発明に係る絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。 電流検出センサの構成を示す回路図である。 温度検出センサの構成を示す回路図である。 ゲート電圧制御回路の構成を示す回路図である。 閾値決定機能を示すタイミングチャートである。 パワーＭＯＳＦＥＴを含む半導体素子の素子構造を示す断面図である。 パワーＭＯＳＦＥＴを単純化モデルで示した回路図である。 プルアップ素子を省略した従来の絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。 図８の従来例におけるパワーＭＯＳＦＥＴの誤オンについての説明に供する説明図である。 入力回路の構成を示す回路である。 図８の従来例におけるパワーＭＯＳＦＥＴのターンオフ動作の説明に供する説明図である。 従来の絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。 従来の絶縁ゲート型デバイスの駆動回路の素子構造を示す断面図である。
以下、本発明の実施の形態について図面を伴って説明する。
本発明に係る絶縁ゲート型デバイスの駆動回路を適用した半導体集積回路装置１は、図１に示すように、一端を電源２に接続した抵抗負荷や誘導負荷等の負荷３の他端に接続されている。
半導体集積回路装置１は、ドレイン端子４、ゲート端子５、ソース端子６の３端子で構成する。ドレイン端子４は負荷３の他端に接続し、ソース端子６はグランドに接続されている。また、ゲート端子５には、外部からゲート信号が入力される。
半導体集積回路装置１は、駆動回路部１７とパワー部１８とで構成されており、これらは後述するように１つの半導体チップ内に形成されている。パワー部１８は、駆動回路部１７によってオンオフ制御される絶縁ゲート半導体素子としてのパワーＭＯＳＦＥＴ８で構成されている。このパワーＭＯＳＦＥＴ８は、ドレインがドレイン端子４に、ゲートが駆動回路部１７を通じてゲート端子５に、さらにソースが駆動回路部１７を通じてソース端子６にそれぞれ接続されている。
半導体集積回路装置１のゲート端子５とグランド電位（ソース電位）２４との間には、ツェナーダイオード９が接続されている。
また、パワーＭＯＳＦＥＴ８のドレイン電位２２とグランド電位２４との間には、パワーＭＯＳＦＥＴ８のドレイン電流を検出する電流検出センサ１０が接続されている。この電流検出センサ１０としては、例えば、図２（ａ）に示すように、抵抗１０ａおよび１０ｂの抵抗分圧を用いたものや、図２（ｂ），（ｃ）に示すように、電流検出ＭＯＳＦＥＴ１０ｃ，１０ｄを用いたものを適用することができる。ここで、電流検出ＭＯＳＦＥＴ１０ｃおよび１０ｄは、それらのバックゲートが直接グランド電位２４に接続されている。
また、ゲート端子５とグランド電位２４との間には、閾値制御回路１２が接続されている。この閾値制御回路１２は、例えば、図１に示すように、ゲート電位２３に接続される電源端子ｔ１と、温度検出センサ１１の温度検出信号が入力されるセンサ端子ｔ２と、グランド電位２４に接続される接地端子ｔ３と、後述するＭＯＳＦＥＴ２５のゲートおよびソースと後述するゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲートとに接続される制御端子ｔ４とを備えている。
また、閾値制御回路１２は、電源端子ｔ１にドレインが接続された４個のＮ型デプレッションＭＯＳＦＥＴ１２ａ〜１２ｄと、Ｎ型デプレッションＭＯＳＦＥＴ１２ｂ〜１２ｄのソースおよびゲート端子にドレインが接続され、ソースおよびバックゲート端子が接地端子ｔ３に接続された３個のＮ型エンハンスメントＭＯＳＦＥＴ１２ｅ〜１２ｇとを備えている。
ここで、Ｎ型デプレッションＭＯＳＦＥＴ１２ａのゲートおよびソースが入力端子ｔ２に接続されている。また、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｅのゲートがＮ型デプレッションＭＯＳＦＥＴ１２ａのゲートおよびソースと入力端子ｔ２の接続点に接続されている。さらに、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｆのゲートがＮ型デプレッションＭＯＳＦＥＴ１２ｂおよびＮ型エンハンスメントＭＯＳＦＥＴ１２ｅの接続点に接続されている。さらにまた、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇのゲートがＮ型デプレッションＭＯＳＦＥＴ１２ｃおよびＮ型エンハンスメントＭＯＳＦＥＴ１２ｆの接続点に接続されている。
そして、各Ｎ型デプレッションＭＯＳＦＥＴ１２ａ〜１２ｄのバックゲートが接地端子ｔ３を介してパワーＭＯＳＦＥＴ８のグランド電位２４に接続されている。
また、Ｎ型デプレッションＭＯＳＦＥＴ１２ｄおよびＮ型エンハンスメントＭＯＳＦＥＴ１２ｇ間にダイオード１２ｈが介挿されている。このダイオード１２ｈは、アノードがＮ型デプレッションＭＯＳＦＥＴのゲートおよびソースに接続され、カソードがＮ型エンハンスメントＭＯＳＦＥＴ１２ｇのドレインに接続されている。そして、ダイオード１２ｈおよびＮ型エンハンスメントＭＯＳＦＥＴ１２ｇの接続点が制御端子ｔ４に接続されている。
そして、ダイオード１２ｈは、後述するＮ型デプレッションＭＯＳＦＥＴ２５を流れる電流が、Ｎ型デプレッションＭＯＳＦＥＴ１２ｄおよび電源端子ｔ１を介して閾値制御回路１２の電源高電位側電源であるゲート端子５に流れないようにするために設けている。すなわち、ダイオード１２ｈを設けない場合には、ゲート端子５がローレベルで、ゲート電位２３がハイレベルになった場合に、Ｎ型デプレッションＭＯＳＦＥＴ１２ｄを通して電流が流れ、後述するゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲート電位１９が持ち上がらなくなる。
また、パワーＭＯＳＦＥＴ８のゲートとゲート端子５の間には、ゲート抵抗１３が接続されている。このゲート抵抗１３およびゲート端子５間に閾値制御回路１２の電源端子ｔ１が接続されている。
さらに、閾値制御回路１２のセンサ端子ｔ２には、温度検出センサ１１が接続されている。この温度検出センサ１１としては、例えば、図３に示すダイオード１１ａのＶＦ特性の温度特性を利用したセンサを用いることができる。
さらに、パワーＭＯＳＦＥＴ８のゲート電位２３とグランド電位２４との間には、ゲート電圧制御用半導体素子としてのゲート電圧制御用ＮＭＯＳＦＥＴ１４が接続されている。このゲート電圧制御用ＮＭＯＳＦＥＴ１４は、ドレインがゲート電位２３に、ゲートが閾値制御回路１２の制御端子ｔ４に、さらにソースおよびバックゲートがグランド電位２４にそれぞれ接続されている。
このゲート電圧制御用ＮＭＯＳＦＥＴ１４のドレイン・ゲート間には、プルアップ素子としてのＮ型デプレッション型のＭＯＳＦＥＴ２５が接続されている。このＭＯＳＦＥＴ２５は、ドレインがゲート抵抗１３およびゲート電圧制御用ＮＭＯＳＦＥＴ１４間のゲート電位２３に接続されている。また、ＭＯＳＦＥＴ２５のゲートおよびソースが互いに接続されてゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲートおよび閾値制御回路１２の制御端子ｔ４間の接続点に接続され、バックゲートがソースとは分離されてグランド電位２４に接続されている。
また、ゲート電位２３とグランド電位２４との間には、ゲート電圧制御回路１５が接続されている。このゲート電圧制御回路１５の入力端は、電流検出センサ１０の出力端に接続している。ゲート電圧制御回路１５としては、図４（ａ）〜（ｃ）に示すようなＮＭＯＳＦＥＴ１５ａとダイオードおよび／又は抵抗との直列回路で構成することができる。
さらに、ゲート電位２３とグランド電位２４との間には、定電流源１６が接続されている。この定電流源１６は、外部からゲート端子５にノイズが来てもパワーＭＯＳＦＥＴ８がオンしないようにゲート電位２３をプルダウンするためのものである。
半導体集積回路装置１は、負荷３を駆動するためのスイッチング素子としての機能の他に、負荷３が短絡したとき等に半導体集積回路装置１に流れる大電流により半導体集積回路装置１自体が破壊するのを防止するための過電流検出・保護機能と、その大電流による発熱で半導体集積回路装置１自体が破壊するのを防止するための過熱検出・保護機能とを有する。
過電流検出・保護機能は、電流検出センサ１０およびゲート電圧制御回路１５で実現する。以下、過電流検出・保護機能について具体的に説明する。
ドレイン端子４とグランド端子６との間に過電流が流れると、電流検出センサ１０の出力、すなわちゲート電圧制御回路１５の入力２０の電圧は大きくなる。ゲート電圧制御回路１５の入力２０の電圧が所定電圧以上となると、図４に示すゲート電圧制御回路１５のＮ型エンハンスメントＭＯＳＦＥＴ１５ａがオンする。これにより、ゲート電位２３を小さくし、ドレイン端子４とグランド端子６との間に流れる電流を制限する。
過熱検出・保護機能は、温度検出センサ１１、閾値制御回路１２およびゲート電圧制御用ＮＭＯＳＦＥＴ１４で実現する。以下、過熱検出・保護機能について具体的に説明する。
温度上昇に伴い、温度検出センサ１１の出力、すなわち閾値制御回路１２の入力端子ｔ１の入力電圧は小さくなる。閾値制御回路１２の入力端子ｔ１の電圧が所定電圧以下となると、閾値制御回路１２からゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲートにゲート端子５の電圧Ｖｉｎを印加する。これにより、ゲート電圧制御用ＮＭＯＳＦＥＴ１４がオンし、ゲート電位２３がパワーＭＯＳＦＥＴ８の閾値電圧より低くなる。このようにして半導体集積回路装置１をオフする。
過電流検出・保護機能および過熱検出・保護機能は、外部電源を必要とせず、ゲート端子５の電圧を電源として動作する。これにより、本実施形態における半導体集積回路装置は、単体ＭＯＳＦＥＴ同様、３端子で動作することができる。また、ゲート保護回路は外付けで構成されるのが一般的であるが、これを半導体集積回路装置１内に形成することで、外付け素子が不要となる。その結果、コストダウン、占有面積の縮小化が可能となる。さらに、各検出回路およびゲート保護回路を１チップに搭載することによるチップコストの低減、組立工程の簡略化が可能になる。
また、閾値制御回路１２およびゲート電圧制御用ＮＭＯＳＦＥＴ１４で、半導体集積回路装置１の閾値電圧（基準電圧）ＶＩＮ（ｔｈ）を決定する閾値決定機能を実現する。この機能は、ゲート端子５にパワーＭＯＳＦＥＴ８の閾値電圧Ｖｇ（ｔｈ）より高い閾値ＶＩＮ（ｔｈ）以上の電圧が印加されるまでは、パワーＭＯＳＦＥＴ８のゲート電位２３をパワーＭＯＳＦＥＴ８の閾値電圧より低くして、パワーＭＯＳＦＥＴ８をオンしないようにするものである。すなわち、閾値制御回路１２のＮ型エンハンスメントＭＯＳＦＥＴ１２ｇの閾値電圧がＶＩＮ（ｔｈ）に設定されている。
ゲート端子５にゲート信号として三角波が入力された場合、閾値決定機能を示すタイミングチャートは図５に示すようになる。すなわち、時刻ｔ１で、ゲート端子５の電圧Ｖｉｎが上昇し始めると、ゲート端子５の電圧Ｖｉｎの上昇に伴って閾値制御回路１２の制御端子ｔ４から出力される出力電圧（ゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲート電圧）Ｖａが上昇する。
閾値制御回路１２は、電源電圧としてゲート信号の電圧Ｖｉｎを利用しているため、温度センサ１１で検出される温度が低い場合には、電圧Ｖｉｎの上昇に伴ってセンサ端子ｔ２の電圧がハイレベルとなる。このため、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｅがオンとなり、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｆがオフとなる。そのため、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇのゲートには、Ｎ型デプレッションＭＯＳＦＥＴ１２を介してゲート信号の電圧Ｖｉｎが印加される（ＭＯＳＦＥＴ１２がデプレッション型なので、そのソース・ドレイン間電圧は無視できる。）。したがい、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇは電圧Ｖｉｎがその閾値電圧ＶＩＮ（ｔｈ）に達するまではオフを維持する。
このため、ゲート端子５の電圧がＮ型デプレッションＭＯＳＦＥＴ１２ｄおよびダイオード１３を介してゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲートに印加されるので、このゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲート電圧Ｖａはゲート端子５の電圧Ｖｉｎと同じになる。時刻ｔ２に達するまではゲート電圧制御用ＭＯＳＦＥＴ１４がオフしているので、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）はゲート端子５の電圧Ｖｉｎに等しい（Ｖｇ＝Ｖｉｎ）。
その後、時刻ｔ２で、ゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲート電圧Ｖａ（＝Ｖｉｎ）がゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）に達すると、ゲート電圧制御用ＮＭＯＳＦＥＴ１４がオンする。したがって、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）は接地電圧（０［Ｖ］）となる。
そして、時刻ｔ３で、ゲート端子５の電圧Ｖｉｎが閾値制御回路１２のＮ型エンハンスメントＭＯＳＦＥＴ１２ｇの閾値電圧である半導体集積回路装置１の閾値ＶＩＮ（ｔｈ）に達すると、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇがオンする。このため、閾値制御回路１２の制御端子ｔ４がＮ型エンハンスメントＭＯＳＦＥＴ１２ｇを介してグランド電位２４に接続されて接地電圧（０［Ｖ］）となる。したがって、ゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲート電圧Ｖａが接地電圧となり、ゲート電圧制御用ＮＭＯＳＦＥＴ１４がオフする。これにより、パワーＭＯＳＦＥＴ８のゲートにゲート端子５の電圧Ｖｉｎが印加される。このように、ゲート電圧制御用ＮＭＯＳＦＥＴ１４は、ゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）を下回っているときだけオン状態に制御可能とする。
この時刻ｔ３では、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）がパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）を超えているため、この時点でパワーＭＯＳＦＥＴ８がオフからオンに切り替わり、半導体集積回路装置１がオンとなる。
このように、Ｖａ（ｔｈ）＜Ｖｇ（ｔｈ）とすることにより、パワーＭＯＳＦＥＴ８のゲート電位２３を制御することができ、閾値制御回路１２で、半導体集積回路装置１の入力電圧Ｖｉｎに対する閾値ＶＩＮ（ｔｈ）を決定することが可能である。
本実施形態では、通常動作時において、Ｎ型デプレッションＭＯＳＦＥＴ２５の電流が閾値制御回路１２のＮ型エンハンスメントＭＯＳＦＥＴ１２ｇを流れる。そのため、この電流を考慮し、所望の特性が得られるよう閾値制御回路１２のＮ型デプレッションＭＯＳＦＥＴ１２ｄとＮ型エンハンスメントＭＯＳＦＥＴ１２ｇのサイズを設定する。
次に、半導体集積回路装置１の素子構造について図６を伴って説明する。
図６は、半導体集積回路装置１の素子構造の一例を示す図である。この図６において、パワーＭＯＳＦＥＴ８のドレイン端子，ソース端子，ゲート端子をそれぞれＤ，Ｓ，Ｇで示している。
この図６に示すように、パワーＭＯＳＦＥＴ８は、Ｎ型基板３０を構成するｎ＋基板３１の上に形成されたｎ-エピタキシャル層３２の表面側に２つの低濃度のｐ型領域（ｐウェル）３３Ａ，３３Ｂとこれらｐ型領域（ｐウェル）３３Ａ，３３Ｂ内にそれぞれ２つの高濃度のｎ型領域３４Ａ，３４Ｂとを二重拡散で形成した縦型構造となっている。パワーＭＯＳＦＥＴ８のゲート・ドレイン間には、比較的大きな寄生容量Ｃｇｄが形成されている。なお、３８は型基板３０上に形成された例えばＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒ Ｓｌｌｉｃａｔｅ Ｇｌａｓｓ）で構成される絶縁膜である。
一方、閾値制御回路１２のＮ型デプレッションＭＯＳＦＥＴ１２ｄ、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇ、ゲート抵抗１３、プルアップ素子としてのＮ型デプレッションＭＯＳＦＥＴ２５、およびゲート電圧制御用ＮＭＯＳＦＥＴ１４は、Ｎ型デプレッションＭＯＳＦＥＴ１２ｄ、Ｎ型デプレッションＭＯＳＦＥＴ２５のバックゲートがグランド電位２４に接続されることから、Ｎ型基板３０のｎ−エピタキシャル層３２に形成した共通の低濃度のｐ型領域（ｐウェル）３５内に、上記の順に形成されている。ここで、各ＭＯＳＦＥＴ１４、１２ｄ、１２ｇおよび２５のそれぞれは、共通のＰ型領域（Ｐウェル）３５内にドレインおよびソースを構成するそれぞれ２つのｎ型領域３６および３７が形成されている。また、ダイオード１２ｈとしてのポリシリコンダイオードがＮ型デプレッションＭＯＳＦＥＴ１２ｄ、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇの間に接続されている。このポリシリコンダイオードは、Ｎ型基板３０上にＳｉＯ２酸化膜３９ａを介して形成されたポリシリコン３９ｂ中のｐ型領域３９ｃとｎ型領域３９ｄとで形成されている。これら酸化膜３９ａ及びポリシリコン３９ｂは絶縁膜３８で覆われている。
そして、Ｎ型デプレッションＭＯＳＦＥＴ２５のドレインとなるｎ型領域３６がゲート電位２３に接続され、ゲートがソースとともに、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇのドレインとなるｎ型領域３６に接続されるとともに、ゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲートに接続されている。ゲート電位２３はパワーＭＯＳＦＥＴ８のゲートに接続されている。
さらに、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇのソースとなるｎ型領域３７、ゲート電圧制御用ＮＭＯＳＦＥＴ１４のソースとなるｎ型領域３６および各ＭＯＳＦＥＴ１２ｄ、１２ｇ、１４、２５のバックゲートとなるｐ型領域３５がグランド電位２４に接続されている。
このように、本実施形態では、閾値制御回路１２のＮ型デプレッションＭＯＳＦＥＴ１２ａ〜１２ｄおよびＮ型デプレッションＭＯＳＦＥＴ２５のバックゲートをグランド電位２４に接続するようにしたので、Ｎ型基板３０に形成する各ＭＯＳＦＥＴ１２ｄ、１２ｇ、１４および２５のそれぞれは、共通のｐ型領域（Ｐウェル）３５内に、互いに並列に形成することができる。
このため、前述した図１３に示す従来例のように、Ｎ型デプレッションＭＯＳＦＥＴ２５と閾値制御回路１２のＮ型エンハンスメントＭＯＳＦＥＴ１２ｚとを分離して構成するために独立したｐ型領域（ｐウェル）１０２を形成する必要がなく、両者間に寄生ＰＮＰトランジスタが形成されることはない。しかも、ｐ領域（ｐウェル）３５がグランド電位２４に接続されているので、Ｐ型領域（Ｐウェル）３５とＮ型基板３０との間にＰＮ接合が形成されていても逆方向電圧が印加されている形になるため、Ｎ型デプレッションＭＯＳＦＥＴ２５のソースの電荷がＮ型基板３０に抜け出すことも確実に阻止することができる。
次に、本実施形態の動作について図５、図６および図７を伴って説明する。
今、半導体集積回路装置１をオン状態とするように、外部から半導体集積回路装置１のゲート端子５にゲート信号を入力したものとする。このとき、図５に示すように、ゲート信号として三角波を入力したものとすると、上述した閾値決定機能により、時刻ｔ３でゲート端子５の電圧が半導体集積回路装置１の閾値ＶＩＮ（ｔｈ）に達するまで、ゲート電位２３（Ｖｇ）はパワーＭＯＳＦＥＴ８の閾値電圧より低くなる。そのため、パワーＭＯＳＦＥＴ８は、時刻ｔ３までオフ状態を維持する。
その後、時刻ｔ３で、ゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）に達すると、閾値制御回路１２のＮ型エンハンスメントＭＯＳＦＥＴ１２ｇがオンすることにより、ゲート電圧制御用ＮＭＯＳＦＥＴ１４がオフし、パワーＭＯＳＦＥＴ８のゲートにその時点でのゲート端子５の電圧Ｖｉｎが印加される。これにより、パワーＭＯＳＦＥＴ８がオンし、半導体集積回路装置１がオン状態となる。
半導体集積回路装置１をオン状態からオフ状態へ切り替える場合には、半導体集積回路装置１のゲート端子５にオフ信号を入力する。すなわち、図５の時刻ｔ４以降、ゲート端子５の電圧Ｖｉｎを低下させる。すると、これに伴いパワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが低下する。
そして、時刻ｔ５でゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）を下回ると、閾値制御回路１２のＮ型エンハンスメントＭＯＳＦＥＴ１２ｇがオフすることにより、ゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲートに、その時点でのゲート端子５の電圧ＶｉｎがＮ型デプレッションＭＯＳＦＥＴ１２ｄおよびダイオード１２ｈを介して印加される。
このときゲート端子５の電圧Ｖｉｎは、ゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）以上となっているため、この時刻ｔ５でゲート電圧制御用ＮＭＯＳＦＥＴ１４がオンする。これにより、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが接地電圧となってパワーＭＯＳＦＥＴ８が速やかにオフし、半導体集積回路装置１がオフ状態となる。
その後、時刻ｔ６でゲート端子５の電圧Ｖｉｎがゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回ると、ゲート電圧制御用ＮＭＯＳＦＥＴ１４がオフし、パワーＭＯＳＦＥＴ８のゲートにゲート端子５の電圧Ｖｉｎが印加される。このとき、パワーＭＯＳＦＥＴ８のゲート電圧ＶｇはパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）を下回っていることから、パワーＭＯＳＦＥＴ８はオフ状態を維持する。そして、時刻ｔ６以降は、ゲート端子５の電圧Ｖｉｎの低下に伴って、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇも低下していく。
次に、このゲート端子５の電圧Ｖｉｎがゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）より低い状態であり、パワーＭＯＳＦＥＴ８がオフ状態であるときに、電源２の電圧が急激に上昇した場合について説明する。ここで、電源２の電圧が急激に上昇する状況としては、負荷３の上流回路の切り替わりやサージ、電源２の立ち上がりなどが挙げられる。
図７は、パワーＭＯＳＦＥＴ８を単純化モデルで示した回路図である。ゲート端子５の電圧Ｖｉｎは接地電圧（０［Ｖ］）としている。
パワーＭＯＳＦＥＴ８のゲート・ドレイン間には寄生容量Ｃｇｄ、ドレイン・ソース間には寄生容量Ｃｄｓ、ゲート・ソース間には寄生容量Ｃｇｓが形成されている。
パワーＭＯＳＦＥＴ８に負荷３（インダクタＬ）を介して電源２から電源電圧ＶＢを印加すると、容量Ｃｄｓを充電する電流Ｉｄｓと、容量Ｃｇｄを充電する電流Ｉｇｄとが流れる。電流Ｉｇｄの一部は電流Ｉｇｓとなって容量Ｃｇｓを充電し、残りの電流Ｉｒはゲート抵抗１３（放電抵抗Ｒ）を介して放電される。このとき、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇは、電流Ｉｇｓによる容量Ｃｇｓの充電電圧に等しく、また放電抵抗Ｒによる電圧降下Ｉｒ・Ｒに等しい。
したがって、パワーＭＯＳＦＥＴ８がオフ状態であるときに電源電圧ＶＢが急激に上昇すると、容量Ｃｇｄを充電する大きな電流Ｉｇｄが流れ、この電流Ｉｇｄの一部が電流Ｉｒとして放電抵抗Ｒを流れることにより、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが急激に持ち上げられる。
このとき、プルアップ素子を構成するＮデプレッション型ＭＯＳＦＥＴ２５を備えていない図８に示す一般的な半導体集積回路装置のように、ゲート電圧制御用ＮＭＯＳＦＥＴ１４がゲート端子５の電圧のみに基づき駆動される、すなわちゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲート電圧がゲート端子５の電圧のみに基づき決定されるものであるとすると、ゲート端子５の電圧がゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回っている状態であるときに電源電圧ＶＢが急激に上昇し、パワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）以上に持ち上げられると、ゲート電圧制御用ＮＭＯＳＦＥＴ１４によるパワーＭＯＳＦＥＴ８のゲート電圧Ｖｇの制御が行われないことから、パワーＭＯＳＦＥＴ８が一時的にオフ状態からオン状態に切り替わってしまう。
図９は、パワーＭＯＳＦＥＴ８の誤オン時の状態を示すタイミングチャートである。
電源電圧ＶＢが急激に上昇し、時刻ｔ１１でパワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）以上に持ち上げられたものとする。すると、この時刻ｔ１１で、パワーＭＯＳＦＥＴ８がオフ状態からオン状態へ切り替わる。
このとき、容量Ｃｇｄには一定電流が流れるため、容量Ｃｇｄの両端電圧は直線的に上昇する。また、ゲート電圧ＶｇはパワーＭＯＳＦＥＴ８の閾値電圧Ｖｇ（ｔｈ）でほぼ一定となるため、容量Ｃｇｄの両端電圧の上昇に伴い、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄも直線的に上昇する（ドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＋容量Ｃｇｄの両端電圧）。
時刻ｔ１１から時刻ｔ１２の期間では、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄは電源電圧ＶＢより低く、このＶｄ＜ＶＢである期間ではｄ（Ｉｄ）／ｄｔ＝（ＶＢ−Ｖｄ）／Ｌ＞０となって電流Ｉｄが増加する（インダクタＬのインダクタンスもＬで表した。）。そして、時刻ｔ１２でＶｄ＝ＶＢとなるとｄ（Ｉｄ）／ｄｔ＝０となり、その後はＶｄ＞ＶＢとなるため、ｄ（Ｉｄ）／ｄｔ＜０となって電流Ｉｄは減少していく。時刻ｔ１３でＩｄ＝０となると、その後はｄ（Ｉｄ）／ｄｔ＝０＝（ＶＢ−Ｖｄ）となるため、Ｖｄ＝ＶＢとなる（次の瞬間Ｉｄ＜０になろうとしても、ゲート電圧Ｖｇが閾値電圧Ｖｇ（ｔｈ）以下に下がってパワーＭＯＳＦＥＴ８を直ちにオフする方向に作用するので、結局Ｉｄ＝０となる。なお、図９において、ドレイン電圧Ｖｄと電源電圧ＶＢの波形における基準電位（０［Ｖ］）の位置は異なる。ドレイン電圧Ｖｄが時刻ｔ１３以降に一定となる値が波形Ｖｄに対するＶＢの値となる。）。このとき、Ｉｇｄ＝０となるため、ゲート電圧Ｖｇは急速に低下し、パワーＭＯＳＦＥＴ８はオフ状態に戻る。
このように、ゲート端子５の電圧がゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値電圧を下回っている状態であるときに電源電圧ＶＢが急激に上昇すると、パワーＭＯＳＦＥＴ８が一時的にオフ状態からオン状態に切り替わってしまう。
なお、ここでは、ゲート端子５の電圧がゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値より低い状態である場合について説明したが、ゲート端子５がハイインピーダンス素子にてグランド７に接続された状態や、ゲート端子５が図１０に示すような入力回路に接続された状態でも同様の現象が生じる。
また、ターンオフ動作においても、パワーＭＯＳＦＥＴ８がオン状態からオフ状態へ移行する際には、比較的大きな寄生容量Ｃｇｄの充電により電流Ｉｒが流れ、図１１に示すように、時刻ｔ２１から時刻ｔ２２の期間でゲート電圧Ｖｇが持ち上げられる。そのため、オフ時のゲート端子５の電圧がゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回っている状態では、ターンオフ時間が長くなってしまう。なお、図１１おいて、ゲート端子５の電圧Ｖｉｎとゲート電圧Ｖｇの基準電位（０［Ｖ］）の位置は異なっている（電圧Ｖｉｎの方が若干上側に表示されている。）。
これに対して、本実施形態では、ゲート電圧制御用ＮＭＯＳＦＥＴ１４を、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄがローレベルからハイレベルへ移行する際の寄生容量Ｃｇｄにより発生する電流Ｉｇｄによって上昇するパワーＭＯＳＦＥＴ８のゲート電圧Ｖｇで駆動する、すなわちゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲート電圧がパワーＭＯＳＦＥＴ８のゲート電圧Ｖｇによっても決定されるように構成する。そのため、ゲート端子５の電圧がゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値電圧を下回っている状態であるときに電源電圧ＶＢが急激に上昇し、パワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値電圧以上に持ち上げられると、それに応じてゲート電圧制御用ＮＭＯＳＦＥＴ１４がオン状態に切り替わる。
例えば、ゲート電圧制御用ＮＭＯＳＦＥＴ１４の閾値電圧が０．６Ｖ、パワーＭＯＳＦＥＴ８の閾値電圧が１．２Ｖであるものとする。このとき、図９の時刻ｔ１１の状態のように、電源電圧ＶＢの急激な上昇によってゲート電位２３が０．６Ｖ以上となると、Ｎ型デプレッションＭＯＳＦＥＴ２５を介してゲート電圧制御用ＮＭＯＳＦＥＴ１４のゲート電圧が０．６Ｖ以上に持ち上げられる（ゲート端子５の電圧Ｖｉｎが低いのでＮ型エンハンスメントＭＯＳＦＥＴ１２ｇのゲート電圧も低く、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｇはオフしている。）。
そのため、ゲート電圧制御用ＮＭＯＳＦＥＴ１４がオン状態となり、容量Ｃｇｄによる電流Ｉｒを素早く引き抜くことができる。その結果、ゲート電位２３をパワーＭＯＳＦＥＴ８の閾値電圧１．２Ｖより低く抑え、パワーＭＯＳＦＥＴ８の誤オンを防止することができる。
また、ターンオフ動作においても、ターンオフ時の寄生容量Ｃｇｄによる電流Ｉｒを上記同様素早く引き抜くことができる。そのため、高速にターンオフ動作を行うことができる。
上記実施形態では、パワーＭＯＳＦＥＴのゲート・ソース間にゲート電圧制御用ＮＭＯＳＦＥＴを設け、ゲート電圧制御用ＮＭＯＳＦＥＴのゲート・ドレイン間にプルアップ素子としてＮ型デプレッションＭＯＳＦＥＴを設ける。そして、ゲート電圧制御用ＮＭＯＳＦＥＴを、パワーＭＯＳＦＥＴのゲート電圧により駆動する構成とする。
したがって、ゲート電圧制御用ＮＭＯＳＦＥＴのゲート端子の電圧がゲート電圧制御用ＮＭＯＳＦＥＴの閾値電圧を下回っているとき、すなわちゲート電圧制御用ＮＭＯＳＦＥＴがオフ状態であるときに、電源電圧が急激に上昇しパワーＭＯＳＦＥＴのゲート電圧が持ち上げられた場合であっても、パワーＭＯＳＦＥＴのゲート電圧によりゲート電圧制御用ＭＯＳＦＥＴをオン状態へ切り替えることができる。その結果、パワーＭＯＳＦＥＴのゲート電圧を低下させてパワーＭＯＳＦＥＴをオフ状態に維持することができる。このように、パワーＭＯＳＦＥＴの誤オンを防止することができる。
また、ターンオフ動作時においても、上記同様、ゲート電圧制御用ＭＯＳＦＥＴによってパワーＭＯＳＦＥＴのゲート電圧を低下させることができるので、高速にパワーＭＯＳＦＥＴをターンオフすることが可能となる。
このように、ゲート端子５に印加されるゲート信号の電圧レベルや、ゲート端子５に電圧を印加する外部入力回路の出力インピーダンス等に依存せず、電源電圧が急激に上昇した際のパワーＭＯＳＦＥＴの誤オンを防止することができるとともに、高速でパワーＭＯＳＦＥＴをターンオフさせることができる。
さらに、ゲート電圧制御用ＭＯＳＦＥＴをオンさせることでパワーＭＯＳＦＥＴのゲート電圧を低下させるため、チップサイズが小さくてすむとともに、消費電流の増加やパワーＭＯＳＦＥＴの通電能力の低下（Ｒｏｎの増大）などの通常動作への影響を抑えることができる。
しかも、プルアップ素子を構成するＮデプレッション型ＭＯＳＦＥＴ２５のバックゲートおよび閾値制御回路１２のＮ型デプレッションＭＯＳＦＥＴ１２ａ〜１２ｄのバックゲートを接地することにより、図６に示すように、１つのＮ型基板３０に、パワーＭＯＳＦＥＴ８、ゲート電圧制御用ＮＭＯＳＦＥＴ１４、Ｎデプレッション型ＭＯＳＦＥＴ２５、および閾値制御回路１２のハイサイド側のＮデプレッション型ＭＯＳＦＥＴとローサイド側のＮ型エンハンスメントＭＯＳＦＥＴを形成する１チップ化を図ったときに、ゲート電圧制御用ＮＭＯＳＦＥＴＥ１４、Ｎデプレッション型ＭＯＳＦＥＴ２５、および閾値制御回路１２のＮデプレッション型ＭＯＳＦＥＴとＮ型エンハンスメントＭＯＳＦＥＴをＮ型基板３０に形成した共通のｐ型領域（ｐウェル）３５内に並列に形成することが可能となる。
このため、Ｎ型デプレッションＭＯＳＦＥＴ２５のソースとバックゲートを接続する図１３の場合のように、Ｎ型デプレッションＭＯＳＦＥＴ２５を独立したｐ型領域（ｐウェル）１０２に配置する必要がない。したがって、Ｎ型デプレッションＭＯＳＦＥＴ２５が形成されているグランド電位２４とは異なる電位を有するｐ型領域１０２と、これにＮ型領域を挟んで隣接するｐ型領域（ｐウェル）１０１との間にＰＮＰトランジスタが形成されることを確実に防止することができる。
さらに、共通のｐ型領域（ｐウェル）３５を接地するので、デプレッション型ＭＯＳＦＥＴ１２ａ〜１２ｄおよび２５の直下のｐ型領域（ｐウェル）３５と、低濃度ｎ−基板３２との間にＰＮ接合が形成されても、ＮデプレッションＭＯＳＦＥＴ１２ａ〜１２ｄおよび２５のソースの電荷がＮ型基板ｎ−に引きと抜かれることを確実に防止することができる。このため、プルアップ素子を構成するＮ型デプレッションＭＯＳＦＥＴ２５によるプルアップ動作を正確に行うことができる。
さらに、図２（ｂ），（ｃ）に示す電流検出センサ１０を構成するＮ型ＭＯＳＦＥＴ１０ｃ及び１０ｄについてもバックゲートをソースから切り離してグランド電位２４に接続することにより、前述したＮ型基板３０に形成し共通のｐ型（ｐウェル）領域３５に一体に形成することができる。
なお、上記実施形態においては、絶縁ゲート半導体素子としてパワーＭＯＳＦＥＴ８を用いる場合について説明したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を用いることもできる。
さらに、上記実施形態においては、定電流源１６を省略することも可能である。
１…半導体集積回路装置、２…電源、３…負荷、４…ドレイン端子、５…ゲート端子、６…グランド端子（ソース端子）、７…グランド、８…パワーＭＯＳＦＥＴ、９…ツェナーダイオード、１０…電流検出センサ、１１…温度検出センサ、１２…閾値制御回路、１３…ゲート抵抗、１４…ゲート電圧制御用ＮＭＯＳＦＥＴ、１５…ゲート電圧制御回路、１６…定電流源、１７…駆動回路部、１８…パワー部、２２…ドレイン電位、２３…ゲート電位、２４…グランド電位、２５…Ｎ型デプレッションＭＯＳＦＥＴ、３０…Ｎ型基板、３５…ｐ型領域、３６，３７…ｎ型領域

Claims (3)

  1. 外部から入力されるゲート信号に基づいて絶縁ゲート半導体素子を駆動する絶縁ゲート型デバイスの駆動回路であって、
    前記絶縁ゲート半導体素子のゲート・ソース間に接続されたゲート電圧制御用半導体素子と、
    前記ゲート電圧制御用半導体素子のゲート・ドレイン間に接続されたデプレッション型ＭＯＳＦＥＴで構成されるプルアップ素子と、
    前記ゲート信号に基づいて前記ゲート電圧制御用半導体素子を駆動制御する閾値制御回路を備え、
    前記ゲート電圧制御用半導体素子は、前記絶縁ゲート半導体素子のゲートに印加される電圧によって駆動され、
    前記閾値制御回路は、前記絶縁ゲート半導体素子のゲートおよびソース間に接続されたＮ型デプレッションＭＯＳＦＥＴと、ダイオードと、Ｎ型エンハンスメントＭＯＳＦＥＴとの直列回路を有し、前記ダイオードおよびＮ型エンハンスメントＭＯＳＦＥＴの接続点がプルアップ素子とゲート電圧制御用半導体素子との接続点に接続され、
    Ｎ型基板に、前記絶縁ゲート半導体素子を縦型に形成するとともに、ｐ型領域を形成し、該ｐ型領域に前記ゲート電圧制御用半導体素子、前記プルアップ素子を構成するデプレッション型ＭＯＳＦＥＴ、前記閾値制御回路を構成する前記Ｎ型デプレッションＭＯＳＦＥＴ、前記ダイオード及び前記Ｎ型エンハンスメントＭＯＳＦＥＴを形成し、
    前記ｐ型領域を接地したことを特徴とする絶縁ゲート型デバイスの駆動回路。
  2. 前記ゲート電圧制御用半導体素子は、前記ゲート信号の電圧値が前記ゲート電圧制御用半導体素子の閾値電圧よりも高い所定の基準電圧以上であるときにオフ状態となり、前記ゲート信号の電圧値が前記基準電圧を下回っているときだけ、オン状態に駆動制御可能であることを特徴とする請求項１に記載の絶縁ゲート型デバイスの駆動回路。
  3. 前記絶縁ゲート半導体素子を流れる電流を検出する少なくともＭＯＳＦＥＴを有する電流検出部を有し、前記ＭＯＳＦＥＴのバックゲートを接地したことを特徴とする請求項１又は２に記載の絶縁ゲート型デバイスの駆動回路。
JP2014050129A 2014-03-13 2014-03-13 絶縁ゲート型デバイスの駆動回路 Active JP6340841B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014050129A JP6340841B2 (ja) 2014-03-13 2014-03-13 絶縁ゲート型デバイスの駆動回路
CN201510067781.0A CN104917503B (zh) 2014-03-13 2015-02-09 绝缘栅型设备的驱动电路
US14/621,376 US9490793B2 (en) 2014-03-13 2015-02-12 Insulated-gate type device driving circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014050129A JP6340841B2 (ja) 2014-03-13 2014-03-13 絶縁ゲート型デバイスの駆動回路

Publications (2)

Publication Number Publication Date
JP2015177579A JP2015177579A (ja) 2015-10-05
JP6340841B2 true JP6340841B2 (ja) 2018-06-13

Family

ID=54070113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014050129A Active JP6340841B2 (ja) 2014-03-13 2014-03-13 絶縁ゲート型デバイスの駆動回路

Country Status (3)

Country Link
US (1) US9490793B2 (ja)
JP (1) JP6340841B2 (ja)
CN (1) CN104917503B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2972796B2 (ja) 1990-09-20 1999-11-08 マンネスマン・アクチエンゲゼルシャフト 鉄粉の還元焼きなましのための方法及び装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306387B2 (en) * 2012-09-28 2016-04-05 Marvell World Trade Ltd. Current limiting circuit and method for LED driver
JP7267672B2 (ja) * 2016-07-12 2023-05-02 富士電機株式会社 半導体装置
US10243451B1 (en) 2018-03-21 2019-03-26 Dialog Semiconductor (Uk) Limited System and method for powering a switching converter
JP7210912B2 (ja) * 2018-06-27 2023-01-24 株式会社デンソー スイッチング素子駆動装置
CN110289841B (zh) * 2019-07-03 2024-12-31 苏州源特半导体科技有限公司 一种阶梯驱动电路
DE102019128849B3 (de) * 2019-10-25 2021-02-04 Infineon Technologies Ag Treiberschaltung, System mit einer Treiberschaltung und Kalibrierungsverfahren
JP7300968B2 (ja) * 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置
CN113541444B (zh) * 2020-04-15 2023-03-24 成都中启易联科技有限公司 一种电流回收电路、开关变换器和集成电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02154461A (ja) * 1988-12-06 1990-06-13 Mitsubishi Electric Corp 半導体集積回路の出力バッファ
US5055722A (en) * 1989-12-20 1991-10-08 Sundstrand Corporation Gate drive for insulated gate device
US5818099A (en) * 1996-10-03 1998-10-06 International Business Machines Corporation MOS high frequency switch circuit using a variable well bias
US6005378A (en) * 1998-03-05 1999-12-21 Impala Linear Corporation Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors
US6194884B1 (en) * 1999-11-23 2001-02-27 Delphi Technologies, Inc. Circuitry for maintaining a substantially constant sense current to load current ratio through an electrical load driving device
JP3968711B2 (ja) * 2003-04-11 2007-08-29 株式会社デンソー 内燃機関用点火装置およびそのイグナイタ
JP4713280B2 (ja) * 2005-08-31 2011-06-29 株式会社リコー 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
JP2008067593A (ja) 2006-08-08 2008-03-21 Fuji Electric Device Technology Co Ltd 絶縁ゲート型半導体スイッチ素子のゲート駆動回路
JP5423378B2 (ja) * 2009-12-15 2014-02-19 三菱電機株式会社 イグナイタ用電力半導体装置
JP5486396B2 (ja) * 2010-05-11 2014-05-07 ルネサスエレクトロニクス株式会社 負荷駆動回路
JP2012034079A (ja) * 2010-07-29 2012-02-16 Fuji Electric Co Ltd 絶縁ゲート型デバイスの駆動回路
JP5585732B2 (ja) * 2011-07-07 2014-09-10 富士電機株式会社 ゲート駆動装置
JP2013115056A (ja) * 2011-11-24 2013-06-10 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2972796B2 (ja) 1990-09-20 1999-11-08 マンネスマン・アクチエンゲゼルシャフト 鉄粉の還元焼きなましのための方法及び装置

Also Published As

Publication number Publication date
CN104917503A (zh) 2015-09-16
CN104917503B (zh) 2019-05-10
JP2015177579A (ja) 2015-10-05
US9490793B2 (en) 2016-11-08
US20150263719A1 (en) 2015-09-17

Similar Documents

Publication Publication Date Title
JP6340841B2 (ja) 絶縁ゲート型デバイスの駆動回路
JP6132640B2 (ja) 電力用半導体素子の駆動回路
US9627878B2 (en) Driving device for semiconductor elements, and semiconductor device
JP2012186899A (ja) パワーモジュール
KR20140042466A (ko) 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 클램핑 방법
JP2012034079A (ja) 絶縁ゲート型デバイスの駆動回路
JP6350214B2 (ja) 駆動装置
JP5293831B2 (ja) 高耐圧半導体装置および駆動回路
JP5700145B2 (ja) 絶縁ゲート型デバイスの駆動回路
JP2013146008A (ja) 駆動回路およびパワー集積回路装置
JP6796360B2 (ja) パワーモジュール
JP6706876B2 (ja) パワーモジュール
US20050258890A1 (en) Switching control circuit with reduced dead time
US9325164B2 (en) Electrostatic discharge (ESD) protection device for an output buffer
JP5034919B2 (ja) 温度センサ回路
KR102456559B1 (ko) 오작동 턴온 방지 회로가 내장된 전력반도체 장치
JP2005109394A (ja) 半導体装置及び半導体装置の駆動回路
US9344078B1 (en) Inverse current protection circuit sensed with vertical source follower
JP5699958B2 (ja) ゲート駆動回路
JP4857814B2 (ja) モータ駆動装置
JP4590888B2 (ja) 半導体出力回路
JPWO2016132418A1 (ja) 半導体集積回路
WO2008102285A1 (en) Electrostatic discharge protection circuit and protected device, and a protection method
JP4830829B2 (ja) 絶縁ゲートトランジスタの駆動回路
CN109075781B (zh) 电力用半导体元件的驱动电路以及电动机驱动装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180417

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180430

R150 Certificate of patent or registration of utility model

Ref document number: 6340841

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250