JP2013146008A - 駆動回路およびパワー集積回路装置 - Google Patents

Abstract

【課題】電源投入時に発生する出力トランジスタの半オン状態を含む誤動作を防止できる駆動回路およびそのパワー集積回路装置を提供すること。
【解決手段】電源投入時に急峻なｄＶ／ｄｔを有する電圧がソレノイドバルブ１４と出力段ＭＯＳＦＥＴ１に印加された場合、出力段ＭＯＳＦＥＴ１がオフ状態を維持する回路であるｄＶ／ｄｔ検出用ダイオード１８と補助制御回路３ａを従来の駆動回路に追加することで、電源投入時の誤動作を防止できる駆動回路１００およびそのパワー集積回路装置２００を提供することができる。
【選択図】 図１

Description

この発明は、ソレノイドなどの誘導性負荷に流れる電流をオン・オフ制御する駆動回路およびその駆動回路を形成したパワー集積回路装置に関する。

自動車エレクトロニクスは著しい進展を見せている。特に安全を確保するための技術開発が進んでいる。制御、保護、自己診断などの回路とパワーデバイスを１チップ化したインテリジェントパワーＭＯＳＦＥＴが自動車のソレノイドバルブなどインダクタンス負荷を駆動するために多用されている。非特許文献１に記載されているインテリジェントパワーＭＯＳＦＥＴ（駆動回路）を従来の駆動回路５００として、図７にその回路ブロック図を示す。

図７は、インダクタンス負荷の電流をオン・オフ制御する従来の駆動回路５００の回路図である。図７には、この駆動回路５００に接続する、例えば、ソレノイドバルブ１４（インダクタンス負荷）、スイッチ１３、主電源１２も示した。

この駆動回路５００は、出力段ＭＯＳＦＥＴ１と、ゲート抵抗２と、制御回路３を備える。また遮断用ＭＯＳＦＥＴ４と、ダイナミッククランプダイオード５と、逆流防止ダイオード６を備える。ダイナミッククランプダイオード５は直列接続された複数のツェナーダイオードにより構成されている。さらにプルダウンデプレッションＭＯＳＦＥＴ７（非特許文献１の図２に示した電流源に相当する）と、入力プルダウン抵抗８と、ＧＮＤ（接地）端子９、入力端子１０および出力端子１１を備える。

入力端子１０には入力プルダウン抵抗８の一端と、制御回路３の高電位側と、ゲート抵抗２の一端が接続する。ゲート抵抗２の他端には遮断用ＭＯＳＦＥＴ４のドレインと、プルダウンデプレッションＭＯＳ７のドレインと、逆流防止ダイオード６のカソードおよび出力段ＭＯＳＦＥＴ１のゲートが接続する。また制御回路３の出力側に遮断用ＭＯＳＦＥＴのゲートが接続する。

出力端子１１には出力段ＭＯＳＦＥＴ１のドレインと、ダイナミッククランプダイオード５のカソードが接続し、ダイナミッククランプダイオード５のアノードと逆流防止ダイオードのアノードが接続する。

ＧＮＤ端子には、出力段ＭＯＳＦＥＴ１のソースと、プルダウンデプレッションＭＯＳ７のソースと、遮断用ＭＯＳＦＥＴ４のソースと、制御回路３の低電位側および入力プルダウン抵抗８の他端が接続する。

つぎに、この駆動回路５００の動作を説明する。スイッチ１３を導通させ、ソレノイドバルブ１４と出力段ＭＯＳＦＥＴ１に主電源の電圧を印加する（電源投入）。この電源投入時にはソレノイドバルブ１４は動作しない。入力端子１０に出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば１．５Ｖ程度）の数倍の電圧（例えば５Ｖ程度）を印加する。この電圧はゲート抵抗２を介して出力段ＭＯＳＦＥＴ１のゲートに正規のゲート電圧（例えば、５Ｖ程度）として印加される。そうすると出力段ＭＯＳＦＥＴ１が導通してソレノイドバルブ１４に電流が流れて、ソレノイドバルブ１４が動作を開始する。

しかし、課題でも説明するように、正規のゲート電圧が印加されない状態で、電源投入時にソレノイドバルブ１４が誤動作する。本発明の駆動回路ではこの誤動作を防止することを狙いとしている。

前記の制御回路３はコンパレータと抵抗とダイオードなどで構成された回路が内蔵され、入力端子１０から入力される出力段ＭＯＳＦＥＴ１のゲート電圧を電源としている。この制御回路３は出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）以下の所定の電圧（例えば、１Ｖ程度）から動作するように設計されている。

この制御回路３は、前記の所定の電圧（例えば、１Ｖ程度）以上で、さらに出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）以上の制御回路３で決められた電圧（制御回路のしきい値電圧Ｈと称し、例えば、Ｈ＝２．５Ｖ程度である）以下では遮断用ＭＯＳＦＥＴ４がオンするゲート信号を出力するように設計されている。一方、制御回路のしきい値電圧Ｈを超えた電圧では遮断用ＭＯＳＦＥＴ４がオフするゲート信号を出力するように設計されている。

入力端子１０に制御回路のしきい値電圧Ｈを超える信号Ｖ１が印加された場合、電圧Ｖ１をゲート抵抗２とプルダウンデプレッションＭＯＳＦＥＴ７のインピーダンスで分圧した電圧が、出力段ＭＯＳＦＥＴ１のゲートにゲート電圧として印加される。このゲート電圧が出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ以上の場合は出力段ＭＯＳＦＥＴ１が導通する。

プルダウンデプレッションＭＯＳＦＥＴ７の電圧、電流特性は、ゲートがＧＮＤ電極に接続しており、ドレイン電流は数十μＡ程度で飽和する様に設計されている。そのため、数十μＡ程度以下ではドレイン電圧は低い電圧となる。一方、ドレイン電流が数十μＡ程度以上ではドレイン電圧に依存せずにドレイン電流は一定になり、プルダウンデプレッションＭＯＳＦＥＴ７のインピーダンスは大きくなる。出力段ＭＯＳＦＥＴ１の通常動作においては、プルダウンデプレッションＭＯＳＦＥＴ７のインピーダンスはゲート抵抗２に比べて極めて大きくなるため、入力端子１０の電圧Ｖ１はゲート抵抗２で殆ど低下せずにほぼそのまま出力段ＭＯＳＦＥＴ１のゲートにゲート電圧として印加される。

一方、入力端子１０に制御回路のしきい値電圧Ｈ以下の信号が印加された場合は、制御回路３から出力される信号で遮断用ＭＯＳＦＥＴ４が導通し、出力段ＭＯＳＦＥＴ１のゲート電圧を低下させる。このゲート電圧が出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば，１．５Ｖ程度）より低下すると出力段ＭＯＳＦＥＴ１は遮断する。

前記したように、出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ以下の電圧でも制御回路３は正常に動作できるように設計されている。これにより、制御回路のしきい値電圧Ｈ（例えば、２．５Ｖ程度）を超える電圧が入力端子１０から制御回路３に入力されると、その電圧は出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）以上であるので、出力段ＭＯＳＦＥＴ１は導通する。

一方、制御回路のしきい値電圧Ｈ（例えば、２．５Ｖ程度）以下の電圧が入力端子１０から制御回路３に入力されると、この電圧は出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）以上であるが、制御回路３からの信号で遮断用ＭＯＳＦＥＴ４が導通するので出力段ＭＯＳＦＥＴ１は遮断する。

つまり、入力端子１０の電圧Ｖ１が制御回路のしきい値電圧Ｈ（例えば２．５Ｖ程度）を超えると出力段ＭＯＳＦＥＴ１は導通し、制御回路のしきい値電圧Ｈ以下では出力段ＭＯＳＦＥＴ１は導通しない。このことから、出力段ＭＯＳＦＥＴ１の本来のゲートしきい値電圧Ｖｔｈ（例えば、１．５Ｖ程度）が、見かけ上、制御回路のしきい値電圧Ｈ（例えば、２．５Ｖ程度）に上昇したことになる。

つぎに、電源投入時ではなく、出力段ＭＯＳＦＥＴ１が遮断したときについて説明する。
図７において、ダイナミッククランプダイオード５は、出力段ＭＯＳＦＥＴ１を遮断した場合にソレノイドバルブ１４のインダクタンスにより発生する高電圧から出力段ＭＯＳＦＥＴ１を保護するためのものである。

このダイナミッククランプダイオード５にクランプ電圧を超える高電圧が印加された場合、ダイナミッククランプダイオード５−逆流防止ダイオード６−ゲート抵抗２−入力プルダウン抵抗８−ＧＮＤ端子９の経路でサージ電流が流れる。このサージ電流によりゲート抵抗２及び入力プルダウン抵抗に電圧降下が発生する。この電圧降下により出力段ＭＯＳＦＥＴ１のゲート電圧を持ち上げられる。ゲート電圧が出力段ＭＯＳＦＥＴ１のゲートしきい値電圧Ｖｔｈを超えると、出力段ＭＯＳＦＥＴ１は導通する。この導通によりソレノイドバルブ１４のインダクタンスに蓄えられたエネルギーは処理される。なお、入力端子１０に接続されるドライブ回路がオフ時に低インピーダンスでＧＮＤ電位にプルダウンする場合はゲート電圧を持ち上げるのはゲート抵抗２の電圧降下となる。

この駆動回路５００では、制御回路３の電源は入力端子１０から入力される電圧Ｖ１（信号電圧）を用いている。そのため、この制御回路３は個別の制御用電源を必要とせず、駆動回路５００は見かけ上３端子のＭＯＳＦＥＴと同等の動作をする。ここで、ＧＮＤ端子９はＭＯＳＦＥＴのソース端子、入力端子１０はゲート端子、出力端子１１はドレイン端子にそれぞれ相当する。また、制御回路３と同様に電圧Ｖ１を電源とする図示しない電流制限回路、過電流保護回路などを駆動回路に付加することにより、保護機能などを持つ３端子の高機能ＭＯＳＦＥＴとして使用することができる。

また、特許文献１では、プラズマディスプレイパネルを駆動する表示駆動装置において、ＥＳＤ（静電気放電）が出力端子に接地電位に対してプラス電荷で繰り返し印加されてもローサイド側の出力トランジスタのゲートに電荷が蓄積されることなく、素子が破壊するのを防止することが記載されている。

特開２００８−７０６８０号公報（図２など）

木内伸、他２名、「インテリジェントパワーＭＯＳＦＥＴ」、富士時報、富士電機株式会社、平成９年４月１０日、第７０巻、第４号、ｐ．２２２−２２６

図７において、出力段ＭＯＳＦＥＴ１が遮断した状態で主電源１２に接続されたスイッチ１３を閉じて導通させると、ソレノイドバルブ１４と出力段ＭＯＳＦＥＴ１の接続点の電圧に急峻な電圧変化（以下ｄＶ／ｄｔ、と称す）が発生する。この急峻なｄＶ／ｄｔを有する電圧の印加により、ソレノイドバルブ１４と出力段ＭＯＳＦＥＴ１のドレイン−ゲート間容量２０を介してサージ電流（容量２０の変位電流）が流れる。このサージ電流はプルダウンデプレッションＭＯＳ７を経由してＧＮＤ端子に流れる。またこのサージ電流はゲート抵抗２を通して入力プルダウン抵抗８へ一部流れ、さらにＧＮＤ端子９へ流れる。また、ゲート抵抗２に流れたサージ電流の一部は入力端子１０を介してＧＮＤへ流れる。

プルダウンデプレッションＭＯＳ７に流れる電流は数十μＡオーダと小さく、それ以外のサージ電流はゲート抵抗２とプルダウン抵抗８へ流れてゆく。このゲート抵抗２とプルダウン抵抗８に流れるサージ電流でゲート抵抗２及びプルダウン抵抗８に電圧降下が発生する。この電圧降下で出力段ＭＯＳＦＥＴ１のゲートが持上げられ、出力段ＭＯＳＦＥＴ１が導通する。本来、電源投入時（スイッチ１３を閉じて導通させたとき）に、ソレノイドバルブ１４が動作するような電流が出力段ＭＯＳＦＥＴ１を通して流れない設計になっている。そのため、電源投入時に出力段ＭＯＳＦＥＴ１が導通しソレノイドバルブ１４が動作するということは、駆動回路５００が誤動作しているということである。

また、特許文献１では、ＥＳＤのサージ電圧が出力トランジスタのコレクタ（もしくはドレイン）−ゲート間容量を介して出力トランジスタのゲートに入力されることにより生じる出力トランジスタの誤動作に対し、誤オン防止回路を構成するコンデンサ（寄生容量もしくは正規の容量）の一端を出力トランジスタのゲートに接続し、当該コンデンサを介してＥＳＤのサージ電圧が出力トランジスタのゲートに入力されたことを検出して誤動作を防止することが記載されている。すなわち、誤オン防止回路を構成する遮断用ＭＯＳＦＥＴのソース，ドレインを出力トランジスタのゲート，ＧＮＤにそれぞれ接続するとともに、遮断用ＭＯＳＦＥＴのゲートを前記のコンデンサの他端に接続する構成とすることにより、ＥＳＤのサージ電圧により出力トランジスタのゲートが急上昇したら遮断用ＭＯＳＦＥＴがオンするようにして出力トランジスタの誤オンを防止するのである。

しかしながら特許文献１のこの構成によると、遮断用ＭＯＳＦＥＴがオンすると出力トランジスタのゲート電圧が急速に減少し、これに伴い遮断用ＭＯＳＦＥＴのゲート電圧も急速に減少し、遮断用ＭＯＳＦＥＴのゲート電圧が遮断用ＭＯＳＦＥＴのしきい値電圧に達すると遮断用ＭＯＳＦＥＴがオフして出力トランジスタのゲート電圧が下がらなくなる。出力トランジスタのゲート電圧は遮断用ＭＯＳＦＥＴのゲート電圧より高いので（遮断用ＭＯＳＦＥＴのゲート電圧は出力トランジスタのゲート電圧を前記コンデンサと遮断用ＭＯＳＦＥＴのゲート容量で分圧した値である。）、出力トランジスタのゲート電圧は遮断用ＭＯＳＦＥＴのしきい値電圧より高い電圧となる。従い、出力トランジスタのゲート電圧が中途半端なものになり、出力トランジスタが半オン状態となって誤動作が解消しきれなくなりうるという課題がある。

この発明の目的は、前記課題を解決して、電源投入時に発生する出力トランジスタの半オン状態を含む誤動作を防止できる駆動回路およびそのパワー集積回路装置を提供することにある。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、負荷を駆動する駆動回路において、基準電位に接続された第１の主端子及び負荷に接続される第２の主端子と制御端子を備えた出力段ＭＯＳデバイスと、該出力段ＭＯＳデバイスの前記制御端子を制御する制御手段と、前記出力段ＭＯＳデバイスの前記制御端子と一端が接続するゲート抵抗と、前記出力段ＭＯＳデバイスの前記制御端子と前記第１の主端子を短絡させることにより前記出力段ＭＯＳデバイスを遮断する誤オン防止ＭＯＳデバイスと、前記出力段ＭＯＳデバイスの前記第２の主端子に一端が接続する電圧変動検出用素子と、該電圧変動検出用素子の他端および前記誤オン防止ＭＯＳデバイスの制御端子に一端が接続するプルダウン抵抗と、前記出力段ＭＯＳデバイスの前記第２の主端子に接続する出力端子と、前記ゲート抵抗の他端に接続する入力端子と、前記出力段ＭＯＳデバイスの前記第１の主端子と前記プルダウン抵抗の他端が接続するＧＮＤ端子とを備えた構成とする。

また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記出力段ＭＯＳデバイスがＭＯＳＦＥＴであり、前記第２の主端子がドレイン端子であり、前記第１の主端子がソース端子であるとよい。

また、特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記出力段ＭＯＳデバイスがＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であり、前記第２の主端子がコレクタ端子であり、前記第１の主端子がエミッタ端子であるとよい。

また、特許請求の範囲の請求項４記載の発明によれば、請求項１または２に記載の発明において、前記制御手段が、前記入力端子に印加される入力電圧で駆動され、該入力電圧より低い電圧で動作する制御回路と、該制御回路の出力でオン・オフする遮断用ＭＯＳデバイスと、を備えるとよい。

また、特許請求の範囲の請求項５記載の発明によれば、請求項１〜４に記載の発明において、前記制御手段が、前記遮断用ＭＯＳデバイスと並列接続され、ゲートとソースが短絡されているデプレッションＭＯＳＦＥＴを備えるとよい。

また、特許請求の範囲の請求項６記載の発明によれば、請求項１に記載の発明において、前記電圧変動検出用素子がｐｎダイオードであり、前記電圧変動検出用素子の前記一端がカソードであり、前記電圧変動検出用素子の前記他端がアノードであるとよい。

また、特許請求の範囲の請求項７記載の発明によれば、請求項１に記載の発明において、前記電圧変動検出用素子が、半導体基板上に形成されたＭＯＳコンデンサであり、前記電圧変動検出用素子の一端が前記半導体基板であり、前記電圧変動検出用素子の他端がＭＯＳコンデンサのポリシリコンを含む導電電極であるとよい。

また、特許請求の範囲の請求項８記載の発明によれば、前記請求項１〜６のいずれか一項に記載された駆動回路を形成したパワー集積回路装置において、半導体基板の第１主面側に形成した第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成した複数の第２導電型の第２半導体領域と、該第２半導体領域の表面層に形成した第１導電型の第３半導体領域と、前記複数の第２導電型の第２半導体領域のうちの１つの第２半導体領域内の前記第３半導体領域と前記１つの第２半導体領域に隣接した別の第２半導体領域内の前記第３半導体領域に挟まれた前記第１半導体領域及び第２導電型の第２半導体領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記第３半導体領域と前記第２半導体領域に接続された第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを備える出力段ＭＯＳデバイスと、前記第１半導体領域の表面層に前記第２半導体領域と離して形成した第２導電型の第４半導体領域と、該第４半導体領域上に形成した第３主電極とを備える電圧変動検出用ダイオードと、前記第１半導体領域表面に前記第２半導体領域及び第４半導体領域と離して形成した少なくとも１つの第５領域内に形成した制御回路および遮断用ＭＯＳデバイスと抵抗とで構成される制御手段を具備する構成とする。

また、特許請求の範囲の請求項９記載の発明によれば、前記請求項１〜請求項５もしくは請求項７のいずれか一項に記載された駆動回路を形成したパワー集積回路装置において、半導体基板の第１主面側に形成した第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成した複数の第２導電型の第２半導体領域と、該第２半導体領域の表面層に形成した第１導電型の第３半導体領域と、前記複数の第２導電型の第２半導体領域のうちの１つの第２半導体領域内の前記第３半導体領域と前記１つの第２半導体領域に隣接した別の第２半導体領域内の前記第３半導体領域とに挟まれた前記第１半導体領域及び第２導電型の第２半導体領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記第３半導体領域と前記第２半導体領域に接続した第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを備える出力段ＭＯＳデバイスと、前記第１半導体領域上に形成されたコンデンサ用絶縁層と、該コンデンサ用絶縁層上に形成されたコンデンサ電極とを備える電圧変動検出用コンデンサと、前記半導体基板に形成した制御回路および遮断用ＭＯＳデバイスと抵抗とで構成される制御手段と、を具備する構成とする。

また、特許請求の範囲の請求項１０記載の発明によれば、請求項６または７に記載の発明において、前記半導体基板がシリコンもしくはＳｉＣを含むワイドギャップ基板であるとよい。

この発明によれば、電源投入時に急峻なｄＶ／ｄｔの電圧がインダクタンス負荷と出力段パワーデバイスに印加された場合、出力段パワーＭＯＳＦＥＴがオフ状態を維持する回路を駆動回路に追加することで、電源投入時の誤動作を防止できる駆動回路およびそのパワー集積回路装置を提供することができる。

この発明の第１実施例の駆動回路１００の回路図である。 この発明の第２実施例のパワー集積回路装置２００の要部断面図である。 図２のパワー集積回路装置２００の要部平面図であり、（ａ）はｄＶ／ｄｔ検出用ダイオード１８が制御回路３を含む回路部３２と出力段ＭＯＳＦＥＴ１に隣接して形成された図、（ｂ）はｄＶ／ｄｔ検出用ダイオードが出力段ＭＯＳＦＥＴ１を取り囲んで形成された図である。 図３のＸ−Ｘ線で切断した耐圧構造部３１の要部断面図である。 この発明の第３実施例の駆動回路３００の回路図である。 この発明の第４実施例のパワー集積回路装置４００の要部断面図である。 ソレノイド負荷の電流をオン・オフ制御する従来の駆動回路５００の回路図である。

実施の形態を以下の実施例で説明する。従来と同一部位には同一の符号を付した。また、実施例２および実施例３では、第１導電型をｎ型、第２導電型をｐ型としたが逆の場合もある。
＜実施例１＞
図１は、この発明の第１実施例の駆動回路１００の回路図である。図１の駆動回路１００は、図７の駆動回路５００に、ｄＶ／ｄｔ検出用ダイオード１８、誤オン防止ＭＯＳＦＥＴ１５、放電抵抗１６およびゲート保護ツェナーダイオード１７で構成される補助制御回路３ａを追加した回路である。ここで、ｄＶ／ｄｔ検出用ダイオード１８はサージ電圧などによる急峻なｄＶ／ｄｔ（電圧変化）を検出する素子である。

この駆動回路１００は、出力段ＭＯＳＦＥＴ１と、ゲート抵抗２と、制御回路３を備える。また遮断用ＭＯＳＦＥＴ４と、ダイナミッククランプダイオード５と、逆流防止ダイオード６を備える。ダイナミッククランプダイオード５は一つのツェナーダイオードもしくは直列接続された複数のツェナーダイオードにより構成されている（図１は、直列接続された複数のツェナーダイオードの場合を示している）。さらにプルダウンデプレッションＭＯＳＦＥＴ７と、入力プルダウン抵抗８と、ＧＮＤ（接地）端子９、入力端子１０および出力端子１１を備える。

入力端子１０には入力プルダウン抵抗８の一端と、制御回路３の高電位側と、ゲート抵抗２の一端が接続する。ゲート抵抗２の他端には遮断用ＭＯＳＦＥＴ４のドレインと、プルダウンデプレッションＭＯＳ７のドレインと、逆流防止ダイオード６のカソードおよび出力段ＭＯＳＦＥＴ１のゲートが接続する。また制御回路３の出力側に遮断用ＭＯＳＦＥＴ４のゲートが接続する。

出力端子１１には出力段ＭＯＳＦＥＴ１のドレインとダイナミッククランプダイオード５のカソードが接続し、ダイナミッククランプダイオード５のアノードと逆流防止ダイオードのアノードとが接続する。

ＧＮＤ端子には、出力段ＭＯＳＦＥＴ１のソースと、プルダウンデプレッションＭＯＳ７のソースと、遮断用ＭＯＳＦＥＴ４のソースと、制御回路３の低電位側および入力プルダウン抵抗８の他端が接続する。

さらに、出力端子１１にカソードが接続するｄＶ／ｄｔ検出用ダイオード１８と、ｄＶ／ｄｔ検出用ダイオード１８のアノードと一端が接続する放電抵抗１６およびカソードが接続するゲート保護ツェナーダイオード１７、および出力段ＭＯＳＦＥＴ１のゲートとＧＮＤ端子にドレインとソースがそれぞれ接続される誤オン防止ＭＯＳＦＥＴ１５とを備える。前記の放電抵抗１６の一端，ゲート保護ツェナーダイオード１７のカソードおよびｄＶ／ｄｔ検出用ダイオード１８のアノードは誤オン防止ＭＯＳＦＥＴ１５のゲートに接続される。前記の放電抵抗１６の他端およびゲート保護ツェナーダイオード１７のアノードはＧＮＤ端子９に接続する。前記のように、ｄＶ／ｄｔ検出用ダイオード１８、誤オン防止ＭＯＳＦＥＴ１５、放電抵抗１６およびゲート保護ツェナーダイオード１７は補助制御回路３ａを構成する。

図１において、出力段ＭＯＳＦＥＴ１をオフ（遮断）させた状態で、スイッチ１３を導通させることにより出力段ＭＯＳＦＥＴ１のドレインに急峻なｄＶ／ｄｔを有する電圧が印加される。この急峻なｄＶ／ｄｔを有する電圧はｄＶ／ｄｔ検出用ダイオード１８のカソードに印加され、これによりｄＶ／ｄｔ検出用ダイオード１８の接合容量１８ａ（図１には図示せず）を介して電流Ｉｄｉｓ（変位電流）が流れる。

この電流Ｉｄｉｓにより放電抵抗１６に電圧降下が発生して誤オン防止ＭＯＳＦＥＴ１５のゲートを持ち上げ、誤オン防止ＭＯＳＦＥＴ１５を導通させる。このため、急峻なｄＶ／ｄｔを有する電圧により出力段ＭＯＳＦＥＴ１のドレイン−ゲート間容量２０を介して流れる電流はゲート抵抗２へは流れず、大部分の電流は誤オン防止ＭＯＳＦＥＴ１５を介してＧＮＤ端子に流れる。

そのため、ゲート抵抗２による電圧降下が低下し、出力段ＭＯＳＦＥＴ１のゲートの持上りが押さえられ、出力段ＭＯＳＦＥＴ１が誤オン（誤動作）することが防止される。
誤オン防止ＭＯＳＦＥＴ１５のゲート容量をｄＶ／ｄｔ検出用ダイオード１８の接合容量より小さくすることにより、誤オン防止ＭＯＳＦＥＴ１５のゲートに印加される電圧の立ち上がりが早まり、誤オン防止ＭＯＳＦＥＴ１５を十分にオンさせることができる。

また、誤オン防止ＭＯＳＦＥＴ１５のゲートしきい値電圧ＶｔｈｏをｄＶ／ｄｔ検出用ダイオード１８のゲートしきい値電圧Ｖｔｈより小さくすることにより、出力段ＭＯＳＦＥＴ１より誤オン防止ＭＯＳＦＥＴ１５を早く確実にをオンさせることができる。

また、出力段ＭＯＳＦＥＴ１のドレイン電圧に基づき誤オン防止ＭＯＳＦＥＴ１５のオン・オフを制御していて、出力段ＭＯＳＦＥＴ１のゲート電圧は出力段ＭＯＳＦＥＴ１のドレイン電圧より低い（出力段ＭＯＳＦＥＴ１のゲート電圧は、出力段ＭＯＳＦＥＴ１のドレイン電圧を、出力段ＭＯＳＦＥＴ１のドレイン−ゲート間容量２０と出力段ＭＯＳＦＥＴ１のゲート容量とで分圧した値である。）ので、出力段ＭＯＳＦＥＴ１のゲート電圧を充分下げることができ、半オン状態も防止できる。

尚、前記プルダウンデプレッションＭＯＳ７は、誤オン防止ＭＯＳＦＥＴ１５を付加したことで、削除する場合もある。また、出力段素子はＭＯＳＦＥＴ（ＭＯＳＦＥＴ１）で説明したがＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合もある。
＜実施例２＞
図２は、この発明の第２実施例であるパワー集積回路装置２００の要部断面図である。このパワー集積回路装置２００は図１の駆動回路１００が集積回路として形成されている。図２は、図１の駆動回路１００を構成する出力段ＭＯＳＦＥＴ１とｄＶ／ｄｔ検出用ダイオード１８の要部断面図を示すものである。また、図２には補助制御回路３ａを構成する各素子も示されている。

図２において、出力段ＭＯＳＦＥＴ１は、ｎ⁺基板２２上に形成されたｎ^-層２３の表面に形成されたｐベース領域２４と、その表面に形成されたｎ⁺ソース領域２５を備えている。さらに、ｎ⁺ソース領域２５及びｎ^-層２３の間に挟まれたｐベース領域２４の表面にゲート酸化膜２６を介して形成されたゲート電極１９と、ｐベース領域２４とｎ⁺ソース領域２５に接続されたソース電極２１を備えている。ｎ^-層２３およびｎ⁺基板２２は、出力段ＭＯＳＦＥＴ１のドレイン領域とｄＶ／ｄｔ検出用ダイオード１８のカソード領域を兼ねた共通領域となっている。

一方、ｄＶ／ｄｔ検出用ダイオード１８は、出力段ＭＯＳＦＥＴ１と共通のｎ^-層２３の表面に形成されたｐアノード領域２７とｐアノード領域２７に接続されたアノード電極２８を備えている。

また、半導体基板５１に形成される誤オン防止ＭＯＳＦＥＴ１５およびゲート保護ツェナーダイオード１７と、半導体基板５１上に絶縁膜を介して、例えばポリシリコンで形成される放電抵抗１６を備えている。

また、半導体基板５１に形成される図示しない制御回路３と、遮断用ＭＯＳＦＥＴ４と、プルダウンデプレッションＭＯＳ７を備えている。
また、図２には図示しないが、半導体基板５１上に絶縁膜を介して、例えばポリシリコンで形成されたゲート抵抗２と、ダイナミッククランプダイオード５と、逆流防止ダイオードおよび入力プルダウン抵抗８を備えている。尚、図において、Ｇは出力段ＭＯＳＦＥＴ１のゲート端子、Ｄは出力段ＭＯＳＦＥＴ１のドレイン端子、Ｓは出力段ＭＯＳＦＥＴ１のソース端子を示す。

前記のｐアノード領域２７はｐベース領域２４と共通の拡散で形成することが可能である。そのため、図１の駆動回路１００は、従来の駆動回路５００を製造する工程に新たな工程を追加することなく形成することができる。

図３は、図２のパワー集積回路装置２００の要部平面図であり、同図（ａ）はｄＶ／ｄｔ検出用ダイオード１８が制御回路３を含む回路部３２と出力段ＭＯＳＦＥＴ１に隣接して形成された図、同図（ｂ）はｄＶ／ｄｔ検出用ダイオード１８が出力段ＭＯＳＦＥＴ１を取り囲んで形成された図である。

図３（ａ）および図３（ｂ）において、耐圧構造部３１は半導体チップ３４の外周部に形成され、出力段ＭＯＳＦＥＴ１、ｄＶ／ｄｔ検出用ダイオード１８および制御回路３を含む回路部３２を取り囲んでいる。図３（ｂ）のような配置にすることで、図３（ａ）より面積効率を高めることができる。

図４は、図３（ｂ）のＸ−Ｘ線で切断した耐圧構造部３１の要部断面図である。耐圧構造部３１は、ｐアノード領域２７、ｐ⁺領域２４ａ（ｎ⁺領域の場合もある）、ｎ^-領域２３上に形成されるフィールド酸化膜２９で構成される。
＜実施例３＞
図５は、この発明の第３実施例の駆動回路３００の回路図である。図１と異なる点は、ｄＶ／ｄｔ検出用ダイオード１８の代わりに、ｄＶ／ｄｔ検出用コンデンサ３０が接続されている点である。ｄＶ／ｄｔ検出用コンデンサ３０はｄＶ／ｄｔ検出用ダイオード１８と同様急峻なｄＶ／ｄｔの電圧を検出し、誤オン防止ＭＯＳＦＥＴ１５をオンさせることにより、出力段ＭＯＳＦＥＴ１の誤オンを防止する。
＜実施例４＞
図６は、この発明の第４実施例のパワー集積回路装置４００の要部断面図である。図６は、図５の駆動回路３００を構成する出力段ＭＯＳＦＥＴ１とｄＶ／ｄｔ検出コンデンサ３０の要部断面図である。このパワー集積回路装置４００は、図５の駆動回路３００が形成されている。

ｄＶ／ｄｔ検出用コンデンサ３０は、ＭＯＳゲート構造と同様な構造をしており、ポリシリコン電極４０と酸化膜４１およびｎ^-領域２３を備えている。このｄＶ／ｄｔ検出用コンデンサ３０を構成する領域にはｎ⁺ソース領域２５が無いためＭＯＳＦＥＴは形成されないが、ｐ＋領域２４ｂは備えている。このｐ＋領域２４ｂはｄＶ／ｄｔ検出用コンデンサ３０の端部の電界を緩和するために設けるている。このｄＶ／ｄｔ検出用コンデンサ３０の構造は出力段ＭＯＳＦＥＴ１のゲート構造と同じ構造をしている。

そのため、出力段ＭＯＳＦＥＴ１と同一共通の工程で形成することができるので、新規の工程を追加することなくこの駆動回路３００を形成することができる。
また、実施例４においてもｄＶ／ｄｔ検出コンデンサ３０を構成するポリシリコン電極４０、酸化膜４１、ｐ＋領域２４ｂなどは出力段ＭＯＳＦＥＴ１と同一共通の工程で形成することができるので、新規の工程を追加することなくこの駆動回路を形成することができる。

また、図６のパワー集積回路装置４００の要部平面図は、図３の要部平面図と同じであり、図３と異なるのは、ｄＶ／ｄｔ検出用ダイオード１８がｄＶ／ｄｔ検出用コンデンサ３０に代わる点である。

また、前記実施例２および実施例４で用いた半導体基板はシリコン基板であるが、ＳｉＣやＧａＮなどのワイドギャップ基板を用いても勿論よい。

１ 出力段ＭＯＳＦＥＴ
２ ゲート抵抗
３ 制御回路
３ａ 補助制御回路
４ 遮断用ＭＯＳＦＥＴ
５ ダイナミッククランプダイオード
６ 逆流防止ダイオード
７ プルダウンデプレッションＭＯＳ
８ 入力プルダウン抵抗
９ ＧＮＤ端子
１０ 入力端子
１１ 出力端子
１２ 主電源
１３ スイッチ
１４ ソレノイドバルブ（インダクタンス負荷）
１５ 誤オン防止ＭＯＳＦＥＴ
１６ 放電抵抗
１７ ゲート保護ツェナーダイオード
１８ ｄＶ／ｄｔ検出用ダイオード
１９ ゲート電極
２０ 出力段ＭＯＳＦＥＴ１のドレインーゲート間容量
２１ ソース電極
２２ ｎ⁺基板
２３ ｎ^-層
２４ ｐベース領域
２４ａ ｐ⁺領域（またはｎ⁺領域）
２４ｂ ｐ⁺領域
２５ ｎ⁺ソース領域
２６ ゲート酸化膜
２７ ｐアノード領域
２８ アノード電極
２９ フィールド酸化膜
３０ ｄＶ／ｄｔ検出用コンデンサ
３１ 耐圧構造部
３２ 回路部
４０ ポリシリコン電極
４１ 酸化膜
５１ 半導体基板
１００，３００，５００ 駆動回路
２００，４００ パワー集積回路装置
Ｇ 出力段ＭＯＳＦＥＴのゲート端子
Ｄ 出力段ＭＯＳＦＥＴのドレイン端子
Ｓ 出力段ＭＯＳＦＥＴのソース端子

Claims (10)

1. 負荷を駆動する駆動回路において、基準電位に接続された第１の主端子及び負荷に接続される第２の主端子と制御端子を備えた出力段ＭＯＳデバイスと、該出力段ＭＯＳデバイスの前記制御端子を制御する制御手段と、前記出力段ＭＯＳデバイスの前記制御端子と一端が接続するゲート抵抗と、前記出力段ＭＯＳデバイスの前記制御端子と前記第１の主端子を短絡させることにより前記出力段ＭＯＳデバイスを遮断する誤オン防止ＭＯＳデバイスと、前記出力段ＭＯＳデバイスの前記第２の主端子に一端が接続する電圧変動検出用素子と、該電圧変動検出用素子の他端および前記誤オン防止ＭＯＳデバイスの制御端子に一端が接続するプルダウン抵抗と、前記出力段ＭＯＳデバイスの前記第２の主端子に接続する出力端子と、前記ゲート抵抗の他端に接続する入力端子と、前記出力段ＭＯＳデバイスの前記第１の主端子と前記プルダウン抵抗の他端が接続するＧＮＤ端子とを備えたことを特徴とする駆動回路。
2. 前記出力段ＭＯＳデバイスがＭＯＳＦＥＴであり、前記第２の主端子がドレイン端子であり、前記第１の主端子がソース端子であることを特徴とする請求項１に記載の駆動回路。
3. 前記出力段ＭＯＳデバイスがＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であり、前記第２の主端子がコレクタ端子であり、前記第１の主端子がエミッタ端子であることを特徴とする請求項１に記載の駆動回路。
4. 前記制御手段が、前記入力端子に印加される入力電圧で駆動され、該入力電圧より低い電圧で動作する制御回路と、該制御回路の出力でオン・オフする遮断用ＭＯＳデバイスと、を備えたことを特徴とする請求項１または２に記載の駆動回路。
5. 前記制御手段が、前記遮断用ＭＯＳデバイスと並列接続され、ゲートとソースが短絡されているデプレッションＭＯＳＦＥＴを備えることを特徴とする請求項１〜４のいずれか一項に記載の駆動回路。
6. 前記電圧変動検出用素子がｐｎダイオードであり、前記電圧変動検出用素子の前記一端がカソードであり、前記電圧変動検出用素子の前記他端がアノードであることを特徴とする請求項１に記載の駆動回路。
7. 前記電圧変動検出用素子が、半導体基板上に形成されたＭＯＳコンデンサであり、前記電圧変動検出用素子の一端が前記半導体基板であり、前記電圧変動検出用素子の他端がＭＯＳコンデンサのポリシリコンを含む導電電極であることを特徴とする請求項１に記載の駆動回路。
8. 前記請求項１〜６のいずれか一項に記載された駆動回路を形成したパワー集積回路装置において、
   半導体基板の第１主面側に形成した第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成した複数の第２導電型の第２半導体領域と、該第２半導体領域の表面層に形成した第１導電型の第３半導体領域と、前記複数の第２導電型の第２半導体領域のうちの１つの第２半導体領域内の前記第３半導体領域と前記１つの第２半導体領域に隣接した別の第２半導体領域内の前記第３半導体領域に挟まれた前記第１半導体領域及び第２導電型の第２半導体領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記第３半導体領域と前記第２半導体領域に接続された第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを備える出力段ＭＯＳデバイスと、
   前記第１半導体領域の表面層に前記第２半導体領域と離して形成した第２導電型の第４半導体領域と、該第４半導体領域上に形成した第３主電極とを備える電圧変動検出用ダイオードと、
   前記第１半導体領域表面に前記第２半導体領域及び第４半導体領域と離して形成した少なくとも１つの第５領域内に形成した制御回路および遮断用ＭＯＳデバイスと抵抗とで構成される制御手段を具備することを特徴とするパワー集積回路装置。
9. 前記請求項１〜請求項５もしくは請求項７のいずれか一項に記載された駆動回路を形成したパワー集積回路装置において、
   半導体基板の第１主面側に形成した第１導電型の第１半導体領域と、該第１半導体領域の表面層に形成した複数の第２導電型の第２半導体領域と、該第２半導体領域の表面層に形成した第１導電型の第３半導体領域と、前記複数の第２導電型の第２半導体領域のうちの１つの第２半導体領域内の前記第３半導体領域と前記１つの第２半導体領域に隣接した別の第２半導体領域内の前記第３半導体領域とに挟まれた前記第１半導体領域及び第２導電型の第２半導体領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記第３半導体領域と前記第２半導体領域に接続した第１主電極と、前記半導体基板の第２主面側に形成される第２主電極とを備える出力段ＭＯＳデバイスと、
   前記第１半導体領域上に形成されたコンデンサ用絶縁層と、該コンデンサ用絶縁層上に形成されたコンデンサ電極とを備える電圧変動検出用コンデンサと、
   前記半導体基板に形成した制御回路および遮断用ＭＯＳデバイスと抵抗とで構成される制御手段と、
   を具備することを特徴とするパワー集積回路装置。
10. 前記半導体基板がシリコンもしくはＳｉＣを含むワイドギャップ基板であることを特徴とする請求項６または７に記載のパワー集積回路装置。