JP6111455B2

JP6111455B2 - 表示パネル、表示装置および電子機器

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Publication number: JP6111455B2
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Inventors: 啓介尾本
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Description

本技術は、滅点不良を改善することの可能な表示パネルならびにそれを備えた表示装置および電子機器に関する。

近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の発光素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、薄型化、高輝度化することができる。

有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子（一般にはＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するものである。

ところで、有機ＥＬ素子は、アノード電極とカソード電極との間に、発光層を含む有機層が挟持された構造となっている。このような構造の有機ＥＬ素子を画素の発光素子として用いた有機ＥＬ表示装置において、当該有機ＥＬ素子を形成する工程で異物が混入すると、画素の輝度欠陥が発生する。具体的には、製造工程で混入する異物が原因となって有機ＥＬ素子のアノード電極とカソード電極との間で電極間ショートが引き起こされる場合がある。この有機ＥＬ素子の電極間ショートが発生すると有機ＥＬ素子が発光しなくなるために、当該有機ＥＬ素子を含む副画素が非発光画素として視認されるいわゆる滅点と呼称される輝度欠陥が発生する。

この異物混入に起因する輝度欠陥に対する対策として、従来、１つの副画素内に、有機ＥＬ素子を含む画素構成素子を複数組設ける技術が提案されている（例えば、特許文献１参照）。この技術によれば、いずれかの組の有機ＥＬ素子が電極間ショート等で欠陥化しても、他の組の画素構成素子が正常に動作することで副画素の滅点化を防ぐことができる。

特開２００７−４１５７４号公報

しかし、上記の対策では、画素回路が複雑になってしまう。

本技術はかかる問題点に鑑みてなされたものであり、その目的は、画素回路を複雑にすることなく、滅点不良を改善することの可能な表示パネルならびにそれを備えた表示装置および電子機器を提供することにある。

本技術の第１の表示パネルは、透明基板上に複数の画素を備えている。各画素は、複数の発光素子と、各発光素子を駆動する画素回路と、個々の発光素子と画素回路とを互いに直接に接続するとともに複数の発光素子を互いに並列接続する複数の配線とを有している。各発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有している。配線は、反射電極と同一面内に形成されており、かつ、反射電極の幅よりも狭い幅となっている。各配線および反射電極は、相対的に透明基板から離れて配置されるとともに有機層に接する第１導電層と、相対的に透明基板寄りに配置されるとともに第１導電層に接し、さらに第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有している。
本技術の第２の表示パネルは、透明基板上に複数の画素を備えている。各画素は、複数の発光素子と、各発光素子を駆動する画素回路と、個々の発光素子と画素回路とを互いに直接に接続するとともに複数の発光素子を互いに並列接続する複数の配線とを有している。各発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有している。各配線は、反射電極と同一面内に形成されており、かつ、反射電極の幅よりも狭い幅となっている。反射電極は、相対的に透明基板から離れて配置されるとともに有機層に接する第１導電層と、相対的に透明基板寄りに配置されるとともに第１導電層に接し、さらに第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有している。各配線は、第２導電層と同一面内に形成されており、かつ、第２導電層と同一材料で構成されている。

本技術の表示装置は、表示パネルと、表示パネルを駆動する駆動回路とを備えている。この表示装置に設けられた表示パネルは、上記の第１の表示パネルもしくは第２の表示パネルと同一の構成要素を有している。

本技術の電子機器は、上記の表示装置を備えている。

本技術の第１の表示パネル、第２の表示パネル、表示装置および電子機器では、個々の発光素子と画素回路とを互いに直接に接続する複数の配線が、反射電極と同一面内に形成されており、かつ、反射電極の幅よりも狭い幅となっている。これにより、例えば、いずれかの発光素子が電極間ショート等で欠陥化し、画素が滅点不良となった場合であっても、その欠陥化した発光素子と、画素回路とを互いに直接に接続する配線を、レーザ照射などにより切断することにより、滅点不良となっていた画素を回復させることができる。

本技術の第１の表示パネル、第２の表示パネル、表示装置および電子機器によれば、例えば、いずれかの発光素子が電極間ショート等で欠陥化し、画素が滅点不良となった場合であっても、その欠陥化した発光素子と、画素回路とを互いに直接に接続する配線を、レーザ照射などにより切断することにより、滅点不良となっていた画素を回復させることができるようにしたので、画素回路を複雑にすることなく、滅点不良を改善することができる。

本技術による一実施の形態に係る表示装置の概略構成図である。図１の画素の回路構成の一例を表す図である。図２のアノード電極および配線のレイアウトの一例を表す図である。図３のＡ−Ａ矢視方向の断面構成の一例を表す図である。図３のＢ−Ｂ矢視方向の断面構成の一例を表す図である。図２のアノード電極および配線と、遮光層との関係の一例を表す図である。図２のアノード電極および配線と、遮光層との関係の他の例を表す図である。図１の画素が滅点不良となっている様子の一例を表す図である。配線が切断されている様子の一例を表す図である。配線に対してレーザ光を照射している様子の一例を表す図である。図３のＡ−Ａ矢視方向の断面構成の他の例を表す図である。図１１に示した配線の製造方法の一例について説明するための平面図である。図１２に続く工程について説明するための断面図である。図１３に続く工程について説明するための断面図である。図１４に続く工程について説明するための断面図である。上記各実施の形態の表示装置の適用例１の外観を表す斜視図である。（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。適用例３の外観を表す斜視図である。適用例４の外観を表す斜視図である。（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。

以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）

＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、外部から入力された映像信号２０Ａおよび同期信号２０Ｂに基づいて表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源線駆動回路２５を有している。

（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡って２次元配置されたものである。画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、白色光を発する画素に相当する。

表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。図２は、画素１１の回路構成の一例を表したものである。各画素１１は、互いに並列接続された複数の有機ＥＬ素子１３と、各有機ＥＬ素子１３を駆動する１つの画素回路１２と、個々の有機ＥＬ素子１３と画素回路１２とを互いに直接に接続する複数の配線１４とを有している。具体的には、各画素１１は、互いに並列接続された２つの有機ＥＬ素子１３と、各有機ＥＬ素子１３を駆動する１つの画素回路１２と、個々の有機ＥＬ素子１３と画素回路１２とを互いに直接に接続する２つの配線１４とを有している。

有機ＥＬ素子１３は、例えば、アノード電極１３Ａとカソード電極１３Ｂとの間に、有機層１３Ｃ（後述）が挟まれた構成を有している。カソード電極１３Ｂは、有機層１３Ｃで発生した光に対して透明な材料であって、かつ導電性を有する材料によって構成された透明電極である。そのような材料としては、例えば、ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ）、ＳｎＯ（酸化スズ）、ＩＺＯ（酸化インジウム亜鉛）などが挙げられる。

有機層１３Ｃは、例えば、図示しないが、カソード電極１３Ｂ側から順に、正孔注入層、正孔輸送層、発光層および電子輸送層を積層してなる積層構造を有している。なお、有機層１３Ｃは、必要に応じて、上で例示した層以外の層を含んでいてもよいし、正孔輸送層および電子輸送層のいずれかまたは両方を含んでいなくてもよい。ここで、正孔注入層は、正孔注入効率を高めるためのものである。正孔輸送層は、発光層への正孔輸送効率を高めるためのものである。発光層は、カソード電極１３Ｂとアノード電極１３Ａとの間に発生する電界によって電子と正孔との再結合を起こさせ、光を発生させるためものである。電子輸送層は、発光層への電子輸送効率を高めるためのものである。

図３は、アノード電極１３Ａおよび配線１４のレイアウトの一例を表したものである。図４は、図３のＡ−Ａ矢視方向の断面構成の一例を表す図である。図５は、図３のＢ−Ｂ矢視方向の断面構成の一例を表す図である。アノード電極１３Ａは、有機層１３Ｃで発生した光を高反射率で反射する反射電極である。アノード電極１３Ａは、有機層１３Ｃに接する第１導電層３５Ａと、第１導電層３５Ａに接すると共に第１導電層３５Ａの反射率よりも低反射率の第２導電層３５Ｂとが互いに積層された構成を有している。第１導電層３５Ａは、高反射率材料で構成されており、例えば、アルミニウム、銀、白金、金、クロム、タングステン、ニッケル、またはそれらのいずれかを含む合金などによって形成されている。第２導電層３５Ｂは、第１導電層３５Ａの反射率よりも低反射率の材料で構成されており、第１導電層３５Ａと比べてレーザ光をより吸収し易い性質を有する材料で構成されていることが好ましい。第２導電層３５Ｂは、例えば、モリブデン、チタン、またはそれらのいずれかを含む合金などによって形成されている。

配線１４は、アノード電極１３Ａと同一面内に形成されている。配線１４は、アノード電極１３Ａと同一の層構造となっており、具体的には、第１導電層３５Ａと第２導電層３５Ｂとが互いに積層された構成を有している。配線１４は、アノード電極１３Ａと共に一括して形成されたものであり、アノード電極１３Ａと一体に形成されている。配線１４は、アノード電極１３Ａと、画素回路１２（具体的には後述のソース電極３２Ｅ）とを接続する帯状の形状となっている。配線１４の幅は、アノード電極１３Ａの幅よりも狭くなっており、さらに、ソース電極３２Ｅの幅よりも狭くなっている。

画素回路１２は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２および保持容量Ｃｓによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに、映像信号に対応した信号電圧の印加を制御するものである。具体的には、書込トランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動するものであり、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によって書き込まれた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。

駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（トップゲート型）であってもよい。また、駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。

表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬとを有している。走査線ＷＳＬは、各画素１１の選択に用いられるものである。信号線ＤＴＬは、映像信号に応じた信号電圧の、各画素１１への供給に用いられるものである。電源線ＤＳＬは、各画素１１への駆動電流の供給に用いられるものである。各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述の走査線駆動回路２４の出力端（図示せず）と、書込トランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。

書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続され、書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続され、駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続され、保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。なお、有機ＥＬ素子１３は、素子容量Ｃｏｌｅｄを有している。

表示パネル１０は、さらに、図２に示したように、有機ＥＬ素子１３のカソードに接続されたグラウンド線ＧＮＤを有している。グラウンド線ＧＮＤは、グラウンド電位となっている外部回路（図示せず）と電気的に接続されるものである。グラウンド線ＧＮＤは、例えば、表示領域１０Ａ全体に渡って形成されたシート状の電極である。なお、グラウンド線ＧＮＤは、画素行または画素列に対応して短冊状に形成された帯状の電極であってもよい。表示パネル１０は、さらに、例えば、表示領域１０Ａの周縁に、映像を表示しないフレーム領域を有している。フレーム領域は、例えば、遮光部材によって覆われている。

次に、図４、図５を参照しつつ、表示パネル１０における配線１４およびその近傍の断面構成について説明する。表示パネル１０は、例えば、配線１４およびその近傍において、透明基板３１上に、ゲート電極３２Ａ、ゲート絶縁膜３２Ｂ、チャネル層３２Ｃおよび絶縁膜３３を透明基板３１側からこの順に有している。絶縁膜３３は、複数の開口を有している。絶縁膜３３における複数の開口は、チャネル層３２Ｃのうちゲート電極３２Ａを間にして互いに対向する部分の直上に対応する箇所に設けられている。表示パネル１０は、例えば、絶縁膜３３の開口を充填するようにして設けられたドレイン電極３２Ｄおよびソース電極３２Ｅを有している。

表示パネル１０は、さらに、例えば、ソース電極３２Ｅの直上に対応する箇所に開口が設けられた平坦化層３４を有している。平坦化層３４は、有機ＥＬ素子１３を形成する際に必要となる平坦面を上面に有している。表示パネル１０は、例えば、平坦化層３４の平坦面と、平坦化層３４の開口内に露出しているソース電極３２Ｅの上面とに接するようにして設けられた導電層３５と、導電層３５の上面の一部が露出する開口が設けられた埋込層３６とを有している。導電層３５は、上述の第１導電層３５Ａおよび第２導電層３５Ｂで構成されたものである。導電層３５のうち、埋込層３６の開口内に露出している部分が、有機ＥＬ素子１３のアノード電極１３Ａに対応している。導電層３５のうち、アノード電極１３Ａに対応する部分を除いた部分が、配線１４に対応している。導電層３５のうちソース電極３２Ｅの上面に接する部分（接続部Ｘ）が、各配線１４が互いに接続されると共に画素回路１２に接続されている箇所に対応している。表示パネル１０は、さらに、例えば、埋込層３６の開口内に露出している導電層３５の上面に接する有機層１３Ｃと、埋込層３６および有機層１３Ｃの上面全体に接するカソード電極１３Ｂと、カソード電極１３Ｂを保護する保護層３７とを有している。

ここで、表示パネル１０は、各配線１４と透明基板３１との間に、配線１４の下面（配線１４のうち第２導電層３５Ｂ側の表面）に対してレーザ光を照射する際にレーザ光を遮るような部材を何も備えていない。一方で、表示パネル１０は、例えば、図６、図７に示したように、各配線１４と保護層３７との間に、各配線１４のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層３８を備えている。遮光層３８は、遮光性の部材（例えばブラックマトリクス）で構成されており、少なくともアノード電極１３Ａの直上に対応する箇所に開口を有している。なお、図６には、２つのアノード電極１３Ａに対して１つの開口が遮光層３８に設けられている場合が例示されている。図７には、アノード電極１３Ａごとに１つずつ開口が遮光層３８に設けられている場合が例示されている。

（駆動回路２０）
次に、駆動回路２０について説明する。駆動回路２０は、上述したように、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５を有している。タイミング生成回路２１は、駆動回路２０内の各回路が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。

映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行い、それにより得られた映像信号２２Ａを信号線駆動回路２３に出力するものである。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。

信号線駆動回路２３は、例えば、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａに対応するアナログの信号電圧を、各信号線ＤＴＬに印加するものである。信号線駆動回路２３は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給するようになっている。ここで、Ｖｓｉｇは、映像信号２０Ａに対応する電圧値となっている。Ｖｏｆｓは、映像信号２０Ａとは無関係の一定電圧である。Ｖｓｉｇの最小電圧はＶｏｆｓよりも低い電圧値となっており、Ｖｓｉｇの最大電圧はＶｏｆｓよりも高い電圧値となっている。

走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬを所定の単位ごとに順次選択するものである。走査線駆動回路２４は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、走査線駆動回路２４は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書込トランジスタＴｒ２のオンオフ制御を行うようになっている。ここで、Ｖｏｎは、書込トランジスタＴｒ２のオン電圧以上の値となっている。Ｖｏｆｆは、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。

電源線駆動回路２５は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＤＳＬを所定の単位ごとに順次選択するものである。電源線駆動回路２５は、例えば、２種類の電圧（Ｖｃｃ、Ｖｓｓ）を出力可能となっている。ここで、Ｖｓｓは、有機ＥＬ素子１３の閾値電圧Ｖｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも低い電圧値である。Ｖｃｃは、電圧（Ｖｅｌ＋Ｖｃａｔｈ）以上の電圧値である。

［動作］
次に、本実施の形態の表示装置１の動作の一例について説明する。

表示装置１では、映像信号２０Ａに対応する信号電圧（電圧Ｖｓｉｇ）が信号線駆動回路２３によって各信号線ＤＴＬに印加されると共に、制御信号２１Ａに応じた選択パルスが走査線駆動回路２４および電源線駆動回路２５によって複数の走査線ＷＳＬおよび電源線ＤＳＬに順次印加される。これにより、各画素１１において画素回路１２がオンオフ制御され、各画素１１の２つの有機ＥＬ素子１３に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１０の表示領域１０Ａにおいて画像が表示される。

［滅点不良の改善］
次に、本実施の形態の表示装置１における滅点不良の改善方法について説明する。図８は、画素１１が滅点不良となっている様子の一例を表したものである。図８において、低抵抗Ｒｄが、有機ＥＬ素子１３を形成する工程で混入した異物に対応するものである。異物の混入により、互いに並列接続された２つの有機ＥＬ素子１３のうち一方の有機ＥＬ素子１３において電極間ショートが引き起こされている。そのため、低抵抗Ｒｄおよび駆動トランジスタＴｒ１には、通常よりも大きな電流が流れており、２つの有機ＥＬ素子１３には、通常よりも極めて小さな電流しか流れていない。その結果、２つの有機ＥＬ素子１３は発光せず、画素１１が滅点不良となっている。

このとき、本実施の形態では、例えば、図９に示したように、異物の混入により形成された低抵抗Ｒｄを流れる電流のパスを、駆動トランジスタＴｒ１のドレイン−ソース間を流れる電流のパスから切り離す。具体的には、図１０に示したように、低抵抗Ｒｄと直列に接続された配線１４の下面（配線１４のうち第２導電層３５Ｂ側の表面）に対してレーザ光Ｌを照射する。このとき、配線１４の下面には、低反射率の第２導電層３５Ｂが設けられており、さらに、配線１４は、アノード電極１３Ａの幅よりも狭い幅となっている。そのため、レーザ光Ｌのエネルギーがあまり高くなくても、レーザ光Ｌの照射により、第２導電層３５Ｂだけでなく、第１導電層３５Ａも一緒に除去される。その結果、配線１４が切断され、低抵抗Ｒｄを流れる電流のパスが駆動トランジスタＴｒ１のドレイン−ソース間を流れる電流のパスから切り離されるので、滅点不良となっていた画素１１が回復する。

［効果］
次に、本実施の形態の表示装置１の効果について説明する。本実施の形態では、個々の有機ＥＬ素子１３と画素回路１２とを互いに直接に接続する複数の配線１４が、アノード電極１３Ａと同一面内に形成されており、かつ、アノード電極１３Ａの幅よりも狭い幅となっている。これにより、例えば、いずれかの有機ＥＬ素子１３が電極間ショート等で欠陥化し、画素１１が滅点不良となった場合であっても、その欠陥化した有機ＥＬ素子１３と、画素回路１２とを互いに直接に接続する配線１４を、レーザ照射などにより切断することにより、滅点不良となっていた画素を回復させることができる。従って、画素回路１２を複雑にすることなく、滅点不良を改善することができる。

＜２．変形例＞
以下に、上記実施の形態の表示装置１の種々の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。

上記実施の形態では、配線１４およびアノード電極１３Ａが同一の積層構造となっていたが、例えば、図１１に示したように、配線１４が、第２導電層３５Ｂだけで構成された単層構造となっていてもよい。つまり、本変形例では、配線１４は、アノード電極１３Ａの第２導電層３５Ｂと同一面内に形成されており、かつ、アノード電極１３Ａの第２導電層３５Ｂと同一材料で構成されている。このようにすることで、配線１４を切断する際に必要となるレーザ光Ｌのエネルギーを低く抑えることができる。ところで、アノード電極１３Ａを積層構造とし、配線１４を単層構造とするためには、例えば、以下に示す製造方法を用いることが好ましい。

図１２〜図１５は、本変形例に係る配線１４の製造過程の一例を表したものである。図１２では、平面構成が示されている。図１３（Ａ）、図１４（Ａ）および図１５（Ａ）には、図１２のＡ−Ａ線の断面に対応する構成が示されており、図１３（Ｂ）、図１４（Ｂ）および図１５（Ｂ）には、図１２のＢ−Ｂ線の断面に対応する構成が示されている。

まず、透明基板３１上に、駆動トランジスタＴｒ１および書込みトランジスタＴｒ２などを形成すると共に、絶縁膜３３および平坦化層３４を形成する。このとき、平坦化層３４には、ソース電極３２Ｅの直上に対応する箇所に開口を設けておく。続いて、チタンまたはチタン合金からなる第２導電層１３５Ｂと、アルミニウムまたはアルミニウム合金からなる第１導電層１３５Ａとを、表面全体にこの順に積層することにより導電層１３５を形成する。その後、導電層１３５（第１導電層１３５Ａ）上に、複数（２つ）のアノード電極１３Ａおよび複数（２つ）の配線１４からなる平面形状に対応した平面形状を有するレジスト層Ｒを形成する（図１２、図１３（Ａ），（Ｂ））。このとき、レジスト層Ｒにおいて、複数（２つ）の配線１４に対応する部分の幅を、アノード電極１３Ａに対応する部分の幅よりも狭めておく。さらに、レジスト層Ｒのうち、複数（２つ）の配線１４に対応する部分を、平坦化層３４の開口を覆うように形成しておく。

次に、レジスト層Ｒをマスクとして、導電層１３５を選択的に除去する。具体的には、レジスト層Ｒをマスクとして、ドライエッチングを行うことにより、第１導電層１３５Ａおよび第２導電層１３５Ｂの双方を選択的に除去する。その結果、図１４（Ａ），（Ｂ）に示したように、第１導電層１３５Ａおよび第２導電層１３５Ｂは、レジスト層Ｒの直下の部分にだけ残る。続いて、レジスト層Ｒをマスクとして、第１導電層１３５Ａの一部を選択的に除去する。具体的には、レジスト層Ｒをマスクとして、ウエットエッチングを行うことにより、第１導電層１３５Ａのうち幅の狭い部分を選択的に除去する。その結果、図１５（Ａ），（Ｂ）に示したように、配線１４に相当する部分だけ第１導電層１３５Ａが除去され、アノード電極１３Ａに相当する部分については第１導電層１３５Ａが残る。その後、レジスト層Ｒを除去する。このようにして、積層構造のアノード電極１３Ａと、単層構造の配線１４を同時に形成することができる。

次に、導電層３５の上面の一部が露出する開口を有する埋込層３６を形成する。続いて、埋込層３６の開口内に露出している導電層３５の上面に接する有機層１３Ｃと、埋込層３６および有機層１３Ｃの上面全体に接するカソード電極１３Ｂと、カソード電極１３Ｂを保護する保護層３７とを形成する。このようにして、本変形例に係る表示パネル１０を形成することができる。

＜３．適用例＞
以下、上記実施の形態で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

（適用例１）
図１６は、上記実施の形態の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態に係る表示装置１により構成されている。

（適用例２）
図１７は、上記実施の形態の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態に係る表示装置１により構成されている。

（適用例３）
図１８は、上記実施の形態の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態に係る表示装置１により構成されている。

（適用例４）
図１９は、上記実施の形態の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態に係る表示装置１により構成されている。

（適用例５）
図２０は、上記実施の形態の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る表示装置１により構成されている。

以上、実施の形態および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記実施の形態等では、アクティブマトリクス駆動のための画素回路１２の構成は、上記各実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３や、走査線駆動回路２４、電源線駆動回路２５などの他に、必要な駆動回路を追加してもよい。

また、例えば、本技術は以下のような構成を取ることができる。
（１）
複数の画素を備え、
各画素は、
互いに並列接続された複数の発光素子と、
各発光素子を駆動する画素回路と、
個々の発光素子と前記画素回路とを互いに直接に接続する複数の配線と
を有し、
各発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっている
表示パネル。
（２）
前記配線および前記反射電極は、前記有機層に接する第１導電層と、前記第１導電層に接すると共に前記第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有する
（１）に記載の表示パネル。
（３）
前記反射電極は、前記有機層に接する第１導電層と、前記第１導電層に接すると共に前記第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有し、
前記配線は、前記第２導電層と同一面内に形成されており、かつ、前記第２導電層と同一材料で構成されている
（１）に記載の表示パネル。
（４）
前記第１導電層は、アルミニウムまたはアルミニウム合金からなり、
前記第２導電層および前記配線は、チタンまたはチタン合金からなる
（３）に記載の表示パネル。
（５）
前記配線のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層を備えた
（１）ないし（４）のいずれか１つに記載の表示パネル。
（６）
表示パネルと、前記表示パネルを駆動する駆動回路とを備え、
前記表示パネルは、複数の画素を有し、
各画素は、
互いに並列接続された複数の発光素子と、
各発光素子を駆動する画素回路と、
個々の発光素子と前記画素回路とを互いに直接に接続する複数の配線と
を有し、
各発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっている
表示装置。
（７）
表示装置を備え、
前記表示装置は、表示パネルと、前記表示パネルを駆動する駆動回路とを有し、
前記表示パネルは、複数の画素を有し、
各画素は、
互いに並列接続された複数の発光素子と、
各発光素子を駆動する画素回路と、
個々の発光素子と前記画素回路とを互いに直接に接続する複数の配線と
を有し、
各発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっている
電子機器。
（８）
複数の画素を備え、
各画素は、
互いに並列接続された複数の発光素子と、
各発光素子を駆動する画素回路と、
個々の発光素子と前記画素回路とを互いに直接に接続する複数の配線と
を有し、
各発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっている
表示パネルの製造方法であって、
チタンまたはチタン合金からなる第２導電層と、アルミニウムまたはアルミニウム合金からなる第１導電層とを、表面全体にこの順に積層する工程と、
前記第１導電層上に、複数の反射電極および複数の配線からなる平面形状に対応した平面形状を有するレジスト層を形成したのち、前記レジスト層をマスクとして、ドライエッチングを行うことにより、前記第１導電層および前記第２導電層の双方を選択的に除去する工程と、
前記レジスト層をマスクとして、ウエットエッチングを行うことにより、前記第１導電層のうち幅の狭い部分を選択的に除去する工程と
を含む
表示パネルの製造方法。

１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１…画素、１２…画素回路、１３…有機ＥＬ素子、１３Ａ…アノード電極、１３Ｂ…カソード電極、１３Ｃ…有機層、１４…配線、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２２Ａ…映像信号、２３…信号線駆動回路、２４…走査線駆動回路、２５…電源線駆動回路、３１…透明基板、３２Ａ…ゲート電極、３２Ｂ…ゲート絶縁膜、３２Ｃ…チャネル層、３２Ｄ…ドレイン電極、３２Ｅ…ソース電極、３３…絶縁膜、３４…平坦化層、３５…導電層、３５Ａ…第１導電層、３５Ｂ…第２導電層、３６…埋込層、３７…保護層、３８…遮光層、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｓ…保持容量、ＤＴＬ…信号線、ＤＳＬ…電源線、ＧＮＤ…グラウンド線、Ｉｄｓ…電流、Ｌ…レーザ光、Ｒ…レジスト層、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｖｃｃ，Ｖｏｆｓ，Ｖｏｎ，Ｖｓｉｇ，Ｖｓｓ…電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｌｅｄ…有機ＥＬ素子の電圧、Ｖｓ…ソース電圧、Ｖｔｈ…閾値電圧、ＷＳＬ…走査線、Ｘ…接続部。

Claims

透明基板上に複数の画素を備え、
各前記画素は、
複数の発光素子と、
各前記発光素子を駆動する画素回路と、
個々の前記発光素子と前記画素回路とを互いに直接に接続するとともに前記複数の発光素子を互いに並列接続する複数の配線と
を有し、
各前記発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
各前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっており、
各前記配線および前記反射電極は、相対的に前記透明基板から離れて配置されるとともに前記有機層に接する第１導電層と、相対的に前記透明基板寄りに配置されるとともに前記第１導電層に接し、さらに前記第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有する
表示パネル。
透明基板上に複数の画素を備え、
各前記画素は、
複数の発光素子と、
各前記発光素子を駆動する画素回路と、
個々の前記発光素子と前記画素回路とを互いに直接に接続するとともに前記複数の発光素子を互いに並列接続する複数の配線と
を有し、
各前記発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
各前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっており、
前記反射電極は、相対的に前記透明基板から離れて配置されるとともに前記有機層に接する第１導電層と、相対的に前記透明基板寄りに配置されるとともに前記第１導電層に接し、さらに前記第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有し、
各前記配線は、前記第２導電層と同一面内に形成されており、かつ、前記第２導電層と同一材料で構成されている
表示パネル。
前記第１導電層は、アルミニウムまたはアルミニウム合金からなり、
前記第２導電層は、チタンまたはチタン合金からなる
請求項１または請求項２に記載の表示パネル。
各前記配線のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層を備えた
請求項１ないし請求項３のいずれか一項に記載の表示パネル。
表示パネルと、前記表示パネルを駆動する駆動回路とを備え、
前記表示パネルは、透明基板上に複数の画素を有し、
各前記画素は、
複数の発光素子と、
各前記発光素子を駆動する画素回路と、
個々の前記発光素子と前記画素回路とを互いに直接に接続するとともに前記複数の発光素子を互いに並列接続する複数の配線と
を有し、
各前記発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
各前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっており、
各前記配線および前記反射電極は、相対的に前記透明基板から離れて配置されるとともに前記有機層に接する第１導電層と、相対的に前記透明基板寄りに配置されるとともに前記第１導電層に接し、さらに前記第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有する
表示装置。
表示パネルと、前記表示パネルを駆動する駆動回路とを備え、
前記表示パネルは、透明基板上に複数の画素を有し、
各前記画素は、
複数の発光素子と、
各前記発光素子を駆動する画素回路と、
個々の前記発光素子と前記画素回路とを互いに直接に接続するとともに前記複数の発光素子を互いに並列接続する複数の配線と
を有し、
各前記発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
各前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっており、
前記反射電極は、相対的に前記透明基板から離れて配置されるとともに前記有機層に接する第１導電層と、相対的に前記透明基板寄りに配置されるとともに前記第１導電層に接し、さらに前記第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有し、
各前記配線は、前記第２導電層と同一面内に形成されており、かつ、前記第２導電層と同一材料で構成されている
表示装置。
前記第１導電層は、アルミニウムまたはアルミニウム合金からなり、
前記第２導電層は、チタンまたはチタン合金からなる
請求項５または請求項６に記載の表示装置。
各前記配線のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層を備えた
請求項５ないし請求項７のいずれか一項に記載の表示装置。
表示装置を備え、
前記表示装置は、表示パネルと、前記表示パネルを駆動する駆動回路とを有し、
前記表示パネルは、透明基板上に複数の画素を有し、
各前記画素は、
複数の発光素子と、
各前記発光素子を駆動する画素回路と、
個々の前記発光素子と前記画素回路とを互いに直接に接続するとともに前記複数の発光素子を互いに並列接続する複数の配線と
を有し、
各前記発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
各前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっており、
各前記配線および前記反射電極は、相対的に前記透明基板から離れて配置されるとともに前記有機層に接する第１導電層と、相対的に前記透明基板寄りに配置されるとともに前記第１導電層に接し、さらに前記第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有する
電子機器。
表示装置を備え、
前記表示装置は、表示パネルと、前記表示パネルを駆動する駆動回路とを有し、
前記表示パネルは、透明基板上に複数の画素を有し、
各前記画素は、
複数の発光素子と、
各前記発光素子を駆動する画素回路と、
個々の前記発光素子と前記画素回路とを互いに直接に接続するとともに前記複数の発光素子を互いに並列接続する複数の配線と
を有し、
各前記発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
各前記配線は、前記反射電極と同一面内に形成されており、かつ、前記反射電極の幅よりも狭い幅となっており、
前記反射電極は、相対的に前記透明基板から離れて配置されるとともに前記有機層に接する第１導電層と、相対的に前記透明基板寄りに配置されるとともに前記第１導電層に接し、さらに前記第１導電層の反射率よりも低反射率の第２導電層とが互いに積層された構成を有し、
各前記配線は、前記第２導電層と同一面内に形成されており、かつ、前記第２導電層と同一材料で構成されている
電子機器。
前記第１導電層は、アルミニウムまたはアルミニウム合金からなり、
前記第２導電層は、チタンまたはチタン合金からなる
請求項９または請求項１０に記載の電子機器。
各前記配線のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層を備えた
請求項９ないし請求項１１のいずれか一項に記載の電子機器。