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CN108604600A - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

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CN108604600A
CN108604600A CN201680080810.XA CN201680080810A CN108604600A CN 108604600 A CN108604600 A CN 108604600A CN 201680080810 A CN201680080810 A CN 201680080810A CN 108604600 A CN108604600 A CN 108604600A
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carbide semiconductor
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Abstract

本申请涉及碳化硅半导体装置及其制造方法。碳化硅半导体装置具备：在SiC层30内设置的n型的漂移层2、p型的多个阱区域3、作为被阱区域3夹持的漂移层2的部分的JFET区域JR、至少覆盖JFET区域JR的栅极绝缘膜6及栅极7。栅极绝缘膜6及栅极7包含：含有与构成栅极绝缘膜6及栅极7的元素不同的元素的含有不同元素的区域10。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置及其制造方法。
背景技术
近年来，使用碳化硅半导体装置、即具有碳化硅(SiC)层的半导体装置的电力用半导体装置在不断被实用化，在进行用于提高其可靠性的研究。由于SiC自身具有高绝缘破坏强度，因此就碳化硅半导体装置中的绝缘破坏而言，不是在SiC层而是在其上设置的绝缘膜处容易发生。因此，为了确保可靠性，防止绝缘膜的劣化是重要的。特别地，在如MOSFET(Metal Oxide Semiconductor Field Effect Transistor)及IGBT(Insulated GateBipolar Transistor)具有绝缘栅极结构的碳化硅半导体装置中，希望防止栅极绝缘膜的绝缘破坏。
就作为实用的电力用半导体装置的SiC-MOSFET或SiC-IGBT而言，通常，具有夹持n型的漂移层而对置的p型的阱区域。被阱区域夹持的漂移层的部分也被称为JFET(Junction-Field-Effect-Transistor)区域。在电力用半导体装置处于关闭状态时，对位于JFET区域上的栅极绝缘膜施加高电场。因此，绝缘膜的绝缘破坏特别容易在JFET区域上的栅极发生，提出有用于防止其发生的各种技术(例如下述的专利文献1～3)。
在专利文献1～3中，公开有在MOSFET中的JFET区域的中央上部(专利文献3中存在贯穿位错的部分)形成有p-区域的构成。根据该构成，在MOSFET为关闭状态时，JFET区域上部的耗尽化被促进，由此对JFET区域上部的栅极绝缘膜所施加的电场强度受到抑制。因此，能够防止对半导体装置施加有高电压时的栅极绝缘膜的破坏。
现有技术文献
专利文献
专利文献1：日本特开2011-060930号公报
专利文献2：日本特开2011-211020号公报
专利文献3：日本特开2013-254826号公报
发明内容
发明要解决的课题
在专利文献1～3的技术中，通过p-区域(电场缓和区域)存在于JFET区域的一部分，能够防止MOSFET的关闭时的栅极绝缘膜的破坏。但是，在MOSFET的接通时，载流子电子的移动被该p-区域阻碍，因此担心通态电阻增大。
另一方面，本发明人查明：MOSFET的关闭时的栅极绝缘膜的破坏由于以下的机制而发生。在MOSFET的关闭时，由于JFET区域与栅极绝缘膜的界面的电位变得比源极及栅极的电位高，因此在栅极绝缘膜产生电场，由此载流子电子从栅极少量地隧道泄漏(トンネルリーク)至栅极绝缘膜。就隧道泄漏的载流子电子而言，在栅极绝缘膜内被高电场加速、被注入到SiC层。此时，得到高能量的载流子电子在SiC层内引起冲击离子化。此时生成的空穴被电场加速而碰撞到栅极绝缘膜或者被再注入到栅极绝缘膜，引起栅极绝缘膜的经时劣化，其导致栅极绝缘膜的破坏。
本发明为了解决以上这样的课题而完成，目的在于：提供能够抑制栅极绝缘膜的劣化而防止栅极绝缘膜的破坏的碳化硅半导体装置。
用于解决课题的手段
本发明涉及的碳化硅半导体装置具备：碳化硅层；在上述碳化硅层内设置的第1导电型的漂移层；在上述碳化硅层的上层部选择性地设置、与上述第1导电型不同的第2导电型的多个阱区域；JFET区域，其为被上述多个阱区域夹持的上述漂移层的部分、且到达上述碳化硅层的上表面；在上述碳化硅层上设置、至少覆盖上述JFET区域的绝缘膜；和、经由上述绝缘膜设置在上述JFET区域上的电极，上述绝缘膜及上述电极包含：含有与构成上述绝缘膜及上述电极的元素不同的不同元素的区域。
发明的效果
根据本发明，由于抑制从电极向绝缘膜泄漏的载流子电子，因此能够防止因该载流子电子的泄漏所引起的绝缘膜的劣化。
附图说明
图1为概略地表示本发明的一实施方式涉及的碳化硅半导体装置的单位单元的构成的部分截面图。
图2为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图3为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图4为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图5为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图6为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图7为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图8为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图9为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图10为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图11为表示本发明的一实施方式涉及的碳化硅半导体装置的制造方法的工序图。
图12为表示以往的碳化硅半导体装置的关闭状态下的、JFET区域的MOS结构的能带图。
图13为表示本发明的一实施方式涉及的碳化硅半导体装置的关闭状态下的、能势对于不同元素(阴性元素)的面密度的依赖性的坐标图。
图14为表示本发明的一实施方式涉及的碳化硅半导体装置的关闭状态下的、栅极绝缘膜的电场与栅极漏电流的关系对不同元素(阴性元素)所产生的能势的依赖性的坐标图。
图15为本发明的一实施方式涉及的碳化硅半导体装置的关闭状态下的、JFET区域的MOS结构的能带图。
具体实施方式
＜实施方式1＞
以下，基于附图对本发明的实施方式进行说明。应予说明，以下的附图中，对于同一或相当的部分标注同一附图标记，不再重复其说明。
图1是表示作为本实施方式涉及的碳化硅半导体装置的MOSFET的构成的图，是表示MOSFET的单位单元的部分的截面的部分截面图。如图1，该MOSFET具备：SiC基板1(碳化硅基板)、SiC层30(碳化硅层)、栅极绝缘膜6(绝缘膜)、栅极7(电极)、源极8及漏极9。
SiC基板1是由SiC制作的n型(第1导电型)基板。SiC基板1的n型杂质的浓度比后述的漂移层2的杂质浓度高。因此，SiC基板1的电阻率比漂移层2的电阻率低。另外，SiC基板1具有单晶结构，其结晶结构为六方晶系，优选具有多型4H。SiC基板1的上表面(SiC层30侧的面)的面方位为(0001)或(000-1)面。
SiC层30设置在SiC基板1的上表面上。在此，在SiC层30中，将面对SiC基板1的表面定义为“下表面S1”(第1面)，将其相反侧的表面定义为“上表面S2”(第2面)。如图1，SiC层30包含：n型的漂移层2、p型(第2导电型)的多个阱区域3、n型的多个源极区域4和p型的多个接触区域5。SiC层30的厚度为例如1～100μm。
漂移层2在阱区域3之间的部分到达SiC层30的上表面S2。另外，漂移层2的底部到达SiC层30的下表面S1。因此，漂移层2的最大厚度相当于SiC层30的厚度，例如为1～100μm。另外，在漂移层2中被相邻的阱区域3夹持的部分为JFET区域JR。就JFET区域JR而言，在SiC层30的上表面S2中，在阱区域3彼此相互邻接的方向(图1中横向)，具有宽度WJ。
阱区域3在SiC层30的上层部被部分地(选择性地)形成，在没有形成源极区域4及接触区域5的部分(源极区域4与JFET区域JR之间的部分)到达SiC层30的上表面S2。另外，阱区域3的深度(厚度)比SiC层30的厚度小，因此，阱区域3与SiC层30的下表面S1相离。
就源极区域4而言，在阱区域3的上层部，与JFET区域JR相离地形成。源极区域4到达SiC层30的上表面S2。另外，源极区域4的深度(厚度)比阱区域3的厚度小，因此，源极区域4与阱区域3之下的漂移层2相离。
就接触区域5而言，在阱区域3的上层部，与源极区域4邻接地形成。接触区域5到达SiC层30的上表面S2，且也到达阱区域3。但是，接触区域5的深度(厚度)比阱区域3的厚度小，因此，接触区域5与阱区域3之下的漂移层2相离。
由以上可知，在SiC层30的上表面S2，分别部分地含有作为漂移层2的一部分的JFET区域JR的上表面、阱区域3的上表面、源极区域4的上表面、及接触区域5的上表面。另外，SiC层30的下表面S1相当于漂移层2的下表面。
栅极绝缘膜6设置在SiC层30的上表面S2上，具有将源极区域4的上表面的一部分及接触区域5的上表面露出的开口部。反过来说，就JFET区域JR的上表面、阱区域3中的JFET区域JR与源极区域4之间的部分的上表面、及源极区域4的剩余部分(没有对开口部露出的部分)的上表面而言，被栅极绝缘膜6覆盖。栅极绝缘膜6例如由氧化硅(SiO2)形成。
栅极7设置在栅极绝缘膜6上。如图1，配置栅极7，以使得隔着栅极绝缘膜6而与JFET区域JR及阱区域3中的位于JFET区域JR与源极区域4之间的部分进行对置。本实施方式中，栅极7由硅构成，含有磷(P)、砷(As)、锑(Sb)、硼(B)、镓(Ga)中的任意作为杂质掺杂剂。
就栅极绝缘膜6及栅极7而言，在栅极绝缘膜6与栅极7的边界附近，包含含有不同元素的区域10，该含有不同元素的区域10添加有与构成栅极绝缘膜6及栅极7的元素不同的元素(以下称为“不同元素”)。本实施方式中，含有不同元素的区域10只设置于JFET区域JR的上方的部分。即，在JFET区域JR的正上方以外的区域的栅极7与栅极绝缘膜6的界面，不含上述不同元素。应予说明，“构成栅极7的元素”中，也包含导入到栅极7的杂质掺杂剂。
另外，本实施方式中，就构成含有不同元素的区域10的不同元素而言，是与构成栅极7的任意元素相比电负性都高的元素(阴性元素)。作为阴性元素种，能够使用碳(C)、氮(N)、氟(F)、硫(S)、氯(Cl)、硒(Se)、溴(Br)、碘(I)等。另外，含有不同元素的区域10中的不同元素的面密度为1×1013cm-2以上且1×1015cm-2以下的范围内，含有不同元素的区域10中的不同元素的浓度峰的值为例如1×1020cm-3以上且1×1022cm-3以下的范围内。
源极8在SiC层30的上表面S2上形成，在栅极绝缘膜6的开口部内与源极区域4及接触区域5相接。源极8为与源极区域4及接触区域5欧姆接合的电极。
形成漏极9以使得与SiC基板1的下表面相接。即，漏极9经由SiC基板1来与SiC层30的下表面S1对向地配置。漏极9为经由SiC基板1来与SiC层30欧姆接合的电极。
接下来，参照图2～图11的工序图来对图1中所示的MOSFET的制造方法进行说明。应予说明，各工序图的视野对应于图1的视野。
首先，准备上表面的面方位为(0001)面或(000-1)面的SiC基板1，通过外延生长在SiC基板1的上表面形成SiC层30。由此，得到具有面向SiC基板1的下表面S1及其相反侧的上表面S2的SiC层30(图2)。就形成SiC层30的外延生长而言，能够通过例如CVD(ChemicalVapor Deposition)法来进行。此时，通过将n型杂质(给体)导入到SiC层30，SiC层30作为n型的漂移层2而被形成。导入到SiC层30(漂移层2)的n型杂质的浓度(给体浓度)为例如1×1015cm-3以上且1×1018cm-3以下的范围内。
接下来，在SiC层30的上表面S2上，形成使阱区域3的形成区域上开口的抗蚀剂掩模(未图示)、从其上向SiC层30将p型杂质(受体)进行离子注入。由此，在SiC层30的上层部，选择地形成多个阱区域3(图3)。另外，漂移层2中被相邻的阱区域3夹持的部分被限定为JFET区域JR。阱区域3的间隔相当于JFET区域JR的宽度WJ，该宽度由抗蚀剂掩模的宽度所限定。然后，将抗蚀剂掩模除去。
作为构成阱区域3的p型杂质，使用例如铝(Al)、硼(B)或镓(Ga)，其浓度(受体浓度)比漂移层2的给体浓度高，为例如1×1015cm-3以上且1×1019cm-3以下的范围内。另外，该p型杂质的离子注入的深度为比漂移层2的厚度小的范围，为例如0.5～3μm左右。
接着，在SiC层30的上表面S2上，形成使源极区域4的形成区域上开口的抗蚀剂掩模(未图示)，从其上向SiC层30将n型杂质(给体)进行离子注入。由此，在各阱区域3的上层部，选择性地形成源极区域4(图4)。然后，将抗蚀剂掩模除去。
作为构成源极区域4的n型杂质，使用例如氮、磷或砷，其浓度为例如1×1018cm-3～1×1020cm-3的范围内。另外，该n型杂质的离子注入的深度为比阱区域3的厚度小的范围，为例如0.1～2μm左右。
接下来，在SiC层30的上表面S2上，形成使接触区域5的形成区域上开口的抗蚀剂掩模(未图示)，从其上向SiC层30将p型杂质进行离子注入。由此，在各阱区域3的与上层部的源极区域4邻接的位置，选择性地形成接触区域5(图5)。然后，将抗蚀剂掩模除去。
作为构成接触区域5的p型杂质，使用例如铝、硼或镓，其浓度为例如1×1019cm-3～1×1021cm-3的范围内。另外，该p型杂质的离子注入的深度为比阱区域3的厚度小的范围，为0.1～2.1μm左右。另外，希望接触区域5的深度比源极区域4的深度大以使得接触区域5充分地到达阱区域3。
这样形成了包含漂移层2、阱区域3、源极区域4及接触区域5的SiC层30后，对于具备该SiC层30的SiC基板1，进行使用热处理装置的热处理(退火)。就该热处理而言，例如在氩等非活性气体气氛中、在1300～2100℃的范围进行。由此，在上述的各工序中离子注入到SiC层30的杂质被电活化。
然后，对于SiC层30的上表面S2，通过700～1400℃的范围的温度下的热氧化处理或者利用CVD法等的沉积法的层叠处理，在SiC层30的上表面S2上形成栅极绝缘膜6(图6)。栅极绝缘膜6的膜厚为10～200nm的范围内。
接着，在栅极绝缘膜6上，例如通过CVD法来沉积多晶硅(polysilicon)膜，使用光刻技术及蚀刻技术来将该多晶硅膜进行图案化，由此形成栅极7(图7)。将栅极7进行图案化，以使得在截面视图中两端位于相邻的源极区域4上。即，将栅极7在截面视图中横跨相邻的源极区域4之间来形成，以使得覆盖其间的阱区域3及JFET区域JR覆盖。
接下来，在形成了栅极绝缘膜6及栅极7的SiC层30上，形成使JFET区域JR的正上方开口的抗蚀剂掩模、从其上将电负性比构成栅极7的所有元素都高的元素(阴性元素)作为与构成栅极绝缘膜6和栅极7的元素不同的元素(不同元素)来离子注入、添加到栅极7。由此，在栅极7中的JFET区域JR的正上方部分，形成注入有不同元素的区域11(不同元素注入区域)(图8)。然后，将抗蚀剂掩模除去。其中，作为不同元素种，例如使用碳、氮、氟、硫、氯、硒、溴、碘等，其注入剂量设为1×1013cm-2以上且1×1015cm-2以下。
接着，对于具备含有不同元素注入区域11的栅极7的SiC基板1，进行使用热处理装置的热处理(退火)。就该热处理而言，例如，在氮、氩等非活性气体气氛中、在800～1100℃的范围进行。由此，不同元素注入区域11的不同元素进行热扩散、向栅极7与栅极绝缘膜6的界面扩散(图9)。就栅极绝缘膜6而言，与构成栅极7的多晶硅膜相比，杂质的扩散系数低得多。因此，不同元素的扩散限于栅极7与栅极绝缘膜6的界面，在JFET区域JR的正上方的栅极绝缘膜6与栅极7的边界，形成由不同元素形成的含有不同元素的区域10(图10)。结果，含有不同元素的区域10中的不同元素的浓度峰值位于距栅极7与栅极绝缘膜6的界面的上下100nm以内的范围。
然后，对栅极绝缘膜6进行图案化，形成到达源极区域4及接触区域5的开口部，以跨越对于该开口部所露出的源极区域4及接触区域5的方式来形成源极8(图11)。作为源极8的材料，例如使用镍、钛、铝、钼、铬、铂、钨、钽、铌、硅或碳化钛、它们的氮化物、或者它们的合金。
然后，在SiC基板1的下表面形成漏极9。漏极9的材料可与源极8的材料相同。然后，进行用于使源极8及漏极9各自与它们所接触的碳化硅进行合金化的热处理。就该热处理而言，例如能够在温度950～1000℃、处理时间20～60秒及升温速度10～25℃/秒的条件下进行。通过以上，完成图1中所示的本实施方式涉及的MOSFET。
以下，对通过本实施方式涉及的MOSFET所得到的效果进行说明。例如，在对漏极9施加正电压的实际使用时，MOSFET为关闭状态(在源极区域4与JFET区域JR之间的阱区域3未形成沟道的状态)时，由于漂移层2与阱区域3之间的pn结的反向偏压，耗尽层扩展到元件全部区域，通过该耗尽层将源极8与漏极9之间电绝缘。此时，在栅极7与漏极9之间施加与上述的反向偏压大致相同的电压。另外，在JFET区域JR中，由于漂移层2与栅极绝缘膜6相接，因此对JFET区域JR上的栅极绝缘膜6也施加高电场。即，在MOSFET的关闭状态下，JFET区域JR中的n型MOS结构成为耗尽状态，形成对栅极绝缘膜6施加有反方向电场的状态。
图12为不存在含有不同元素的区域10的以往的碳化硅半导体装置(MOSFET)的关闭状态下的、JFET区域的MOS结构的能带图。对于以往的MOSFET而言，由于上述的反方向电场，如图12中所示，通过FN(Fowler-Nordheim)隧道泄漏来将载流子电子从栅极7(多晶硅)向栅极绝缘膜6(SiO2)注入、产生栅极漏电流。就被注入到栅极绝缘膜6的载流子电子而言，被高电场加速，且在栅极绝缘膜6中通过，流向漂移层2(4H-SiC)。由于该载流子电子得到高能量，因此在漂移层2通过冲击离子化而将空穴激发。就被激发的空穴而言，在漂移层2内向着栅极绝缘膜6被加速，将一部分的高能量空穴再注入到栅极绝缘膜6。应予说明，FN隧道泄漏所产生的载流子电子的电流量由用于FN隧道泄漏的势垒(障壁エネルギー)ΦB所决定。
在此，对于本实施方式涉及的MOSFET的含有不同元素的区域10内的不同元素(阴性元素)产生的能势ΔΦS进行说明。就含有不同元素的区域10内的不同元素而言，通过其高的电负性，捕捉周围的电子、形成负的固定电荷。假设各不同元素捕捉1个电子，如果将不同元素的面密度设为NS，则含有不同元素的区域10内的不同元素所产生的能势ΔΦS用
ΔΦS＝NS 2/2ε0εSND
来表示。其中，ε0为真空介电常数，εS为栅极7的相对介电常数，ND为栅极7中的不同元素的掺杂密度。
图13表示能势ΔΦS的对于不同元素(阴性元素)的面密度NS的依赖性。如图13，得知：不同元素的面密度NS越大，能势ΔΦS越高。如果能势ΔΦS上升，则用于载流子电子从栅极7向栅极绝缘膜6进行FN隧道泄漏的势垒ΦB变高，能够大幅地减小栅极漏电流。图14为表示栅极绝缘膜6的电场EOX与栅极漏电流IG的关系的、对于能势ΔΦS的依赖性的坐标图。如图14，能势ΔΦS越高，则对于同一电场EOX的栅极漏电流IG越小。
因此，在具有含有不同元素的区域10的MOSFET中，如图15中所示，使流入到漂移层2的载流子电子的量大幅地减少。由此，大幅地减少在碳化硅的耗尽层内被激发的高能空穴的量，抑制向栅极绝缘膜6的空穴再注入。其结果，抑制栅极绝缘膜6的劣化，能够防止栅极绝缘膜的破坏。另外，与在JFET区域JR内形成p型的电场缓和区域的情况不同，不伴有通态电阻的增大，因此能够在防止损害MOSFET的接通特性的同时使关闭时的可靠性提高。
在本实施方式中，作为应用本发明的碳化硅半导体装置，示出MOSFET，但本发明的应用并不限于MOSFET，也可以是其他的MISFET(Metal Insulator Semiconductor FieldEffect Transistor)。进而，应用本发明的碳化硅半导体装置可以不是MISFET，例如可以是IGBT。例如如果使图1的SiC基板1的导电型为p型，则能够得到使SiC基板1为集电极层的IGBT。但是，IGBT的集电极层未必由“基板”构成，例如，也可采用在SiC基板1上的漂移层2形成作为集电极层的p型区域后、将SiC基板1除去的方法。
另外，在上述的说明中，将第1导电型设为n型、将第2导电型设为p型来进行了说明，也可将其颠倒(即，可将添加到各区域中的杂质(给体及受体)的导电型更换)。例如，在图1的MOSFET中，如果使第1导电型为p型、使第2导电型为n型，则得到p沟道型的MOSFET。另外，就为了添加各杂质而进行的离子注入工序的顺序而言，并不限于以上所说明的顺序，可以是任意的顺序。
应予说明，就本发明而言，在该发明的范围内，可对实施方式适当地进行变形、省略。
附图标记的说明
1 SiC基板、30S iC层、2漂移层、JR JFET区域、3阱区域、4源极区域、5接触区域、6栅极绝缘膜、7栅极、8源极、9漏极、10含有不同元素的区域、11不同元素注入区域。

Claims (11)

1.一种碳化硅半导体装置，其具备：
碳化硅层；
在所述碳化硅层内设置的第1导电型的漂移层；
在所述碳化硅层的上层部选择性设置、与所述第1导电型不同的第2导电型的多个阱区域；
JFET区域，其为被所述多个阱区域夹持的所述漂移层的部分、且到达所述碳化硅层的上表面；
在所述碳化硅层上设置、至少覆盖所述JFET区域的绝缘膜；和
经由所述绝缘膜而设置在所述JFET区域上的电极，
所述绝缘膜及所述电极包含：含有与构成所述绝缘膜及所述电极的元素不同的不同元素的区域。
2.根据权利要求1所述的碳化硅半导体装置，其中，
所述不同元素与构成所述电极的任意元素相比电负性都高。
3.根据权利要求1或2所述的碳化硅半导体装置，其中，
所述电极由硅构成，含有磷、砷、锑、硼、镓中的任意元素作为杂质掺杂剂，
所述不同元素为碳、氮、氟、硫、氯、硒、溴、碘中的任意元素。
4.根据权利要求1-3中任一项所述的碳化硅半导体装置，其中，
所述含有不同元素的区域只设置于所述JFET区域的上方。
5.根据权利要求1-4中任一项所述的碳化硅半导体装置，其中，
所述不同元素的面密度为1×1013cm-2以上且1×1015cm-2以下。
6.根据权利要求1-5中任一项所述的碳化硅半导体装置，其中，
所述不同元素的浓度峰值位于距所述绝缘膜与所述电极的边界的上下100nm以下的范围内。
7.一种碳化硅半导体装置的制造方法，其具备：
在碳化硅层形成第1导电型的漂移层的工序；
在所述碳化硅层的上层部选择性地形成与所述第1导电型不同的第2导电型的多个阱区域的工序；
以覆盖作为被所述多个阱区域夹持的所述漂移层的部分的JFET区域的方式在所述碳化硅层上形成绝缘膜的工序；
在所述绝缘膜上以覆盖所述JFET区域的方式形成电极的工序；和
对于所述电极、将与构成所述绝缘膜及所述电极的元素不同的不同元素进行离子注入的工序。
8.根据权利要求7所述的碳化硅半导体装置的制造方法，其中，
在将所述不同元素进行离子注入的工序后还具备：通过热处理来使所述不同元素扩散的工序。
9.根据权利要求7或8所述的碳化硅半导体装置的制造方法，其中，
所述不同元素为碳、氮、氟、硫、氯、硒、溴、碘中的任意元素。
10.根据权利要求7-9中任一项所述的碳化硅半导体装置的制造方法，其中，
在将所述不同元素进行离子注入的工序中，所述不同元素只被离子注入到所述电极中的所述JFET区域的上方的区域。
11.根据权利要求7-10中任一项所述的碳化硅半导体装置的制造方法，其中，
在将所述不同元素进行离子注入的工序中，被离子注入到所述电极的所述不同元素的剂量为1×1013cm-2以上且1×1015cm-2以下。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115249744A (zh) * 2021-04-26 2022-10-28 中国科学院微电子研究所 一种碳化硅mos器件及其制备方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10192961B2 (en) * 2015-02-20 2019-01-29 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US11177348B2 (en) * 2018-03-07 2021-11-16 Mitsubishi Electric Corporation Silicon carbide semiconductor device
CN109119480A (zh) * 2018-09-04 2019-01-01 盛世瑶兰（深圳）科技有限公司 功率器件及其制备方法
DE102019112985B4 (de) * 2019-05-16 2024-07-18 mi2-factory GmbH Verfahren zur Herstellung von Halbleiterbauelementen
CN114207836B (zh) * 2019-08-01 2022-11-08 日立能源瑞士股份公司 碳化硅晶体管器件
WO2023112312A1 (ja) * 2021-12-17 2023-06-22 三菱電機株式会社 半導体装置およびその製造方法
CN114613849B (zh) * 2022-05-10 2022-08-12 深圳市威兆半导体股份有限公司 一种改善短路特性的碳化硅mos器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040063276A1 (en) * 2001-03-12 2004-04-01 Naoki Yamamoto Process for producing semiconductor integated circuit device
US20060060917A1 (en) * 2004-09-17 2006-03-23 Nissan Motor Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US20110057202A1 (en) * 2009-09-09 2011-03-10 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2011114252A (ja) * 2009-11-30 2011-06-09 Toshiba Corp 半導体装置
CN102396070A (zh) * 2009-04-13 2012-03-28 罗姆股份有限公司 半导体装置及半导体装置的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085686A (ja) * 1999-09-13 2001-03-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2006086397A (ja) * 2004-09-17 2006-03-30 Nissan Motor Co Ltd 半導体装置およびその製造方法
US20070218663A1 (en) * 2006-03-20 2007-09-20 Texas Instruments Inc. Semiconductor device incorporating fluorine into gate dielectric
JP5616665B2 (ja) 2010-03-30 2014-10-29 ローム株式会社 半導体装置
JP5284389B2 (ja) 2011-03-07 2013-09-11 株式会社東芝 半導体装置
JP2013254826A (ja) 2012-06-06 2013-12-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US9070576B2 (en) 2012-09-07 2015-06-30 Freescale Semiconductor Inc. Semiconductor device and related fabrication methods
JP6219044B2 (ja) 2013-03-22 2017-10-25 株式会社東芝 半導体装置およびその製造方法
JP6230323B2 (ja) 2013-08-01 2017-11-15 株式会社東芝 半導体装置
JP2015216348A (ja) 2014-04-23 2015-12-03 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6301795B2 (ja) * 2014-09-19 2018-03-28 株式会社東芝 半導体装置
JP2016157762A (ja) * 2015-02-24 2016-09-01 株式会社東芝 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040063276A1 (en) * 2001-03-12 2004-04-01 Naoki Yamamoto Process for producing semiconductor integated circuit device
US20060060917A1 (en) * 2004-09-17 2006-03-23 Nissan Motor Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN102396070A (zh) * 2009-04-13 2012-03-28 罗姆股份有限公司 半导体装置及半导体装置的制造方法
US20110057202A1 (en) * 2009-09-09 2011-03-10 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2011114252A (ja) * 2009-11-30 2011-06-09 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115249744A (zh) * 2021-04-26 2022-10-28 中国科学院微电子研究所 一种碳化硅mos器件及其制备方法

Also Published As

Publication number Publication date
CN108604600B (zh) 2021-07-16
JP6505263B2 (ja) 2019-04-24
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WO2017138221A1 (ja) 2017-08-17
US10665679B2 (en) 2020-05-26
DE112016006374B4 (de) 2023-01-19
JPWO2017138221A1 (ja) 2018-08-16

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