JP6089751B2

JP6089751B2 - マルチレベルコンバータ

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Publication number: JP6089751B2
Application number: JP2013027328A
Authority: JP
Inventors: 圭一小太刀; 裕加山本
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2013-02-15
Filing date: 2013-02-15
Publication date: 2017-03-08
Anticipated expiration: 2033-02-15
Also published as: JP2014158349A

Description

本発明は、直流電圧からマルチレベルの交流電圧への変換、またはマルチレベルの交流電圧から直流電圧への変換を行うためのマルチレベルコンバータに係り、特にこのマルチレベルコンバータの半導体スイッチング素子間の導体配置に関する。

１つの直流電圧源の正負極間における直流電圧をマルチレベルの交流電圧に変換するマルチレベルインバータが知られている。また、マルチレベルの交流電圧を直流電圧に変換するものも知られている。

また、複数の半導体スイッチング素子を相互に接続するための導体配置として、以下の特許文献１〜４が開示されている。

特開２０１０―２８８４１５号公報特開２００６−２８０１９１号公報特開２００５−２８７２６７号公報特開平１１−４５８４号公報

しかしながら、特許文献１〜４に示されているような導体配置の場合、ユニットが大型化する，導体形状が複雑化しコストが上がる，組立性が悪い，コンデンサと半導体スイッチング素子間の距離が長い等の問題点がある。以下、それぞれの特許文献の問題点について説明する。（ただし、下記に示す導体配置はマルチレベルインバータやマルチレベルコンバータに適用されているものではない。）
図２１に示す特許文献１では、半導体スイッチング素子ＳとコンデンサＣが同一平面上に配置されているため、コンデンサＣの接続端子と半導体スイッチング素子Ｓの接続端子との接続導体４が長くなり、サージ電圧低減の効果が期待できない。

図２２に示す特許文献２では、半導体スイッチング素子Ｓとコンデンサの配置からコンデンサの接続端子と半導体スイッチング素子Ｓの接続端子との接続導体４が長くなり、サージ電圧上昇の原因となる。また、半導体スイッチング素子Ｓの接続端子が縦横に広がりユニットが大型化してしまっていた。

図２３に示す特許文献３は、半導体スイッチング素子Ｓの端子面が向き合うように配置されているため、組立順序が複雑となり、組立性が悪い。また、構造上、寸法精度が低いと半導体スイッチング素子Ｓとヒートシンク５の接触状態が不良となることや、半導体スイッチング素子Ｓと導体との接続部に応力が掛かってしまう。そのため、構成する部品の寸法精度を高くしなければならず、コスト上昇の問題を引き起こす。

図２４に示す特許文献４では、半導体スイッチング素子Ｓの接続端子が縦方向に並び、かつ、その列が横方向に複数存在し、さらに接続導体４同士を積層しているため、接続導体４の形状が複雑になりコストが上がる。また、コンデンサと半導体スイッチング素子Ｓとの距離が長いため、接続導体４が長くなり、サージ電圧を低減できない。

以上示したように、コンデンサと半導体スイッチング素子間の距離が長い，組立性が悪い，コストが高い，ユニットが大型化する，導体のインダクタンスが増大するという問題点を解消したマルチレベルコンバータを提供することが課題となる。

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、複数の半導体スイッチング素子を選択的にＯＮ，ＯＦＦ制御することにより、１つの直流電圧源の正負極間における直流電圧を複数の電圧レベルに変換した交流電圧を出力する、または複数の電圧レベルを直流電圧に変換するマルチレベルコンバータであって、前記複数の半導体スイッチング素子は、回路構成上における２つの出力端子までの距離および直流電圧源の端子までの距離に基づいて２つの列に分けて配置し、前記各半導体スイッチング素子を接続するための複数の導体は、半導体スイッチング素子の端子と接続される接続部と、接続部から前記半導体スイッチング素子の端子側における前記２つの列の中央側まで延設された延設部と、延設部の前記中央側端部から半導体スイッチング素子と反対方向に立設した立設部と、を有し、前記立設部は、半導体スイッチング素子の端子側における２つの列の中央側で積層され積層導体を構成することを特徴とする。

また、前記延設部は、複数の導体により積層されることを特徴とする。

さらに、前記マルチレベルコンバータ内のコンデンサを、半導体スイッチング素子の端子側に積層導体を挟んで対向して配置し、積層導体の立設部から突出した端子により接続したことを特徴とする。

また、前記半導体スイッチング素子の一部または全てを、回路構成上において、直列数を２以上としてもよく並列数を２以上としてもよい。

本発明によれば、コンデンサと半導体スイッチング素子間の距離が長い，組立性が悪い，コストが高い，ユニットが大型化する，という問題点を解消し、かつ、サージ電圧を抑制できるマルチレベルコンバータを提供することが可能となる。

実施形態１におけるマルチレベルコンバータを示す回路図である。実施形態１におけるマルチレベルコンバータを示す斜視図である。実施形態１におけるマルチレベルコンバータを示す平面図である。実施形態１におけるマルチレベルコンバータを示す側面図である。実施形態１における積層導体を示す斜視図である。実施形態１における各導体を示す斜視図である。実施形態１における各導体を示す斜視図である。実施形態１における各導体を示す斜視図である。実施形態１における各導体を示す斜視図である。実施形態１における導体の電流の流れを示す図である。実施形態２におけるマルチレベルコンバータを示す回路図である。実施形態２におけるマルチレベルコンバータを示す斜視図である。実施形態２における積層導体を示す斜視図である。実施形態２におけるマルチレベルコンバータを示す平面図である。実施形態２におけるマルチレベルコンバータを示す側面図である。実施形態２における積層導体を示す斜視図である。実施形態２における導体を示す斜視図である。実施形態２における導体を示す斜視図である。実施形態２における導体を示す斜視図である。実施形態２における導体を示す斜視図である。特許文献１における電力変換装置を示す構成図である。特許文献２における電力変換器を示す構成図である。特許文献３における電力変換装置を示す構成図である。特許文献４におけるインバータ装置を示す構成図である。

以下、本発明の実施形態１，２におけるマルチレベルコンバータを図面に基づいて詳細に説明する。

［実施形態１］
図１は、本実施形態１におけるマルチレベルコンバータ（本実施形態１では５レベルインバータ）を示す回路構成図である。なお、実施形態１，２では、半導体スイッチング素子にＩＧＢＴを用いた例で説明を行うが、半導体スイッチング素子の種類は限定しない。

図１に示すように、第１〜第４の半導体スイッチング素子Ｓ１〜Ｓ４を直列接続して直列回路が構成されている。この直列回路の両端間には第１および第２のコンデンサＣ１，Ｃ２が直列に接続されている。

Ｖ_DCは直流電圧源であり、この直流電圧源Ｖ_DCの正極端Ｐ，負極端Ｎ間には、分圧コンデンサＣ３，Ｃ４が直列接続されている。直流電圧源Ｖ_DCの正極端Ｐと、半導体スイッチング素子Ｓ１およびコンデンサＣ１との共通接続点との間には、第５の半導体スイッチング素子を構成する半導体スイッチング素子Ｓ５，Ｓ６が直列接続されている。半導体スイッチング素子Ｓ４およびコンデンサＣ２の共通接続点と、直流電圧源Ｖ_DCの負極端Ｎとの間には、第６のスイッチング素子を構成する半導体スイッチング素子Ｓ７，Ｓ８が直列接続されている。前記第５，６のスイッチング素子は耐圧を考慮して２個の半導体スイッチング素子Ｓ５，Ｓ６およびＳ７，Ｓ８を用いているが、これに限らず２倍の耐圧を有する１個の半導体スイッチング素子で構成してもよい。

半導体スイッチング素子Ｓ１およびＳ２の共通接続点と、半導体スイッチング素子Ｓ３，Ｓ４の共通接続点との間には、図示極性のダイオードＤ１，Ｄ２が直列に接続されている。

ダイオードＤ１およびＤ２の共通接続点はコンデンサＣ１およびコンデンサＣ２の共通接続点ＮＰ’（ＦｌｏａｔｉｎｇＮｅｕｔｒａｌＰｏｉｎｔ；浮動中点）に接続されている。この浮動中点ＮＰ’と、分圧コンデンサＣ３およびＣ４の共通接続点（中点ＮＰ）との間には、スイッチング手段としての半導体スイッチング素子Ｓ９およびＳ１０が互いに逆の耐圧方向に直列に接続されている。なお、このスイッチング手段は、半導体スイッチング素子Ｓ９，Ｓ１０に限らず、互いに逆の耐圧方向に制御可能な１個の双方向スイッチで構成してもよい。

前記半導体スイッチング素子Ｓ２およびＳ３の共通接続点を出力端子Ａとし、前記分圧コンデンサＣ３およびＣ４の共通接続点（中点ＮＰ）を出力端子Ｂとしている。なお、前記直流電圧源Ｖ_DCの電源電圧は固定でも可変でもよい。

前記半導体スイッチング素子Ｓ１〜Ｓ１０は、図示省略の制御手段によって、５レベルの電圧を出力するためのスイッチングパターンに従ってオン，オフ制御され、その結果、出力端子Ａ，出力端子Ｂ間に５レベルの電圧が出力されるものである。

図２〜図４は、本実施形態１におけるマルチレベルコンバータの構成図である。図２（ａ）はマルチレベルコンバータの斜視図，図２（ｂ）は積層導体の斜視図，図３はマルチレベルコンバータの平面図，図４はマルチレベルコンバータの側面図を示している。

図２（ａ）に示すように、本実施形態１におけるマルチレベルコンバータは、ヒートシンク１と、そのヒートシンク１上に配置された半導体スイッチング素子Ｓ１〜Ｓ１０，ダイオードＤ１，Ｄ２と、前記半導体スイッチング素子Ｓ１〜Ｓ１０，ダイオードＤ１，Ｄ２を接続する積層導体２と、を備えている。導体を積層導体２で構成することにより、配線インダクタンスを小さくし、サージ電圧を抑える形状としている。

前記半導体スイッチング素子Ｓ１〜Ｓ１０とダイオードＤ１，Ｄ２は、ヒートシンク１を長手方向に２列並べるように配置する。そして、回路構成上において出力端子Ａに近いスイッチング素子Ｓ１〜Ｓ４，ダイオードＤ１，Ｄ２を図３中の上側に配置し、回路構成上において直流電圧源Ｖ_DC側に近いスイッチング素子Ｓ５〜Ｓ１０を図３中の下側に配置している。すなわち、素子の配置は、素子間に無駄な隙間を作らない様に配列して回路構成上における出力端子Ａ，直流電圧源Ｖ_DC，正極端子Ｐ，負極端子Ｎとの接続距離の遠近距離で分けている。

また、図３において、ｅは半導体スイッチング素子のエミッタ端子，ｃはコレクタ端子，ａはダイオードのアノード端子，ｋはダイオードのカソード端子を示している。

図３（ａ）に示すように、半導体スイッチング素子Ｓ５のコレクタ端子ｃはＰ入力点として直流電圧源Ｖ_DCの正極端子Ｐと接続し、半導体スイッチング素子Ｓ１０のコレクタ端子ｃは中点ＮＰの入力点としてコンデンサＣ３，Ｃ４の共通接続点に接続し、半導体スイッチング素子Ｓ８のエミッタ端子ｅはＮ入力点として直流電圧源Ｖ_DCの負極端子Ｎと接続し、Ａ端子は出力端子Ａと接続する。

図４の側面図に示すように、コンデンサＣ１，Ｃ２が半導体スイッチング素子の端子側に積層導体２を挟んで対向して配置されており、Ｄ端子，Ｅ端子，Ｆ端子（それぞれ、図１の接続点Ｄ，Ｅ，Ｆ（中点ＮＰ）に接続されている端子）によって接続されている。図４に示すように、半導体スイッチング素子の端子とコンデンサＣ１，Ｃ２の端子との距離を短くできるため、導体の長さを短くすることが可能となりサージ電圧を低減することができる。

図５に本実施形態１における積層導体２の斜視図を示し、図６（ａ）〜図９（ａ）に積層導体２を構成する各導体２１〜２９の斜視図を示し、図６（ａ）〜図９（ｂ）に前記各導体２１〜２９の回路構成上における位置を示す。なお、図５では積層導体２のみを表示、導体間の絶縁紙については省略している。

図６（ａ）（ｂ）に示すように、導体２１は半導体スイッチング素子Ｓ５のエミッタ端子と半導体スイッチング素子Ｓ６のコレクタ端子とを接続し、導体２２は半導体スイッチング素子Ｓ９のエミッタ端子と半導体スイッチング素子Ｓ１０のエミッタ端子を接続し、導体２３は半導体スイッチング素子Ｓ８のコレクタ端子と半導体スイッチング素子Ｓ７のエミッタ端子とを接続する。

前記各導体２１〜２３は、半導体スイッチング素子の端子（エミッタ端子やコレクタ端子）と接続される接続部３ａ１〜３ａ６と、接続部３ａ１〜３ａ６からヒートシンク１と平行かつヒートシンク１の短手方向の素子配列中央側に延設された延設部３ｂ１〜３ｂ６と、延設部３ｂ１〜３ｂ６の前記素子配列中央側の端部からヒートシンク１と反対方向に垂直に立設した立設部３ｃ１〜３ｃ３と、を有している。

図７（ａ）（ｂ）に示すように、導体２４は半導体スイッチング素子Ｓ１のコレクタ端子と半導体スイッチング素子Ｓ６のエミッタ端子とＤ端子とを接続し、導体２５は半導体スイッチング素子Ｓ９のコレクタ端子とダイオードＤ１のアノードとダイオードＤ２のカソードとＦ端子とを接続し、導体２６は半導体スイッチング素子Ｓ４のエミッタ端子と半導体スイッチング素子Ｓ７のコレクタ端子とＥ端子とを接続する。導体２４〜２６も導体２１〜２３と同様に接続部３ａ７〜３ａ１３と、延設部３ｂ７〜３ｂ１３と、立設部３ｃ４〜３ｃ６と、を有している。また、導体２４〜２６において、Ｄ端子，Ｅ端子，Ｆ端子は立設部３ｃ４〜３ｃ６からヒートシンク１と反対側に延設されて形成される。

図８（ａ）（ｂ）に示すように、導体２７は半導体スイッチング素子Ｓ１のエミッタ端子と半導体スイッチング素子Ｓ２のコレクタ端子とダイオードＤ１のカソードとを接続し、導体２８は半導体スイッチング素子Ｓ３のエミッタ端子と半導体スイッチング素子Ｓ４のコレクタ端子とダイオードＤ２のアノードとを接続する。導体２７〜２８も同様に接続部３ａ１４〜３ａ１９と、延設部３ｂ１４〜３ｂ１９と、立設部３ｃ７，３ｃ８と、を有している。

図９（ａ）（ｂ）に示すように、導体２９は半導体スイッチング素子Ｓ２のエミッタ端子と半導体スイッチング素子Ｓ３のコレクタ端子と出力端子Ａとを接続する。導体２９も同様に、接続部３ａ２０，３ａ２１と、延設部３ｂ２０，３ｂ２１と、立設部３ｃ９と、を有している。また、導体２９において、出力端子Ａは立設部３ｃ９の他の素子や導体と絶縁できる位置からヒートシンク１と平行方向に延設している。

ここで、図１０に基づいて、積層導体２に流れる電流について説明する。ここでは一例として、半導体スイッチング素子Ｓ３，Ｓ４，Ｓ７〜Ｓ９を各々オフ、半導体スイッチング素子Ｓ１，Ｓ２，Ｓ５，Ｓ６，Ｓ１０を各々オンとした場合のスイッチングパターンについて説明する。このスイッチングパターンでは、電流がＢ→ＮＰ→Ｃ３→Ｐ→Ｓ５→Ｓ６→Ｓ１→Ｓ２→Ａの経路で流れ、出力端子Ａ，Ｂ間の電位が２Ｅとなる。

図１０（ａ）では、前記電流の経路に含まれない導体２２，２３，２５，２６，２８については図示を省略し、電流の経路に含まれる導体２１，２４，２７，２９のみ表している。図１０（ｂ）は前記スイッチングパターンにおける電流経路を示す回路図である。

図１０（ａ）に示すように、電流は半導体スイッチング素子Ｓ５のエミッタ端子から導体２１の接続部３ａ２，延設部３ｂ２，立設部３ｃ１，延設部３ｂ１，接続部３ａ１の順に流れ、半導体スイッチング素子Ｓ６のコレクタ端子に入力される。次に、電流は半導体スイッチング素子Ｓ６のエミッタ端子から導体２４の接続部３ａ８，延設部３ｂ８，延設部３ｂ７，接続部３ａ７の順に流れ、半導体スイッチング素子Ｓ１のコレクタ端子に入力される。次に、電流は半導体スイッチング素子Ｓ１のエミッタ端子から導体２７の接続部３ａ１４，延設部３ｂ１４，立設部３ｃ７，延設部３ｂ１５，接続部３ａ１５の順に流れ、半導体スイッチング素子Ｓ２のコレクタ端子に入力される。次に、電流は半導体スイッチング素子Ｓ２のエミッタ端子から導体２９の接続部３ａ２０，延設部３ｂ２０，立設部３ｃ９，出力端子Ａの順に流れ、出力端子Ａから出力される。

この時、導体２１の延設部３ｂ１と導体２４の延設部３ｂ８，導体２４の延設部３ｂ７と導体２７の延設部３ｂ１４，導体２１の立設部３ｃ１と導体２７の立設部３ｃ７，導体２７の延設部３ｂ１５と導体２９の延設部３ｂ２０のそれぞれに逆向きの電流が流れる。このように、近接する導体に逆向きの電流が流れることにより、それぞれ電流によって発生する磁界が相殺される。また、本実施形態１では、特定のスイッチングパターンについてのみ説明したが、その他のスイッチングパターンでも近接する導体に逆向きの電流が流れることにより、磁界を相殺することができる。その結果、インダクタンスを抑制することが可能となる。

また、コンデンサＣ１，Ｃ２を接続するための導体も前記積層導体２と積層することにより、磁界を相殺し、インダクタンスを低減することでサージ電圧を抑制することができる。

さらに、コンデンサＣ１，Ｃ２を積層導体２を挟んで半導体スイッチング素子と対向して配置させ、前記積層導体２にコンデンサＣ１，Ｃ２との接続端子Ｄ，Ｅ，Ｆを設けることにより、半導体スイッチング素子とコンデンサＣ１，Ｃ２との距離を短くすることができ、この素子の配置によってもサージ電圧を低減することが可能となる。

また、積層導体２を用いることにより、導体面積が小さくなり、装置の小型化を図ることが可能となる。さらに、積層導体２を用いることにより、導体の組立性が向上する。また、構造上、素子の端子と接続する接続部と素子間を結ぶ立設部の配置を分けているため、多少寸法精度が低くても導体の取付けが可能なため、コストの削減を図ることが可能となる。

［実施形態２］
本実施形態２におけるマルチレベルコンバータの回路構成図を図１１に示す。図１１に示すように、本実施形態２におけるマルチレベルコンバータは、実施形態１のマルチレベルコンバータに対して、半導体スイッチング素子Ｓ９，Ｓ１０の耐圧を上げるために、半導体スイッチング素子Ｓ９，Ｓ１０に対して、半導体スイッチング素子Ｓ１１，Ｓ１２を並列に接続したものである。

図１２〜図１５に本実施形態２におけるマルチレベルコンバータの構成を示す。図１２はマルチレベルコンバータの斜視図，図１３は積層導体２の斜視図，図１４はマルチレベルコンバータの平面図，図１５はマルチレベルコンバータの側面図を示している。実施形態１と同様の箇所は同一符号を付してその説明を省略する。

図１４に示すように、本実施形態２におけるマルチレベルコンバータは、実施形態１におけるマルチレベルコンバータの構成に対して、半導体スイッチング素子Ｓ９を図１４（ａ）における上側の列に移動し、新たに設けた半導体スイッチング素子Ｓ１１，Ｓ１２を図１４（ａ）における下側の列に配置したものである。

積層導体２は、実施形態１における導体２２が導体２２ａ，２２ｂに置き換わり、導体２５が導体２５ａ，２５ｂに置き換わっている。

図１７（ａ）（ｂ）に示すように、導体２２ａは半導体スイッチング素子Ｓ１０のエミッタ端子と半導体スイッチング素子Ｓ１２のエミッタ端子とを接続し、導体２２ｂは半導体スイッチング素子Ｓ１１のエミッタ端子と半導体スイッチング素子Ｓ１２のコレクタ端子と接続する。導体２２ａ，２２ｂも同様に接続部３ａ２２〜３ａ２５と、延設部３ｂ２２〜３ｂ２５と、立設部３ｃ１０〜３ｃ１１とを有している。

図１８（ａ）（ｂ）に示すように、導体２５ａは半導体スイッチング素子Ｓ９のエミッタ端子と半導体スイッチング素子１１のエミッタ端子とダイオードＤ１のアノードとダイオードＤ２のカソードと端子Ｆ，Ｆとを接続し、導体２５ｂは半導体スイッチング素子Ｓ９のエミッタ端子と半導体スイッチング素子Ｓ１０のコレクタ端子とを接続する。導体２５ａ，２５ｂも同様に接続部３ａ２６〜３ａ３１，延設部３ｂ２６〜３ｂ３１，立設部３ｃ１２，３ｃ１３と、を有している。

なお、積層導体における電流の流れは実施形態１と同様であるためここでの説明は省略する。

以上示したように、本実施形態２におけるマルチレベルコンバータによれば、実施形態１と同様の作用効果を奏する。

また、本実施形態では、直流電圧からマルチレベルの交流電圧への変換で動作説明を行ったが、マルチレベルの交流電圧から直流電圧への変換にも本技術が適用できるのはもちろんのことである。

Ｓ１〜Ｓ１２…半導体スイッチング素子
Ｖ_DC…直流電圧源
Ａ…出力端子
Ｂ…出力端子
Ｐ…直流電圧源の正極端
Ｎ…直流電圧源の負極端
２…積層導体
２１〜２９…導体
３ａ１〜３ａ２１…接続部
３ｂ１〜３ｂ２１…延設部
３ｃ１〜３ｃ９…立設部

Claims

複数の半導体スイッチング素子を選択的にＯＮ，ＯＦＦ制御することにより、１つの直流電圧源の正負極間における直流電圧を複数の電圧レベルに変換した交流電圧を出力する、または複数の電圧レベルを直流電圧に変換するマルチレベルコンバータであって、
前記複数の半導体スイッチング素子は、回路構成上における２つの出力端子までの距離および直流電圧源の端子までの距離に基づいて、同一の端子に近い前記半導体スイッチング素子が同一の列に配置されるように、２つの列に分けて配置し、
前記各半導体スイッチング素子を接続するための複数の導体は、半導体スイッチング素子の端子と接続される接続部と、接続部から前記半導体スイッチング素子の端子側における前記２つの列の中央側まで延設された延設部と、延設部の前記中央側端部から半導体スイッチング素子と反対方向に立設した立設部と、を有し、
前記立設部は、半導体スイッチング素子の端子側における２つの列の中央側で積層され積層導体を構成することを特徴とするマルチレベルコンバータ。
前記延設部は、
複数の導体により積層されることを特徴とする請求項１記載のマルチレベルコンバータ。
前記マルチレベルコンバータ内のコンデンサを、半導体スイッチング素子の端子側に積層導体を挟んで対向して配置し、積層導体の立設部から突出した端子により接続したことを特徴とする請求項１または２に記載のマルチレベルコンバータ。
前記半導体スイッチング素子の一部または全てを、回路構成上において、直列数を２以上としたことを特徴とする請求項１〜３の何れかに記載のマルチレベルコンバータ。
前記半導体スイッチング素子の一部または全てを、回路構成上において、並列数を２以上としたことを特徴とする請求項１〜４の何れかに記載のマルチレベルコンバータ。