JP5908165B2

JP5908165B2 - 半導体メモリ回路用の磁気トンネル接合要素を含む調整可能基準回路

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Publication number: JP5908165B2
Application number: JP2015510502A
Authority: JP
Inventors: シャ・リ; ジュン・ピル・キム; テヒュン・キム
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2012-05-04
Filing date: 2013-05-06
Publication date: 2016-04-26
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Description

本開示は、一般に、基準回路の基準抵抗を調整することに関する。

技術の進歩によって、コンピューティングデバイスはより小型にかつより強力になった。たとえば、現在、小型で、軽量で、ユーザが持ち運びやすい、ポータブルワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどの、ワイヤレスコンピューティングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などの移動型のワイヤレス電話は、ボイスおよびデータパケットを、ワイヤレスネットワークを介して通信することができる。さらに、多くのそのようなワイヤレス電話は、内部に他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。これらのワイヤレス電話は、磁気トンネル接合(MTJ)メモリ要素を含むメモリデバイスも含み得る。

MTJメモリ要素は、たとえば、磁気ランダムアクセスメモリ(MRAM)デバイスのMRAM要素として使用され得る。MTJメモリ要素は、並列状態または逆並列状態であってよい。MTJメモリ要素の各状態は、MTJメモリ要素のそれぞれの抵抗に対応し得る。基準抵抗に対して低いMTJメモリ要素の抵抗は、第1のデジタル値を表し得る。基準抵抗に対して高いMTJメモリ要素の抵抗は、第2のデジタル値を表し得る。MTJメモリ要素の抵抗が第1のデジタル値を表すか、または第2のデジタル値を表すかは、MTJメモリ要素の出力電圧を基準抵抗に対応する基準電圧と比較することによって判断され得る。MTJ要素の出力電圧は、MTJメモリ要素の抵抗に対応し得る。プロセス変動および製造欠陥などの要素は、MTJメモリ要素の抵抗内ならびに基準抵抗内の変動を引き起こす可能性がある。そのような抵抗変動は、結果として、MTJメモリ要素の出力電圧によって表されるデジタル値の一貫性がなく、かつ不正確な判断をもたらす場合がある。

基準電圧を提供する調整可能基準回路が開示される。調整可能基準回路は、基準電圧を使用して、MRAMデバイス内のMTJ要素など、メモリ要素の出力電圧に対応するデジタル値を判断する検知デバイス(たとえば、センスアンプ(sense amplifier))に基準電圧を提供することができる。基準電圧は、調整可能基準回路の基準抵抗に対応してよく、メモリ要素の出力電圧はメモリ要素の抵抗に対応し得る。

調整可能基準回路は、並列に連結され、調整可能基準回路の基準抵抗に寄与する複数の基準の対を含むことが可能である。各基準対は、各それぞれの基準対内でやはり並列に連結され得る経路の対を含むことが可能である。基準対内の各経路は、並列状態または逆並列状態に選択的に調整可能なMTJ要素を含むことが可能である。MTJ要素の並列状態は、MTJ要素の低抵抗(Rp)に対応し得、MTJ要素の逆並列状態は、MTJ要素の高抵抗(Rap)に対応し得る。調整可能基準回路の基準抵抗は、並列状態にあるMTJ要素の数を逆並列状態にあるMTJ要素の数と異なるように設定することによって、高または低に調整され得る。基準抵抗の調整は、基準抵抗に基づく基準電圧を対応して調整する。並列状態および逆並列状態のMTJ要素の不等数は、調整可能基準回路の基準抵抗とMTJメモリ要素の抵抗とに影響を及ぼすプロセス変動および製造欠陥を補償することができる。

ある特定の実施形態では、調整可能基準回路を調整する方法は、並列に連結された複数の基準対の第1のうちの基準対の経路を選択するステップを含む。基準対の各々は、第1の磁気トンネル接合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含む。この方法は、第1の基準対の選択された経路内にMTJ要素のMTJ抵抗を設定するために電流を選択された経路に流すステップも含む。調整可能基準回路の基準抵抗は、複数の基準対の各基準対の抵抗に基づく。複数の基準対は、第1の状態(たとえば、並列状態)にある第1の数のMTJ要素と、第2の状態(たとえば、逆並列状態)にある第2の数のMTJ要素とを含み、この場合、第1の数と第2の数は異なる。

別の特定の実施形態では、回路は、第1の経路と第2の経路とを含む第1の基準対を含む。第1の経路は、第1の磁気トンネル接合(MTJ)要素を含み、第2の経路は、第2のMTJ要素を含む。回路は、第3の経路と第4の経路とを含む第2の基準対も含む。第3の経路は第3のMTJ要素を含み、第4の経路は第4のMTJ要素を含む。第1の基準対および第2の基準対は並列に連結される。回路の基準抵抗は、第1のMTJ要素、第2のMTJ要素、第3のMTJ要素、および第4のMTJ要素の各々の抵抗に基づく。回路の基準抵抗は、第1のMTJ要素および第2のMTJ要素のうちの1つの抵抗を調整することによって調整され得る。

別の特定の実施形態では、装置は、並列に連結された複数の基準対のうちの第1の基準対の経路を選択するための手段を含む。基準対の各々は、第1の磁気トンネル接合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含む。この装置は、第1の基準対の選択された経路内にMTJ要素のMTJ抵抗を設定するために電流を選択された経路に流すための手段も含む。調整可能基準回路の基準抵抗は、複数の基準対の各基準対の抵抗に基づく。複数の基準対は、第1の状態にある第1の数のMTJ要素と、第2の状態にある第2の数のMTJ要素とを含み、この場合、第1の数と第2の数は異なる。

開示される実施形態のうちの少なくとも1つによって提供される1つの特定の利点は、MTJメモリ要素の抵抗に関連するデジタル値を判断するために使用される基準電圧に対応する基準抵抗の調整である。基準抵抗の調整は、MTJメモリ要素の出力電圧を基準電圧と比較することに基づいて判断されるデジタル値の信頼性を改善することができる。さらに、基準抵抗の調整は、基準抵抗とMTJメモリ要素の抵抗とに影響を及ぼすプロセス変動および製造欠陥を補償することによって、MTJメモリ要素を含むメモリデバイスの製造歩留りを改善することができる。例示のために、基準対は並列に連結されて、メモリデバイスの複数のメモリ要素に関する基準電圧源として使用され得る共通基準回路を形成することができる。寄生配線抵抗(parasitic routing resistance)により、基準電圧線上の第1の位置における基準電圧レベルは、基準電圧線上の第2の位置における基準電圧レベルとは異なる場合がある。加えて、処理変動により、メモリデバイス内の第1の位置におけるあるMTJメモリ要素は、メモリデバイス内の第2の位置における別のMTJメモリ要素の抵抗とは異なる抵抗を有する場合がある。したがって、MTJメモリ要素の空間的位置と基準対の空間的位置とに基づいて、共通基準回路によって提供される基準電圧を調整することは、寄生配線抵抗とMTJメモリ要素の抵抗の変動とを補償することができる。

本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。

調整可能基準回路のある特定の例示的な実施形態のブロック図である。調整可能基準回路のある特定の例示的な実施形態の回路図である。調整可能基準回路の別の特定の例示的な実施形態の回路図である。調整可能基準回路の別の特定の例示的な実施形態の回路図である。メモリ要素の出力に対応するデジタル値を判断するための、図1〜図4の調整可能基準回路を含むシステムのある特定の例示的な実施形態のブロック図である。調整可能基準回路を調整する方法の特定のある例示的な実施形態のフローチャートである。調整可能基準回路を備えたメモリを含むワイヤレスデバイスの図である。調整可能基準回路を含む電子デバイスを製造するための製造プロセスのある特定の例示的な実施形態のデータ流れ図である。

図1を参照すると、調整可能基準回路のある特定の例示的な実施形態が示され、全体が100と表される。調整可能基準回路100は、第1の基準対102と第2の基準対104とを含む。第1の基準対102および第2の基準対104は、基準電圧線124とライン122とを介して並列に連結される。調整可能基準回路100は、基準電圧線124において、第1の基準対102の抵抗と第2の基準対104の抵抗とに基づく基準抵抗を有し得る。たとえば、調整可能基準回路100の基準抵抗は、第1の基準対102および第2の基準対104の抵抗の平均であり得る。調整可能基準回路100は、基準電圧線124上に調整可能基準回路100の基準抵抗に基づく基準電圧(Vref)を有し得る。調整可能基準回路100の基準抵抗を調整することによって、基準電圧線124上の基準電圧(Vref)を調整することができる。ある特定の実施形態では、基準電圧線124上の基準電圧(Vref)を使用して、磁気ランダムアクセスメモリ(MRAM)要素など、メモリ要素の出力電圧に対応するデジタル値を判断することができる。

空間レイアウトの観点から、基準電圧線124上の様々な位置における基準電圧(Vref)の電圧レベルは、基準電圧線124の寄生配線抵抗により、それぞれ異なる場合がある。たとえば、第1の基準対102の左側に近接するある位置における基準電圧(Vref)の電圧レベルは、第2の基準対104の右側に近接する別の位置における基準電圧(Vref)の電圧レベルとは異なる場合がある。したがって、第1の基準対102の抵抗および第2の基準対104の抵抗を個々に調整することは、基準電圧(Vref)の電圧レベルへの寄生配線抵抗の影響を補償することができる。加えて、処理変動により、第1の基準対102に近接するメモリデバイスのMTJメモリ要素は、第2の基準対104に近接するメモリデバイスのMTJメモリ要素の抵抗とは異なる抵抗を有する場合がある。メモリ要素の抵抗の差は、結果として、異なるMTJ要素とともに使用するための異なる望ましい基準電圧をもたらし得る。したがって、メモリデバイスのMTJメモリ要素の位置に基づく基準電圧の調整は、MTJ要素の抵抗の変動を補償することができる。

ある特定の例示的な実施形態では、第1の基準対102は、第1の経路106と第2の経路108とを含むことが可能である。第1の経路106は第1のMTJ要素110を含むことが可能である。第2の経路108は第2のMTJ要素112を含むことが可能である。第1の基準対102の抵抗は、第1のMTJ要素110の抵抗と第2のMTJ要素112の抵抗とに基づき得る。例示のために、第1のMTJ要素110および第2のMTJ要素112は、低抵抗(Rp)または高抵抗(Rap)を有し得る。ある特定の実施形態では、低抵抗(Rp)は第1の状態に対応し得、高抵抗(Rap)は第2の状態に対応し得る。たとえば、第1の状態は、MTJ要素の並列状態に対応し得、第2の状態は、MTJ要素の逆並列状態に対応し得る。

ある特定の実施形態では、第1のMTJ要素110は、第1の経路106を通過する書込み電流の方向に基づいて、並列状態または逆並列状態であり得る。同様に、第2のMTJ要素112は、第2の経路108を通過する書込み電流の方向に基づいて、並列状態または逆並列状態であり得る。ある特定の実施形態では、第1の基準対102の抵抗は、第1のMTJ要素110の抵抗、および第1のMTJ要素110に並列な第2のMTJ要素112の抵抗の等価抵抗であり得る。

ある特定の実施形態では、第2の基準対104は、第3の経路114と第4の経路116とを含み得る。第3の経路114は、第3のMTJ要素118を含み、第4の経路116は、第4のMTJ要素120を含む。第2の基準対104の抵抗は、第3のMTJ要素118の抵抗と第4のMTJ要素120の抵抗とに基づき得る。例示のために、第3のMTJ要素118および第4のMTJ要素120は、低抵抗(Rp)または高抵抗(Rap)を有し得る。低抵抗(Rp)は第1の状態に対応し得、高抵抗(Rap)は第2の状態に対応し得る。たとえば、第1の状態は、MTJ要素の並列状態に対応し得、第2の状態は、MTJ要素の逆並列状態に対応し得る。

ある特定の実施形態では、第3のMTJ要素118は、第3の経路114を通過する書込み電流の方向に基づいて、並列状態または逆並列状態であり得る。同様に、第4のMTJ要素120は、第4の経路116を通過する書込み電流の方向に基づいて、並列状態または逆並列状態であり得る。ある特定の実施形態では、第2の基準対104の抵抗は、第3のMTJ要素118の抵抗、および第3のMTJ要素118に並列な第4のMTJ要素120の抵抗の等価抵抗であり得る。

ある特定の実施形態では、調整可能基準回路100の基準抵抗は、第1のMTJ要素110、第2のMTJ要素112、第3のMTJ要素118、および第4のMTJ要素120の各々の抵抗に基づき得る。たとえば、調整可能基準回路100の基準抵抗は、第1のMTJ要素110および第2のMTJ要素112のうちの1つまたは複数の抵抗を調整することによって調整可能であり得る。調整可能基準回路100の基準抵抗は、第3のMTJ要素118および第4のMTJ要素120のうちの1つまたは複数の抵抗を調整することによっても調整可能であり得る。

ある特定の実施形態では、第1の状態(たとえば、並列状態)にあるMTJ要素110、112、118、120の数は、第2の状態(たとえば、逆並列状態)にあるMTJ要素110、112、118、120の数と異なる場合がある。例示のために、第1のMTJ要素110および第2のMTJ要素112は互いと同じ状態に調整可能であり、第3のMTJ要素118は、第4のMTJ要素120とは異なる状態に調整され得る。ある特定の実施形態では、第1のMTJ要素110、第2のMTJ要素112、および第3のMTJ要素118は、並列状態になるように調整可能であり、第4のMTJ要素120は逆並列状態になるように調整され得る。あるいは、別の実施形態では、第1の状態(たとえば、並列状態)にあるMTJ要素110、112、118、120の数は、第2の状態(たとえば、逆並列状態)にあるMTJ要素110、112、118、120の数と等しい場合がある。

動作の間、調整可能基準回路100の基準抵抗をそれぞれより高くまたはより低く調整することによって、基準電圧線124上の基準電圧(Vref)を調整することができる。第1のMTJ要素110の抵抗、第2のMTJ要素112、第3のMTJ要素118、および第4のMTJ要素120のうちの1つまたは複数の状態を調整することによって、調整可能基準回路100の基準抵抗を調整することができる。たとえば、第1の状態にある第1のMTJ要素、第2のMTJ要素、第3のMTJ要素、ならびに第4のMTJ要素110、112、118、および120の数が第2の状態にある第1のMTJ要素、第2のMTJ要素、第3のMTJ要素、ならびに第4のMTJ要素110、112、118、および120の数と異なるように第1のMTJ要素、第2のMTJ要素、第3のMTJ要素、ならびに第4のMTJ要素110、112、118、および120のうちの1つまたは複数の抵抗を調整することができる。例示のために、それぞれの書込み電流を第1の経路106、第2の経路108、第3の経路114、および第4の経路116の各々に流すことができる。それぞれの書込み電流の方向に基づいて、第1のMTJ要素110、第2のMTJ要素112、第3のMTJ要素118、および第4のMTJ要素120の各々を並列状態または逆並列状態に設定することができる。たとえば、第1のMTJ要素110、第2のMTJ要素112、および第3のMTJ要素118を低抵抗(Rp)に対応する並列状態に構成することができ、第4のMTJ要素120を高抵抗(Rap)に対応する逆並列状態に構成することができる。

調整可能基準回路100の基準抵抗の調整に続いて、調整可能基準回路100の基準抵抗に対応する基準電圧(Vref)を使用して、MTJメモリ要素の抵抗に基づく、MTJメモリ要素の出力電圧に対応するデジタル値を判断することができる。メモリ要素のソース線またはビット線、ならびに第1の経路106、第2の経路108、第3の経路114、および第4の経路116の各々にそれぞれの読取り電流を流すことができる。MTJメモリ要素の出力電圧を調整可能基準回路100の基準抵抗に対応する基準電圧(Vref)と比較して、MTJメモリ要素の出力電圧に対応するデジタル値を判断することができる。

第1のMTJ要素110、第2のMTJ要素112、第3のMTJ要素118、および第4のMTJ要素120のうちの1つもしくは複数の抵抗を調整することによって、調整可能基準回路100の基準抵抗をより高くまたはより低く調整することができる。基準電圧(Vref)は、調整可能基準回路100の基準抵抗を調整する結果として、対応してより高くまたはより低く調整され得る。基準電圧(Vref)の調整は、センスアンプの検知限界と、MTJメモリ要素の出力電圧および基準電圧(Vref)に基づいて、MTJメモリ要素の出力電圧に対応するとして判断されたデジタル値の信頼性とを改善することができる。加えて、調整可能基準回路100の基準抵抗を調整することによって、プロセス変動および製造欠陥を補償する結果として、MTJメモリ要素を含むメモリデバイスの製造歩留りを改善することができる。加えて、寄生配線抵抗により、基準電圧(Vref)は、基準電圧線124上の様々な位置において異なる電圧レベルを有し得る。寄生配線抵抗の影響を克服するために、基準電圧線124上の特定の位置における基準電圧(Vref)の電圧レベルは、好ましくは、その特定の位置に近接する基準対の抵抗を変更することによって調整され得る。さらに、処理変動により、メモリデバイス内の異なる位置におけるMTJメモリ要素は異なる抵抗を有し得る。したがって、基準電圧線124上の異なる位置における基準電圧(Vref)の電圧レベルを調整して、基準電圧線124上の特定の位置に近接するMTJメモリ要素の抵抗の変動を補償することができる。これにより、メモリデバイスのMTJメモリ要素の空間的位置に基づいて基準電圧を調整することによって、センスアンプの検知限界を改善することができる。

例示のために、第1の状態にある第1のMTJ要素、第2のMTJ要素、第3のMTJ要素、および第4のMTJ要素110、112、118、120の数が、第2の状態にある第1のMTJ要素、第2のMTJ要素、第3のMTJ要素、および第4のMTJ要素110、112、118、120の数と異なるように、第1のMTJ要素、第2のMTJ要素、第3のMTJ要素、および第4のMTJ要素110、112、118、120のうちの1つまたは複数の抵抗を調整することは、いくつかの技術的利点を有する。

たとえば、調整可能基準回路100の初期構成は、基準対102、104を含むことが可能であり、この場合、各基準対は、並列状態にあるMTJ要素と逆並列状態にあるMTJ要素とを含む。調整可能基準回路100の基準抵抗は、各基準対102、104の抵抗の平均であり得、各特定の対の抵抗は、その特定の対内で並列に連結された2つのMTJ要素の各々の抵抗の等価抵抗であり得る。そのような構成は、望ましくは、MTJメモリ要素の高抵抗とMTJメモリ要素の低抵抗との間の中間に近接する、調整可能基準回路の基準抵抗を提供することができる。しかしながら、プロセス変動および製造欠陥などの要因により、調整可能基準回路の基準抵抗は、たとえば、MTJメモリの高抵抗またはMTJメモリの低抵抗のいずれかに近接する場合がある。調整可能基準回路100の基準抵抗とMTJメモリ要素の抵抗との間の望ましい関係からのそのような偏差は、MTJメモリ要素の抵抗に対応するデジタル値の信頼性が高い判断(検知)に影響を及ぼす可能性がある。判断されたデジタル値の信頼性の欠如は、MTJメモリ要素を含むメモリデバイスの製造歩留りに悪影響を及ぼし得る。

調整可能基準回路の基準対内の経路を選択して、選択された経路内のMTJ要素の抵抗を低抵抗(たとえば、並列状態など、第1の状態に対応する低抵抗)または高抵抗(たとえば、逆並列状態など、第2の状態に対応する高抵抗)に調整することによって、基準対の抵抗をより低く、またはより高く調整することができる。選択された経路内のMTJ要素の抵抗の調整は、基準抵抗がMTJ要素の高抵抗と低抵抗との間で平衡するように、調整可能基準回路の基準抵抗を対応して調整し得る。基準対の選択された経路内のMTJ要素の抵抗の調整は、結果として、並列状態または逆並列状態の両方のMTJ要素を有する基準対と、不等数の並列状態のMTJ要素および逆並列状態のMTJ要素を有する調整可能基準回路とをもたらし得る。したがって、同じ数でないの並列状態のMTJ要素と逆並列状態のMTJ要素とを有する調整可能基準回路は、MTJメモリ要素の抵抗に基づいて、望ましくは、判断(検知)されるデジタル値の信頼性が改善されるように、MTJメモリ要素の高抵抗とMTJメモリ要素の低抵抗との間で平衡する基準抵抗を有し得る。MTJメモリ要素の抵抗に基づいて判断(検知)されたデジタル値の信頼性の改善は、結果として、製造歩留りを改善することができる。

図1は、調整可能基準回路100内の2つの基準対102、104を例示するが、調整可能基準回路100は2つを超える基準対または2つ未満の基準対を有し得る。加えて、第1の経路106、第2の経路108、第3の経路114、および第4の経路116の各々は、第1のMTJ要素110、第2のMTJ要素112、第3のMTJ要素118、および第4のMTJ要素120に直列に1つまたは複数のMTJ要素をそれぞれ有し得る。

図2を参照すると、調整可能基準回路のある特定の例示的な実施形態が示され、全体が200と表される。調整可能基準回路200は、メモリ要素の出力電圧に対応するデジタル値を判断する際に使用するために、調整可能基準回路200の基準抵抗に基づく基準電圧(Vref)を提供することができる。調整可能基準回路200は、第1の基準対250と、第2の基準対252と、第n番目の基準対254とを含むことが可能である。第1の基準対250、第2の基準対252、および第n番目の基準対254は並列に連結され得る。第1の基準対250、第2の基準対252、および第n番目の基準対254は、基準電圧(Vref)の基準電圧線268と、基準ビット線266における基準ビット線信号(REFBL)と、基準ソース線信号(REFSL)を搬送するように構成された基準ソース線264とを介して連結され得る。ある特定の実施形態では、第1の基準対250および第2の基準対252は、それぞれ、図1の第1の基準対102および第2の基準対104に対応し得る。

ある特定の実施形態では、基準電圧線268における調整可能基準回路200の基準抵抗は、第1の基準対250、第2の基準対252と、および第n番目の基準対254の各々の抵抗に基づき得る。たとえば、調整可能基準回路200の基準抵抗は、第1の基準対250、第2の基準対252、および第n番目の基準対254の抵抗の平均であり得る。第1の基準対250、第2の基準対252、および第n番目の基準対254のうちの1つまたは複数の抵抗を調整することによって、調整可能基準回路200の基準抵抗を調整することができる。ある特定の実施形態では、調整可能基準回路200の基準抵抗を調整することによって、基準電圧線268上の基準電圧(Vref)を変更することができる。

ある特定の実施形態では、第1の基準対250の抵抗を調整することによって、調整可能基準回路200の基準抵抗を調整することができる。第1の基準対250は、第1の経路260と第2の経路262とを含むことが可能である。第1の経路260は、第1のMTJ要素218と第1のトランジスタ230とを含むことが可能である。第1のMTJ要素218は、ワード線トランジスタ222および第1のデータ選択トランジスタ214に結合され得る。電圧クランプトランジスタ210は、第1のデータ選択レジスタ214と負荷トランジスタ206とに結合され得る。ある特定の実施形態では、負荷トランジスタ206は、pチャネル金属酸化膜半導体(PMOS)トランジスタであり得る。負荷トランジスタ206のドレイン端子およびゲート端子は、基準電圧線268に結合され得る。負荷トランジスタ206は、基準ビット線制御トランジスタ202のソース端末に結合され得る。ビット線制御トランジスタ202のドレイン端子は、基準ビット線266に結合され得る。ワード線トランジスタ222は、第1のトランジスタ230のドレイン端末に結合された第2のデータ選択トランジスタ226に結合され得る。第1のトランジスタ230のソース端子は、基準ソース線264に結合され得る。

ある特定の実施形態では、十分な電流が第1のMTJ要素218に流れるのを可能にするために、少なくとも1つの制御信号が割り当てられる、。たとえば、ワード線信号(WL)、データ選択信号(Vdsel)、電圧クランプ信号(Vclamp)、基準ビット線制御信号(REFBLcontrol)、および第1の基準ソース線制御信号(CTL11)を割り当てして、十分な電流が第1のMTJ要素218を介して流れるのを可能にし得る。

ある特定の実施形態では、第1のトランジスタ230のゲート端末に提供される第1の基準ソース線制御信号(CTL11)をアサートすることによって、第1の経路260を選択することができる。第1の経路260は、第1のMTJ要素218のMTJ抵抗を設定するために電流を受けるように構成され得る。たとえば、第1の基準ソース線制御信号(CTL11)をアサートすることによって、第1の経路260を選択した後、第1のMTJ要素218のMTJ抵抗を設定するために書込み電流を選択された第1の経路260に流すことができる。代替実施形態では、書込み電流を第1の経路260に流した後、またはそれと実質的に同時に、第1の基準ソース線制御信号(CTL11)をアサートすることによって、第1の経路260を選択することができる。

ある特定の実施形態では、第1の経路260は、基準ビット線266を介して、または基準ソース線264を介して、書込み電流を受けるように構成され得る。たとえば、第1の経路260は、基準ビット線266を介して、第1のMTJ要素218を第1の状態に設定するための書込み電流を受けるように構成され得る。第1の経路260はまた、基準ソース線264を介して、第1のMTJ要素218を第2の状態に設定するための書込み電流を受けるように構成され得る。

ある特定の実施形態では、第1のMTJ要素218の第1の抵抗は、第1の状態に対応してよく、第1のMTJ要素218の第2の抵抗は、第2の状態に対応してよい。例示のために、第1の状態は、第1のMTJ要素218の並列状態に対応してよく、第2の状態は、第1のMTJ要素218の逆並列状態に対応してよい。ある特定の実施形態では、第2の抵抗は第1の抵抗よりも大きい場合がある。たとえば、第1の抵抗は低抵抗(Rp)に対応し得、第2の抵抗は高抵抗(Rap)に対応し得る。

ある特定の実施形態では、第2の経路262は、第2のMTJ要素220と第2のトランジスタ232とを含むことが可能である。第2のMTJ要素220は、ワード線トランジスタ224および第1のデータ選択トランジスタ216に結合され得る。電圧クランプトランジスタ212のソース端末は、第1の経路260の電圧クランプトランジスタ210のソース端末に結合され得る。電圧クランプトランジスタ212はまた、第1のデータ選択レジスタ216と負荷トランジスタ208とに結合され得る。ある特定の実施形態では、負荷トランジスタ208は、PMOSトランジスタであり得る。負荷トランジスタ208のドレイン端子およびゲート端子は、基準電圧線268に結合され得る。負荷トランジスタ208は、基準ビット線制御トランジスタ204のソース端末に結合され得る。基準ビット線制御トランジスタ204のドレイン端子は、基準ビット線266に結合され得る。ワード線トランジスタ224は、第2のトランジスタ232のドレイン端末に結合された第2のデータ選択トランジスタ228に結合され得る。第2のトランジスタ232のソース端子は、基準ソース線264に結合され得る。

ある特定の実施形態では、第2の経路262は、第2のMTJ要素220のMTJ抵抗を設定するための書込み電流を受けるように構成され得る。たとえば、第2の経路262は、基準ビット線266を介して、第2のMTJ要素220を第1の状態に設定するための書込み電流を受け、基準ソース線264を介して、第2のMTJ要素220を第2の状態に設定するための書込み電流を受けるように構成され得る。ある特定の実施形態では、第2のトランジスタ232のゲート端末に提供される第2の基準ソース線制御信号(CTL12)をアサートすることによって、第2の経路262を選択することができる。

ある特定の実施形態では、第1の状態は、第2のMTJ要素220の第1の抵抗に対応する、第2のMTJ要素220の並列状態に対応してよく、第2の状態は、第2のMTJ要素220の第2の抵抗に対応する、第2のMTJ要素220の逆並列状態に対応してよい。例示のために、第1の抵抗は第2の抵抗よりも大きい場合がある。たとえば、第1の抵抗は低抵抗(Rp)に対応してよく、第2の抵抗は高抵抗(Rap)に対応してよい。

ある特定の実施形態では、電流が第2のMTJ要素220を介して流れるのを可能するために、制御信号をアサートしてよい。たとえば、ワード線信号(WL)と、データ選択信号(Vdsel)と、電圧クランプ信号(Vclamp)と、基準ビット線制御信号(REFBLcontrol)と、第2の基準ソース線制御信号(CTL12)とをアサートして、十分な電流が第2のMTJ要素220に流れるのを可能にし得る。

ある特定の実施形態では、第2の基準ソース線制御信号(CTL12)をアサートすることによって、第2の経路262を選択した後、第2のMTJ要素220のMTJ抵抗を設定するために書込み電流を選択された第2の経路262に流すことができる。代替実施形態では、書込み電流を第2の経路262に流した後、またはそれと実質的に同時に、第2の信号(CTL12)をアサートすることによって、第2の経路262を選択することができる。

ある特定の実施形態では、第2の基準対252の抵抗を調整することによって、調整可能基準回路200の基準抵抗を調整することができる。第2の基準対252は、第1の基準対250と類似の構造を有し得る。たとえば、第2の基準対252は、第1の経路270と第2の経路272とを含み得る。第2の基準対252は、第1の経路270内に第1のMTJ要素234を有し、第2の経路272内に第2のMTJ要素236を有し得る。第2の基準対252の第1の経路270内の第1のトランジスタ242のゲート端末に第3の基準ソース線制御信号(CTL21)を提供することができる。第2の基準対252の第2の経路272内の第2のトランジスタ244のゲート端末に第4の基準ソース線制御信号(CTL22)を提供することができる。基準ソース線制御信号(CTL21)をアサートすることによって、第2の基準対252の第1の経路270を選択することができる。同様に、基準ソース線制御信号(CTL22)をアサートすることによって、第2の基準対252の第2の経路272を選択することができる。第1の経路270は、第1の基準対250内の第1の経路260に関して説明したのと類似の様式で、第1のMTJ要素234のMTJ抵抗を設定するために電流を受けるように構成され得る。第2の経路272は、第1の基準対250内の第2の経路262に関して説明したのと類似の様式で、第2のMTJ要素236のMTJ抵抗を設定するために電流を受けるように構成され得る。

ある特定の実施形態では、第n番目の基準対254の抵抗を調整することによって、調整可能基準回路200の基準抵抗を調整することができる。第n番目の基準対254は、第1の基準対250および第2の基準対252に類似した構造を有し得る。たとえば、第n番目の基準対254の第1の経路274は、第1のMTJ要素238と第1のトランジスタ246とを含み得る。第n番目の基準対254の第2の経路276は、第2のMTJ要素240と第2のトランジスタ248とを含み得る。第1のトランジスタ246のゲート端末に提供される第5の基準ソース線制御信号(CTLn1)をアサートすることによって、第n番目の基準対254の第1の経路274を選択することができる。同様に、第2のトランジスタ248のゲート端末に提供される基準ソース線制御信号(CTLn2)をアサートすることによって、第n番目の基準対254の第2の経路276を選択することができる。第1の経路274は、第1の基準対250内の第1の経路260に関して説明したのと類似の様式で、第1のMTJ要素238のMTJ抵抗を設定するために電流を受けるように構成され得る。第2の経路276は、第1の基準対250内の第2の経路262に関して説明したのと類似の様式で、第2のMTJ要素240のMTJ抵抗を設定するために電流を受けるように構成され得る。

動作の間、第1の基準対250、第2の基準対252、および第n番目の基準対254のうちの1つまたは複数の抵抗を調整することによって、調整可能基準回路200の基準抵抗を調整することができる。ある特定の実施形態では、調整可能基準回路200の基準抵抗は、調整可能基準回路200でテスト(たとえば、セルフテスト)を実行して、調整可能基準回路200の初期抵抗を判断した後に調整される。たとえば、低抵抗(Rp)を有するMTJ要素の数が高抵抗(Rap)を有するMTJ要素の数と異なるように、第1の基準対250、第2の基準対252、および第n番目の基準対254のうちの1つまたは複数の抵抗を調整することができる。寄生配線抵抗により、各基準対250、252、254は、基準電圧線268上の特定の位置において基準電圧(Vref)に異なる影響を及ぼす可能性がある。加えて、処理の変動により、基準対250、252、および254の抵抗は、お互い異なることが可能である。したがって、各基準対250、252、および254の空間的位置と、基準対250、252、および254の抵抗変動とに基づいて、特定の基準対を調整するためのアルゴリズムは、センスアンプの検知限界を改善することができる。

例示のために、第1の基準対250の抵抗を調整して、調整可能基準回路200の基準抵抗を調整することができる。第1の基準対250の抵抗を調整するために、第1の基準ソース線制御信号(CNTL11)を割り当て、第1の経路260を選択することができる。ワード線信号(WL)と、データ選択信号(Vdsel)と、電圧クランプ信号(Vclamp)と、基準ビット線制御信号(REFBLcontrol)とをアサートして、ワード線トランジスタ222、データ選択トランジスタ214、226、電圧クランプトランジスタ210、およびビット線制御トランジスタ202をそれぞれオンにすることができる。ワード線トランジスタ222、データ選択トランジスタ214、226、電圧クランプトランジスタ210、およびビット線制御トランジスタ202をオンにすることは、第1のMTJ要素218の抵抗を設定するために書込み電流が第1のMTJ要素218を介して流れることを可能にする。第1のMTJ要素218の抵抗を低抵抗(Rp)または高抵抗(Rap)に設定するために書込み電流を基準ビット線266に流すことができる。あるいは、第1のMTJ要素218の抵抗を低抵抗(Rp)または高抵抗(Rap)に設定するために書込み電流を基準ソース線264に流すことができる。

調整可能基準回路200の基準抵抗の調整に続いて、調整可能基準回路200の基準抵抗に対応する基準電圧(Vref)を使用して、MTJメモリ要素の出力電圧に対応するデジタル値を判断(検知)することができる。それぞれの読取り電流を基準ソース線264とメモリ要素のソース線とに流すことができる。あるいは、それぞれの読取り電流を基準ビット線266とメモリ要素のビット線とに流すことができる。MTJメモリ要素の出力電圧を基準電圧(Vref)と比較して、MTJメモリ要素の出力電圧に対応するデジタル値を判断(検知)することができる。

第1のMTJ基準対250、第2の基準対252、および第n番目の基準対254のうちの1つもしくは複数の抵抗を調整することによって、調整可能基準回路200の基準抵抗をより高く、またはより低く調整することができる。基準電圧(Vref)は、調整可能基準回路200の基準抵抗を調整する結果として、対応してより高くまたはより低く調整され得る。基準電圧(Vref)の調整は、MTJメモリ要素の出力電圧と基準電圧(Vref)とに基づいて判断(検知)された、MTJメモリ要素の出力電圧に対応するデジタル値の信頼性を改善することができる。特定の基準対の抵抗を調整することによって、調整可能基準回路200の全体的な基準抵抗と、基準電圧線上の特定の位置における基準抵抗とを調整し、メモリデバイス内のすべてのMTJ要素、ならびにメモリデバイス内の特定のMTJメモリ要素に関する検知限界を高めることができる。加えて、調整可能基準回路200の基準抵抗を調整することによって、プロセス変動および製造欠陥を補償する結果として、MTJメモリ要素を含むメモリデバイスの製造歩留りを改善することができる。

図2は、3つの基準対250、252、254を例示するが、調整可能基準回路200は3つを超える基準対または3つ未満の基準対を含むことが可能である。加えて、調整可能基準回路200の基準抵抗を調整する動作は第1の基準対250に関して説明されたが、第2の基準対252および第n番目の基準対254の各々の抵抗は、調整可能基準回路200の基準抵抗を調整するために、第1の基準対250に関して説明したのと類似の様式で調整され得る。さらに、第1のMTJ要素218に関して説明したのと類似の様式で、第2のMTJ要素220の抵抗を調整することによって、第1の基準対250の抵抗を調整することも可能である。最適化アルゴリズムに基づいて特定の基準対を調整することは、メモリデバイス内のすべてのMTJ要素に関する全体的な検知限界を改善することができ、メモリデバイス内の特定のMTJメモリ要素に関する検知限界を改善することもできる。検知限界のそのような改善はMRAMデバイスの製造歩留りを改善し得る。

図3を参照すると、調整可能基準回路のある特定の例示的な実施形態が示され、全体が300と表される。調整可能基準回路300は、メモリ要素の出力電圧に対応するデジタル値を判断(検知)する際に使用するために、調整可能基準回路300の基準抵抗に基づく基準電圧(Vref)を提供することができる。調整可能基準回路300は、第1の基準対250と、第2の基準対252と、第n番目の基準対254と、スペア基準対302と、スイッチバンク312とを含むことが可能である。第1の基準対250と、第2の基準対252と、第n番目の基準対254とは並列に結合され得る。スペア基準対302は、スイッチバンク312を介して、第1の基準対250と第2の基準対252と第n番目の基準対254とに並列に連結され得る。ある特定の実施形態では、第1の基準対250、第2の基準対252、第n番目の基準対254、およびスペア基準対302のうちの1つまたは複数の基準抵抗を調整することによって、調整可能基準回路300の基準抵抗を調整することができる。

ある特定の実施形態では、第1の基準対250、第2の基準対252、および第nの基準対254は、図2の第1の基準対250、第2の基準対252、および第n番目の基準対254に対応し得る。

ある特定の実施形態では、スイッチバンク312は、スイッチバンク312内のスイッチの動作を制御するためのスイッチ制御信号(SWC)を受けるように構成され得る。たとえば、スイッチ制御信号(SWC)をアサートして、スイッチバンク312内のスイッチを閉じて、スペア基準対302を第1の基準対250と、第2の基準対252と、第n番目の基準対254とに結合することができる。スイッチ制御信号(SWC)をアサートして、スイッチバンク312内のスイッチを開き、スペア基準対302を第1の基準対250と、第2の基準対252と、第n番目の基準対254とから結合解除することもできる。ある特定の実施形態では、スイッチバンク312内のスイッチのうちの1つまたは複数は、nチャネル金属酸化膜半導体(NMOS)トランジスタ、pチャネル金属酸化膜半導体(PMOS)トランジスタ、または相補型金属酸化膜半導体(CMOS)トランジスタであってよい。たとえば、スイッチ制御信号(SWC)をスイッチバンク312内の各トランジスタのゲート端末に提供することができる。

ある特定の実施形態では、スペア基準対302の基準抵抗を調整することによって、調整可能基準回路300の基準抵抗を調整することができる。スペア基準対302は、第1の基準対250、第2の基準対252、および第n番目の基準対254と類似の構造を有し得る。たとえば、スペア基準対302は、第1の経路320と第2の経路322とを含むことが可能である。第1の経路320は、基準ビット線266を介して、または基準ソース線264を介して、書込み電流を受けるように構成され得る。スペア基準対302は、第1の経路320内に第1のスペアMTJ要素304を含むことが可能であり、第2の経路322内に第2のスペアMTJ要素306を含むことが可能である。調整可能基準回路300の基準抵抗は、第1のスペアMTJ要素304および第2のスペアMTJ要素306のうちの1つまたは複数の抵抗を調整することによって調整可能であり得る。たとえば、調整可能基準回路300の基準抵抗は、第1のスペアMTJ要素304の抵抗を調整することによって調整可能であり得る。例示のために、第1の経路320内の第1のスペアトランジスタ308のゲート端末に第1のスペア基準ソース線制御信号(CTLx1)を提供することができる。第2の経路322内の第2のスペアトランジスタ310のゲート端末に第2のスペア基準ソース線制御信号(CTLx2)を提供することができる。第1のスペア基準ソース線制御信号(CTLx1)をアサートすることによって、第1の経路320を選択することができる。同様に、第2のスペア基準ソース線制御信号(CTLx2)をアサートすることによって、第2の経路322を選択することができる。ある特定の実施形態では、第1の経路320は、図2の第1の基準対250内の第1の経路260に関して説明したのと類似の様式で、第1のスペアMTJ要素304のMTJ抵抗を設定するために電流を受けるように構成され得る。第2の経路322は、図2の第1の基準対250内の第2の経路262に関して説明したのと類似の様式で、第2のスペアMTJ要素306のMTJ抵抗を設定するために電流を受けるように構成され得る。

ある特定の実施形態では、第1のスペアMTJ要素304および第2のスペアMTJ要素306のうちの1つまたは複数の抵抗は、(たとえば、並列状態の)低抵抗(Rp)を有する、調整可能基準回路300内のMTJ要素の数が(たとえば、逆並列状態の)高抵抗(Rap)を有する、調整可能基準回路300内のMTJ要素の数と異なるように調整され得る。別の特定の実施形態では、第1のスペアMTJ要素304および第2のスペアMTJ要素306のうちの1つまたは複数の抵抗は、(たとえば、並列状態の)低抵抗(Rp)を有する、調整可能基準回路300内のMTJ要素の数が(たとえば、逆並列状態の)高抵抗(Rap)を有する、調整可能基準回路300内のMTJ要素の数と等しいように調整され得る。

ある特定の実施形態では、スペア基準対302を第1の基準対250と第2の基準対252とを含む基準対のアレイ内に含めることが可能である。代替実施形態では、スペア基準対302は第1の基準対250と第2の基準対252とを含む基準対のアレイの外部であってよい。別の特定の実施形態では、スペア基準対302は、第1の経路320だけを含むことが可能である。

動作の間、第1の基準対250、第2の基準対252、第n番目の基準対254、およびスペア基準対302のうちの1つまたは複数の抵抗を調整することによって、調整可能基準回路300の基準抵抗を調整することができる。たとえば、低抵抗(Rp)を有するMTJ要素の数が高抵抗(Rap)を有するMTJ要素の数と異なるように、第1の基準対250、第2の基準対252、および第n番目の基準対254、およびスペア基準対302のうちの1つまたは複数の抵抗を調整することができる。例示のために、スイッチ制御信号(SWC)をアサートして、スペア基準対302を第1の基準対250と、第2の基準対252と、第n番目の基準対254とに結合することができる。スペア基準対302の抵抗を調整するために、スペア基準ソース線制御信号(CNTLx1)をアサートして、第1の経路320を選択することができる。ワード線信号(WL)と、データ選択信号(Vdsel)と、電圧クランプ信号(Vclamp)と、基準ビット線制御信号(REFBLcontrol)とをアサートして、スペア基準対302内のトランジスタをオンにすることができる。第1のスペアMTJ要素304の抵抗を低抵抗(Rp)または高抵抗(Rap)に設定するために書込み電流を第1の経路320に流すことができる。第1のスペアMTJ要素304に関して説明したのと類似の様式で、第2のスペアMTJ要素306の抵抗を調整することができる。

調整可能基準回路300の基準抵抗の調整に続いて、図2に関して説明したように、調整可能基準回路300の基準抵抗に対応する基準電圧(Vref)を使用して、MTJメモリ要素の出力電圧に対応するデジタル値を判断(検知)することができる。

スペア基準対302を第1の基準対250、第2の基準対252、および第n番目の基準対254に結合して、スペア基準対302の抵抗を調整することによって、調整可能基準回路300の基準抵抗を調整することができる。基準電圧(Vref)は、調整可能基準回路300の基準抵抗を調整する結果として、対応してより高くまたはより低く調整され得る。基準電圧(Vref)の調整は、MTJメモリ要素の出力電圧と基準電圧(Vref)とに基づいて判断(検知)された、MTJメモリ要素の出力電圧に対応するデジタル値の信頼性を改善することができる。加えて、調整可能基準回路300の基準抵抗を調整することによって、プロセス変動および製造欠陥を補償する結果として、MTJメモリ要素を含むメモリデバイスの製造歩留りを改善することができる。最適化アルゴリズムに基づいて特定の基準対を調整することは、メモリデバイス内のすべてのMTJ要素に関する全体的な検知限界を改善することができ、メモリデバイス内の特定のMTJメモリ要素に関する検知限界を改善することもできる。検知限界のそのような改善はMRAMデバイスの製造歩留りを改善し得る。

図3は、3つの基準対250、252、254を例示するが、調整可能基準回路300は3つを超える基準対または3つ未満の基準対を含むことが可能である。加えて、スペア基準対302の単一のペアが例示されているが、第1の基準対、第2の基準対、および第n番目の基準対250、252、254に結合されるように、1つを超えるスペア基準対を構成することができる。

図4を参照すると、調整可能基準回路のある特定の例示的な実施形態が示され、全体が400と表される。調整可能基準回路400は、メモリ要素の出力電圧に対応するデジタル値を判断する際に使用するために、調整可能基準回路400の基準抵抗に基づく基準電圧(Vref)を提供することができる。調整可能基準回路400は、第1の基準対250と、第2の基準対252と、第n番目の基準対254と、基準ブロック402とを含むことが可能である。第1の基準対250と、第2の基準対252と、第n番目の基準対254とは並列に結合され得る。基準ブロック402は、第1の基準対250と、第2の基準対252と、第n番目の基準対254とに並列に結合され得る。ある特定の実施形態では、第1の基準対250、第2の基準対252、第n番目の基準対254、および基準ブロック402のうちの1つまたは複数の基準抵抗を調整することによって、調整可能基準回路400の基準抵抗を調整することができる。

ある特定の実施形態では、第1の基準対250、第2の基準対252、および第nの基準対254は、図2および図3の第1の基準対250、第2の基準対252、および第n番目の基準対254に対応し得、図2および図3に関して説明したように動作することができる。ある特定の実施形態では、第1の基準対250、第2の基準対252、第n番目の基準対254の各々は、(たとえば、並列状態の)低抵抗(Rp)を有するそれぞれの第1のMTJ要素と、(たとえば、逆並列状態の)高抵抗(Rap)を有するそれぞれの第2のMTJ要素とを含むことが可能である。

ある特定の実施形態では、基準ブロック402の基準抵抗を調整することによって、調整可能基準回路400の基準抵抗を調整することができる。基準ブロック402は、抵抗制御信号(RCTL)を受信するように構成された調整可能レジスタネットワーク404を含むことが可能である。抵抗制御信号(RCTL)を調整することによって、調整可能レジスタネットワーク404の抵抗を調整することができる。基準ブロック402は、基準ビット線266を介して、または基準ソース線264を介して、電流を受けるように構成され得る。電流が調整可能レジスタネットワーク404を通過するのを可能にするために、トランジスタ406のゲート端末に基準ソース線制御信号(CTLx)を提供することができる。

動作の間、第1の基準対250、第2の基準対252、第n番目の基準対254、および基準ブロック402のうちの1つまたは複数の抵抗を調整することによって、調整可能基準回路400の基準抵抗を調整することができる。例示のために、基準ブロック402の抵抗を調整して、調整可能基準回路400の基準抵抗を増大または低下させることができる。抵抗制御信号(RCTL)を調整することによって、基準ブロック402の抵抗を調整して、調整可能レジスタネットワーク404の抵抗を増大または低下させることができる。

調整可能基準回路400の基準抵抗の調整に続いて、図2および図3に関して説明したように、調整可能基準回路400の基準抵抗に対応する基準電圧(Vref)を使用して、MTJメモリ要素の出力電圧に対応するデジタル値を判断することができる。

基準ブロック402の抵抗を調整することによって、調整可能基準回路400の基準抵抗を調整することができる。基準電圧(Vref)は、調整可能基準回路400の基準抵抗を調整する結果として、対応して、より高くまたはより低く調整され得る。基準電圧(Vref)の調整は、MTJメモリ要素の出力電圧と基準電圧(Vref)とに基づいて判断(検知)された、MTJメモリ要素の出力電圧に対応するデジタル値の信頼性を改善することができる。加えて、調整可能基準回路400の基準抵抗を調整することによって、プロセス変動および製造欠陥を補償する結果として、MTJメモリ要素を含むメモリデバイスの製造歩留りを改善することができる。最適化アルゴリズムに基づいて特定の基準対を調整することは、メモリデバイス内のすべてのMTJ要素に関する全体的な検知限界を改善することができ、メモリデバイス内の特定のMTJメモリ要素に関する検知限界を改善することもできる。検知限界のそのような改善はMRAMデバイスの製造歩留りを改善し得る。

図5を参照すると、調整可能基準回路を含むシステムのある特定の例示的な実施形態が示され、全体が500と表される。システム500は、メモリ要素504の出力電圧(Vdout)に対応するデジタル値を判断(検知)するように構成され得る。

システム500は、調整可能基準回路502と、メモリ要素504と、検知デバイス508(たとえば、センスアンプ)と、調整回路510とを含む。調整回路510は、調整線512を介して調整可能基準回路502に結合され得る。調整可能基準回路502は、基準電圧(Vref)を検知デバイス508に提供するために、検知デバイス508の第1の入力に結合され得る。メモリ要素504は、出力電圧(Vdout)を検知デバイス508に提供するために、検知デバイス508の第2の入力に結合され得る。

調整回路510は、図1〜図4に関して説明したように、調整可能基準回路502の基準抵抗を調整することができる。たとえば、調整回路510は、調整可能基準回路502の基準抵抗を調整して、基準抵抗を増大または低下させることができる。基準抵抗調整に対応して基準電圧(Vref)を調整することができる。ある特定の実施形態では、調整可能基準回路502は、図1の調整可能基準回路100、図2の調整可能基準回路200、図3の調整可能基準回路300、および図4の調整可能基準回路400のいずれかに対応し得る。

メモリ要素504は、デジタル値に対応する出力電圧(Vdout)を提供するように構成され得る。たとえば、メモリ要素504は、第1のデジタル値に対応する第1の抵抗(たとえば、低抵抗(Rp))を有するようにプログラムされ得る。あるいは、メモリ要素504は、第2のデジタル値に対応する第2の抵抗(たとえば、高抵抗(Rap))を有するようにプログラムされ得る。メモリ要素504は、読取り動作の間、出力電圧(Vdout)を提供するように構成され得る。ある特定の実施形態では、メモリ要素504はMTJメモリ要素であってよい。

検知デバイス508は、メモリ要素504の出力電圧(Vdout)に対応するデジタル値を判断するように構成され得る。検知デバイス508は、基準電圧(Vref)に基づいて、出力電圧(Vdout)が、第1のデジタル値に対応するか、または第2のデジタル値に対応するかを判断することができる。

ある特定の実施形態では、調整回路510または別の回路(図示せず)は、第1のデジタル値に対応する第1の抵抗を有するようにメモリ要素504をプログラムするように構成され得る。調整回路510または別の回路(図示せず)は、検知デバイス508から出力信号(Rdata)を受信して、出力信号(Rdata)が第1のデジタル値に対応するかどうかを判断するように構成され得る。出力信号(Rdata)が第1のデジタル値に対応しない場合、調整回路510は、調整可能基準回路502の基準抵抗を調整して、基準電圧(Vref)を対応して調整することができる。調整回路510は、出力信号(Rdata)が第1のデジタル値に対応するまで、調整可能基準回路502の基準抵抗を繰り返し調整することができる。調整可能基準回路502の調整を第2のデジタル値に基づいて実行して、第1のデジタル値と第2のデジタル値の両方の信頼性が高い判断(検知)を可能にする、調整可能基準回路502の基準抵抗を見出すことも可能である。

動作の間、調整回路510は、調整可能基準回路502を調整して、調整可能基準回路502の基準抵抗を調整することができる。調整可能基準回路502の調整に続いて、メモリ要素504に関して読取り動作を実行することができる。読取り動作の間、検知デバイス508は、出力電圧(Vdata)が、第1のデジタル値に対応するか、または第2のデジタル値に対応するかを判断することができる。

調整可能基準回路502を調整して、調整可能基準回路502の基準抵抗を調整することによって、対応して基準電圧(Vref)が調整される。基準電圧(Vref)の調整は、メモリ要素の出力電圧(Vdata)に対応すると判断(検知)されるデジタル値の信頼性を改善することができる。加えて、調整可能基準回路502の基準抵抗を調整することによって、プロセス変動および製造欠陥を補償する結果として、メモリ要素504を含むメモリデバイスの製造歩留りを改善することができる。

図5は検知デバイス508の第2の入力に結合された1つのメモリ要素504を例示するが、システム500は、検知デバイス508の第2の入力に選択的に結合され得る、1つを超えるメモリ要素を含むことが可能である。

図6を参照すると、調整可能基準回路を調整する方法の特定の例示的な実施形態が示される。方法600は、602で、並列に連結された複数の基準対のうちの第1の基準対の経路を選択するステップを含む。たとえば、図1の第1の基準対102および第2の基準対104は並列に連結される。図1の第1の基準対102の第1の経路106を選択することができる。同様に、図2の第1の基準対250と、第2の基準対252と、第n番目の基準対254とが並列に連結される。図2の第1の制御信号(CNTL11)をアサートすることによって、図2の第1の基準対250の第1の経路260を選択することができる。基準対の各々は、第1の磁気トンネル接合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含むことが可能である。たとえば、図1の第1の基準対102は、第1のMTJ要素110を含む第1の経路106を含む。図1の第1の基準対102は、第2のMTJ要素112を含む第2の経路108も含む。図1の第2の基準対104は、第1のMTJ要素118を含む第1の経路114を含む。図1の第2の基準対104は、第2のMTJ要素120を含む第2の経路116も含む。同様に、図2の第1の基準対250、第2の基準対252、第n番目の基準対254の各々は、対応するMTJ要素を含む第1の経路と第2の経路とを含む。

方法600は、604で、第1の基準対の選択された経路内にMTJ要素のMTJ抵抗を設定するために電流を選択された経路に流すステップをさらに含む。たとえば、図1の第1の基準対102の第1の経路106に電流を流すことができる。同様に、図2の第1の基準対250の第1の経路260に電流を流すことができる。調整可能基準回路の基準抵抗は、複数の基準対の各基準対の抵抗に基づき得る。たとえば、図1の調整可能基準回路100の基準抵抗は、第1の基準対102および第2の基準対104の各々の抵抗に基づき得る。同様に、図2の調整可能回路200の基準抵抗は、第1の基準対250、第2の基準対252、および第n番目の基準対254の各々の抵抗に基づき得る。複数の基準対は、第1の状態にある第1の数のMTJ要素と、第2の状態にある第2の数のMTJ要素とを含むことが可能である。第1の数と第2の数は異なる場合がある。たとえば、第1の状態(たとえば、並列状態)にある、図1のMTJ要素110、112、118、120の数は、第2の状態(たとえば、逆並列状態)にあるMTJ要素110、112、118、120の数と異なる場合がある。

図6の方法600は、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)デバイス、中央処理装置(CPU)などの処理装置、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの任意の組合せによって実装され得る。一例として、図6の方法は、図7に関して説明する、命令を実行するプロセッサからの信号またはコマンドによって、あるいはそれらに応答して実施され得る。

図7を参照すると、ワイヤレス通信デバイスのある特定の例示的な実施形態のブロック図が示され、全体が700と表される。ワイヤレス通信デバイス700は、メモリ732に結合された、デジタル信号プロセッサ(DSP)などのプロセッサユニット710を含む。ワイヤレス通信デバイス700は、調整可能基準回路を備えたメモリ764を含むことが可能である。例示的な実施形態において、調整可能基準回路を備えたメモリ764は、図1の回路100、図2の回路200、図3の回路300、図4の回路400、および図5の調整可能基準回路502に対応することが可能であるか、または図6の方法に従って、あるいはそれらの何らかの組合せに従って動作することが可能である。

メモリ732は、プロセッサユニット710に、並列に連結された複数の基準対のうちの第1の基準対の経路を選択させるようにプロセッサユニット710(たとえば、コンピュータ)によって実行可能なコンピュータ実行可能命令746を記憶した非一時的コンピュータ可読媒体であってよい。たとえば、調整命令746は、調整可能基準回路を備えたメモリ764内であり、かつ並列に連結された複数の基準対のうちの第1の基準対の経路を選択するための命令を含むことが可能である。基準対の各々は、第1の磁気トンネル接合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含むことが可能である。加えて、コンピュータ実行可能命令746は、プロセッサユニット710に、第1の基準対の選択された経路内にMTJ要素のMTJ抵抗を設定させるための電流を選択された経路に流すようにプロセッサユニット710によって実行可能な命令を含むことが可能である。たとえば、調整命令746は、調整可能基準回路を備えたメモリ764内にある第1の基準対の選択された経路内にMTJ要素のMTJ抵抗を設定させるための電流を選択された経路に流すための命令を含むことが可能である。調整可能基準回路の基準抵抗は、複数の基準対の各基準対の抵抗に基づく。複数の基準対は、第1の状態にある第1の数のMTJ要素と、第2の状態にある第2の数のMTJ要素とを含むことが可能である。第1の数と第2の数は異なる場合がある。

また、図7には、プロセッサユニット710およびディスプレイ728に結合されたディスプレイコントローラ726が示されている。また、コーダ/デコーダ(CODEC)734はプロセッサユニット710にも結合され得る。スピーカ736およびマイクロホン738がCODEC734に結合され得る。

図7は、ワイヤレスコントローラ740がプロセッサユニット710およびワイヤレスアンテナ742に結合され得ることを示している。特定の実施形態では、プロセッサユニット710、調整可能基準回路を備えたメモリ764、ディスプレイコントローラ726、メモリ732、CODEC734、およびワイヤレスコントローラ740は、システムインパッケージまたはシステムオンチップデバイス722の中に含まれている。ある特定の実施形態では、入力デバイス730および電源744がシステムオンチップデバイス722に結合される。その上、特定の実施形態では、図7に示されているように、ディスプレイ728、入力デバイス730、スピーカ736、マイクロホン738、ワイヤレスアンテナ742、および電源744は、システムオンチップデバイス722の外部に存在している。しかしながら、ディスプレイ728、入力デバイス730、スピーカ736、マイクロホン738、ワイヤレスアンテナ742、および電源744の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス722の構成要素に結合され得る。

ある特定の実施形態では、調整回路768はプロセッサユニット710に結合され得る。調整回路768およびプロセッサユニット710は、調整可能基準回路を備えたメモリ764内の調整可能基準回路の基準抵抗を調整するように動作可能である。ある特定の実施形態では、調整回路768を調整命令746とともに使用することが可能である。あるいは、調整回路768は、調整命令746とは独立に、または調整命令を含まないメモリとともに動作することができる。

図7は、ワイヤレスデバイス700のある特定の実施形態を例示するが、1つまたは複数のメモリ(たとえば、調整可能基準回路を備えたメモリ764)は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、航法デバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータを含めて、他の電子デバイスの中に統合され得る。

説明した実施形態に関連して、並列に連結された複数の基準対のうちの第1の基準対の経路を選択するための手段であって、基準対の各々が、第1の磁気トンネル接合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含む、選択するための手段を含み得るシステムが開示される。たとえば、経路を選択するための手段は、図2のトランジスタ230、232、242、244、246、および248、図3のトランジスタ230、232、242、244、246、248、308、および310、図4のトランジスタ230、232、242、244、246、および248、経路を選択するように構成された1つもしくは複数の他のデバイスまたは回路、あるいはそれらの任意の組合せを含むことが可能である。システムは、第1の基準対の選択された経路内にMTJ要素のMTJ抵抗を設定するために電流を選択された経路に流すための手段であって、調整可能基準回路の基準抵抗が複数の基準対の各基準対の抵抗に基づき、複数の基準対が、第1の状態にある第1の数のMTJ要素と、第2の状態にある第2の数のMTJ要素とを含み、第1の数と第2の数が異なる、電流を流すための手段も含むことが可能である。選択された経路に電流を流すための手段は、図2の基準ビット線266、図2の基準ソース線264、図3の基準ビット線266、図4の基準ソース線264、図4の基準ビット線266、図4の基準ソース線264、選択された経路に電流を流すように構成された1つもしくは複数の他のデバイスまたは回路、あるいはそれらの任意の組合せを含むことが可能である。

前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)の中に設計および構成することができる。そのようなファイルの一部またはすべてを、そのようなファイルに基づいてデバイスを組み立てる組立て担当者に提供することができる。得られた製品は半導体ウエハを含み、次いで、半導体ウエハは半導体ダイに切り分けられ、半導体チップにパッケージ化される。次いで、このチップは上述されたデバイス内で利用される。図8は、電子デバイス製造プロセス800のある特定の例示的な実施形態を描写する。

物理デバイス情報802が、製造プロセス800において、リサーチコンピュータ806などにおいて受け取られる。物理デバイス情報802は、図1の回路100、図2の回路200、図3の回路300、図4の回路400、図5のシステム、またはこれらの任意の組合せを含む半導体デバイスなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含むことが可能である。たとえば、物理デバイス情報802には、リサーチコンピュータ806に結合されたユーザインターフェース804を介して入力される、物理的パラメータ、材料特性、および構造情報が含まれ得る。リサーチコンピュータ806は、メモリ810などのコンピュータ可読媒体に結合された、1つまたは複数の処理コアなどのプロセッサ808を含む。メモリ810は、プロセッサ808に、ファイルフォーマットに適合するように物理デバイス情報802を変換させ、ライブラリファイル812を生成させるのに実行可能であるコンピュータ可読命令を記憶することができる。

ある特定の実施形態では、ライブラリファイル812は、変換された設計情報を含む、少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル812は、図1の回路100、図2の回路200、図3の回路300、図4の回路400、および図5のシステム、またはこれらの任意の組合せを含むデバイスを含む半導体デバイスのライブラリを含むことが可能であり、このライブラリは、電子設計自動化(EDA)ツール820とともに使用するために提供される。

ライブラリファイル812は、メモリ818に結合された、1つまたは複数の処理コアなどのプロセッサ816を含む設計用コンピュータ814でEDAツール820とともに使用され得る。EDAツール820は、メモリ818においてプロセッサ実行可能命令として記憶され、設計用コンピュータ814のユーザが、図1の回路100、図2の回路200、図3の回路300、図4の回路400、および図5のシステム、またはこれらの任意の組合せを含む、ライブラリファイル812からの回路を設計できるようにし得る。たとえば、設計用コンピュータ814のユーザは、設計用コンピュータ814に結合されたユーザインターフェース824を介して回路設計情報822を入力することができる。回路設計情報822は、図1の回路100、図2の回路200、図3の回路300、図4の回路400、および図5のシステム、またはこれらの任意の組合せを含む半導体デバイスなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含むことが可能である。例示のために、回路設計の特性には、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理特性を表す他の情報が含まれ得る。

設計用コンピュータ814は、回路設計情報822を含む設計情報をファイルフォーマットに適合するように変換するように構成され得る。例示のために、ファイル情報は、グラフィックデータシステム(GDSII)ファイルフォーマットなど、平面的な幾何形状、テキストラベル、および階層型フォーマットでの回路レイアウトについての他の情報を表す、データベースバイナリファイルフォーマットを含むことが可能である。設計用コンピュータ814は、他の回路または情報に加えて、図1の回路100、図2の回路200、図3の回路300、図4の回路400、図5のシステム、またはこれらの任意の組合せを説明する情報を含む、GDSIIファイル826など、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルには、図1の回路100、図2の回路200、図3の回路300、図4の回路400、および図5のシステムを含み、内部に追加の電子回路および構成要素をさらに含むシステムオンチップ(SOC)に対応する情報が含まれ得る。

GDSIIファイル826は、図1の回路100、図2の回路200、図3の回路300、図4の回路400、および図5のシステム、またはこれらの任意の組合せをGDSIIファイル826の中の変換された情報に従って製造するために、製造プロセス828において受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル826をマスク製造業者830に提供して、代表的なマスク832として示される、フォトリソグラフィ処理で使用されるマスクのような、1つまたは複数のマスクを作成することを含むことが可能である。マスク832は、製造プロセスの間に、1つまたは複数のウエハ834を生成するために使用されることが可能であり、ウエハ834は検査されて、代表的なダイ836などのダイに分割され得る。ダイ836は、図1の回路100、図2の回路200、図3の回路300、図4の回路400、および図5のシステム、またはこれらの任意の組合せを含む回路を含む。

ダイ836は、パッケージングプロセス838に供給することができ、そこでダイ836は代表的なパッケージ840に組み込まれる。たとえば、パッケージ840は、システムインパッケージ(SiP)構成などの単一のダイ836または複数のダイを含むことができる。パッケージ840は、電子機器技術評議会(JEDEC)規格などの1つもしくは複数の規格または仕様に準拠するように構成され得る。

パッケージ840に関する情報は、コンピュータ846に記憶された構成要素ライブラリを介してなど、様々な製品設計者に配布され得る。コンピュータ846は、メモリ850に結合された、1つまたは複数の処理コアなどのプロセッサ848を含むことが可能である。プリント回路基板(PCB)ツールは、メモリ850にプロセッサ実行可能命令として記憶されて、ユーザインターフェース844を介してコンピュータ846のユーザから受け取られたPCB設計情報842を処理することができる。PCB設計情報842は、図1の回路100、図2の回路200、図3の回路300、図4の回路400、図5のシステム、またはこれらの任意の組合せを含む、パッケージ840に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含むことが可能である。

コンピュータ846は、PCB設計情報842を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報、ならびに、配線およびビアなど、電気的な接続のレイアウトを含むデータを有する、GERBERファイル852などのデータファイルを生成するように構成されてよく、この場合、パッケージングされた半導体デバイスは、図1の回路100、図2の回路200、図3の回路300、図4の回路400、図5のシステム、またはこれらの任意の組合せを含むパッケージ840に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有することができる。

GERBERファイル852は、基板組立てプロセス854で受け取られ、GERBERファイル852内に記憶された設計情報に従って製造される、代表的なPCB856などのPCBを作成するために使用され得る。たとえば、GERBERファイル852は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB856は、パッケージ840を含む電子部品が搭載されて、代表的なプリント回路アセンブリ(PCA)858を形成することができる。

PCA858は、製品製造プロセス860において受け取られ、第1の代表的な電子デバイス862および第2の代表的な電子デバイス864のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的かつ非限定的な例として、第1の代表的な電子デバイス862、第2の代表的な電子デバイス864、またはこれらの両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、航行デバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータの群から選択されてよく、これらに、図1の回路100、図2の回路200、図3の回路300、図4の回路400、図5のシステム、またはこれらの任意の組合せが組み込まれる。別の例示的かつ非限定的な例として、電子デバイス862および864のうちの1つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、航行デバイス、メータ読取り機器などの固定位置データユニット、データもしくはコンピュータ命令を記憶するかまた取り出す他の任意のデバイス、あるいはこれらの任意の組合せなどの遠隔ユニットであり得る。図8は、本開示の教示に従った遠隔ユニットを例示するが、本開示は、これらの例示されたユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む任意のデバイスにおいて適切に用いられることが可能である。

図1の回路100、図2の回路200、図3の回路300、図4の回路400、図5のシステム、またはこれらの任意の組合せを含むデバイスは、例示的なプロセス800において説明されたように、製造され、加工され、電子デバイスに組み込まれることが可能である。図1〜図7に関して開示された実施形態の1つまたは複数の態様は、ライブラリファイル812、GDSIIファイル826、およびGERBERファイル852の内部など、様々な処理段階で含めることができると同様に、リサーチコンピュータ806のメモリ810、設計用コンピュータ814のメモリ818、コンピュータ846のメモリ850、基板組立てプロセス854などの様々な段階で使用される1つもしくは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶することができ、マスク832、ダイ836、パッケージ840、PCA858、プロトタイプの回路もしくはデバイス(図示せず)などの他の製品、またはそれらの任意の組合せなど、1つもしくは複数の他の物理的な実施形態に組み込まれることも可能である。物理デバイス設計から最終製品までの生産の様々な代表的な段階が描写されたが、他の実施形態では、より少ない段階が使用されるか、またはさらなる段階が含まれる場合がある。同様に、プロセス800は、プロセス800の様々な段階を実行する、単一のエンティティによって、または1つもしくは複数のエンティティによって実行され得る。

本明細書で開示された実施形態とともに説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップが、概してそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、具体的な用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を各特定の用途ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。

本明細書で開示する実施形態に関して説明した方法またはアルゴリズムのステップは、直接ハードウェアで具現化されるか、プロセッサによって実行されるソフトウェアモジュールで具現化されるか、またはその2つの組合せで具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気的消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の非一時的記憶媒体中に存在し得る。一例示的記憶媒体は、プロセッサが記憶媒体から情報を読み出すことができ、かつ、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替では、記憶媒体はプロセッサに統合することができる。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に常駐させることができる。ASICは、計算デバイスまたはユーザ端末に常駐させることができる。代替では、プロセッサおよび記憶媒体は、計算デバイスまたはユーザ端末内の離散構成要素として常駐させることができる。

開示された実施形態の先の説明は、当業者が、開示された実施形態を作成または使用することができるように与えられる。これらの実施形態に対する様々な修正形態が当業者には明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示される実施形態に限定されることは意図されず、以下の特許請求の範囲によって定義される要旨および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。

100 調整可能基準回路
102 第1の基準対
104 第2の基準対
106 第1の経路
108 第2の経路
110 第1のMTJ要素
112 第2のMTJ要素
114 第3の経路
116 第4の経路
118 第3のMTJ要素
120 第4のMTJ要素
122 ライン
124 基準電圧線
200 調整可能基準回路
202 基準ビット線制御トランジスタ
204 基準ビット線制御トランジスタ
206 負荷トランジスタ
208 負荷トランジスタ
210 電圧クランプトランジスタ
212 電圧クランプトランジスタ
214 第1のデータ選択トランジスタ
216 第1のデータ選択トランジスタ
218 第1のMTJ要素
220 第2のMTJ要素
222 ワード線トランジスタ
224 ワード線トランジスタ
226 第1のデータ選択トランジスタ
228 第2のデータ選択トランジスタ
230 第1のトランジスタ、トランジスタ
232 第2のトランジスタ、トランジスタ
234 第1のMTJ要素、第1の磁気トンネル(MTJ)接合要素
236 第2のMTJ要素
238 第1のMTJ要素、第1の磁気トンネル接合(MTJ)要素
240 第2のMTJ要素
242 第1のトランジスタ、トランジスタ
244 第2のトランジスタ、トランジスタ
246 第1のトランジスタ、トランジスタ
248 第2のトランジスタ、トランジスタ
250 第1の基準対
252 第2の基準対
254 第n番目の基準対
260 第1の経路
262 第2の経路
264 基準ソース線
266 基準ビット線
268 基準電圧線
270 第1の経路
272 第2の経路
274 第1の経路
276 第2の経路
300 調整可能基準回路
302 スペア基準対
304 第1のスペアMTJ要素
306 第2のスペアMTJ要素
308 第1のスペアトランジスタ、トランジスタ
310 第2のスペアトランジスタ
312 スイッチバンク
320 第1の経路
322 第2の経路
400 調整可能基準回路
402 基準ブロック
404 調整可能レジスタネットワーク
500 システム
502 調整可能基準回路
504 メモリ要素
508 検知デバイス
510 調整回路
512 調整線
600 方法
700 ワイヤレス通信デバイス
710 プロセッサユニット
722 システムインパッケージまたはシステムオンチップデバイス
726 ディスプレイコントローラ
728 ディスプレイ
730 入力デバイス
732 メモリ
734 コーダ/デコーダ(CODEC)
736 スピーカ
738 マイクロホン
740 ワイヤレスコントローラ
742 ワイヤレスアンテナ
744 電源
746 コンピュータ実行可能命令、調整命令
744 電源
764 調整可能基準回路を備えたメモリ
768 調整回路
800 電子デバイス製造プロセス、製造プロセス
802 物理デバイス情報
804 ユーザインターフェース
806 リサーチコンピュータ
808 プロセッサ
810 メモリ
812 ライブラリファイル
814 設計用コンピュータ
816 プロセッサ
818 メモリ
820 EDAツール
822 回路設計情報
824 ユーザインターフェース
826 GDSIIファイル
828 製造プロセス
830 マスク製造業者
832 マスク
834 ウエハ
836 ダイ
838 パッケージングプロセス
840 パッケージ
842 PCB設計情報
844 ユーザインターフェース
846 コンピュータ
848 プロセッサ
850 メモリ
852 GERBERファイル
854 基板組立てプロセス
856 PCB
858 プリント回路アセンブリ(PCA)
860 製品製造プロセス
862 第1の代表的な電子デバイス、電子デバイス
864 第2の代表的な電子デバイス、電子デバイス

Claims

調整可能基準回路を調整する方法であって、
共に並列に連結された複数の基準対の第1の基準対の経路を選択するステップであって、前記基準対の各々が、第1の磁気トンネル接合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含む、選択するステップと、
前記第1の基準対の前記選択された経路内にMTJ要素のMTJ抵抗を設定するために、電流を前記選択された経路に流すステップであって、前記調整可能基準回路の基準抵抗が、前記複数の基準対の各基準対の抵抗に基づき、前記複数の基準対が、第1の状態にある第1の数のMTJ要素と、第2の状態にある第2の数のMTJ要素とを含み、前記第1の数と前記第2の数が異なる、電流を流すステップと
を含む方法。
メモリ要素の出力電圧を前記調整可能基準回路の基準電圧と比較して、前記メモリ要素の前記出力電圧に対応するデジタル値を判断するステップであって、前記調整可能基準回路の前記基準電圧が、前記調整可能基準回路の前記基準抵抗に基づく、判断するステップをさらに含む、請求項1に記載の方法。
前記調整可能基準回路の前記基準抵抗が、前記複数の基準対の各基準対の前記抵抗の平均であり、前記第1の状態が並列状態に対応し、前記第2の状態の逆並列状態に対応する、請求項1に記載の方法。
前記第1の基準対の前記選択された経路内の前記MTJ要素の第1の抵抗が前記MTJ要素の前記第1の状態に対応し、前記第1の基準対の前記選択された経路内の前記MTJ要素の第2の抵抗が前記MTJ要素の前記第2の状態に対応し、前記第2の抵抗が前記第1の抵抗よりも大きい、請求項1に記載の方法。
前記複数の基準対の前記第1の基準対の前記経路が、各基準対内の前記第1のMTJ要素の空間的位置および前記第2のMTJ要素の空間的位置に関する情報に基づいて、かつ各基準対内の前記第1のMTJ要素および前記第2のMTJ要素の抵抗の変動に基づいて選択される、請求項1に記載の方法。
少なくとも1つの制御信号をアサートして、十分な電流が前記第1の基準対の前記選択された経路内の前記MTJ要素に流れることを可能にするステップをさらに含む、請求項1に記載の方法。
前記第1の経路が第1のトランジスタを含み、前記第2の経路が第2のトランジスタを含み、第1の制御信号が前記第1のトランジスタのゲート端末に提供され、第2の制御信号が前記第2のトランジスタのゲート端末に提供される、請求項6に記載の方法。
第1の経路および第2の経路を含む第1の基準対であって、前記第1の経路が第1の磁気トンネル結合(MTJ)要素を含み、前記第2の経路が第2のMTJ要素を含む、第1の基準対と、
第3の経路および第4の経路を含む第2の基準対であって、前記第3の経路が第3のMTJ要素を含み、前記第4の経路が第4のMTJ要素を含む、第2の基準対と
を含み、
前記第1の基準対および前記第2の基準対は、共に並列に連結され、回路の基準抵抗は、前記第1、第2、第3、および第4のMTJ要素の各々の抵抗に基づき、前記回路の前記基準抵抗は、前記第1および第2のMTJ要素のうちの1つの抵抗を調整することにより調整可能であり、第1の数の前記第1、第2、第3、および第4のMTJ要素は、第1の状態にあり、第2の数の前記第1、第2、第3、および第4のMTJ要素は、第2の状態にあり、前記第1の数と前記第2の数が異なる、回路。
メモリ要素の出力電圧が、前記メモリ要素の前記出力電圧に対応するデジタル値を判断するために、前記回路の基準抵抗に対応する基準電圧と比較される、請求項8に記載の回路。
第1の経路および第2の経路を含む第1の基準対であって、前記第1の経路が第1の磁気トンネル結合(MTJ)要素を含み、前記第2の経路が第2のMTJ要素を含む、第1の基準対と、
第3の経路および第4の経路を含む第2の基準対であって、前記第3の経路は第3のMTJ要素を含み、前記第4の経路は第4のMTJ要素を含み、前記第1の基準対および前記第2の基準対は共に並列に結合され、回路の基準抵抗は、前記第1、第2、第3、および第4のMTJ要素の各々の抵抗に基づき、前記回路の基準抵抗は、前記第1および第2のMTJ要素のうちの1つの抵抗を調整することにより調整可能である、第2の基準対と、
前記第1の基準対に対して平行かつ前記第2の基準対に対して平行に結合されるスペア基準対であって、前記スペア基準対は、第1のスペアMTJ要素および第2のスペアMTJ要素を含み、前記回路の基準抵抗は、前記第1のスペアMTJ要素の抵抗を調整することにより調整可能であり、メモリ要素の出力電圧は、前記メモリ要素の前記出力電圧に対応するデジタル値を判断するために、前記回路の基準抵抗に対応する基準電圧と比較される、スペア基準対と
を含む回路。
前記スペア基準対が、基準対のアレイに含まれ、基準対の前記アレイが前記第1の基準対および前記第2の基準対を含む、請求項10に記載の回路。
前記スペア基準対が、基準対のアレイの外部であり、前記基準対のアレイが、前記第1の基準対および前記第2の基準対を含む、請求項10に記載の回路。
第1の経路および第2の経路を含む第1の基準対であって、前記第1の経路が第1の磁気トンネル結合(MTJ)要素を含み、前記第2の経路が第2のMTJ要素を含む、第1の基準対と、
第3の経路および第4の経路を含む第2の基準対であって、前記第3の経路は第3のMTJ要素を含み、前記第4の経路は第4のMTJ要素を含み、前記第1の基準対および前記第2の基準対は共に並列に結合され、回路の基準抵抗は、前記第1、第2、第3、および第4のMTJ要素の各々の抵抗に基づき、前記回路の基準抵抗は、前記第1および第2のMTJ要素のうちの1つの抵抗を調整することにより調整可能である、第2の基準対と、
前記第1の基準対に対して平行かつ前記第2の基準対に対して平行に結合される基準ブロックであって、前記基準ブロックは、調整可能レジスタネットワークを含み、前記回路の基準抵抗は、前記調整可能レジスタネットワークの抵抗を調整することにより調整可能である、基準ブロックと
を含む回路。
前記第1の基準対に対して平行かつ前記第2の基準対に対して平行に連結されるメモリ要素を含むメモリ経路をさらに含む、請求項8に記載の回路。
前記回路の基準抵抗は、前記回路の初期抵抗を判断するためにセルフテストが前記回路で行われた後に調整される、請求項8に記載の回路。
前記回路の基準抵抗は、前記回路の初期抵抗を判断するためにテストが前記回路で行われた後に調整される、請求項8に記載の回路。
前記第1の経路が、第1のトランジスタを含み、第1の制御入力が、前記第1のトランジスタのゲート端末に結合され、前記第2の経路が、第2のトランジスタを含み、第2の制御入力が、前記第2のトランジスタのゲート端末に結合され、前記第1の制御入力が、前記第2の制御入力とは異なる、請求項8に記載の回路。
少なくとも1つの半導体ダイに統合される請求項8に記載の回路。
前記第1の基準対および前記第2の基準対のうちの１つの前記抵抗が、前記第1の基準対および前記第2の基準対の空間的位置情報に基づき、かつ前記第1、第2、第3、および第4のMTJ要素の抵抗の変動に基づき、調整される、請求項8に記載の回路。
前記第1の基準対および前記第2の基準対が統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、航法デバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに含む、請求項8に記載の回路。
共に並列に連結される複数の基準対のうちの第1の基準対の経路を選択するための手段であって、前記基準対の各々が、第1の磁気トンネル結合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含む、手段と、
前記第1の基準対の前記選択された経路内のMTJ要素の抵抗を設定するために、前記選択された経路に電流を流すための手段であって、装置の基準抵抗は、前記複数の基準対の各基準対の抵抗に基づき、前記複数の基準対は、第1の状態にある第1の数のMTJ要素、および第2の状態にある第2の数のMTJ要素を含み、第1の数と第2の数が異なる、手段と
を含む装置。
メモリ要素の出力電圧を前記装置の基準電圧と比較し、前記メモリ要素の前記状態を判断するための手段をさらに含む、請求項21の装置。
前記装置の前記基準抵抗が、前記複数の基準対の各基準対の前記抵抗の平均であり、前記第1の状態が並列状態に対応し、前記第2の状態が逆並列状態に対応する、請求項21の装置。
前記第1の基準対の前記選択された経路内の前記MTJ要素の第1の抵抗が、前記MTJ要素の前記第1の状態に対応し、前記第1の基準対の前記選択された経路内の前記MTJ要素の第2の抵抗が、前記MTJ要素の前記第2の状態に対応し、前記第1の抵抗が前記第1の抵抗よりも大きい、請求項21に記載の装置。
前記複数の基準対のうちの前記第1の基準対の前記経路が、各基準対の前記第1および第2のMTJ要素の空間的位置に関する情報に基づき、かつ各基準対の前記第1および第2のMTJ要素の前記抵抗の変動に基づき、選択される、請求項21に記載の装置。
共に並列に連結される複数の基準対のうちの第1の基準対の経路を選択するためのステップであって、前記基準対の各々が、第1の磁気トンネル結合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含む、ステップと、
前記第1の基準対の前記選択された経路内のMTJ要素の抵抗を設定するために、前記選択された経路に電流を流すためのステップであって、調整可能基準回路の基準抵抗は、前記複数の基準対の各基準対の抵抗に基づき、前記複数の基準対は、第1の状態にある第1の数のMTJ要素、および第2の状態にある第2の数のMTJ要素を含み、第1の数と第2の数が異なる、ステップ
を含む方法。
前記複数の基準対のうちの前記第1の基準対を選択することが、電子デバイスに統合されるプロセッサにおいて実行される、請求項26に記載の方法。
前記複数の基準対のうちの前記第1の基準対の前記経路が、各基準対の前記第1および第2のMTJ要素の空間的位置に関する情報に基づき、かつ各基準対の前記第1および第2のMTJ要素の前記抵抗の変動に基づき、選択される、請求項26に記載の方法。
コンピュータにより実行可能な命令を記憶する非一時的コンピュータ可読有形媒体であって、前記命令が、
共に並列に連結される複数の基準対のうちの第1の基準対の経路を選択するように前記コンピュータによって実行可能である命令であって、前記基準対の各々が、第1の磁気トンネル結合(MTJ)要素を含む第1の経路と、第2のMTJ要素を含む第2の経路とを含む、命令と、
前記第1の基準対の前記選択された経路内のMTJ要素の抵抗を設定するために、前記選択された経路に電流を流すように前記コンピュータによって実行可能である命令であって、調整可能基準回路の基準抵抗は、前記複数の基準対の各基準対の抵抗に基づき、前記複数の基準対は、第1の状態にある第1の数のMTJ要素、および第2の状態にある第2の数のMTJ要素を含み、第1の数と第2の数が異なる、命令と
を含む、非一時的コンピュータ可読有形媒体。
メモリ要素の抵抗を前記調整可能基準回路の前記基準抵抗と比較し、前記メモリ要素の前記状態を判断するように前記コンピュータによって実行可能である命令をさらに含む、請求項29に記載の非一時的コンピュータ可読有形媒体。
前記複数の基準対のうちの前記第1の基準対の前記経路が、各基準対の第1および第2のMTJ要素の空間的位置に関する情報に基づき、かつ各基準対の第1および第2のMTJ要素の前記抵抗の変動に基づき、選択される、請求項29に記載の非一時的コンピュータ可読有形媒体。
半導体デバイスに対応する設計情報を含むデータファイルを受信するステップと、
前記設計情報に従って前記半導体デバイスを組み立てるステップと
を含む方法であって、
前記半導体デバイスが、
第1の経路および第2の経路を含む第1の基準対であって、前記第1の経路が第1の磁気トンネル結合(MTJ)要素を含み、前記第2の経路が第2のMTJ要素を含む、第1の基準対と、
第3の経路および第4の経路を含む第2の基準対であって、前記第3の経路が第3のMTJ要素を含み、前記第4の経路が第4のMTJ要素を含む、第2の基準対とを含み、
前記第1の基準対および前記第2の基準対は共に並列に連結され、回路の基準抵抗は前記第1、第2、第3、および第4のMTJ要素の各々の抵抗に基づき、前記回路の基準抵抗は前記第1および第2のMTJ要素のうちの1つの抵抗を調整することにより調整可能であり、第1の数の前記第1、第2、第3、および第4のMTJ要素は、第1の状態にあり、第2の数の前記第1、第2、第3、および第4のMTJ要素は、第2の状態にあり、前記第1の数と前記第2の数が異なる、方法。
前記データファイルがGDSIIフォーマットを有する、請求項32に記載の方法。
前記データファイルがGERBERフォーマットを有する、請求項32に記載の方法。
前記第1の基準対および前記第2の基準対のうちの１つの前記抵抗が、記第1の基準対および前記第2の基準対の空間的位置情報に基づき、かつ前記第1、第2、第3、および第4のMTJ要素の抵抗の変動に基づき、調整される、請求項32に記載の方法。
第1のスペアMTJ要素および第2のスペアMTJ要素を含むスペア基準対のうちの前記第1のスペアMTJ要素の抵抗を調整することによって、前記調整可能基準回路の前記基準抵抗を調整するステップであって、前記スペア基準対が、前記第1の基準対と平行、かつ第2の基準対と平行に結合される、ステップをさらに含む請求項2に記載の方法。