[go: up one dir, main page]

JP5857573B2 - 化合物半導体装置の製造方法 - Google Patents

化合物半導体装置の製造方法 Download PDF

Info

Publication number
JP5857573B2
JP5857573B2 JP2011203582A JP2011203582A JP5857573B2 JP 5857573 B2 JP5857573 B2 JP 5857573B2 JP 2011203582 A JP2011203582 A JP 2011203582A JP 2011203582 A JP2011203582 A JP 2011203582A JP 5857573 B2 JP5857573 B2 JP 5857573B2
Authority
JP
Japan
Prior art keywords
layer
compound semiconductor
substrate
semiconductor device
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011203582A
Other languages
English (en)
Other versions
JP2013065703A (ja
Inventor
山田　敦史
敦史 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2011203582A priority Critical patent/JP5857573B2/ja
Priority to US13/549,660 priority patent/US8933485B2/en
Priority to TW101125614A priority patent/TWI488301B/zh
Priority to CN201210262740.3A priority patent/CN103000683B/zh
Priority to KR1020120082228A priority patent/KR101272399B1/ko
Publication of JP2013065703A publication Critical patent/JP2013065703A/ja
Application granted granted Critical
Publication of JP5857573B2 publication Critical patent/JP5857573B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、化合物半導体装置の製造方法に関する。
近年、窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した、高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも、特にＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。
但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、Ｓｉ基板、サファイア基板及びＳｉＣ基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にＳｉ基板は、大口径で高品質のものを低コストにて入手しやすい。このため、Ｓｉ基板上方にＧａＮ層及びＡｌＧａＮ層を成長させた構造についての研究が盛んに行われている。
しかし、Ｓｉ基板上にＧａＮ層を成長させると、成長過程においてＧａとＳｉとが反応してしまう。そこで、ＧａＮ層の成長前にＡｌＮ層をバッファ層として形成しておく技術等についての研究が行われている。
しかしながら、ＡｌＮ層をＳｉ基板上に形成すると、これらの界面近傍にキャリアが発生して耐圧が低下してしまう。また、ＡｌＮ層を形成してもＧａとＳｉとの反応を十分に抑制することができない。
特開平１１−２７４０８２号公報 特開２００２−１１０５６９号公報
H. Umeda, et al., IEDM Technical digest 2010, pp. 482
本発明の目的は、ＧａとＳｉとの反応を抑制することができる化合物半導体装置の製造方法を提供することにある。
化合物半導体装置の製造方法では、Ｓｉ基板上にＡｌＮ層を形成する。前記ＡｌＮ層に前記Ｓｉ基板の一部を露出する開口部を形成する。前記開口部を通じて前記Ｓｉ基板の表面を酸化してＳｉ酸化層を形成する。前記Ｓｉ酸化層及び前記ＡｌＮ層上に化合物半導体積層構造を形成する。
上記の化合物半導体装置等によれば、化合物半導体積層構造にＧａが含有されていても、Ｓｉ酸化層の存在によってＳｉとＧａとの反応を抑制することができる。
第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。 図２Ａに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。 図２Ｂに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。 開口部２ａの形成後の状態を示す平面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第４の実施形態に係るディスクリートパッケージを示す図である。 第５の実施形態に係るＰＦＣ回路を示す結線図である。 第６の実施形態に係る電源装置を示す結線図である。 第７の実施形態に係る高周波増幅器を示す結線図である。
本願発明者は、従来の技術においてＡｌＮ層を形成してもＧａとＳｉとの反応を十分に抑制することができない原因を究明すべく鋭意検討を行った。この結果、ＡｌＮ層をＳｉ基板上に緻密に形成することが極めて困難であり、ＡｌＮ層にＳｉ基板まで貫通する隙間が不可避的に形成されてしまうことを見出した。つまり、このような隙間が存在するため、Ｇａを含む層をＡｌＮ層上に形成する際に、ＧａとＳｉとの反応が生じてしまうのである。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、図１に示すように、Ｓｉ基板１の表面にＳｉ酸化層３が形成されている。Ｓｉ酸化層３の厚さは、例えば５００ｎｍ程度である。Ｓｉ酸化層３上にＡｌＮ層２が形成されている。ＡｌＮ層２は核形成層の一例である。ＡｌＮ層２の厚さは、例えば１００ｎｍ程度である。ＡｌＮ層２には複数の開口部２ａが形成されている。開口部２ａは、例えば線状に形成されている。つまり、ＡｌＮ層２の平面形状は、例えばラインアンドスペースのパターン状になっている。開口部２ａの幅、及び隣り合う開口部２ａ同士の間隔は、例えば８００ｎｍ程度である。
ＡｌＮ層２及びＳｉ酸化層３上に化合物半導体積層構造９が形成されている。化合物半導体積層構造９には、バッファ層４、電子走行層５、スペーサ層６、電子供給層７及びキャップ層８が含まれている。バッファ層４としては、例えば厚さが３００ｎｍ程度のＡｌＧａＮ層が用いられる。電子走行層５としては、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層６としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＡｌＧａＮ層が用いられる。電子供給層７としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層が用いられる。キャップ層８としては、例えば厚さが１０ｎｍ程度のｎ型のｎ−ＧａＮ層が用いられる。電子供給層７及びキャップ層８には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
化合物半導体積層構造９に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、キャップ層８に開口部１０ｓ及び１０ｄが形成されている。そして、開口部１０ｓ内にソース電極１１ｓが形成され、開口部１０ｄ内にドレイン電極１１ｄが形成されている。キャップ層８上に、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２が形成されている。絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。
このように構成されたＧａＮ系ＨＥＭＴでは、ＡｌＮ層２とＳｉ基板１との間にＳｉ酸化層３が介在している。従って、ＡｌＮ層２とＳｉ基板１との界面が存在せず、意図しないキャリアの発生を抑制して耐圧の低下を抑制することができる。
また、Ｓｉ酸化層３が介在しているため、ＡｌＮ層２に隙間が存在していたとしても、ＧａはＳｉ基板１まで到達することができない。従って、ＧａとＳｉとの反応を十分に抑制することができる。
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図２Ａ〜図２Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図２Ａ（ａ）に示すように、Ｓｉ基板１上にＡｌＮ層２を形成する。ＡｌＮ層２は、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により形成することができる。次いで、図２Ａ（ａ）及び図３に示すように、ＡｌＮ層２に複数の開口部２ａを形成し、Ｓｉ基板１の表面の一部を露出させる。開口部２ａの形成では、例えば、開口部２ａを形成する予定の領域を露出するフォトレジストのパターンをＡｌＮ層２上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。図３は、開口部２ａの形成後の状態を示す平面図であり、図３中のＩＩ線に沿った断面が図２Ａ（ｂ）に対応する。
その後、酸化雰囲気中でアニールを行う。この結果、開口部２ａから露出している部分からＳｉ基板１の表面が徐々に熱酸化される。このとき、Ｓｉ基板１に侵入した酸素は、Ｓｉ基板１の厚さ方向だけでなく、これに直交する方向（横方向）にも拡散する。従って、ＡｌＮ層２の下方でもＳｉ基板１の熱酸化が生じる。そして、ＡｌＮ層２の幅方向の両側から進行してきた熱酸化が、幅方向の中心付近で衝突する。このような熱酸化を継続することにより、図２Ａ（ｃ）に示すように、Ｓｉ基板１の表面にＳｉ酸化層３が形成される。例えば、Ｓｉ酸化層３の厚さはＡｌＮ層２の幅の１／２以上とする。具体的には、ＡｌＮ層２の幅が８００ｎｍの場合、例えばＳｉ酸化層３の厚さは５００ｎｍ程度とする。Ｓｉ酸化層３の形成に伴って、ＡｌＮ層２とＳｉ基板１との界面が消失する。
続いて、図２Ａ（ｄ）に示すように、ＡｌＮ層２及びＳｉ酸化層３上に化合物半導体積層構造９を形成する。化合物半導体積層構造９の形成では、バッファ層４、電子走行層５、スペーサ層６、電子供給層７及びキャップ層８を、例えばＭＯＶＰＥ法により形成する。これら化合物半導体層の形成に際して、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
次いで、図２Ｂ（ｅ）に示すように、化合物半導体積層構造９に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造９上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
その後、図２Ｂ（ｆ）に示すように、素子領域内において、キャップ層８に開口部１０ｓ及び１０ｄを形成する。開口部１０ｓ及び１０ｄの形成では、例えば、開口部１０ｓ及び１０ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造９上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
続いて、図２Ｂ（ｇ）に示すように、開口部１０ｓ内にソース電極１１ｓを形成し、開口部１０ｄ内にドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成した後に、厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
その後、図２Ｃ（ｈ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
続いて、図２Ｃ（ｉ）に示すように、絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇを形成する。
次いで、図２Ｃ（ｊ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に、厚さが４００ｎｍ程度のＡｕ膜を形成する。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
なお、ＡｌＮ層２のパターンは特に限定されないが、上記のようなラインアンドスペース状になっていることが好ましい。ＡｌＮ層２自体のパターニング及びＳｉ酸化層３の形成が容易だからである。また、Ｓｉ酸化層３がＡｌＮ層２とＳｉ基板１との界面を消失させる程度に形成されていればＳｉ酸化層３の厚さは特に限定されないが、最も薄い部分で１０ｎｍ以上であることが好ましく、２０ｎｍ以上であることが好ましく、３０ｎｍ以上であることがより好ましい。Ｓｉ酸化層３が薄すぎると、Ｓｉ基板１の表面近傍に僅かながらキャリアが発生する可能性があるためである。熱酸化がＡｌＮ層２の開口部２ａから露出した部分から進行するため、Ｓｉ酸化層３の最も薄い部分は、ＡｌＮ層２の残存部の下方に位置する部分となる。つまり、Ｓｉ酸化層３のＡｌＮ層２の残存部の下方に位置する部分は、開口部２ａの下方に位置する部分よりも薄い。
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、ゲート電極１１ｇが化合物半導体積層構造９にショットキー接合しているのに対し、第２の実施形態では、ゲート電極１１ｇと化合物半導体積層構造９との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
このような第２の実施形態によっても、第１の実施形態と同様に、Ｓｉ酸化層３の存在に伴う、耐圧の向上及びＧａとＳｉとの反応の抑制という効果を得ることができる。
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
（第３の実施形態）
次に、第３の実施形態について説明する。図５は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、ソース電極１１ｓ及びドレイン電極１１ｄが開口部１０ｓ及び１０ｄ内に形成されているのに対し、第３の実施形態では、開口部１０ｓ及び１０ｄが形成されずにソース電極１１ｓ及びドレイン電極１１ｄがキャップ層８上に形成されている。
このような第３の実施形態によっても、第１の実施形態と同様に、Ｓｉ酸化層３の存在に伴う、耐圧の向上及びＧａとＳｉとの反応の抑制という効果を得ることができる。
（第４の実施形態）
第４の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図６は、第４の実施形態に係るディスクリートパッケージを示す図である。
第４の実施形態では、図６に示すように、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図７は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図８は、第６の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
一次側回路２６１には、第６の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを備えた高周波増幅器に関する。図９は、第７の実施形態に係る高周波増幅器を示す結線図である。
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
Ｓｉ基板と、
前記Ｓｉ基板の表面に形成されたＳｉ酸化層と、
前記Ｓｉ酸化層上に形成され、前記Ｓｉ酸化層の一部を露出する核形成層と、
前記Ｓｉ酸化層及び前記核形成層上に形成された化合物半導体積層構造と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記核形成層がＡｌＮ層であることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記化合物半導体積層構造は、
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
を有することを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記電子供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極を有することを特徴とする付記３に記載の化合物半導体装置。
（付記５）
前記Ｓｉ酸化層の最も薄い部分の厚さが１０ｎｍ以上であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記核形成層は、平面視で前記Ｓｉ酸化層上の複数個所において線状に延びていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記８）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
（付記９）
Ｓｉ基板上に核形成層を形成する工程と、
前記核形成層に前記Ｓｉ基板の一部を露出する開口部を形成する工程と、
前記開口部を通じて前記Ｓｉ基板の表面を酸化してＳｉ酸化層を形成する工程と、
前記Ｓｉ酸化層及び前記核形成層上に化合物半導体積層構造を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１０）
前記Ｓｉ基板の酸化を熱酸化法により行うことを特徴とする付記９に記載の化合物半導体装置の製造方法。
（付記１１）
前記核形成層としてＡｌＮ層を形成することを特徴とする付記９又は１０に記載の化合物半導体装置の製造方法。
（付記１２）
前記化合物半導体積層構造を形成する工程は、
電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
を有することを特徴とする付記９乃至１１のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１３）
前記電子供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１４）
前記Ｓｉ酸化層の最も薄い部分の厚さを１０ｎｍ以上とすることを特徴とする付記９乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）
前記開口部を、平面視で前記Ｓｉ基板上の複数個所において線状に延びるように形成することを特徴とする付記９乃至１４のいずれか１項に記載の化合物半導体装置。
１：Ｓｉ基板
２：ＡｌＮ層
２ａ：開口部
３：Ｓｉ酸化層
４：バッファ層
５：電子走行層
６：スペーサ層
７：電子供給層
８：キャップ層
９：化合物半導体積層構造
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極

Claims (3)

  1. Ｓｉ基板上にＡｌＮ層を形成する工程と、
    前記ＡｌＮ層に前記Ｓｉ基板の一部を露出する開口部を形成する工程と、
    前記開口部を通じて前記Ｓｉ基板の表面を酸化してＳｉ酸化層を形成する工程と、
    前記Ｓｉ酸化層及び前記ＡｌＮ層上に化合物半導体積層構造を形成する工程と、
    を有することを特徴とする化合物半導体装置の製造方法。
  2. 前記Ｓｉ基板の酸化を熱酸化法により行うことを特徴とする請求項１に記載の化合物半導体装置の製造方法。
  3. 前記化合物半導体積層構造を形成する工程は、
    電子走行層を形成する工程と、
    前記電子走行層の上方に電子供給層を形成する工程と、
    を有することを特徴とする請求項１又は２に記載の化合物半導体装置の製造方法。
JP2011203582A 2011-09-16 2011-09-16 化合物半導体装置の製造方法 Active JP5857573B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011203582A JP5857573B2 (ja) 2011-09-16 2011-09-16 化合物半導体装置の製造方法
US13/549,660 US8933485B2 (en) 2011-09-16 2012-07-16 Compound semiconductor device and method of manufacturing the same
TW101125614A TWI488301B (zh) 2011-09-16 2012-07-17 化合物半導體裝置及其製造方法（一）
CN201210262740.3A CN103000683B (zh) 2011-09-16 2012-07-26 化合物半导体器件及其制造方法
KR1020120082228A KR101272399B1 (ko) 2011-09-16 2012-07-27 화합물 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011203582A JP5857573B2 (ja) 2011-09-16 2011-09-16 化合物半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013065703A JP2013065703A (ja) 2013-04-11
JP5857573B2 true JP5857573B2 (ja) 2016-02-10

Family

ID=47879826

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011203582A Active JP5857573B2 (ja) 2011-09-16 2011-09-16 化合物半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8933485B2 (ja)
JP (1) JP5857573B2 (ja)
KR (1) KR101272399B1 (ja)
CN (1) CN103000683B (ja)
TW (1) TWI488301B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9642289B2 (en) 2013-09-19 2017-05-02 Infineon Technologies Austria Ag Power supply and method
CN105655251A (zh) * 2016-03-11 2016-06-08 成都海威华芯科技有限公司 一种GaN HEMT器件制作方法
EP3836227A1 (en) * 2019-12-11 2021-06-16 Epinovatech AB Semiconductor layer structure
EP3855530B1 (en) 2020-01-24 2025-04-16 Epinovatech AB Solid-state battery
EP3879706A1 (en) 2020-03-13 2021-09-15 Epinovatech AB Field-programmable gate array device
EP3907877A1 (en) 2020-05-07 2021-11-10 Epinovatech AB Induction machine

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01149488A (ja) * 1987-12-06 1989-06-12 Canon Inc フォトセンサ及びその製造方法
JPH03132017A (ja) * 1989-10-18 1991-06-05 Canon Inc 結晶の形成方法
JPH0513447A (ja) * 1991-07-03 1993-01-22 Canon Inc 電界効果トランジスター及びその製造方法
JP3114827B2 (ja) * 1992-08-07 2000-12-04 キヤノン株式会社 電界効果トランジスターおよびその製造方法
JPH07183493A (ja) 1993-12-24 1995-07-21 Mitsubishi Electric Corp 半導体装置
JPH11274082A (ja) 1998-03-24 1999-10-08 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体およびその製造方法、およびｉｉｉ 族窒化物半導体装置
JP3760663B2 (ja) * 1999-03-31 2006-03-29 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP4406999B2 (ja) * 2000-03-31 2010-02-03 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP4206629B2 (ja) 2000-10-04 2009-01-14 パナソニック株式会社 半導体装置の製造方法および半導体装置ならびに半導体基板の製造方法
JP4371202B2 (ja) * 2003-06-27 2009-11-25 日立電線株式会社 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
KR100646696B1 (ko) * 2004-03-10 2006-11-23 주식회사 실트론 질화물 반도체 소자 및 그 제조방법
CN1725445A (zh) * 2004-07-23 2006-01-25 深圳大学 硅衬底上ⅲ族氮化物半导体外延生长技术
US8334155B2 (en) * 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
JP2007180330A (ja) 2005-12-28 2007-07-12 Sanken Electric Co Ltd 半導体装置及びその製造方法
TW200802606A (en) * 2006-06-22 2008-01-01 Univ Nat Central Monolithic GaN material and method for producing substrate therefrom
JP5277366B2 (ja) * 2007-03-15 2013-08-28 国立大学法人豊橋技術科学大学 多層構造ウエハーおよびその製造方法
JP2008300643A (ja) * 2007-05-31 2008-12-11 Fujitsu Microelectronics Ltd 半導体装置の製造方法
KR20090029905A (ko) * 2007-09-19 2009-03-24 전자부품연구원 반도체 소자 및 그 제조방법
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP5577681B2 (ja) 2009-11-30 2014-08-27 住友電気工業株式会社 半導体装置
JP2011166067A (ja) * 2010-02-15 2011-08-25 Panasonic Corp 窒化物半導体装置
JP5455875B2 (ja) * 2010-11-25 2014-03-26 日本碍子株式会社 エピタキシャル基板の製造方法

Also Published As

Publication number Publication date
CN103000683B (zh) 2016-06-15
CN103000683A (zh) 2013-03-27
US8933485B2 (en) 2015-01-13
JP2013065703A (ja) 2013-04-11
KR20130030193A (ko) 2013-03-26
TWI488301B (zh) 2015-06-11
KR101272399B1 (ko) 2013-06-07
US20130069113A1 (en) 2013-03-21
TW201314890A (zh) 2013-04-01

Similar Documents

Publication Publication Date Title
JP5896667B2 (ja) 化合物半導体装置及びその製造方法
JP5874173B2 (ja) 化合物半導体装置及びその製造方法
JP5949527B2 (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
JP5950643B2 (ja) 化合物半導体装置及びその製造方法
JP5895666B2 (ja) 化合物半導体装置及びその製造方法
KR101465306B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP2013074179A (ja) 化合物半導体装置及びその製造方法
JP5890991B2 (ja) 化合物半導体装置及びその製造方法
JP2013207107A (ja) 化合物半導体装置及びその製造方法
JP7139774B2 (ja) 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP6703269B2 (ja) 化合物半導体装置及びその製造方法
JP5895651B2 (ja) 化合物半導体装置及びその製造方法
JP5857573B2 (ja) 化合物半導体装置の製造方法
JP5903818B2 (ja) 化合物半導体装置及びその製造方法
JP2014207379A (ja) 化合物半導体装置及びその製造方法
JP2014197644A (ja) 化合物半導体装置及びその製造方法
JP6187167B2 (ja) 化合物半導体装置及びその製造方法
JP6631057B2 (ja) 化合物半導体装置及びその製造方法
JP2021027105A (ja) 化合物半導体装置及びその製造方法
JP2019050233A (ja) 半導体装置及びその製造方法
JP6183145B2 (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140508

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150707

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151019

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20151026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151130

R150 Certificate of patent or registration of utility model

Ref document number: 5857573

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150