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JP2013207107A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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健治 今西
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Abstract

【課題】ノーマリオフ動作を実現しながら漏れ電流を抑制することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１１と、基板１１上方に形成された電子走行層１３及び電子供給層１５と、電子供給層１５上方に形成されたゲート電極２０ｇ、ソース電極２０ｓ及びドレイン電極２０ｄと、電子供給層１５とゲート電極２０ｇとの間に形成されたｐ型半導体層１７と、電子供給層１５とｐ型半導体層１７との間に形成され、ドナ又は再結合中心を含み、正孔を打ち消す正孔打消層１６と、が設けられている。
【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法に関する。
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとのヘテロ接合界面に発生する高濃度の２次元電子ガス（２ＤＥＧ）が利用されている。
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。つまり、ＧａＮは高い破壊電界強度を有する。また、ＧａＮは大きい飽和電子速度も有している。このため、ＧａＮは、高電圧動作、且つ高出力が可能な化合物半導体装置の材料として極めて有望である。そして、ＧａＮ系ＨＥＭＴは、高効率スイッチング素子、電気自動車等に用いられる高耐圧電力デバイスとして期待されている。
高濃度２次元電子ガスを利用したＧａＮ系ＨＥＭＴは、多くの場合、ノーマリオン動作する。つまり、ゲート電圧がオフとなっている時に電流が流れる。これは、チャネルに多数の電子が存在するためである。その一方で、高耐圧電力デバイスに用いられるＧａＮ系ＨＥＭＴには、フェイルセーフの観点からノーマリオフ動作が重要視される。
そこで、ノーマリオフ動作が可能なＧａＮ系ＨＥＭＴについて種々の検討が行われている。例えば、ゲート電極と活性領域との間にＭｇ等のｐ型不純物を含有するｐ型半導体層を設けた構造が提案されている。
しかしながら、ｐ型半導体層を設けた従来のＧａＮ系ＨＥＭＴでは、漏れ電流が発生しやすくなってしまう。
特開２００４−２７３４８６号公報
Panasonic Technical Journal Vol.55, No.2, (2009)
本発明の目的は、ノーマリオフ動作を実現しながら漏れ電流を抑制することができる化合物半導体装置及びその製造方法を提供することにある。
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、前記電子供給層と前記ｐ型半導体層との間に形成され、ドナ又は再結合中心を含み、正孔を打ち消す正孔打消層と、が設けられている。
化合物半導体装置の製造方法の一態様では、基板上方に電子走行層及び電子供給層を形成し、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する。前記ゲート電極を形成する前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する。前記ｐ型半導体層を形成する工程の前に、前記電子供給層と前記ｐ型半導体層との間に位置し、ドナ又は再結合中心を含み、正孔を打ち消す正孔打消層を形成する。
上記の化合物半導体装置等によれば、適切な正孔打消層が形成されているため、ノーマリオフ動作を実現しながら漏れ電流を抑制することができる。
第１の実施形態に係る化合物半導体装置の構造及びバンド構造を示す図である。 参考例の構造及びバンド構造を示す図である。 ゲート電圧とドレイン電流との関係を示すグラフである。 ドレイン電圧と漏れ電流との関係を示すグラフである。 第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図５Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図５Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る化合物半導体装置の構造及びバンド構造を示す図である。 第３の実施形態、第４の実施形態に係る化合物半導体装置の構造を示す断面図である。 第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図８Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第５の実施形態、第６の実施形態に係る化合物半導体装置の構造を示す断面図である。 第７の実施形態に係るディスクリートパッケージを示す図である。 第８の実施形態に係るＰＦＣ回路を示す結線図である。 第９の実施形態に係る電源装置を示す結線図である。 第１０の実施形態に係る高周波増幅器を示す結線図である。
本願発明者は、従来の技術においてｐ型半導体層を設けた従来のＧａＮ系ＨＥＭＴで、漏れ電流が発生しやすくなっている原因を究明すべく鋭意検討を行った。この結果、ドレインに高い電圧が印加されると、ｐ型半導体層の下面近傍に正孔が発生し、この正孔が、ｐ型半導体層によって２ＤＥＧを打ち消していたチャネル領域に電子を誘起していることが明らかになった。そして、誘起された電子が存在するために漏れ電流が流れているのである。また、これに伴って、耐圧性能が低下してしまう。本願発明者は、これらの知見に基づいてｐ型半導体層の下面近傍に発生し得る正孔を打ち消して低減する正孔打消層を用いることに想到した。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を示す図である。図１（ａ）は断面図であり、図１（ｂ）はバンド図である。
第１の実施形態では、図１（ａ）に示すように、Ｓｉ基板等の基板１１上に化合物半導体積層構造１８が形成されている。化合物半導体積層構造１８には、バッファ層１２、電子走行層１３、スペーサ層１４、電子供給層１５、ドナ含有層１６及びキャップ層１７が含まれている。バッファ層１２としては、例えば厚さが１０ｎｍ〜２０００ｎｍ程度のＡｌＮ層及び／又はＡｌＧａＮ層が用いられる。電子走行層１３としては、例えば厚さが１０００ｎｍ〜３０００ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層１４としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−Ａｌ0.25Ｇａ0.75Ｎ層が用いられる。電子供給層１５としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−Ａｌ0.25Ｇａ0.75Ｎ層が用いられる。電子供給層１５には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
電子供給層１５、スペーサ層１４、電子走行層１３及びバッファ層１２に、素子領域を画定する素子分離領域１９が形成されており、素子領域内において電子供給層１５上にソース電極２０ｓ及びドレイン電極２０ｄが形成されている。ドナ含有層１６及びキャップ層１７は、電子供給層１５の平面視でソース電極２０ｓ及びドレイン電極２０ｄの間に位置する部分上に形成されている。キャップ層１７としては、例えば厚さが３０ｎｍ程度のｐ型のｐ−ＧａＮ層が用いられる。キャップ層１７には、ｐ型の不純物として、例えばＭｇが５×１０19ｃｍ-3程度の濃度でドーピングされている。キャップ層１７はｐ型半導体層の一例である。ドナ含有層１６はキャップ層１７と電子供給層１５との間に位置しており、ドナ含有層１６としては、例えば厚さが３０ｎｍ程度で、ｐ型の不純物の他にドナも含有するｐ型のｐ−ＧａＮ層が用いられる。ドナ含有層１６には、キャップ層１７と同様に、ｐ型の不純物として、例えばＭｇが５×１０19ｃｍ-3程度の濃度でドーピングされており、更に、ドナとして、例えばＳｉが１×１０17ｃｍ-3程度の濃度でドーピングされている。ドナ含有層１６は正孔打消層の一例である。
電子供給層１５上に、ソース電極２０ｓ及びドレイン電極２０ｄを覆う絶縁膜２１が形成されている。絶縁膜２１には、キャップ層１７を露出する開口部２２が形成されており、開口部２２内にゲート電極２０ｇが形成されている。そして、絶縁膜２１上に、ゲート電極２０ｇを覆う絶縁膜２３が形成されている。絶縁膜２１及び２３の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。絶縁膜２１及び２３は終端化膜の一例である。
このように構成されたＧａＮ系ＨＥＭＴにおけるゲート電極２０ｇの下方のバンド図を図１（ｂ）に示す。また、図２（ａ）に示すドナ含有層１６が存在しない参考例のバンド図を図２（ｂ）に示す。図２（ｂ）に示すように、ドナ含有層１６が存在しない参考例では、キャップ層１７中のアクセプタが、ある確率（活性化率）で正孔を放出する。この放出された正孔は価電子帯に発生する。一方、図１（ｂ）に示すように、第１の実施形態では、ドナ含有層１６及びキャップ層１７中のアクセプタから正孔が放出されるが、この正孔は、ドナ含有層１６中のドナから放出された電子と再結合して消失する。従って、価電子帯に発生する正孔が大幅に低減され、全く発生しないこともある。このため、正孔の発生に伴う、チャネル領域での電子の誘起が大幅に抑制され、漏れ電流も大幅に抑制される。更に、これらに付随して優れた耐圧性能を得ることができる。
図３に、種々のドレイン電圧Ｖｄにおけるゲート電圧とドレイン電流との関係を示す。図３（ａ）は第１の実施形態における関係を示し、図３（ｂ）は図２（ａ）に示す参考例における関係を示している。図３（ａ）と図３（ｂ）とを比較するとわかるように、参考例では、ゲート電圧が０Ｖの場合でも、第１の実施形態と比較して大きなドレイン電流が流れる。また、参考例では、ハンプとよばれる、低いゲート電圧での急激なドレイン電流の上昇もみられる。そして、このハンプは、ドレイン電圧Ｖｄが大きくなるほど顕著である。一方、第１の実施形態では、ドレイン電圧Ｖｄが高くなっても、ハンプはみられない。ゲート電圧が１Ｖの場合のドレイン電流は、第１の実施形態ではほぼ一定であるのに対し、参考例では大きく変動している。このため、第１の実施形態では、１Ｖをゲート電圧の閾値としてオン／オフを正確に区別することが可能であるが、参考例では、１Ｖをゲート電圧の閾値としたのではオン／オフを正確に区別することが困難であり、誤動作を引き起こす虞がある。
図４に、ゲート電圧が０Ｖのときのドレイン電圧と漏れ電流との関係を示す。図４（ａ）は第１の実施形態における関係を示し、図４（ｂ）は図２（ａ）に示す参考例における関係を示している。図４（ａ）に示すように、第１の実施形態では、ドレイン電圧の上昇に伴う漏れ電流の上昇は緩やかであるのに対し、図４（ｂ）に示すように、参考例では、ドレイン電圧が極めて低い場合であっても大きな漏れ電流が発生している。なお、図４（ａ）及び（ｂ）中に複数のグラフが存在するが、これらは、１枚の基板（ウェハ）に形成した複数のＧａＮ系ＨＥＭＴの各々の結果を示している。
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図５Ａ〜図５Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図５Ａ（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、スペーサ層１４、電子供給層１５、ドナ含有層１６及びキャップ層１７を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法又は分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等の結晶成長法により形成する。ＭＯＶＰＥ法によりＡｌＮ層、ＡｌＧａＮ層、ＧａＮ層を形成する場合、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｓｃｃｍ〜１００ＳＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18ｃｍ-3程度〜１×１０20ｃｍ-3程度、例えば５×１０18ｃｍ-3程度とする。また、ドナ含有層１６及びキャップ層１７へのＭｇのドーピング濃度は、１×１０19ｃｍ-3程度〜１×１０20ｃｍ-3程度、例えば５×１０19ｃｍ-3程度とし、ドナ含有層１６へのＳｉのドーピング濃度は、１×１０16ｃｍ-3程度〜１×１０18ｃｍ-3程度、例えば１×１０17ｃｍ-3程度とする。キャップ層１７の形成後には、熱処理を行ってｐ型不純物であるＭｇを活性化させる。このようにして、化合物半導体積層構造１８が形成される。
次いで、図５Ａ（ｂ）に示すように、化合物半導体積層構造１８に、素子領域を画定する素子分離領域１９を形成する。素子分離領域１９の形成では、例えば、素子分離領域１９を形成する予定の領域を露出するフォトレジストのパターンをキャップ層１７上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
その後、図５Ａ（ｃ）に示すように、キャップ層１７及びドナ含有層１６のパターニングを行い、ゲート電極を形成する予定の領域にキャップ層１７及びドナ含有層１６を残存させる。キャップ層１７及びドナ含有層１６のパターニングでは、例えば、キャップ層１７及びドナ含有層１６を残存させる予定の領域を覆うフォトレジストのパターンをキャップ層１７上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
続いて、図５Ｂ（ｄ）に示すように、素子領域内において、電子供給層１５上にソース電極２０ｓ及びドレイン電極２０ｄを、これらの間にキャップ層１７及びドナ含有層１６が位置するように形成する。ソース電極２０ｓ及びドレイン電極２０ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極２０ｓを形成する予定の領域及びドレイン電極２０ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成した後に、厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
次いで、図５Ｂ（ｅ）に示すように、全面に絶縁膜２１を形成する。絶縁膜２１は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
その後、図５Ｂ（ｆ）に示すように、絶縁膜２１の平面視でソース電極２０ｓ及びドレイン電極２０ｄの間に位置する部分に、キャップ層１７を露出する開口部２２を形成する。
続いて、図５Ｃ（ｇ）に示すように、開口部２２内にゲート電極２０ｇを形成する。ゲート電極２０ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極２０ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に、厚さが４００ｎｍ程度のＡｕ膜を形成する。そして、絶縁膜２１上に、ゲート電極２０ｇを覆う絶縁膜２３を形成する。
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。図６は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を示す図である。図６（ａ）は断面図であり、図６（ｂ）はバンド図である。
第２の実施形態では、第１の実施形態のドナ含有層１６に代えて再結合中心含有層２６が形成されている。再結合中心含有層２６はキャップ層１７と電子供給層１５との間に位置しており、再結合中心含有層２６としては、例えば厚さが３０ｎｍ程度で、ｐ型の不純物の他に再結合中心も含有するｐ型のｐ−ＧａＮ層が用いられる。再結合中心含有層２６には、キャップ層１７と同様に、ｐ型の不純物として、例えばＭｇが５×１０19ｃｍ-3程度の濃度でドーピングされており、更に、再結合中心として、例えばＦｅが１×１０18ｃｍ-3程度でドーピングされている。再結合中心含有層２６は正孔打消層の一例である。他の構成は第１の実施形態と同様である。
このように構成されたＧａＮ系ＨＥＭＴにおけるゲート電極２０ｇの下方のバンド図を図６（ｂ）に示す。図６（ｂ）に示すように、第２の実施形態では、再結合中心含有層２６及びキャップ層１７中のアクセプタから正孔が放出されるが、この正孔は、再結合中心含有層２６中の再結合中心による捕獲又は再結合によって消失する。従って、価電子帯に発生する正孔が大幅に低減され、全く発生しないこともある。このため、正孔の発生に伴う、チャネル領域での電子の誘起が大幅に抑制され、漏れ電流も大幅に抑制される。更に、これらに付随して優れた耐圧性能を得ることができる。
なお、再結合中心として用いることができる元素としては、Ｆｅの他に、Ｃｒ、Ｃｏ、Ｎｉ、Ｔｉ、Ｖ、Ｓｃ等が挙げられる。これらの１種のみが含有されていてもよく、２種以上が含有されていてもよい。
（第３の実施形態）
次に、第３の実施形態について説明する。図７（ａ）は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、ゲート電極２０ｇが化合物半導体積層構造１８にショットキー接合しているのに対し、第３の実施形態では、ゲート電極２０ｇとキャップ層１７との間に絶縁膜２１が介在しており、絶縁膜２１がゲート絶縁膜として機能する。つまり、絶縁膜２１に開口部２２が形成されておらず、ＭＩＳ型構造が採用されている。他の構成は第１の実施形態と同様である。
このような第３の実施形態によっても、第１の実施形態と同様に、ドナ含有層１６の存在に伴う、漏れ電流の抑制及び耐圧性能の向上という効果を得ることができる。
なお、絶縁膜２１の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜２１の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
（第４の実施形態）
次に、第４の実施形態について説明する。図７（ｂ）は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第４の実施形態では、電子供給層１５上に正孔障壁層３１が形成されており、その上にドナ含有層１６、キャップ層１７及びゲート電極２０ｇが形成されている。また、正孔障壁層３１上に絶縁膜２１及び絶縁膜２３も形成されている。正孔障壁層３１には、ソース電極用のリセス３２ｓ及びドレイン電極用のリセス３２ｄが形成されており、ソース電極２０ｓがリセス３２ｓを介して電子供給層１５上に形成され、ドレイン電極２０ｄがリセス３２ｄを介して電子供給層１５上に形成されている。正孔障壁層３１としては、例えば厚さが２ｎｍ程度のＡｌＮ層が用いられる。なお、リセス３２ｓ及びリセス３２ｄが必ずしも形成されている必要はなく、電子供給層１５とソース電極２０ｓ及びドレイン電極２０ｄとの間に正孔障壁層３１が介在していてもよいが、ソース電極２０ｓ及びドレイン電極２０ｄが電子供給層１５と直接接している場合の方が、コンタクト抵抗が低く、高い性能を得ることができる。他の構成は第１の実施形態と同様である。
第１の実施形態では、ゲート電極２０ｇにオン電圧が印加されると正孔がチャネルまで拡散することもあり得るが、第４の実施形態では、正孔障壁層３１が設けられているため、ゲート電極２０ｇにオン電圧が印加されてもｐ型のキャップ層１７から正孔が２ＤＥＧのチャネルまで拡散しにくい。従って、正孔の拡散に伴うオン抵抗の上昇及び電流経路の変化を抑制して、より一層良好な伝導性能を得ることができる。例えば、本実施形態によれば、安定したドレイン電流を得ることができる。
また、正孔障壁層３１を構成する窒化物半導体の格子定数が、電子供給層１５を構成する窒化物半導体の格子定数よりも小さい場合には、電子走行層１３の表面近傍の２ＤＥＧをより高濃度にして抵抗を低減することができる。
次に、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図８Ａ〜図８Ｂは、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図８Ａ（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、スペーサ層１４、電子供給層１５、正孔障壁層３１、ドナ含有層１６及びキャップ層１７を、例えばＭＯＶＰＥ法又はＭＢＥ法等の結晶成長法により形成する。正孔障壁層３１は、電子供給層１５等と連続して形成することができる。この場合、正孔障壁層３１に当たっては、電子供給層１５の形成の際に行っていたＴＭＧガス及びＳｉＨ4ガスの供給を停止して、ＴＭＡガス及びＮＨ3ガスの供給を継続すればよい。キャップ層１７の形成後には、熱処理を行ってｐ型不純物であるＭｇを活性化させる。正孔障壁層３１も、化合物半導体積層構造１８に含まれる。次いで、図８Ａ（ｂ）に示すように、第１の実施形態と同様に、化合物半導体積層構造１８に、素子領域を画定する素子分離領域１９を形成する。その後、図８Ａ（ｃ）に示すように、第１の実施形態と同様に、キャップ層１７及びドナ含有層１６のパターニングを行い、ゲート電極を形成する予定の領域にキャップ層１７及びドナ含有層１６を残存させる。
続いて、図８Ｂ（ｄ）に示すように、素子領域内において、正孔障壁層３１にリセス３２ｓ及びリセス３２ｄを形成する。リセス３２ｓ及びリセス３２ｄの形成では、例えば、リセス３２ｓを形成する予定の領域及びリセス３２ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造１８上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。続いて、リセス３２ｓ内にソース電極２０ｓを形成し、リセス３２ｄ内にドレイン電極２０ｄを形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。その後、図８（ｅ）に示すように、第１の実施形態と同様に、全面に絶縁膜２１を形成し、絶縁膜２１の平面視でソース電極２０ｓ及びドレイン電極２０ｄの間に位置する部分に、キャップ層１７を露出する開口部２２を形成する。続いて、図８（ｆ）に示すように、第１の実施形態と同様に、開口部２２内にゲート電極２０ｇを形成し、絶縁膜２１上に、ゲート電極２０ｇを覆う絶縁膜２３を形成する。
このようにして、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
なお、ドライエッチングに対するキャップ層１７及びドナ含有層１６を構成するＧａＮと正孔障壁層３１を構成するＡｌＮとの間のエッチング選択比が大きい。このため、キャップ層１７及びドナ含有層１６のパターニングの際には、正孔障壁層３１の表面が露出すると、急激にエッチングが進行しにくくなる。つまり、正孔障壁層３１をエッチングストッパとして用いたドライエッチングが可能である。従って、エッチングの制御が容易である。
更に、第１の実施形態では、ｐ型不純物であるＭｇを活性化させる熱処理の際に、Ｍｇがチャネルまで若干拡散する可能性があるが、第４の実施形態によれば、このような拡散を抑制することができる。
なお、正孔障壁層３１は、そのバンドギャップが電子供給層１５のそれよりも大きければ、ＡｌＮ層である必要はなく、例えば、電子供給層１５よりもＡｌ組成が高いＡｌＧａＮ層を用いてもよく、ＩｎＡｌＮ層を用いてもよい。正孔障壁層３１にＡｌＧａＮ層が用いられる場合、電子供給層１５の組成をＡｌxＧａ1-xＮ（０＜ｘ＜１）と表わすと、正孔障壁層３１の組成はＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）と表わすことができる。正孔障壁層３１にＩｎＡｌＮ層が用いられる場合、電子供給層１５の組成をＡｌxＧａ1-xＮ（０＜ｘ＜１）と表わすと、正孔障壁層３１の組成はＩｎzＡｌ1-zＮ（０≦ｚ≦１）と表わすことができる。正孔障壁層３１の厚さは、ＡｌＮ層である場合、１ｎｍ〜３ｎｍ（例えば２ｎｍ）であることが好ましく、ＡｌＧａＮ層又はＩｎＡｌＮ層である場合、３ｎｍ〜８ｎｍ（例えば５ｎｍ）であることが好ましい。正孔障壁層３１が、これら好適な範囲の下限より薄い場合は、正孔を阻止する能力が低くなることがあり、上限より厚い場合はデバイスのノーマリオフ性能を実現するのが比較的困難になることがある。そして、上記のように、正孔障壁層３１を構成する窒化物半導体の格子定数が、電子供給層１５を構成する窒化物半導体の格子定数よりも小さい場合には、電子走行層１３の表面近傍の２ＤＥＧをより高濃度にして抵抗を低減することができる。
（第５の実施形態）
次に、第５の実施形態について説明する。図９（ａ）は、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第２の実施形態では、ゲート電極２０ｇが化合物半導体積層構造１８にショットキー接合しているのに対し、第５の実施形態では、第３の実施形態と同様に、ゲート電極２０ｇとキャップ層１７との間に絶縁膜２１が介在しており、絶縁膜２１がゲート絶縁膜として機能する。つまり、絶縁膜２１に開口部２２が形成されておらず、ＭＩＳ型構造が採用されている。他の構成は第２の実施形態と同様である。
このような第５の実施形態によっても、第２の実施形態と同様に、ドナ含有層１６の存在に伴う、漏れ電流の抑制及び耐圧性能の向上という効果を得ることができる。
（第６の実施形態）
次に、第６の実施形態について説明する。図９（ｂ）は、第６の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第６の実施形態では、電子供給層１５上に正孔障壁層３１が形成されており、その上に再結合中心含有層２６、キャップ層１７及びゲート電極２０ｇが形成されている。また、正孔障壁層３１上に絶縁膜２１及び絶縁膜２３も形成されている。正孔障壁層３１には、ソース電極用のリセス３２ｓ及びドレイン電極用のリセス３２ｄが形成されており、ソース電極２０ｓがリセス３２ｓを介して電子供給層１５上に形成され、ドレイン電極２０ｄがリセス３２ｄを介して電子供給層１５上に形成されている。正孔障壁層３１としては、例えば厚さが２ｎｍ程度のＡｌＮ層が用いられる。なお、リセス３２ｓ及びリセス３２ｄが必ずしも形成されている必要はなく、電子供給層１５とソース電極２０ｓ及びドレイン電極２０ｄとの間に正孔障壁層３１が介在していてもよいが、ソース電極２０ｓ及びドレイン電極２０ｄが電子供給層１５と直接接している場合の方が、コンタクト抵抗が低く、高い性能を得ることができる。他の構成は第２の実施形態と同様である。
このような第６の実施形態によっても、第２の実施形態と同様に、再結合中心含有層２６の存在に伴う、漏れ電流の抑制及び耐圧性能の向上という効果を得ることができる。また、第４の実施形態と同様に、正孔の拡散を抑制して、より一層良好な伝導性能を得ることができる。更に、製造方法に関しては、第４の実施形態と同様にエッチングの制御が容易等の効果を得ることもできる。
（第７の実施形態）
第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図１０は、第７の実施形態に係るディスクリートパッケージを示す図である。
第７の実施形態では、図１０に示すように、第１〜第６の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極２０ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極２０ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極２０ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図１１は、第８の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第６の実施形態のいずれかの化合物半導体装置が用いられている。
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図１２は、第９の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
一次側回路２６１には、第８の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第６の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器（高出力増幅器）に関する。図１３は、第１０の実施形態に係る高周波増幅器を示す結線図である。
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第６の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
また、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
前記電子供給層と前記ｐ型半導体層との間に形成され、ドナ又は再結合中心を含み、正孔を打ち消す正孔打消層と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記正孔打消層は、ｐ型不純物を含有することを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記正孔打消層は、ｐ型不純物としてＭｇを含有することを特徴とする付記３に記載の化合物半導体装置。
（付記５）
前記正孔打消層は、前記ドナとしてＳｉを含有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記正孔打消層は、前記再結合中心として、Ｆｅ、Ｃｒ、Ｃｏ、Ｎｉ、Ｔｉ、Ｖ及びＳｃからなる群から選択された少なくとも１種を含有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記７）
前記電子供給層と前記ｐ型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層を有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする付記７に記載の化合物半導体装置。
（付記９）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする付記７に記載の化合物半導体装置。
（付記１０）
前記ゲート電極と前記ｐ型半導体層との間に形成されたゲート絶縁膜を有することを特徴とする付記１乃至９のいずれか１項に記載の化合物半導体装置。
（付記１１）
平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子供給層を覆う終端化膜を有することを特徴とする付記１乃至１０のいずれか１項に記載の化合物半導体装置。
（付記１２）
付記１乃至１１のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記１３）
付記１乃至１１のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
（付記１４）
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記ゲート電極を形成する工程の前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する工程を有し、
前記ｐ型半導体層を形成する工程の前に、前記電子供給層と前記ｐ型半導体層との間に位置し、ドナ又は再結合中心を含み、正孔を打ち消す正孔打消層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
（付記１５）
前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする付記１４に記載の化合物半導体装置の製造方法。
（付記１６）
前記正孔打消層は、ｐ型不純物を含有することを特徴とする付記１４又は１５に記載の化合物半導体装置の製造方法。
（付記１７）
前記正孔打消層は、ｐ型不純物としてＭｇを含有することを特徴とする付記１６に記載の化合物半導体装置の製造方法。
（付記１８）
前記正孔打消層は、前記ドナとしてＳｉを含有することを特徴とする付記１４乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１９）
前記正孔打消層は、前記再結合中心として、Ｆｅ、Ｃｒ、Ｃｏ、Ｎｉ、Ｔｉ、Ｖ及びＳｃからなる群から選択された少なくとも１種を含有することを特徴とする付記１４乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２０）
前記正孔打消層を形成する工程の前に、前記電子供給層と前記正孔打消層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する工程を有することを特徴とする付記１４乃至１９のいずれか１項に記載の化合物半導体装置の製造方法。
１１：基板
１２：バッファ層
１３：電子走行層
１４：スペーサ層
１５：電子供給層
１６：ドナ含有層
１７：キャップ層
１８：化合物半導体積層構造
２０ｇ：ゲート電極
２０ｓ：ソース電極
２０ｄ：ドレイン電極
２６：再結合中心含有層
３１：正孔障壁層

Claims (10)

  1. 基板と、
    前記基板上方に形成された電子走行層及び電子供給層と、
    前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
    前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
    前記電子供給層と前記ｐ型半導体層との間に形成され、ドナ又は再結合中心を含み、正孔を打ち消す正孔打消層と、
    を有することを特徴とする化合物半導体装置。
  2. 前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記正孔打消層は、ｐ型不純物を含有することを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記正孔打消層は、ｐ型不純物としてＭｇを含有することを特徴とする請求項３に記載の化合物半導体装置。
  5. 前記正孔打消層は、前記ドナとしてＳｉを含有することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
  6. 前記正孔打消層は、前記再結合中心として、Ｆｅ、Ｃｒ、Ｃｏ、Ｎｉ、Ｔｉ、Ｖ及びＳｃからなる群から選択された少なくとも１種を含有することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
  7. 前記電子供給層と前記ｐ型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層を有することを特徴とする請求項１乃至６のいずれか１項に記載の化合物半導体装置。
  8. 請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
  9. 請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
  10. 基板上方に電子走行層及び電子供給層を形成する工程と、
    前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
    を有し、
    前記ゲート電極を形成する工程の前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する工程を有し、
    前記ｐ型半導体層を形成する工程の前に、前記電子供給層と前記ｐ型半導体層との間に位置し、ドナ又は再結合中心を含み、正孔を打ち消す正孔打消層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
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