JP5662114B2 - 表示装置 - Google Patents

Description

本発明は表示装置、特に基板上に複数の画素回路が設けられた表示装置に関する。

平面状の基板に複数の画素回路が形成される表示装置においては、製造時に静電気によるショートが発生し、不良品が発生する場合がある（以下ではこの現象を静電破壊と呼ぶ）。例えば液晶表示装置においてその静電破壊を防ぐ対策として、ショートが起きる可能性のある配線の間に双方向ダイオードを設けることが行われている。

また静電破壊を防ぐ他の対策として、特許文献１に示すようにショートが起きうる複数の配線の間を抵抗素子で繋ぐことも行われている。

特許第３４２９７７５号公報

従来の静電破壊の対策に用いられる双方向ダイオードや配線間の抵抗素子は、基板上の２つの導電層とそれらの間にある半導体層とを用いて形成されている。もちろんこれらの素子が形成されるまでは静電破壊を防ぐことはできないので、例えば上層側の導電層をスパッタリングで形成する工程で発生する静電破壊は防げない。また回路設計上の制約も大きかった。

本発明は上記課題を鑑みてなされたものであって、その目的は、双方向ダイオードや抵抗素子を設けるより簡易な構成で静電破壊を防ぐことのできる表示装置を提供することにある。

本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。

（１）絶縁基板と、前記絶縁基板の上に第１の信号線と第２の信号線とが形成された第１の導電層と、前記第１の導電層の上層に設けられた絶縁層と、前記絶縁層の上層に設けられ、前記第１の信号線および第２の信号線と平面的に重なる半導体膜が形成された半導体層と、を含み、前記第１の信号線のうち前記半導体膜に重なる部分と前記第２の信号線のうち前記半導体膜に重なる部分との距離は、前記第１の信号線と前記第２の信号線との最小の距離より大きい、ことを特徴とする表示装置。

（２）（１）において、前記第１の信号線のうち前記半導体膜に重なる部分と前記第２の信号線のうち前記半導体膜に重なる部分との距離は、前記第１の信号線と前記第２の信号線との最小の距離より１．２倍以上大きい、ことを特徴とする表示装置。

（３）（１）または（２）において、前記半導体膜の上面に接する導電膜が設けられる第２の導電層をさらに含む、ことを特徴とする表示装置。

（４）（１）から（３）のいずれかにおいて、それぞれが画素電極と画素スイッチとを含む複数の画素回路をさらに含み、前記第１の信号線は前記画素スイッチのゲート電極に接続され、前記第２の信号線は前記画素電極との間で発生する電界を液晶に印加するコモン電極と接続される、ことを特徴とする表示装置。

（５）（１）から（３）のいずれかにおいて、前記第１の信号線および前記第２の信号線のうち少なくとも一方は、前記絶縁基板上に設けられる端子であって外部と接続するための端子とは接続されない、ことを特徴とする表示装置。

（６）絶縁基板と、前記絶縁基板の上に第１の信号線と第２の信号線とが形成された第１の導電層と、前記第１の導電層の上層に設けられた絶縁層と、前記絶縁層の上層に設けられ、前記第１の信号線および第２の信号線と平面的に重なる半導体膜が形成された半導体層と、を含み、前記半導体膜のうち前記第１の信号線と平面的に重なる第１の部分、前記第２の信号線と平面的に重なる第２の部分、および前記第１の部分と前記第２の部分との間にある第３の部分の上面に接する導電膜は形成されない、ことを特徴とする表示装置。

本発明によれば、双方向ダイオードや抵抗素子を用いて配線間を接続するより簡易な構成で静電破壊を防ぐことのできる表示装置を提供することができる。

本発明の実施形態に係る液晶表示パネルの等価回路を示す回路図である。 液晶表示パネルの額縁領域の構造の例を示す部分平面図である。 図２のＡ−Ａ切断線における断面図である。 ブリッジ半導体膜とゲート線およびコモン共通線との関係の一例を模式的に説明する図である。 ａＳｉブリッジ構造の等価回路を示す図である。 ブリッジ半導体膜とゲート線およびコモン共通線との関係の他の例を模式的に説明する図である。

以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、表示装置の例として、ＩＰＳ（In-Plane-Switching）方式の液晶表示装置に本発明を適用した場合について説明する。

本発明の実施形態に係る液晶表示装置は、液晶表示パネルを含む。液晶表示パネルは、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板（対向基板とも呼ばれる）と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバ集積回路と、を含んでいる。アレイ基板及びフィルタ基板は、いずれもガラス基板などの絶縁基板である。

図１は、本発明の実施形態に係る液晶表示パネルの等価回路を示す回路図である。液晶表示パネルのアレイ基板上には、マトリクス状に配置され表示領域を構成する複数の画素回路ＰＸと、表示領域内を図中の左右方向に延びる複数のゲート線ＧＬおよびコモン線ＣＬと、表示領域内を図中上下方向に延びる複数のドレイン線ＤＬと、が配置される。配置される画素回路ＰＸの数は液晶表示装置の解像度に対応している。本実施形態の例では解像度が２４０×４００であり、さらに赤、青、緑をそれぞれ表示するとともに横方向に並ぶ３つの画素回路ＰＸにより１つの画素を表示する。よって液晶表示パネルの表示領域内には７２０×４００の画素回路ＰＸが並んでいる。なお、アレイ基板のうち表示領域の外側の部分を額縁領域という。

ドレイン線ＤＬは、画素回路ＰＸの列ごとに設けられ、ゲート線ＧＬおよびコモン線ＣＬは、画素回路ＰＸの行ごとに設けられる。ｎ番目のゲート線をＧＬ_ｎと、ｎ番目のコモン線をＣＬ_ｎと、ｍ番目のドレイン線をＤＬ_ｍと記す。表示領域内には画素回路ＰＸの行数にあわせてＧＬ_１からＧＬ_４００の４００本のゲート線ＧＬと、ＣＬ_１からＣＬ_４００の４００本のコモン線ＣＬとが設けられている。さらに表示領域の外側にはダミーのコモン線ＣＬ_０およびＣＬ_４０１が設けられている。また表示領域内には画素回路ＰＸの列数にあわせて７２０本のドレイン線ＤＬが設けられている。さらに表示領域の外側にダミーのドレイン線ＤＬ_０およびＤＬ_７２１が設けられており、電気的にはそれぞれドレイン線ＤＬ_１およびＤＬ_７２０に接続されている。なお、ゲート線ＧＬ、ドレイン線ＤＬ、コモン線ＣＬはそれぞれ表示領域のある側の端の外側から内側へ延び、そしてその反対側の端から外側へと延びている。

各画素回路ＰＸは画素容量ＣＰと画素スイッチＴＲとを含む。画素容量ＣＰは画素電極とコモン電極と、画素電極およびコモン電極に挟まれた液晶によって構成されている。画素スイッチＴＲは薄膜トランジスタであり、そのソース電極は画素電極に接続され、ドレイン電極はこの画素回路ＰＸに対応するドレイン線ＤＬに接続される。なお、画素スイッチＴＲのような薄膜トランジスタでは構造上は極性が定まっておらず、ソースおよびドレイン電極はその薄膜トランジスタを流れる電流の向きと薄膜トランジスタがｎチャネル型かｐチャネル型かとによって定まる。よってドレイン線ＤＬに接続される方をソース電極とし、画素電極に接続される方をドレイン電極としてもよい。コモン電極はこの画素回路ＰＸに対応するコモン線ＣＬに接続される。コモン電極と画素電極との間には画素容量ＣＰに溜まった電荷に応じた電界が発生し、その電界によって液晶層を透過する光の偏光の度合いが変化し、それにより各画素回路は階調を表示する。

額縁領域のうち表示領域の左側および右側のそれぞれには、アース線ＶＧＬが図中上下方向に延びている。各ゲート線ＧＬは表示領域の左側と右側とでアース線ＶＧＬと平面的に交差している。またその交差する部分のそれぞれに対応して双方向ダイオードＢＤが設けられている。双方向ダイオードＢＤは対応する交差部分を構成するゲート線ＧＬとアース線ＶＧＬとを接続するように設けられている。２本のアース線ＶＧＬは互いに接続され、それらのアース線は液晶パネルの外部から所定の電位を供給する端子にも接続されている。表示領域の左側のアース線ＶＧＬのさらに左側と、表示領域の右側のアース線ＶＧＬのさらに右側とには、コモン共通線ＣＬＩが図中上下方向に延びている。各コモン線ＣＬは表示領域の左側と右側とでアース線ＶＧＬと平面的に交差し、さらにコモン共通線ＣＬＩに接続される。コモン共通線ＣＬＩは液晶パネルの外部からコモン電位を供給する端子に接続されている。また額縁領域のうち表示領域の上側には図中左右方向にドレイン放電線ＤＤＬが延びている。ドレイン放電線ＤＤＬは各ドレイン線ＤＬと交差しており、各ドレイン線ＤＬとドレイン放電線ＤＤＬとは双方向ダイオードＢＤを介して接続されている。ドレイン放電線ＤＤＬは双方向ダイオードＢＤを介してコモン共通線ＣＬＩに接続されている。

図２は、液晶表示パネルの額縁領域の構造の例を示す部分平面図である。特に表示領域の左側の部分を拡大した図である。また図３は図２のＡ−Ａ切断線における断面図である。コモン共通線ＣＬＩは額縁領域を図中上下方向に延びている。ゲート線ＧＬは図中左右方向に延びており、表示領域の外側のコモン共通線ＣＬＩの手前まで達している。またゲート線ＧＬは図２の上下方向に延びるアース線ＶＧＬと平面的に交差している。アース線ＶＧＬとゲート線ＧＬとが交差する箇所の周辺には、双方向ダイオードＢＤが画素回路ＰＸの各行に対して１つずつ設けられている。双方向ダイオードＢＤはダイオード接続の状態となる薄膜トランジスタ（以下では放電トランジスタという）を２つ組み合わせることで形成され、一方はアース線ＶＧＬの図中左側、他方はアース線ＶＧＬの図中右側に配置される。左側の放電トランジスタのゲート電極は、ゲート線ＧＬのうちアース線ＶＧＬと交差する部分のすぐ左の部分と接続され、またこの放電トランジスタのドレイン電極に接続されている。右側の放電トランジスタのゲート電極は、層間乗り換え構造を介してアース線ＶＧＬに接続され、また層間乗り換え構造を介してこの放電トランジスタのドレイン電極に接続されている。

コモン共通線ＣＬＩに近いゲート線ＧＬの端部は拡がっておりその形状は矩形である。アレイ基板を平面的にみてコモン共通線ＣＬＩより端側（図中左側、以下では外側と記載する）にはゲート線ＧＬのそれぞれに対応して設けられる４００本のゲート接続線ＧＬＡが図中上下方向に延びている。コモン共通線ＣＬＩを乗り越えるブリッジ配線ＢＬによって、ゲート線ＧＬと対応するゲート接続線ＧＬＡとが接続される。

表示領域の左端にはドレイン線ＤＬ１が上下方向に延びており、その左側をダミーのドレイン線ＤＬ０が延びている。ドレイン線ＤＬ１とダミーのドレイン線ＤＬ０との間には画素回路ＰＸの行ごとにコモン電極接続端子ＣＴが設けられている。コモン電極接続端子ＣＴの平面的形状は矩形であり、その左右にあるダミーのドレイン線ＤＬ０およびドレイン線ＤＬ１との間隔は一定であり、その上下に配置されるゲート線ＧＬとの間隔も一定である。コモン電極接続端子ＣＴとコモン共通線ＣＬＩとは、左右方向にまっすぐに伸びるコモン接続線ＣＬＡによって接続されている。表示領域の内においては２本のゲート線ＧＬと２本のドレイン線ＤＬとに囲まれる領域に画素回路ＰＸが配置されており、平面的にみてその領域の左下部分に画素スイッチＴＲが設けられている。

画素スイッチＴＲのドレイン電極は画素回路ＰＸに対応するドレイン線ＤＬに接続され、画素スイッチＴＲのソース電極は画素回路ＰＸの画素電極に接続される。図２ではドレイン電極はドレイン線ＤＬの一部となっている。またアース線ＶＧＬの左側の放電トランジスタのドレイン電極は同層のブリッジ配線ＢＬと接続されており、ソース電極は同層のアース線ＶＧＬと接続されている。アース線ＶＧＬの右側の放電トランジスタのドレイン電極は同層のアース線ＶＧＬと接続され、ソース電極は層間乗り換え構造を介してその図中上側に隣接するゲート線ＧＬと接続されている。

ここで、ゲート線ＧＬ、コモン共通線ＣＬＩ、コモン電極接続端子ＣＴ、コモン接続線ＣＬＡおよび放電トランジスタのゲート電極は、絶縁基板ＳＵＢ上の第１の導電層に形成されている。第１の導電層の上層には、ＳｉＮのゲート絶縁膜により形成される第１の絶縁層Ｉ１が設けられており、その上層に設けられる半導体層には、ブリッジ半導体膜ＢＳと、チャネル半導体膜ＣＳと、配線間半導体膜ＭＳとが形成される。半導体層の半導体膜は本実施形態では非晶質シリコン（ａＳｉ）によって形成されている。また半導体層の上層に設けられる第２の導電層（ソースドレイン層）には、ドレイン線ＤＬと、アース線ＶＧＬと、放電トランジスタや画素スイッチＴＲのソース電極およびドレイン電極と、ブリッジ配線ＢＬと、が形成されている。

ブリッジ半導体膜ＢＳは、平面的にみてコモン共通線ＣＬＩと、ゲート線ＧＬの端部と重なっている。より具体的にはブリッジ半導体膜ＢＳはコモン共通線ＣＬＩと交差する方向である図中左右方向に延びており、コモン共通線ＣＬＩより外側から、コモン共通線ＣＬＩを超えてゲート線ＧＬの端部の一部まで延びている。一方、ブリッジ半導体膜ＢＳの下側にはコモン共通線ＣＬＩと交差して図中左右方向に延びるブリッジ配線ＢＬが延びており、その左端はゲート接続線ＧＬＡと接続される。ブリッジ半導体膜ＢＳとゲート線ＧＬの端部とが重なる部分の右側に隣接して層間乗り換え構造があり、ブリッジ配線ＢＬの右端の部分と透明電極を介して接続されている。ブリッジ配線ＢＬの右端の部分は、左側の放電トランジスタのチャネル半導体膜ＣＳの一端と接続されている。ゲート接続線ＧＬＡには外部と接続される端子からゲート線ＧＬを駆動する信号が供給される。

コモン共通線ＣＬＩとブリッジ配線ＢＬとが平面的に重なる部分には、その２層の配線の間に配線間半導体膜ＭＳが設けられている。これは、配線間半導体膜ＭＳの上面に接するブリッジ配線ＢＬの断線を防ぐために形成されており、配線間半導体膜ＭＳは平面的にみてブリッジ配線ＢＬとコモン共通線ＣＬＩとが重なる領域を外側に一定幅拡げた形状に、さらに下層にコモン共通線ＣＬＩがなく上層にブリッジ配線ＢＬがある部分にでっぱりを設けた形状となっている。このでっぱりは、ブリッジ配線ＢＬの断線を防ぐために設けられている。なお、図２の例では、配線間半導体膜ＭＳとブリッジ半導体膜ＢＳとが平面的に接しており、見かけ上は一体になっている。配線間半導体膜ＭＳは、他にもゲート線ＧＬ、コモン接続線ＣＬＡとアース線ＶＧＬとが平面的に交差する箇所や、ドレイン線ＤＬとゲート線ＧＬとが交差する箇所などにも形成されている。チャネル半導体膜ＣＳは、放電トランジスタや画素スイッチＴＲごとに設けられており、そのゲート電極と平面的に重なり、また両端部の上面はそれらのドレイン電極およびソース電極に接している。

ソースドレイン層の上層には層間絶縁膜が形成される第２の絶縁層Ｉ２が設けられ、その上層に透明電極膜ＴＥが設けられている。透明電極膜ＴＥはＩＴＯ（Indium Tin Oxide）によって形成される。透明電極膜ＴＥは画素電極、コモン電極線ＣＥ、および層間乗り換え構造などに用いられている。層間乗り換え構造は具体的には第２の絶縁層Ｉ２から第１の導電層内の電極膜（例えばゲート線ＧＬ）の上面に達するコンタクトホールと、その隣にあり第２の絶縁層Ｉ２から第２の導電層内の電極膜（例えばブリッジ配線ＢＬ）の上面に達するコンタクトホールと、第２の絶縁層の上層に形成されそれらのコンタクトホールの底部で第１および第２の導電層の電極膜に接する透明電極膜ＴＥとによって構成される。またコモン電極接続端子ＣＴはその層にあるコモン電極線ＣＥに接続されている。なお、コモン電極線ＣＥとコモン電極接続端子ＣＴとコモン接続線ＣＬＡとは、図１のコモン線ＣＬに相当する。またコモン共通線ＣＬＩとコモン線ＣＬは同一の層で電気的に接続される状態で形成される配線であり、１つの配線とみなすこともできる。

図４はブリッジ半導体膜ＢＳとゲート線ＧＬおよびコモン共通線ＣＬＩとの関係を模式的に説明する図である。ゲート線ＧＬとブリッジ半導体膜ＢＳとの間には静電容量Ｃ１が発生しており、コモン共通線ＣＬＩとブリッジ半導体膜ＢＳとの間には静電容量Ｃ２が発生している。この構造をａＳｉブリッジ構造と呼ぶ。図５は、ａＳｉブリッジ構造の等価回路を示す図である。コモン共通線ＣＬＩとゲート線ＧＬとの間で静電容量Ｃ１およびＣ２が直列する状態となっており、またこの構造によって、コモン線ＣＬとゲート線ＧＬとが関係していることがわかる。ここで、図４に示すようにブリッジ半導体膜ＢＳとゲート線ＧＬおよびコモン共通線ＣＬＩとの間にある第１の絶縁層Ｉ１は薄膜であり非常に薄い。よって静電破壊が起きるより低い電位差でも、ブリッジ半導体膜ＢＳとゲート線ＧＬの間およびブリッジ半導体膜ＢＳとコモン共通線ＣＬＩの間で、第１の絶縁層Ｉ１を介して電流が流れる。見方を変えればａＳｉブリッジ構造は高抵抗素子として作用する。これにより、製造時にゲート線ＧＬあるいはコモン線ＣＬに溜まった電荷はａＳｉブリッジ構造によって放電され、ゲート線ＧＬとコモン線ＣＬとの間の静電破壊を防ぐことができる。またブリッジ半導体膜ＢＳを形成すれば第２の導電層の導電膜が形成される前でも効果が得られるので、第２の導電層の製造途中の静電破壊も防ぐことができる。

ここで、ａＳｉブリッジ構造が存在する箇所におけるゲート線ＧＬとコモン共通線ＣＬＩとの距離、より具体的にはゲート線ＧＬのうちブリッジ半導体膜ＢＳに重なる部分とコモン共通線ＣＬＩのうちブリッジ半導体膜ＢＳに重なる部分との距離は、ａＳｉブリッジ構造が無いと仮定した場合に静電破壊が起きない距離とする方が望ましい。少なくともゲート線ＧＬとコモン接続線ＣＬＡおよびコモン電極接続端子ＣＴとの最小の距離より広い方がよく、できれば最小の距離より１．２倍以上である方がよい。なお、ａＳｉブリッジ構造はゲート線ＧＬとコモン共通線ＣＬＩとの間だけでなく、他の配線の間にも適用できる。また半導体膜は２本の配線と平面的に重なるだけでなく、３本以上の配線と重ねてもよい。

一方で、ａＳｉブリッジ構造は静電破壊が起きやすい配線の間に形成すればよく、その位置は静電破壊が起きやすい箇所でなくてもよく、また形状の自由度も高い。これにより、従来の方法では対策をとれない配線に対しても静電破壊を防止する対策が可能となる。例えば、製造工程において液晶表示パネルの外部にアースをして静電破壊を防ぐことが行われている。これは絶縁基板ＳＵＢ上に端子を設け、製造工程中にその端子に外部のアース配線を接続し、アース配線から基準となる電位を供給することによって行われる。この構造からわかるように端子と接続されない配線（フローティング配線）はアースできない。しかし上述のブリッジ構造を用いれば、このようなフローティング配線に対しても効果を得ることができる。

ここで、ブリッジ半導体膜ＢＳの上面にソースドレイン層の電極膜ＳＤＭが接するような構造であっても静電破壊を防ぐ効果が得られる。図６は、ブリッジ半導体膜ＢＳとゲート線ＧＬおよびコモン共通線ＣＬＩとの関係の他の例を模式的に説明する図である。図４に示す例と異なり、平面的にみてブリッジ半導体膜ＢＳのうちゲート線ＧＬと重なる第１の部分、コモン共通線ＣＬＩと重なる第２の部分、および第１の部分と第２の部分との間にある第３の部分の３つの部分の上面に接するソースドレイン層の導電膜ＳＤＭが形成される。ただし、配線間の抵抗を高くするという意味では、上述のソースドレイン層の導電膜ＳＤＭが形成されない方がよい。

以下ではこのような液晶表示装置の製造工程の概要について説明する。はじめに、絶縁基板ＳＵＢ上に、ゲート線ＧＬやコモン共通線ＣＬＩを含む第１の導電層を形成する。ここで、絶縁基板ＳＵＢは、例えばガラス基板などの透明基板である。この工程では、ゲート線ＧＬ等になる金属、例えばモリブデン、タングステン、タンタル等の高融点金属やその合金を成膜し、ホトリソグラフィおよびエッチングによりパターニングし、ゲート線ＧＬ等が形成される。

次に、第１の導電層の電極膜を被覆するように第１の絶縁層Ｉ１が形成される。第１の絶縁層Ｉ１は、たとえば窒化シリコンであり、ＣＶＤ法などによって成膜される。そして連続して非晶質シリコン（ａＳｉ）を含む半導体層を成膜する。次に、半導体層をホトリソグラフィおよびエッチングによりパターニングし半導体膜を形成する。例えばエッチングの手法としてフルオロカーボン系などのガスによるプラズマイオンを用いる。

次に、例えばアルミニウム等の金属またはその合金をスパッタリングにより成膜し第２の導電層の金属膜を形成する。その後、ホトリソグラフィおよびエッチングにより、アース線ＶＧＬ等を形成する。次に、第２の絶縁層Ｉ２として例えば窒化シリコンをＣＶＤ法により成膜する。その後、コンタクトホール等を形成した後に透明電極膜ＴＥを成膜およびパターニングし、さらにその上に絶縁膜を成膜し、コンタクトホール等を形成する。その後、画素電極を形成することで、ＩＰＳ方式の画素回路や額縁領域の回路が形成される。

なお、本発明が適用されるのはＩＰＳ方式の液晶表示装置には限られない。ＴＮ（Twisted Nematic）方式やＶＡ（Vertical Alignment）方式の液晶表示装置等にも適用することができる。基板上の配線間において同様の静電破壊が発生しうる一方で、薄膜トランジスタを含む構成であればそれらの配線と重なる半導体膜を形成できるからである。またその半導体膜は非晶質シリコンでなくてもよい。

ＣＬ コモン線、ＣＬＡ コモン接続線、ＣＬＩ コモン共通線、ＤＤＬ ドレイン放電線、ＤＬ ドレイン線、ＧＬ ゲート線、ＶＧＬ アース線、ＢＤ 双方向ダイオード、ＣＰ 画素容量、ＰＸ 画素回路、ＴＲ 画素スイッチ、ＢＬ ブリッジ配線、ＢＳ ブリッジ半導体膜、ＣＳ チャネル半導体膜、ＣＴ コモン電極接続端子、ＣＥ コモン電極線、ＧＬＡ ゲート接続線、Ｃ１，Ｃ２ 静電容量、Ｉ１ 第１の絶縁層、Ｉ２ 第２の絶縁層、ＭＳ 配線間半導体膜、ＳＤＭ ソースドレイン層の電極膜、ＳＵＢ 絶縁基板、ＴＥ 透明電極膜。

Claims (5)

1. 絶縁基板と、
   前記絶縁基板の上に第１の信号線と前記第１の信号線よりも前記表示領域の側に設けられた第２の信号線と前記第１の信号線よりも前記表示領域の外側に設けられた第３の信号線とが形成された第１の導電層と、
   前記第１の導電層の上層に設けられた絶縁層と、
   前記絶縁層の上層に設けられ、前記第１の信号線および第２の信号線と平面的に重なる半導体膜が形成された半導体層と、
   を含み、
   前記第２の信号線と前記第３の信号線とは、前記半導体膜よりも上層に設けられた導電層によって電気的に接続され、
   前記第１の信号線のうち前記半導体膜に重なる部分と前記第２の信号線のうち前記半導体膜に重なる部分との距離は、前記第１の信号線と前記第２の信号線との間の距離のうち最小の距離より大きい、
   ことを特徴とする表示装置。
2. 前記第１の信号線のうち前記半導体膜に重なる部分と前記第２の信号線のうち前記半導体膜に重なる部分との距離は、前記第１の信号線と前記第２の信号線との間の距離のうち最小の距離より１．２倍以上大きい、
   ことを特徴とする請求項１に記載の表示装置。
3. 前記半導体膜の上面に接する導電膜が設けられる第２の導電層をさらに含む、
   ことを特徴とする請求項１または２のいずれかに記載の表示装置。
4. それぞれが画素電極と画素スイッチとを含む複数の画素回路をさらに含み、
   前記第１の信号線は前記画素電極との間で発生する電界を液晶に印加するコモン電極に接続され、
   前記第２の信号線は前記画素スイッチのゲート電極と接続される、
   ことを特徴とする請求項１から３のいずれかに記載の表示装置。
5. 前記第２の信号線は前記第１の信号線に直交する方向に複数設けられており、前記第２の信号線のそれぞれに対応する前記半導体膜は互いに離間して設けられている、
   ことを特徴とする請求項１から４のいずれかに記載の表示装置。

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