JP3429775B2 - 静電気対策に適するアクティブ・マトリックス方式の液晶表示装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、アクティブ・マトリクス方式の液晶表示装
置に関し、特に静電気対策に適するアクティブ・マトリ
クス基板の構成に関する。

〔背景技術〕

例えばアクティブ・マトリクス方式の液晶表示装置の
液晶表示素子（すなわち液晶表示モジュール）では、液
晶層を介して互いに対向配置されるガラス等からなる２
枚の透明絶縁基板のうち、その一方のガラス基板の液晶
層側の面に、そのＸ方向に延在し、Ｙ方向に並設される
ゲート線群と、このゲート線群と絶縁されてＹ方向に延
在し、Ｘ方向に並設されるドレイン線群とが形成されて
いる。

これらのゲート線群とドレイン線群とで囲まれた各領
域がそれぞれ画素領域となり、この画素領域にスイッチ
ング素子として例えば薄膜トランジスタ（TFT）と透明
画素電極とが形成されている。

ゲート線に走査信号が供給されることにより、薄膜ト
ランジスタがオンされ、このオンされた薄膜トランジス
タを介してドレイン線からの映像信号が画素電極に供給
される。

なお、ドレイン線群の各ドレイン線はもちろんのこ
と、ゲート線群の各ゲート線においても、それぞれ透明
絶縁基板の周辺にまで延在されて外部端子を構成し、こ
の外部端子にそれぞれ接続されて映像駆動回路、ゲート
走査駆動回路、すなわち、これらを構成する複数個の駆
動用IC（半導体集積回路）が該透明絶縁基板の周辺に外
付けされるようになっている。つまり、これらの各駆動
用ICを搭載したテープキャリアパッケージ（TCP）を基
板の周辺に複数個外付けする。

しかし、このように透明絶縁基板は、その周辺に駆動
用ICが搭載されたTCPが外付けされる構成となっている
ので、これらの回路によって、透明絶縁基板のゲート線
群とドレイン線群との交差領域によって構成される表示
領域の輪郭と、該透明絶縁基板の外枠の輪郭との間の領
域（通常、額縁と称している）の占める面積が大きくな
ってしまい、液晶表示モジュールの外形寸法を小さくし
たいという要望に反する。

それゆえ、このような問題を少しでも解消するため
に、すなわち、液晶表示素子の高密度化とその外形をで
きる限り縮小したいとの要求から、TCP部品を使用せ
ず、映像駆動用ICおよびゲート走査駆動用ICを透明絶縁
基板上に直接搭載する構成が提案された。このような実
装方式をフリップチップ方式、あるいはチップ・オン・
ガラス（COG）方式という。

本発明は、TCP部品を使用する実装法のみならず、フ
リップチップ方式の実装にも適用できるものである。

ところで、従来の前述した液晶表示素子の構造では、
モジュールが完成するまでの製造工程中に発生する静電
気（静電破壊）対策に関しては、不十分であった。すな
わち、プラズマCVDによる成膜後の工程における静電気
の発生や、配向膜塗布後のラビング処理工程において
は、基板面上をラビング布が接触するため、静電気が発
生する。このため、不良モードとしては、静電気に対し
て極めて弱いスイッチング素子である薄膜トランジスタ
（TFT）の特性不良が生じ、画面上における表示むらの
発生の原因となる。あるいは、ドレイン線が断線した
り、ゲート線群とドレイン線群の間の絶縁層が破壊さ
れ、ショート不良も発生する可能性がある。また、基板
切断工程においては、ダイヤモンドカッター等の機械的
接触を伴う方法を用いると、切断作業自体により静電気
が発生し、同様の不良発生の原因となる。更に、シート
材の塗布工程や２枚の対向基板の貼り合わせ工程、ある
いは、液晶の封入や封止工程においても、静電気が発生
し、薄膜トランジスタを設けた側の基板に侵入し、同様
の不良発生の原因となる。更に、２枚の対向基板の貼り
合わされた液晶表示パネルが完成した後のモジュール部
品実装工程においても、前述したTCP部品の熱圧着時
や、ゴムクッションの接着時、また、フリップチップ方
式の実装では、駆動用半導体チップの搭載時等に静電気
が発生し、この静電気が、液晶表示セルの薄膜トランジ
スタを設けた側の基板の周辺の端子部から侵入し、同様
の不良発生の原因となる。

なお、このような問題に対する解決手段が記載された
文献としては、例えば特開昭63−85586号、特開昭63−1
06788号、特開昭63−220289号公報等が挙げられる。

特開昭63−85586号公報では、ゲート線群とドレイン
線群は、その端部がインピーダンス素子を介して短絡線
に接続されており、侵入した静電気は、短絡線とインピ
ーダンス素子との働きで分散されることを特徴とする。

特開昭63−106788号公報では、ゲート線群あるいはド
レイン線群は、隣接する２配線毎に、交互に、ダイオー
ドと短絡線とを配置し、切断作業や表面処理作業あるい
は他の部品との接合作業等を行なった後に、前記ダイオ
ードと短絡線とをエッチングにより切り離すことを特徴
とする。

特開昭63−220289号公報では、ゲート線群とドレイン
線群は、その端部が２端子能動素子を介して基準電位配
線に接続されており、侵入した静電気は、２端子能動素
子と基準電位配線との働きで分散されることを特徴とす
る。

しかしながら、これらの従来技術では、ゲート線群と
ドレイン線群の配線以外にインピーダンス素子と短絡
線、あるいは、２端子能動素子と基準電位配線を配置す
る必要があり、また、ダイオードと短絡線とをエッチン
グにより切り離す工程が増加する等の問題があった。

そこで、本発明の目的は、スイッチング素子である薄
膜トランジスタを形成する側の基板の配線形成時から、
モジュール実装の完成するまでの工程において、静電気
対策を行い、しかも、生産性の向上と製造コストの低減
に適した液晶表示素子を提供することにある。

なお、公知例ではないが、フリップチップ方式の液晶
表示装置に関しては、同一出願人であるが、モジュール
の実装方法について、先願（特願平６−256426）があ
る。

〔発明の開示〕

上記目的を達成するために、本発明の液晶表示装置
は、液晶層を介して重ね合せた２枚の透明絶縁基板のう
ち、第１の前記透明絶縁基板の前記液晶層側の面上に、
複数本のゲート線群と、これと絶縁膜を介して交差する
複数本のドレイン線群とをそれぞれ並設し、前記ゲート
線群とドレイン線群の各交点近傍にスイッチング素子を
設けたアクティブ・マトリクス方式の液晶表示装置にお
いて、前記ゲート線間または前記ドレイン線間を接続す
る抵抗体素子群が、シール内にあり、有効画素領域の外
側に一列あるいは複数列配置されていることを特徴とす
る。

更に、前記シール内の抵抗素子群以外にシール外にも
前記ゲート線間または前記ドレイン線間を接続する抵抗
体素子群が配置されていることを特徴とする。

更に、前記シール内のドレイン線間の抵抗体素子を構
成する２導体電極間距離が、有効画素部を構成する薄膜
トランジスタのチャネル部の最小寸法にほぼ等しいこと
を特徴とする。

更に、前記抵抗体素子が光導電性を有する半導体膜を
含んで構成されていることを特徴とする。

または、有効画素領域の最初のゲート線あるいは、最
後のゲート線の更に外側に追加のゲート線と追加の画素
を複数列配置し、前記追加のゲート線の端部を互いに短
絡することを特徴とする。

または、フリップチップ方式のアクティブ・マトリク
ス方式の液晶表示装置において、一方の基板上の隣接す
る２本のドレイン線間を接続する抵抗体素子群が、シー
ル内にあり、有効画素領域の外側にＸ方向に延在して一
列あるいは複数列配置されており、更に、シール外にあ
り、同一基板面上に搭載される駆動用ICの出力側のゲー
ト線群間及び前記ドレイン線群間の配線部分でも、隣接
する配線間に、抵抗体素子群が、配置されていることを
特徴とする。

更に、前記フリップチップ方式のアクティブ・マトリ
クス方式の液晶表示装置において、有効画素領域の最初
のゲート線あるいは、最後のゲート線の更に外側に追加
のゲート線と追加の画素を複数列配置し、前記追加のゲ
ート線の端部を互いに短絡していることを特徴とする。

〔図面の簡単な説明〕

Fig.1は、本発明による液晶表示装置の静電気対策用
抵抗体素子、追加のゲート線及び追加の画素を示す平面
図である。

Fig.2は、本発明による別の実施例である液晶表示装
置の静電気対策用抵抗体素子、追加のゲート線及び追加
の画素を示す平面図である。

Fig.3Aは、Fig.1、Fig.2のＥ−Ｅ切断線における断面
図である。Fig.3Bは、Fig.3Aに示す端子間非晶質半導体
膜ASの抵抗値の電圧依存性を示す特性図である。

Fig.4は、本発明による液晶表示装置のアクティブマ
トリクス側基板SUB1の切断後のモデル化した全体回路構
成を示すもので、マトリクスの有効画素部、静電対策用
パターンED0、ED1、ED2、ED3、有効画素部周辺の追加ゲ
ート線Ｇ−１、G0、Gend＋１、追加ドレイン線D0、Dend
＋１及び周辺部の駆動用IC搭載部等の関係について示す
平面図である。

Fig.5は、切断線CT1における切断前の、表面加工する
過程におけるアクティブマトリクス側基板SUB1の全体平
面図である。

Fig.6は、本発明による液晶表示素子の基板SUB1上に
駆動用ICを搭載した様子を示す平面図である。

Fig.7は、本発明による液晶表示素子の基板SUB1のド
レイン駆動用ICの搭載部周辺と、該基板の切断線CT1付
近の要部平面図である。

Fig.8は、Fig.7の要部（ドレイン入力側コーナー部）
の拡大詳細図である。

Fig.9は、Fig.7の要部（ドレイン出力側コーナー部）
の拡大詳細図である。

Fig.10は、Fig.9,Fig.16のＢ−Ｂ切断線における断面
図である。

Fig.11Aはドレイン側の出力配線の一例を示す平面
図、Fig.11Bは、Fig.11AのＦ−Ｆ切断線における断面図
である。

Fig.12は、ゲート走査駆動用ICの搭載部の基板SB1の
要部平面図である。

Fig.13は、ゲート走査駆動用IC搭載部の端部の拡大詳
細平面図である。

Fig.14は，ゲート側の出力配線の一例を示す平面図で
ある。

Fig.15は、ゲート走査駆動用ICへの入力配線Tgの拡大
平面図である。

Fig.16は、折り曲げ可能な多層フレキシブル基板FPC
を液晶表示素子に折り曲げ実装する方法を示す斜視図で
ある。

Fig.17は、Fig.6のＡ−Ａ切断線における断面図であ
る。

Fig.18は、Fig.5のＧ部の拡大詳細平面図である。

Fig.19は、Fig.1、Fig.2の画素部P1、P2の一例を示す
平面図である。

Fig.20は、基板SUB1側の工程Ａ〜Ｃの製造工程を示す
画素部とゲート端子部の断面図のフローチャートであ
る。

Fig.21は、基板SUB1側の工程Ｄ〜Ｅの製造工程を示す
画素部とゲート端子部の断面図のフローチャートであ
る。

Fig.22は、基板SUB1側の工程Ｆ〜Ｇの製造工程を示す
画素部とゲート端子部の断面図のフローチャートであ
る。

Fig.23は、液晶表示パネルとその周辺に配置された回
路を示すブロック図である。

Fig.24は、表示制制御装置からゲートおよびドレイン
ドライバへの表示用データとクロック信号の流れを示す
図である。

Fig.25は、液晶表示モジュールにおける、コモン電極
に印加されるコモン電圧、ドレイン電極に印加されるド
レイン電圧、ゲート電極に印加されるゲート電圧のレベ
ルおよびその波形を示す図である。

Fig.26A、Fig.26Bはそれぞれ液晶表示モジュールの要
部断面図である。

Fig.27は、液晶表示モジュールを実装したノートブッ
ク型のパソコンあるいはワープロの斜視図である。

〔発明を実施するための最良の形態〕

以下、図面を用いて本発明の実施例について詳細に説
明する。

《駆動用ICチップ搭載部近傍の平面および断面構成》 Fig.6は、例えばガラスからなる透明絶縁基板SUB1上
に駆動用ICを搭載した様子を示す平面図である。さら
に、Ａ−Ａ切断線における断面図をFig.17に示す。Fig.
6において、一方の透明絶縁基板SUB2は、一点鎖線で示
すが、透明絶縁基板SUB1の上方に重なって位置し、シー
ルパターンSL（Fig.6参照）により、有効表示部（有効
画面エリア）ARを含んで液晶LCを封入している。透明絶
縁基板SUB1上の電極COMは、導電ビーズや銀ペースト等
を介して、透明絶縁基板SUB2側の共通電極パターンに電
気的に接続させる配線である。配線DTM（あるいはGTM）
は、駆動用ICからの出力信号を有効表示部AR内の配線に
供給するものである。入力配線Tdは、駆動用ICへ入力信
号を供給するものである。異方性導電膜ACFは、一列に
並んだ複数個の駆動用IC部分に共通して細長い形状とな
ったものACF2と上記複数個の駆動用ICへの入力配線パタ
ーン部分に共通して細長い形状となったものACF1を別々
に貼り付ける。パッシベーション膜（保護膜）PSV1、PS
Vは、Fig.17にも示すが、電食防止のため、できる限り
配線部を被覆し、露出部分は、異方性導電膜ACF1にて覆
うようにする。

さらに、駆動用ICの側面周辺は、シリコーン樹脂SIL
が充填され（Fig.17参照）、保護が多重化されている。

《液晶表示素子とその外周部に配置された回路》 Fig.23は、薄膜トランジスタTFTをスイッチング素子
として用いたアクティブ・マトリクス方式TFT液晶表示
モジュールのTFT液晶表示素子とその外周部に配置され
た回路を示すブロック図である。本例では、それぞれ液
晶表示素子の片側のみに配置されたドレインドライバIC
1〜ICMおよびゲートドライバIC1〜ICNは、Fig.17に示し
たように、液晶表示素子の一方の透明絶縁基板SUB1上に
形成されたドレイン側引き出し線DTMおよびゲート側引
き出し線GTMと異方性導電膜ACF2あるいは紫外線硬化樹
脂SIL等でチップ・オン・ガラス実装（COG実装）されて
いる。本例では、XGA仕様である800×３×600の有効ド
ットを有する液晶表示素子に適用している。このため、
液晶表示素子の透明絶縁基板上には、240出力のドレイ
ンドライバICを長辺に10個（Ｍ＝10）と、101出力のゲ
ートドライバICを短辺に６個（Ｎ＝６）とをCOG実装し
ている。画素数からは、ゲートドライバの出力は、合計
600出力あれば足りるが、後述するように、有効画素部
の上下に追加ゲート線を形成するため、最上部101出
力、中央部100出力×４、及び最下部101出力の構成をと
っている。なお、同一のゲートドライバICにて、100、1
01出力の使い分けができる。

液晶表示素子の上側にはドレインドライバ部103が配
置され、また、側面部には、ゲートドライバ部104、他
方の側面部には、コントローラ部101、電源部102が配置
されている。コントローラ部101および電源部102、ドレ
インドライバ部103、ゲートドライバ部104は、それぞれ
電気的接続手段JN1、３により相互接続されている。

本例では、XGAパネルとして800×３×600ドットの10.
4インチ画面サイズのTFT液晶表示モジュールを設計し
た。このため、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各ドッ
トの大きさは、264μｍ（ゲート線ピッチ）×88μｍ
（ドレイン線ピッチ）となっており、１画素は、赤色
（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３ドットの組合せ
で、264μｍ角となっている。このため、ドレイン線引
き出し配線DTMを800×３本とすると、引き出し線ピッチ
は、100μｍ以下となってしまい、現在使用可能なテー
プキャリアパッケージ（TCP）実装の接続ピッチ限界以
下となる。COG実装では、使用する異方性導電膜等の材
料にも依存するが、おおよそ駆動用ICチップのバンプBU
MPのピッチで約70μｍおよび下地配線との交叉面積で約
40μｍ角が現在使用可能な最小値といえる。このため、
本例では、液晶パネルの１個の長辺側にドレインドライ
バICを一列に片側配置し、ドレイン線を該長辺側に引き
出して、ドレイン線引き出し配線DTMのピッチを88μｍ
とした。したがって、駆動用ICチップのバンプBUMP（Fi
g.17参照）ピッチを約70μｍおよび下地配線との交叉面
積を約40μｍ角に設計でき、下地配線と、より高い信頼
性で接続するのが可能となった。ゲート線ピッチは264
μｍと十分大きいため、片側の短辺側にてゲート線引き
出しGTMを引き出している。但し、さらに高精細になる
と、ドレイン線側と同様に、対向する２個の短辺側にゲ
ート線引き出し線GTMを交互に引き出すことも可能であ
る。しかし、ドレイン線あるいはゲート線を交互に引き
出す方式では、引き出し配線DTMあるいはGTMと駆動用IC
の出力側BUMPとの接続は容易になるが、周辺回路基板を
液晶パネルPNLの対向する２長辺の外周部に配置する必
要が生じ、このため、外形寸法が片側引き出しの場合よ
りも大きくなるという問題がある。

また、表示色数が増えると表示データのデータ線数が
増加し、情報処理装置の最外形が大きくなる。このた
め、本例では、多層フレキシブル基板を使用すること
で、従来の問題を解決した。

本例で採用した駆動用ICは、Fig.6におおよその外観
を示すが、モジュール外形をできる限り小さくするた
め、非常に細長い形状であり、例えば、ゲート側の駆動
用ICでは、長辺寸法は、約11〜17mm、短辺寸法は、約1.
0〜1.5mm、ドレイン側の駆動用ICでは、長辺寸法は、約
11〜20mm、短辺寸法は、約1.0〜2.0mmである。また、本
例では、有効表示部ARと駆動用ICの出力側バンプBUMP部
との間のゲート出力配線パターンGTMは、駆動用ICの長
辺方向と短辺方向との３方向から延在している。一方、
ドレイン出力配線パターンGTMは、駆動用ICの長辺方向
の１方向から延在している。

例えば、本例では、ゲート側の駆動用ICでは、101出
力のうち21本を２短辺側から、残り、約80本を１長辺側
から出力配線する。ドレイン側の駆動用ICでは、駆動用
ICを細長く設計し、長辺方向のみの出力配線とし、240
出力を１長辺側から出力配線している。

Fig.25に、コモン電極に印加されるコモン電圧、ドレ
インに印加されるドレイン電圧、ゲート電極に印加され
るゲート電圧のレベル、および、その波形を示す。な
お、ドレイン波形は黒を表示しているときのドレイン波
形を示す。

例えば、ゲートオンレベル波形（直流）とゲートオフ
レベル波形は、−９〜−14ボルトの間でレベル変化し、
10ボルトでゲートオンする。ドレイン波形（黒表示時）
とコモン電圧Vcom波形は、０〜３ボルトの間でレベル変
化する。例えば、黒レベルのドレイン波形を１水平期間
（1H）毎に変化させるため、論理処理回路で１ビットず
つ論理反転を行ない、ドレインドレイバに入力してい
る。ゲートのオフレベル波形は、Vcom波形と略同一振
幅、同位相で動作する。

Fig.24は、本例のTFT液晶表示モジュールにおける、
ゲートドライバ104、ドレインドライバ103に対する表示
用データとクロック信号の流れを示す図である。

表示制御装置101は、本体コンピュータからの制御信
号（クロック，表示タイミング信号、同期信号）を受け
て、ドレインドライバ103への制御信号として、クロッ
クD1（CL1）、シフトクロックD2（CL2）および表示デー
タを生成し、同時に、ゲートドライバ104への制御信号
として、フレーム開始指示信号FLM、クロックＧ（CL3）
および表示データを生成する。

また、ドレインドライバ103の前段のキャリー出力
は、そのまま次段のドレインドライバ103のキャリー入
力に入力される。

《透明絶縁基板SUB1の製造方法》 つぎに、上述した液晶表示装置の第１の透明絶縁基板
SUB1側の製造方法について、Fig.20〜Fig.22を参照して
説明する。なお、同図において、中央の文字は工程名の
略称であり、左側は画素部分、右側はゲート端子付近の
断面形状で見た加工の流れを示す。工程ＢおよびＤを除
き、工程Ａ〜Ｇの工程は各写真（ホト）処理に対応して
区分けしたもので、各工程のいずれの断面図もホト処理
後の加工が終わり、ホトレジストを除去した段階を示し
ている。なお、上記写真（ホト）処理とは本説明ではホ
トレジストの塗布からマスクを使用した選択露光を経
て、これを現像するまでの一連の作業を示すものとし、
繰り返しの説明は避ける。以下区分した工程にしたがっ
て説明する。

工程Ａ、Fig.20 7059ガラス（商品名）からなる第１の透明絶縁基板SU
B1の両面に酸化シリコン膜SIOをディップ処理により設
けた後、500℃、60分間のベークを行なう。なお、このS
IO膜は透明絶縁基板SUB1の表面凹凸を緩和するために形
成するが、凹凸が少ない場合、省略できる工程である。
膜厚が2800ÅのAl−Ta、Al−Ti−Ta、Al−Pd等からなる
第１導電膜g1をスパッタリングにより設ける。ホト処理
後、リン酸と硝酸と氷酢酸との混酸液で第１導電膜g1を
選択的にエッチングする。

工程Ｂ、Fig.20 レジスト直描後（前述した陽極酸化パターン形成
後）、３％酒石酸をアンモニヤによりPH6.25±0.05に調
整した溶液をエチレングリコール液で1:9に稀釈した液
からなる陽極酸化液中に基板SUB1を浸漬し、化成電流密
度が0.5mA/cm2になるように調整する（定電流化成）。
つぎに、所定のAl2O3膜厚が得られるのに必要な化成電
圧125Vに達するまで陽極酸化（陽極化成）を行なう。そ
の後、この状態で数10分保持することが望ましい（定電
圧化成）。これは均一なAl2O3膜を得る上で大事なこと
である。それによって、導電膜g1が陽極酸化され、走査
信号線（ゲートライン）GL上および側面に自己整合的に
膜厚が1800Åの陽極酸化膜AOFが形成され、薄膜トラン
ジスタTFTのゲート絶縁膜の一部となる。

工程Ｃ、Fig.20 膜厚が1400ÅのITO膜からなる導電膜d1をスパッタリ
ングにより設ける。ホト処理後、エッチング液として塩
酸と硝酸の混酸液で導電膜d1を選択的にエッチングする
ことにより、ゲート端子GTM、ドレイン端子DTMの最上層
および透明画素電極ITO1を形成する。

工程Ｄ、Fig.21 プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚2000Åの窒化Si膜を設け、プラ
ズマCVD装置にシランガス、水素ガスを導入して、膜厚
が2000Åのｉ型非晶質Si膜を設けたのち、プラズマCVD
装置に水素ガス、ホスフィンガスを導入して膜厚が300
ÅのＮ＋型の非晶質Si膜d0を設ける。この成膜は同一CV
D装置で反応室を変え連続して行なう。

工程Ｅ、Fig.21 ホト処理後、ドライエッチングガスとしてSF6、BClを
使用してＮ＋型非晶質Si膜d0、ｉ型非晶質Si膜ASをエッ
チングする。続けて、SF6を使用して窒化Si膜GIをエッ
チングする。もちろん、SF6ガスでＮ＋型非晶質Si膜d
0、ｉ型非晶質Si膜ASおよび窒化Si膜GIを連続してエッ
チングしても良い。

このように３層のCVD膜をSF6を主成分とするガスで連
続的にエッチングすることが本実施例の製造工程の特徴
である。すなわち、SF6ガスに対するエッチング速度は
Ｎ＋型非晶質Si膜d0、ｉ型非晶質Si膜AS、窒化Si膜GIの
順に大きい。したがって、Ｎ＋型非晶質Si膜d0がエッチ
ング完了し、ｉ型非晶質Si膜ASがエッチングされ始める
と上部のＮ＋型非晶質Si膜d0がサイドエッチされ、結果
的にｉ型非晶質Si膜ASが約70度のテーパに加工される。
また、ｉ型非晶質Si膜ASのエッチングが完了し、窒化Si
膜GIがエッチングされ始めると、上部のＮ＋型非晶質Si
膜d0、ｉ型非晶質Si膜ASの順にサイドエッチされ、結果
的にｉ型非晶質Si膜ASが約50度、窒化シリコン膜GIが20
度にテーパ加工される。上記テーパ形状のため、その上
部にソース電極SD1が形成された場合も断線の確率は著
しく低減される。Ｎ＋型非晶質Si膜d0のテーパ角度は90
度に近いが、厚さが300Åと薄いために、この段差での
断線の確率は非常に小さい。したがって、Ｎ＋型非晶質
Si膜d0、ｉ型非晶質Si膜AS、窒化Si膜GIの平面パターン
は厳密には同一パターンではなく、断面が順テーパ形状
となるため、Ｎ＋型非晶質Si膜d0、ｉ型非晶質Si膜AS、
窒化Si膜GIの順に大きなパターンとなる。

工程Ｆ、Fig.22 膜厚が600ÅのCrからなる第２導電膜d2をスパッタリ
ングにより設け、さらに膜厚が4000ÅのAl−Pd、Al−S
i、Al−Ta、Al−Ti−Ta等からなる第３導電膜d3をスパ
ッタリングにより設ける。ホト処理後、第３導電膜d3を
工程Ａと同様な液でエッチングし、第２導電膜d2を硝酸
第２セリウムアンモニウム溶液でエッチングし、映像信
号線DL、ソース電極SD1、ドレイン電極SD2を形成する。

ここで本実施例では、工程Ｅに示すように、Ｎ＋型非
晶質Si膜d0、ｉ型非晶質Si膜AS、窒化Si膜GIが順テーパ
となっているため、映像信号線DLの抵抗の許容度の大き
い液晶表示装置では第２導電膜d2のみで形成することも
可能である。

つぎに、ドライエッチング装置にSF6、BClを導入し
て、Ｎ＋型非晶質Si膜d0をエッチングすることにより、
ソースとドレイン間のＮ＋型半導体層d0を選択的に除去
する。

工程Ｇ、Fig.22 プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が0.6μｍの窒化Si膜を設け
る。ホト処理後、ドライエッチングガスとしてSF6を使
用してエッチングすることにより、保護膜PSV1を形成す
る。保護膜としてはCVDで形成したSiN膜のみならず、有
機材料を用いたものも使用できる。

《液晶表示パネルの一画素とその周辺部》 Fig.19は、Fig.20〜Fig.22に示す製造方法で作製され
た液晶表示パネルの一画素とその周辺部を示す。

各画素は、隣接する２本の走査信号線（ゲートライン
または水平信号線）GLと、隣接する２本の映像信号線
（データライン、ドレインライン、または、垂直信号
線）DLとの交差領域内（４本の信号線に囲まれた領域）
に配置されている。各画素は、薄膜トランジスタTFT、
透明画素電極ITO1および保持容量素子（付加容量素子）
Caddを含む。走査信号線GLは、映像信号線DLとの交差付
近で二股に分岐している。これは、この部分の二股のラ
インの内の一方が映像信号線DLと短絡した場合、これを
レーザを用いて切断し、他の一方の（切断していない）
ラインでライン欠陥とならず正常に動作させるためであ
る。

《静電対策を適用した透明絶縁基板SUB1の全体構成》 Fig.5は、切断線CT1における切断前の、表面加工する
過程における透明絶縁基板SUB1の全体平面図である。ま
た、Fig.4は、切断線CT1における切断後の透明絶縁基板
SUB1のモデル化した全体回路構成図である。

Fig.5に示すように、切断前は、静電気対策として、
ゲート線群及びドレイン線群の外周に、短絡配線SHg、S
Hd、SHaが形成され、コンデンサESDを介して容量結合さ
れている。また、駆動IC下の搭載部には、短絡配線SHc
が形成されている。これらの短絡線は、静電気スパーク
の発生による端子破壊を防止する効果があり、詳しい構
成は後述する。これらの短絡配線SHg、SHd、SHaは、基
板切断後は、切断線CT1の外側にあり、除去されるた
め，静電気対策としては役にたたなくなる。また、短絡
配線SHcも、駆動ICを基板SUB1に搭載する前に、レーザ
等で切断する。従って、基板切断後の静電気対策に対し
ては、これら短絡配線のみでは、不満足であった。特
に、２枚の対向基板の貼り合わされた液晶表示セルが完
成した後のモジュール部品実装工程においては、TCP部
品の熱圧着時や、ゴムクッションの接着時、また、フリ
ップチップ方式の実装では、駆動用半導体ICチップの搭
載時等に静電気が発生し、液晶表示セルの薄膜トランジ
スタを設けた側の基板の端子部から侵入し、不良発生の
原因となる。

そこで、本発明では、シールの内側及び外側に、ゲー
ト端子GTM間またはドレイン端子DTM間に抵抗体素子を形
成し、また、追加のゲート線及び追加の画素を初段ある
いは最終段ゲートの外側に付加し、追加のゲート線の端
部を各々短絡することで、前記の不良発生を防止するも
のである。

Fig.4は、本発明の一実施例であるフリップチップ方
式のアクティブ・マトリクス基板SUB1の回路構成を示
す。

シールSL領域の内側には、Ｘ方向に延在し、ドレイン
端子DTM間に抵抗体素子ED3が形成され、シールSL領域の
外側には、ゲート端子GTM間またはドレイン端子DTM間に
抵抗体素子ED0、ED1、ED2が形成され、静電気対策を行
う。

また、有効画素部を構成するゲート線群G1〜Gend以外
に、追加のゲート線として、Ｇ−１、G0を初段ゲート線
外側に、Gend＋１を最終段ゲート線外側に形成する。こ
れらの追加ゲート線は有効画素部内のゲート線と同時に
形成される。また、追加ゲート線G0、ゲート線群G1〜Ge
nd、追加ゲート線Gend＋１には、ゲート走査駆動用IC1
〜ICNから、薄膜トランジスタをオン、オフさせる出力
波形が、順次１水平期間毎にシフトされながら印加され
る。更に、追加ゲート線Ｇ−１にも、追加ゲート線G0と
短絡線SHYを介して、前記のゲート出力波形が印加さ
れ、静電気対策となる。

また、追加のドレイン線として、D0を初段ドレイン線
D1外側に、Dend＋１を最終段ドレイン線Dend外側に形成
する。これらの追加ドレイン線は有効画素部内のドレイ
ン線と同時に形成される。また、ドレイン線群D1〜Dend
には、ドレインドライバIC1〜ICMからの信号波形が印加
される。更に、追加ドレイン線D0及びDend＋１は、Ｙ方
向に延在し、コモン電圧供給端子Vcomからの配線部と接
続され、ダミー端子DMY部分において、Fig.16に示すよ
うに、後工程で、フレキシブル基板FPCが接続され、コ
モン電圧波形が印加される。また、コモン電圧を印加す
る箇所は、この他にも、ドレインドライバIC間のシール
SL内に、Fig.4及びFig.6に示すように、コモン電圧供給
端子Vcomが数箇所形成され、端子と接続され、コモン電
圧波形が印加される。更に、ゲート走査駆動IC側では、
追加ゲート線Gend＋１の外側にも、コモン電圧供給端子
Vcomを１箇所形成する。このように、ドレインドライバ
ICを片側配置した構成でも、コモン電圧供給端子Vcomを
透明基板SUB1の３つのコーナ部、及びドレインドライバ
IC間の複数箇所に形成することで、共通電極の全面にわ
たり、波形歪みの均一なコモン電圧波形を印加できる。

《シール領域の内側でのゲート端子GTM間またはドレイ
ン端子DTM間の抵抗体素子ED3による静電対策》 Fig.1は、本発明の一実施例を示し、有効画素部ARの
最初のゲート線G1近傍の平面図を示す。抵抗体素子ED3
は、ドレイン端子DTMの検査端子TESTと追加ゲート線Ｇ
−１との間に、Ｘ方向に延在して形成する。

Fig.2は、本発明の別の実施例を示し、ドレイン端子D
TM間に、抵抗体素子ED3をＸ方向に延在して、２列配置
した様子を示す平面図である。

このように、抵抗体素子ED3の列数は、特に限定され
ない。ただし、モジュール完成時の額縁幅を最小にした
い場合には、Fig.1の１列構成が有利となる。

Fig.3AはFig.1、Fig.2のＥ−Ｅ切断線における断面図
である。

ドレイン端子DTM間（またはゲート端子GTM間）には、
Fig.1、Fig.2、Fig.3Aに示すように、絶縁膜GI、非晶質
半導体膜AS、半導体膜d0、導電膜d2、d3からなる抵抗体
素子ED3が接続されている。また、その上は保護膜PSV1
で覆われている。なお、抵抗体素子ED3の絶縁膜GIは薄
膜トランジスタTFTのゲート絶縁膜の一部の絶縁膜GIと
同一層で同時に形成される（Fig.22（Ｇ）の左側の図参
照）。同様に、半導体膜ASは薄膜トランジスタTFTのチ
ャネル形成用ｉ型非晶質Si膜と、半導体膜d0はＮ＋型非
晶質Si膜d0と、導電膜d2、d3はソース、ドレイン電極SD
1、SD2形成用の導電膜d2、d3と同一層で同時に形成され
る。

抵抗体素子ED3は、シール内に形成されるため、外気
にさらされることがなく、導電膜d0、d2、d3の間隔LIを
小さく設計できる。

本例では、この間隔LIは、薄膜トランジスタTFTのチ
ャネル最小寸法LTの約８μｍに対して、約12μｍとし
た。これは、以下の理由による。

Fig.3Bは、Fig.3Aに示す端子間の一個の抵抗体素子ED
3における非晶質半導体膜ASの抵抗値の電圧依存性を示
す特性図の一例である。

本実験では、抵抗体素子ED3の幅WIは、26.5μｍ一定
とし、間隔LIを12.5μｍ、32.0μｍと変化させている。
なお、印加電圧としては、静電気印加時間200msec以下
のパルスを想定し、電圧値で、０〜200ボルト（10ボル
トステップ）印加し、遮光状態にて抵抗体素子ED3の抵
抗値を測定した。

前記パルスでは、200ボルト印加までは、図示するよ
うに、抵抗体素子ED3は、破壊しないことが分かる。抵
抗体素子ED3の絶縁破壊電圧は、特性検査時や薄膜トラ
ンジスタの特性を安定化させる処理時に、約50〜100ボ
ルトの電圧を端子から印加するため、約100ボルト以上
の絶縁耐圧とする必要がある。前記絶縁破壊電圧は、静
電気の印加時間の関数である。例えば、図示してはいな
いが、200ボルト直流電圧印加時では、間隔LIを12.5μ
ｍとすると、端子間抵抗が高くなるモードが発生しはじ
め、一部の非晶質半導体膜ASが絶縁破壊しはじめること
が分かった。

また、抵抗体素子ED3は、導電膜d0、d2、d3が平坦な
半導体膜AS上に形成されるため、薄膜トランジスタ部よ
りも精度良くパターンが形成でき、この間隔LIは、チャ
ネル最小寸法より小さく設計することも可能で、約４μ
ｍまでは加工可能である。従って、抵抗体素子ED3の破
壊開始電圧を十分下げることが可能で、静電気による薄
膜トランジスタへの印加電圧値を薄膜トランジスタのし
きい値電圧の変化等を生じさせる前に、抵抗体素子ED3
の部分で、十分に静電気のエネルギーを吸収させること
ができる。

また、抵抗体素子ED3の抵抗値は、印加電圧が増大す
るにつれ、非線形的に減少するため、破壊しやすくな
る。図示してはいないが、直流電圧印加時では、前記パ
ルス印加時に比べ、更に、約２桁は抵抗が低くなること
が分かった。例えば、150ボルトの電圧印加間では、間
隔LIが12.5μｍの時は、パルス印加時の抵抗値は約８×
10⁹Ω、直流電圧印加時の抵抗値は約５×10⁷Ωであり、
間隔LIが32μｍの時は、パルス印加時の抵抗値は約６×
10¹¹Ω、直流電圧印加時の抵抗値は約1.5×10¹⁰Ωであ
った。このように、静電気の電圧が高くなるほど、及び
印加時間が長くなるほど、抵抗体の負荷は小さくなる。

以上の結果から、本例では、間隔LIは、ほぼチャネル
長LTに等しい約12μｍとしたが、静電気の電圧100〜300
ボルト以上を想定し、約４〜40μｍの範囲で、最も悪影
響がある静電気の特性に合わせて、任意に設定すること
ができる。

また、幅WIの値は、本例では、約15μｍとした。幅WI
を大きくすることで、端子間抵抗を下げることができ、
よりチャネル長LIを大きくできる利点があり、静電気の
侵入をり効果に防ぐことができる。但し、ドレイン端子
間ショートの確率も増えるため、１画素長P1以下にする
ことが好ましい。

抵抗体素子ED3により、基板SUB1面上の切断後から駆
動用ICを搭載し、モジュール完成までの工程において、
切断線CT1付近の端子から侵入した静電気が薄膜トラン
ジスタを破壊することなく、速やかに分散され、静電気
による影響を抑制できる。抵抗体素子ED3は、複数列並
列に形成したほうが、抵抗体の負荷を、より小さくする
ことができ、静電気による影響を更に抑制できる。

また、抵抗体素子ED3を光導電性のある半導体膜ASを
含んで構成しており、静電破壊防止のため抵抗を更に減
少させておきたいときは抵抗体素子ED3に、基板SUB1の
裏面側から、必要に応じて光を照射して抵抗を減少さ
せ、駆動用IC搭載後の検査時や液晶表示素子完成後にお
いて抵抗減少を解除したいときは、前記光が照射されな
いようにし、抵抗減少が解除され、液晶表示素子の正常
な動作を復帰できる。

《追加のゲート線を複数本配置し、前記複数ゲート線の
端部を互いに短絡することによる静電気対策》 Fig.1は、本発明の一実施例を示し、追加ラインG0と
Ｇ−１は、ゲート走査駆動ICの搭載される側とは反対側
（封入口側）の切断線CT1の内側にて、短絡線SHYにて短
絡する。図示していないが、最初のゲート線G1と追加ラ
インG0の間の領域には、Fig.19に示すような画素P1がＸ
方向に延在して形成され、更に追加ラインG0とＧ−１の
間の領域には、Fig.19に示す画素において、Ｙ方向の距
離を２−２切断線の付近を省略し縮小した画素P2が、Ｘ
方向に延在して形成される。画素P2のＹ方向の距離を、
例えば、約100μｍとし、抵抗体素子ED3のＹ方向の距離
を、例えば、約100μｍとすることで、１画素P1のＹ方
向の距離264μｍ以内の面積で、コンパクトな静電気対
策素子が形成できる。また、前記追加ライン間の画素P2
は、Fig.19に示す、他方の基板SUB2上のブラックマトリ
クスBMにより、完全に遮光し、有効画素部ARのみ観測で
きるようにする。

Fig.2は、本発明の別の実施例を示し、更に、有効画
素部ARの初段ゲートラインG1に追加して、Ｘ方向に延在
する追加ラインG0、Ｇ−１、Ｇ−２の３本を配置してい
る。これらの追加ライン間には、画素P2が形成される。

このように、追加ライン数は、特に限定されない。た
だし、モジュール完成時の額縁幅を最小にしたい場合に
は、Fig.1の追加ラインG0とＧ−１の構成が有利とな
る。

このように、追加ゲートを形成することで、基板SUB1
面上の切断後から駆動用ICを搭載し、モジュール完成ま
での工程において、切断線CT1付近の端子から侵入した
静電気が、有効画素部ARの周囲の追加の薄膜トランジス
タの部分で、速やかに分散され、有効画素部AR内への静
電気による影響を抑制できる。この追加ゲートの構成
は、複数本を並列に形成したほうが、周囲の追加の薄膜
トランジスタの部分をより増加することができ、静電気
による影響を抑制できる。

更に、追加ゲート線Ｇ−１、Ｇ−２には、短絡線SHY
で短絡し、ゲート走査駆動用IC1から、薄膜トランジス
タをオン、オフさせる出力波形を追加ゲート線G0と短絡
線SHYを介して印加する。こうして、追加ゲートライン
の電圧を固定させることができ、静電気による影響を抑
制できる。なお、短絡線SHYは、追加ドレイン線D0の外
側に形成しても良い。ただし、追加ゲート線G0上のパル
ス波形の歪みをゲート線G1とほぼ等しくするため、本例
では、ゲート走査駆動ICの搭載される側とは反対側（封
入口側）の切断線CT1の内側にて短絡する。

更に、本例では、追加のドレイン線として、D0を初段
ドレイン線D1外側に、Dend＋１を最終段ドレイン線Dend
外側に形成する。こうして、有効画素部ARの周囲に追加
された薄膜トランジスタの部分で、静電気を速やかに分
散し、有効画素部AR内への静電気による影響を抑制でき
る。

《シール領域の外側でのゲート端子GTM間またはドレイ
ン端子DTM間の抵抗体素子ED0、ED1、ED2による静電対
策》 Fig.10はFig.9、Fig.18のＢ−Ｂ切断線における断面
図である。

駆動用ICの出力側の配線部分であるドレイン端子DTM
間またはゲート端子GTM間には、Fig.4、Fig.5、Fig.9、
Fig.13、Fig.18に示すように、絶縁膜GI、非晶質半導体
膜AS、半導体膜d0、導電膜d2、d3からなる抵抗体素子ED
0、ED1、ED2が接続されている。また、その上は保護膜P
SV1で覆われている。なお、これらの抵抗体素子の絶縁
膜GIは薄膜トランジスタTFTのゲート絶縁膜の一部の絶
縁膜GIと同一層で同時に形成される。半導体膜ASは薄膜
トランジスタTFTのチャネル形成用ｉ型非晶質Si膜と、
半導体膜d0はＮ＋型非晶質Si膜d0と、導電膜d2、d3はソ
ース、ドレイン電極SD1、SD2形成用の導電膜d2、d3と同
一層で同時に形成される。なお、Fig.10において、導電
膜d2、d3間の半導体膜ASの長さは、外気の影響で静電破
壊電圧が低下することを考慮し、約20μｍ以上とする。
具体的には、約30〜100μｍとした。

これにより、駆動用IC毎に、ゲート線GL（またはドレ
イン線DL）と接続されたゲート端子GTM（またはドレイ
ン端子DTM）間は、抵抗体素子により接続されている。
したがって、スイッチング素子として形成した薄膜トラ
ンジスタのゲート・ドレイン間の抵抗よりも、抵抗体の
負荷を小さくすることができ、侵入した静電気が薄膜ト
ランジスタを破壊することなく、速やかに分散され、基
板SUB1面上の配線形成後から駆動用ICを搭載する前まで
の工程において、静電気による影響を抑制できる。

さらに、抵抗体素子EDを光導電性のある半導体膜ASを
含んで構成し、かつ、駆動用ICの近傍に形成することに
より、静電破壊防止のため、より抵抗を減少させておき
たいときは抵抗体素子に必要に応じて光を照射して抵抗
を減少させ、駆動用IC搭載後の検査時や液晶表示素子完
成後において抵抗減少を解除したいときは、駆動用ICの
搭載により抵抗体素子がシリコン樹脂SIL等で覆われ、
光が照射されないので、抵抗減少が解除され、液晶表示
素子の正常な動作を復帰できる。

《短絡配線SHg、SHd、SHaによる静電対策》 Fig.7は、透明絶縁基板SUB1の駆動用ICの搭載部周辺
と、該基板の切断線CT1付近の要部平面図、Fig.5は切断
線CT1における切断前の、表面加工する過程における透
明絶縁基板SUB1の全体平面図である。

Fig.5において、液晶表示素子を構成する一方の下部
透明絶縁基板SUB1はFig.17に示した上部透明絶縁基板SU
B2よりも大きな面積を有し、後の切断工程により、図中
点線で示した切断線CT1において切断され、その外方部
は放棄される。

透明絶縁基板SUB1の面上には、まず、その表面の周辺
を除く中央部に、Ｘ方向に延在し、Ｙ方向に並設される
ゲート線GLからなるゲート線群と、Ｙ方向に延在し、Ｘ
方向に並設されるドレイン線DLからなるドレイン線群と
が形成されている。

なお、図示は省略しているが、このゲート線群とドレ
イン線群とは、層間絶縁膜を介して互いに絶縁されてい
る。

また、ゲート線群とドレイン線群とが交差している領
域によって、表示領域が構成され、互いに隣接する２本
のゲート線GLと２本のドレイン線DLとで囲まれる領域に
より、画素領域が形成されている。

すなわち、それぞれの画素領域には、スイッチング素
子としての薄膜トランジスタ（TFT）と、透明電極から
なる画素電極とが形成され、ゲート線GLに走査信号が供
給されることにより、薄膜トランジスタがオンし、この
オンされた薄膜トランジスタを介してドレイン線DLから
の映像信号が画素電極に供給されるようになっている。

これらゲート線群の各ゲート線GL、およびドレイン線
群の各ドレイン線DLはいずれも、表示領域を間にして、
片側のみに端子が引き出されている。すなわち、Fig.5
に示すように、ゲート線GLは一端（図の上側）がゲート
走査駆動用ICと接続され、他端（図の下側）が点線で示
した切断線CT1を越えた延在部において、ゲート短絡配
線SHgと短絡されている。これにより、各ゲート線GLに
発生した静電気は、後の工程で切断線CT1で切断破棄さ
れる透明絶縁基板SUB1の面に形成されたゲート短絡配線
SHgを介して分散される。

また、ドレイン線DLも、一端（図の右側）がドレイン
駆動用ICと接続され、他端（図の左側）は１本置きに切
断線CT1を越えた延在部において、ドレイン短絡配線SHd
と短絡され、また、１本置きにIC搭載部近傍においてド
レイン短絡配線SHcと短絡されている（Fig.7参照）。こ
れにより、各ドレイン線DLに発生した静電気は、後の工
程で切断線CT1で切断破棄される透明絶縁基板SUB1の面
に形成されたドレイン短絡配線SHdを介して分散され
る。

また、このように形成したゲート短絡配線SHg、SHaお
よび２本のドレイン短絡配線SHdは、やはり後の工程で
切断破棄される透明絶縁基板SUB1の面において、コンデ
ンサESDを介して容量結合されている。このため、該２
本のドレイン短絡配線SHdに、検査用プローブを当接す
ることで、ドレイン線間に短絡不良があるかを容易に検
査することができる。

このコンデンサESDは、各画素領域に形成されている
薄膜トランジスタが静電気によって破壊されるのを防止
するためのものであり、したがって、コンデンサESDの
容量値は、薄膜トランジスタの容量値よりも小さく形成
されている。

また、図中、AOはゲート線GLの表面に陽極酸化膜を形
成するため、電流を供給するための陽極化成配線であ
る。陽極化成配線AOの両端、ここでは、透明絶縁基板SU
B1の上部に、陽極化成用パッドPADが２個形成されてい
る。この陽極化成用パッドPADは、例えばアルミニウム
（Al）からなるゲート線GLの表面を陽極酸化させること
により、この場合、酸化アルミニウム（アルミナ）から
なる絶縁膜を形成する際に、電流を供給するための電極
である。

さらに、このように構成された透明絶縁基板SUB1で
は、ゲート線GLが断線して形成されているか否かの検査
がなされるようになっており、その検査用端子（パッ
ド）TESTが、ゲート走査駆動用ICの搭載領域の近傍にお
ける表示領域側の端部に、すなわち、ゲート短絡配線SH
gとつながっていない方の各ゲート線GLの端部に形成さ
れている。これにより、各ゲート線GLが共通短絡された
方のゲート短絡配線SHgの側に、一方の検査用プローブ
を当接し、各ゲート線GLのそれぞれの検査用端子TESTに
他方の検査用プローブを順次当接することによって、ゲ
ート線GLの断線の有無が検査できる。なお、陽極化成を
行なう際、後でプローブを当接し、ゲート線の断線検査
が可能なように、ゲート短絡配線SHg（AO）上にはディ
スペンサによりレジスト膜を塗布して、陽極酸化膜が形
成されるのを防止する。このレジスト膜は検査の前に除
去する。

また、ドレイン線DLが断線して形成されているか否か
の検査がなされるようになっている。すなわち、図の左
側のドレイン短絡配線SHdに短絡されている方のドレイ
ン線DLには、IC搭載側（右側）の端部に検査用端子TEST
が設けられ、図の右側のドレイン短絡配線SHcを介して
ドレイン短絡配線SHdに短絡されている方のドレイン線D
Lには、IC搭載側と反対側（左側）の端部に検査用端子T
ESTが設けられている。これにより、各ドレイン線DLが
共通短絡された方のドレイン短絡配線のSHdの側に、一
方の検査用プローブを当接させ、各ドレイン線DLのそれ
ぞれの検査用端子TESTに他方の検査用プローブを順次当
接させることによって、ドレイン線DLの断線の有無が検
査できる。

《駆動用IC下の短絡配線SHcによる静電対策》 Fig.7に示されるように、ドレイン駆動用ICの入力お
よび出力は、共に該ICチップの１辺から出ている。Fig.
5を用いて既に説明したように、各ドレイン線DLは１本
置きに互い違いの方向に、一方は、切断線CT1を越えて
延在され、図中Ｙ方向に延在するドレイン短絡配線SHd
に接続されて短絡され、他方はFig.7に示すように短絡
配線SHcおよび（ドレイン線駆動用ICへの）入力配線Td
を介して切断線CT1を越えて延在され、ドレイン短絡配
線SHdに接続されて短絡されている。すなわち、ドレイ
ン線DLは１本置きに短絡配線SHcに接続され、駆動用IC
毎に短絡され、該短絡配線SHcはドレイン線駆動用ICへ
の２本の入力配線Tdとに接続され、該２本の入力配線Td
を介してドレイン短絡配線SHdに短絡されている。この
ように、各ドレイン線DLや入力配線Tdに発生した静電気
を、短絡配線SHcとドレイン短絡配線SHdを介して分散す
るようになっている。なお、液晶表示素子完成後は、も
ちろん短絡を解除しなければ動作しないので、ドレイン
短絡配線SHdはそれぞれ後の工程で切断破棄される切断
線CT1の外側の透明絶縁基板SUB1の面に形成されてい
る。ドレイン短絡配線SHdと直接接続されたドレイン線D
Lの短絡解除は、切断線CT1での基板SUB1の切断によりな
される。一方、短絡配線SHcおよび入力配線 Tdを介してドレイン短絡配線SHdと接続されたドレイン
線DLの短絡解除は、短絡配線SHcの存在により、切断線C
T1での基板SUB1の切断ではなされない。この短絡解除に
ついては後述する。

一方、Fig.5において、各ゲート線GLの形成領域のう
ち、切断線CT1の内側の領域で、図中上側の切断線CT1と
近接する部分において、ゲート線駆動用ICの搭載領域
（Fig.5では、符号ICを付した点線で１つを例示す
る。）が設けられている。各ゲート線GLは、その延在方
向における該搭載領域と反対側で、切断線CT1越えたそ
の延在部が、図中Ｙ方向に延在するゲート短絡配線SHg
（陽極化成用配線AOを兼ねる）を介して接続されてい
る。なお、液晶表示素子完成後は、短絡を解除しなけれ
ば動作しないので、ゲート短絡配線SHg、SHaはそれぞれ
後の工程で切断破棄される切断線CT1の外側の透明絶縁
基板SUB1の面に形成されている。本例では、上記ドレイ
ン線DL側とは異なり、ゲート線GL側では、IC毎の短絡配
線SHcは設けていない。この理由は、ゲート線駆動用IC
が片側だけに配置され、反対側（ゲート線駆動用ICを配
置していない側）のゲート短絡配線SHgによって、ゲー
ト線GLを相互に短絡させることができるためである。た
だし、ゲート線駆動用ICを両側に配置する場合や、ゲー
ト短絡配線SHgを配置しない場合は、ゲートGLを短絡配
線SHcを介して、ゲート短絡配線SHgにつなげる必要があ
る。

なお、Fig.7、Fig.8に示すように、短絡配線SHcと、
１本置きのドレイン端子DTMおよび入力配線Tdとは、駆
動用ICを基板SUB1面上に搭載する前に、１本の切断線C1
でレーザまたはホトエッチング等により切断する。した
がって、この切断のため、Fig.7に示すように、切断線C
1のある領域（IC搭載領域）には、パッシベーション膜P
AS1（すなわち、保護膜PSV1）が形成されていない。本
例では、切断線C1における１本のカットで容易に短絡解
除できる。

なお、切断線C1の箇所の配線DTMはレーザ切断におい
ても汚染の少ない透明導電膜ITOで形成してあるので、
汚染を抑制することができる。また、この切断は、ホト
エッチングによって行なってもよい。

なお、Fig.7には、ドレイン駆動用IC側について図示
されているが、この短絡配線SHcを有する構造は、ゲー
ト走査駆動用IC側にもICチップの１辺から出力および入
力が出ている場合に適用できることは言うまでもない。

《ゲート端子Tgとゲート短絡配線SHaとの分離による静
電対策》 Fig.13は、ゲート走査駆動用IC搭載部の端部の拡大詳
細平面図である。図中、Tgは基板SUB1上に形成され、該
基板SUB1上に搭載されるゲート走査駆動用ICへの入力配
線、IPは入力配線TgのIC側端部にあり、ICの入力バンプ
が接続される入力端子（パッド）、OPはICの出力バンプ
が接続される出力端子、OL1、OL2は出力端子OPからゲー
ト線へとつながる出力配線、TESTは出力端子OPとゲート
線GLとの間に設けられたゲート線断線検査用端子、dtは
短絡配線SHaと入力配線Tgとの最小距離、d2は入力端子I
Pと出力端子OPとの最小距離である。

Fig.5から明らかなように、駆動用ICを基板SUB1上に
直接搭載するフリップチップ方式の透明絶縁基板SUB1で
は、ゲート走査駆動用ICが実装される側には、該ICへの
入力用配線Tgおよび入力端子（Fig.13の符号IP）を設け
る必要がある。

更に、出力端子OPからの出力配線OLには、断線検査用
端子TESTを途中に形成し、短絡配線SHgとの間で各ゲー
ト線の断線検査を行う必要がある。このため、従来構成
では、あらかじめ、入力端子IPと出力端子OPとは、電気
的に開放とする必要があり、静電気対策のため、各入力
配線Tgを短絡配線SHaに接続し、更に、周囲の陽極化成
用配線AOと短絡させていた。

しかし、入力端子IPとゲート短絡配線SHaと接続した
場合、Fig.13において、駆動用ICの搭載領域に存在する
各ゲート線GLの出力端子OPと、ゲート短絡配線SHaと従
来接続されていた（本構造では接続されていない）該IC
への入力配線Tgの入力端子IPとの間（d2で示す箇所）で
静電気スパークが発生することがわかった。

これは、従来構成では、静電気が、例えば保護膜PSV1
を介して、有効画面領域内に侵入した場合、ゲート線に
負荷されている電気インピーダンスにより、静電気によ
る電位差がゲート線上で生じ、電気的に開放となってい
る該入力端子IPと該出力端子OPとの間に集中して印加さ
れるためと考える。

これにより、例えばITO（インジウムチンオキサイ
ド）膜からなる入力端子IPあるいは出力端子OPが破壊さ
れ、駆動用ICを実装することができなくなる。

このため、入力端子IPを有する入力配線Tgを、ゲート
短絡配線SHaと接続せず、すなわち、ゲート短絡配線SHa
から電気的に分離する（電気的に浮かせる）ことによ
り、出力端子OPとゲート短絡配線SHaとの距離が拡大
し、電界強度が低減し、静電気スパークの発生による端
子の破壊を防止することができる。

すなわち、ゲート短絡配線SHaとゲート走査駆動用IC
への各入力配線Tgの端部との最小距離dtを、入力端子IP
と出力端子OPとの最小距離d2よりも短かくすることによ
り、静電気スパークが発生したとしてもdtの箇所で発生
させ、d2の箇所での発生を防止する。

《ゴムクッションGC》 Fig.26A、Fig.26Bはそれぞれ液晶表示モジュールの要
部断面図である。

ゴムクッションGC1は、表示パネルPNLの基板SUB1の額
縁周辺上のフレキシブル基板FPCとモールド成形品であ
る下側ケースMCAとの間に介在される。これにより、フ
レキシブル基板に圧力を加え固定し、基板SUB1の配線パ
ターンとの接続信頼性の向上を行なう。また、駆動用IC
や基板SUB1が下側ケースMCAに接触して機械的破損を生
じることを防止している。

ゴムクッションGC2は、表示パネルPNLの基板SUB2と導
光板GLB上の反射シートLSとの間に介在される。ゴムク
ッションGC2の弾性を利用して、金属製シールドケースS
HDを装置内部方向に押し込むことによりシールドケース
SHDの側面に一体に設けた固定用フックが下側ケースMCA
の側面に一体に設けた固定用突起にひっかかり、また、
シールドケースSHDの側面に一体に設けた固定用爪が折
り曲げられ、下側ケースMCAの側面に一体に設けた固定
用凹部に挿入されて、各固定用部材がストッパとして機
能し、シールドケースSHDと下側ケースMCAとが固定さ
れ、モジュール全体が一体となってしっかりと保持さ
れ、他の固定用部材が不要である。従って、組立が容易
で製造コストを低減できる。また、機械的強度が大き
く、耐振動衝撃性が高く、装置の信頼性を向上できる。
なお、ゴムクッションGC1、GC2には、片側に粘着材が付
いており、フレキシブル基板FPCおよび基板SUB1、SUB2
の所定個所に貼られる。

《ゴムクッションGC1の実装時の静電対策》 Fig.18は、Fig.5のＧ部の拡大詳細平面図である。

Fig.26Bはを用いて既に説明したように、液晶表示素
子の下面の表示に影響を与えない四方の縁周囲には、薄
く細長い形状の弾性体スペーサとしてゴムクッションGC
1が設けられている。すなわち、液晶表示素子端部の１
枚板部における透明絶縁基板SUB1の下面と、導光板GLB
や蛍光管LP（Fig.26A参照）等を収納・保持するための
モールド成形品である下側ケースMCAの上面との間に
は、ゴムクッションGC1が介在され、液晶表示素子、下
側ケースMCA、金属製シールドケースSHD等の各部材がそ
れぞれ保持されるようになっている。

Fig.5に示すような、ドレイン線DLの片側のみが駆動
用ICと接続される、いわゆる片側引き出しのフリップチ
ップ方式の液晶表示素子においては、駆動用ICと接続さ
れない側のドレイン線DLの端部は、基板SUB1の切断線CT
1を越え、その外側に形成されたドレイン短絡配線SHdに
接続されている。したがって、切断線CT1での基板SUB1
切断後も、映像信号線DLは、基板SUB1端部にまで存在す
る。なお、従来、この駆動用ICが実装されない側の映像
信号線DLの端部は透明導電膜d1がむき出し状態で、該端
部上にはFig.26Bに示したように、ゴムクッションGC1が
接触している。したがって、ゴムクッションGC1を実装
あるいは製品完成後に修理等のため再実装する場合にお
いて、ゴムクッションGCを載せたり、あるいは再実装や
位置を直すためにはがすときに、ゴムクッションGCの帯
電や基板SUB1の電位状態により、静電気が発生し、該液
晶表示素子内に侵入し、液晶表示素子の薄膜トランジス
タのしきい値電圧がシフトするという不良が発生した。

このため、Fig.26Bに示す液晶表示素子端部の１枚板
部、すなわち、基板SUB1端部における、ゴムクッション
GC1が接触する部分の透明絶縁基板SUB1の面上に存在す
る映像信号線DLの透明導電膜d1の上に、Fig.18に示すよ
うに、保護膜（パッシベーション膜）PSV1が形成されて
いる。保護膜PSV1は表示部の保護膜PSV1と同時に形成
し、例えばプラズマCVD装置で形成した酸化シリコン膜
や窒化シリコン膜で、0.6μｍ程度の膜厚で形成する。
これにより、ゴムクッションGCと映像信号線DLの透明導
電膜d1とが直接接触しなくなり、かつ、保護膜PSV1によ
る絶縁抵抗が生じるので、ゴムクッションGC実装時に静
電気が発生し、映像信号線DLに侵入するのを防止でき、
静電破壊を防止できる。なお、切断線CT1の箇所でカッ
タを用いて切断するときに、切断線CT1の箇所にも形成
されている保護膜PSV1にクラックが発生しやすいが、該
保護膜PSV1にクラックが発生しても、保護膜PSV1は、表
示領域に形成された保護膜PSV1と分離して形成されてい
るので、表示部の絶縁膜にクラックが進行しない。保護
膜PSV1は、基板切断前は、Fig.18に示すように、切断線
CT1の外側のドレイン短絡配線SHdの上にまで延在して形
成されている。したがって、基板切断後は、保護膜PSV1
は、基板SUB1の端部まで存在するので、静電破壊防止に
有効であるとともに、映像信号線DLの透明導電膜d1の耐
電食性を向上できる。なお、静電破壊防止と耐電食性の
向上のためには、保護膜PSV1は切断後の基板SUB端部に
存在させるために、カッタによるダイシング誤差約300
μｍを考慮して、切断線CT1と形成する保護膜PSV1の位
置を決める。なお、本例では、保護膜PSV1は、基板SUB1
端部一面に形成せず、映像信号線DLの透明導電膜d1のパ
ターンに沿ってそれより少し大きめに形成されている。
これにより、基板SUB1切断時に切断線CT1の箇所に存在
する保護膜PSV1にクラックが発生、進行する率を低くで
きる。したがって、耐電食性を向上できる。ただし、保
護膜PSV1は、端部一面を被覆し、切断部のみ形成しない
構成も考えられ、特に本例のパターンに限定されない。
なお、保護膜PSV1を設けたのと反対側の映像信号線DLの
端部は、Fig.5に示したように、駆動用ICと接続されて
いる。なお、Fig.18中、EPXは、基板SUB1、SUB2の接着
強度の補強のためのエポキシ樹脂である（Fig.17参
照）。切断線CT1から上部基板SUB2までの距離は約1mmで
ある。

《駆動用ICチップずれ検知用不透明膜パターン》 Fig.8はFig.7の要部（ドレイン入力側コーナー部）の
拡大詳細図、Fig.9はFig.7の要部（ドレイン出力側コー
ナー部）の拡大詳細図である。

Fig.7、Fig.8、Fig.9において、BARは搭載後の駆動用
ICの位置ずれ検知用パターンである。すなわち、駆動用
ICのバンプBUMPと接続される配線d1および該バンプBUMP
の近傍の基板SUB1面上に、該駆動用ICの位置ずれ検知用
の不透明膜を含むパターンBARが設けてある。この位置
ずれ検知用パターンBARは、Fig.8、Fig.9に示されるよ
うに、前記《透明絶縁基板SUB1の製造方法》のところで
述べたITO膜からなる導電膜d1、Crからなる第２導電膜d
2、Al−Pd、Al−Si、Al−Ta、Al−Ti−Ta等からなる第
３導電膜d3、保護膜PSV1から構成されている。すなわ
ち、不透明な膜d2、d3を含む。また、このパターンBAR
は、配線およびバンプBUMPと等しいピッチで設けられて
いる。なお、透明絶縁基板SUB1面上に実装される駆動用
ICの金（Au）等からなるバンプと接続される該基板SUB1
面上に形成された配線は、従来、透明導電膜d1単層で形
成されている。このため、駆動用ICの実装後、駆動用IC
を搭載した側と反対の透明絶縁基板面側から、該配線d1
に対する駆動用ICの実装位置ずれを判断するのが困難で
あったが、本構造では、不透明膜を有するパターンBAR
を設けたので、駆動用ICの実装後、駆動用ICを搭載した
側と反対の透明絶縁基板SUB1面側から、目視により、あ
るいは顕微鏡を用いて、該配線d1に対する駆動用ICの実
装位置ずれを容易に確認できる。したがって、その結
果、製造歩留りおよびスループットを向上できる。な
お、パターンBARの最上層の保護膜PSV1は、導電膜d2、d
3の電食を防止するために設けられている。

なお、位置ずれ検知用パターンBARは少なくとも１層
の不透明膜を含んでいればよく、前記導電膜d2、d3の
他、ｉ型非晶質Si膜AS等の色の着いた膜を使用してもよ
い。

《複数種の駆動用ICチップに対応》 Fig.7に示す透明絶縁基板SUB1では、異なる複数種の
駆動用ICチップが実装できるように予め考慮されて、該
駆動用ICの入力および出力バンプが接続される入力およ
び出力端子およびそれらの配線が該基板SUB1上に配置形
成されている。図中の符号IC1、IC2は、Ｘ方向の幅が異
なる２種の駆動用ICが搭載される。位置を示す。すなわ
ち、駆動用ICの入力バンプが接続される入力端子IPおよ
びその配線には、異なる複数種のチップに対応するよう
ダミーの入力端子およびその配線を含ませて設けられて
いる。つまり、チップの種類によって所定の信号あるい
は電源が入力されるバンプの配置が異なるが、複数種の
チップのバンプ配置に対応できるように入力端子および
配線を予め設けておく。また、駆動用ICのバンプが接続
される出力配線OLが、該配線伸張方向（図のＸ方向）の
幅が異なる複数種の駆動用ICが実装できるように、それ
ぞれ平行に所定の長さにわたって形成されている。従来
では、１種類の透明絶縁基板SUB1に対して、駆動用ICを
それぞれ１種類しか実装できなかった。したがって、駆
動用ICチップが入手できなくなった場合やその他の理由
で、該チップの種類を変更する場合は、該チップを搭載
する該透明絶縁基板の配線レイアウトを変更する必要が
あり、設計し直さなければならず、製造コストが増加す
る問題があった。しかし、Fig.7に示す基板SUB1では、
異なる複数種のチップが実装できるように、該チップの
バンプが接続される配線を基板SUB1上に配置形成したの
で、複数種のチップに対し、透明絶縁基板SUB1が共用で
き、チップを変更する場合も、透明絶縁基板SUB1の変更
が不要である。したがって、製造コストを低減できる。

《駆動用ICと基板SUB1との位置合せマーク》 Fig.7に示す透明絶縁基板SUB1の面上には、駆動用IC
が該基板SUB1と重なる領域内、つまり、符号IC1、IC2を
付した点線の領域内の、該基板SUB1上に、駆動ICとの位
置合わせマークALDが設けられている。また、駆動用IC
の基板SUB1との対向面に、Fig.8に示すように、位置合
わせマークALDと対になる位置合わせマークとしてのダ
ミーのバンプBUMPが設けられ、該バンプBUMPは位置合わ
せマークALDよりも小さく、かつ、基板SUB1上に駆動用I
Cを搭載したとき、位置合わせマークALDが、該バンプBU
MPを囲む形状をしている。位置合わせマークALDは、Fi
g.8から明らかなように、 ITO膜からなる導電膜d1、Crからなる第２導電膜d2、Al
−Pd、Al−Si、Al−Ta、Al−Ti−Ta等からなる第３導電
膜d3、保護膜PSV1から構成されている（前記《透明絶縁
基板SUB1の製造方法》参照）。第２導電膜d2、第３導電
膜d3は不透明膜なので、識別が容易である。また、最上
層の保護膜PSV1は、導電膜d2、d3の電食を防止するため
のものである。これにより、駆動用ICを位置精度良く、
基板SUB1上の配線パターンに電気的に接続できる。

また、符号ALCは透明絶縁基板SUB1の面上に、フレキ
シブル基板FPCが該基板SUB1と重なる領域内の、該基板S
UB1上に設けた、フレキシブル基板FPとの位置合わせマ
ークである。なお、フレキシブル基板FPCの基板SUB1と
の対向面には、位置合わせマークALCと対になる位置合
わせマーク（図示省略）が設けられ、該マークは位置合
わせマークALCよりも大きく、口の字形で、かつ、基板S
UB1上にフレキシブル基板FPCを実装したとき、位置合わ
せマークALCを該マークが囲む形状をしている。位置合
わせマークALCは、ゲート配線の材料として使用されて
いる不透明なアルミニウムAL上に透明画素電極の材料と
して使用されている透明なITO膜を被覆させた正方形の
パターンである。

以下、駆動用ICとフレキシブル基板FPCを透明絶縁基
板SUB1に搭載する製造工程、その製造フローについて説
明する。

まず、異方性導電膜ACF2（Fig.13参照）を最初に一列
に並んだ複数個の駆動用IC部分に貼り付ける。例えば、
各辺に並んだ複数の駆動用ICに共通して１個の細長い形
状に加工したものを貼り付ける。

次に、駆動用ICをボンディングヘッドの加圧面に真空
吸着により保持し、合わせマークALCと重なるはずの２
ケ所のバンプBUMP（突起電極）の位置を撮像カメラに
て、所定の相対位置関係になるように調整する。例え
ば、丁度片側のバンプBUMPの中心が撮像面の中心になる
ようにそれぞれ位置合わせする。

次に、透明絶縁基板SUB1上の２ケ所の合わせマークAL
Dの位置を撮像カメラにて、所定の相対位置関係になる
ように調整する。例えば、合わせマークALDの中心が丁
度撮像面の中心になるように位置合わせする。

したがって、２ケ所のバンプBUMPと２ケ所の合わせマ
ークALDの相対位置が決定されたことになる。

次に、予め記憶されている合わせマークALDとバンプB
UMPの相対位置座標を基に、XYステージを移動し、合わ
せマークALDとバンプBUMPを撮像面FACEの上方に配置
し、位置検出を行なう。通常は、XYステージの機械的移
動精度は、ボンディング精度より、はるかに良いため、
位置補正はこの工程では、行なわない。

次に、駆動用IC毎に仮付けを行なう。

次に、仮付けした状態で、上記バンプBUMPの合わせマ
ークALDとの合わせの再確認を行なう。この工程で、位
置不良と判断された場合は、まだ、仮付けした状態のた
め、再度、XYステージを微動し、位置補正を行なう。

次に、ボンディングヘッドをさらに下降させ、複数の
駆動用ICを通常は１辺に並んだ複数の駆動用ICを透明絶
縁基板SUB1上に一括して加熱圧着し、駆動用ICのバンプ
BUMPと透明絶縁基板SUB1の配線パターンDTM（GTM）、Td
（Tg）とを異方性導電膜ACF2により、電気的に接続す
る。

次に、ボンディングヘッドHEADを上昇させ、駆動用IC
の搭載された液晶表示パネルを一旦ボンディング工程か
ら検査工程に移動する。

次に、検査工程では、図示していない検査用パッドか
らバンプBUMPの接続状態や駆動用ICの動作状態をテスト
する。何らかの不良が確認された場合は、可能ならば、
リペア作業を行う。

次に、異方性導電膜ACF1（Fig.13参照）を上記複数個
の駆動用ICへの入力配線パターン部分に貼り付ける。例
えば、各辺に並んだ複数の駆動用ICに共通して１個の細
長い形状に加工したものを貼り付ける。

次に、フレキシブル基板FPCの両端に開けた開口孔を
固定ピンに差し込んで、液晶パネルPNLとフレキシブル
基板FPCを粗に固定しておく。さらに、合わせ精度を向
上させるため、フレキシブル基板FPCに設けた合わせマ
ーク（図示省略）と合わせマークALCとを撮像面の上方
にて、位置合わせ、位置補正を行う。

次に、仮付けした後、再度、位置確認する。

最後に、ボンディングヘッドをさらに下降させ、フレ
キシブル基板FPCを透明絶縁基板SUB1上に加熱圧着し、
フレキシブル基板FPCと透明絶縁基板SUB1の配線パター
ンTd（Tg）とを異方性導電膜ACF1により、電気的に接続
する。

《TFT基板製造とフレキシブル基板実装までの製造フロ
ー》 つぎに、薄膜トランジスタを形成する側の基板（以
下、TFT基板と略称する）SUB1の製造フローについて説
明する。

まず、Fig.20〜Fig.22を参照して前記《透明絶縁基板
SUB1の製造方法》のところで説明したように、TFT基板S
UB1を製造する（保護膜PSV1まで）。

つぎに、保護膜（Fig.22（Ｇ）の符号PSV1）の上に、
配向膜を印刷した後、この配向膜にラビング処理を施
す。

つぎに、透明絶縁基板SUB1、SUB2のいずれか一方の基
板面の縁周囲部にシール材を印刷し、かつ、いずれか一
方の基板面に両基板の間隔を規定する小さな球状のビー
ズ等からなる多数個のスペーサを散布した後、２枚の基
板SUB1、SUB2を重ね合せてシール材により貼り付け組み
立てる。その後、基板SUB1の周辺部を切断する。

つぎに、シール材で囲まれた領域の両基板SUB1、SUB2
間に、シール材を一部設けてない液晶封入口から液晶を
封入した後、封入口を樹脂等からなる封止材で封止す
る。

つぎに、検査プローブを用いて点灯検査を行い、ゲー
ト線、ドレイン線の断線、短絡等の不良を有するものに
ついては修理を行う。

点灯検査の結果、良品と判断されたものには異方性導
電膜（Fig.17の符号ACF2）を貼り付ける。

つぎに、透明絶縁基板SUB1上に、異方性導電膜を介し
て駆動用ICを仮付けした後、加熱圧着し、搭載する（Fi
g.6、Fig.17参照）。

つぎに、駆動用ICを搭載した状態で、検査用プローブ
を用いて点灯検査を行い、不良の駆動用ICは交換して再
搭載する。

点灯検査の結果、良品と判断されたものには異方性導
電膜（Fig.17の符号ACF1）を貼り付ける。

つぎに、透明絶縁基板SUB1上に、異方性導電膜を介し
てフレキシブル基板（Fig.17の符号FPC）を実装する。

《駆動用ICへの入力配線Tg》 Fig.15は、ゲート走査駆動用ICへの入力配線Tgの拡大
平面図である。

駆動用ICへの入力配線Tgは、透明絶縁基板SUB1上に、
下層から、ゲート電極・ゲート線と同一工程で形成さ
れ、Al−Ta、Al−Ti−Ta、Al−Pd等の低抵抗金属からな
る第１導電膜g1、表示部の透明画素電極と同一工程で形
成され、ITO（インジウムチンオキサイド）膜からなる
導電膜d1、薄膜トランジスタのソース・ドレイン電極と
同一工程で形成され、Cr等の低抵抗金属からなる第２導
電膜d2、Al−Pd、Al−Si、Al−Ta、Al−Ti−Ta等の低抵
抗金属からなる第３の導電膜d3から構成され、その上に
電食防止のため、SiN等からなる保護膜（パッシベーシ
ョン膜）PSV1が設けられている。

Fig.15において、駆動用ICが搭載される位置を符号IC
を付した破線で示す。なお、符号BPは駆動用ICのバンプ
BUMP（Fig.17参照）がボンディングされるバンプ接続部
である。また、外部から駆動用ICへ信号、電源電圧を供
給するフレキシブル基板（Fig.17の符号FPC）が接続、
実装される位置（一端部）を符号FPCを付した破線で示
す。

フレキシブル基板の出力端子と接続される入力配線Tg
の部分において、第２導電膜d2と第３導電膜d3とは、Fi
g.15に示すように、いわゆる、梯子形に形成されてい
る。また、保護膜PSV1も梯子形の第２、第３導電膜d2、
d3に沿ってそれより少し大きめに梯子形に形成されてい
る。すなわち、表面に露出した梯子形の保護膜PSV1の梯
子の間は、透明導電膜d1が露出しており、この露出した
透明導電膜d1の一部は面積が広く形成されており、この
広い面積の部分を検査用端子（パッド）とし、また、こ
の露出した全ての透明導電膜d1とフレキシブル基板の出
力端子とが直接接続される。Fig.15から明らかなよう
に、入力配線Tgを構成する各導電膜の寸法については、
下層の第１導電膜１は一番小さい寸法に、すなわち、一
番内側に形成され、つぎに、上層の第２、第３導電膜d
2、d3が２番目の寸法に形成され（梯子の間は除く）、
透明導電膜d1が一番大きい寸法に、すなわち、外側に形
成されている。Fig.15のバンプ接続部BPは表面が露出し
た透明導電膜d1単層で構成されている。

なお、第１導電膜g1と第２導電膜d2とはスルーホール
TH1、TH2、TH3を介して接続されている。

また、Fig.15において、符号Ｐは端子（入力配線Tg）
ピッチ（約0.8〜1.3mm）、符号Ｇは端子ギャップ（間
隔）（約0.6〜1.1mm）である。

ここでは、フレキシブル基板と駆動用ICとを接続する
入力配線Tgを、低抵抗金属からなる第１導電膜g1、第
２、第３導電膜d2、d3を含んで構成し、かつ、低抵抗金
属とは接触抵抗の高い透明導電膜d1を介在する第１導電
膜g1と第２導電膜d2とを、スルーホールTH1〜３を介し
て接続したので、入力配線Tgを低抵抗化でき、フレキシ
ブル基板から駆動用IC間の低抵抗化を実現できる。

また、第２導電膜d2と第３導電膜d3とを梯子形に形成
し、該梯子の間に、安定性が高く、汚染、酸化されにく
く、電食の生じにくい透明導電膜d1が露出され、この露
出した広い面積を有する透明導電膜d1の部分で、フレキ
シブル基板の出力端子が接続されるので、フレキシブル
基板の端子との接触抵抗が低減し、低抵抗化を実現でき
るとともに、フレキシブル基板の縦方向あるいは横方向
の位置ずれが生じたときでも、安定した抵抗を得ること
ができる。

また、電食が進行しやすい低抵抗化のための梯子形の
第２、第３導電膜d2、d3の上は、電食防止のため、保護
膜PSV1で覆い、フレキシブル基板の端子と接続する部分
は、安定性が高く、汚染、酸化されにくく、電食の生じ
にくい透明導電膜d1を露出して構成したので、フレキシ
ブル基板と駆動用ICとを接続する入力配線Tgの耐電食性
を向上できる。その結果、製品の信頼性を向上できる。

さらに、フレキシブル基板の出力端子と接続される入
力配線Tgの部分の第２、第３導電膜d2、d3は一部を除去
して梯子形に形成し、梯子の間は透明導電膜d1を露出さ
せたので、前記《製造フロー》の で説明したように、
駆動用IC搭載後、フレキシブル基板実装前に、透明導電
膜d1の露出部分に検査用プローブを当て、点灯検査を行
い、駆動用ICの良否の判断を行うことができる。

なお、ドレイン側の入力配線（Fig.6、Fig.5の符号T
d）の構成も、Fig.15に示した入力配線Tgと同様に形成
してある。ただし、前述のように、入力配線Tdとドレイ
ン短絡配線SHdとは接続されている。

また、Fig.15に示した梯子形を櫛形に形成してもよ
い。ここで、第２、第３導電膜d2、d3からなる梯子の支
持部は１端子当り２本であり、隣接する入力配線Tdにつ
いて大きい面積を占める第２、第３導電膜d2、d3が隣接
するのに対し、櫛形にした場合は、櫛の支持部は１端子
当り１本であるので、櫛形の方が耐電食性が高い利点が
ある。また、梯子形や櫛形の形状に限らず、透明導電膜
d1の一部を除いて第２、第３導電膜d2、d3で覆う構成に
すれば、上記効果が得られる。また、梯子形や櫛形のこ
のような構成は、そのうちの一部の端子に適用してもよ
い。また、第１導電膜g1、第２、第３導電膜d2、d3の前
述の材料はあくまで例示であり、また、第２、第３導電
膜d2、d3を１層のみで構成してもよい。また、第１導電
膜g1を設けなくてもよい。

Fig.16は、折り曲げ可能な多層フレキシブル基板FPC
を液晶表示素子に折り曲げ実装する方法を示す斜視図で
ある。

フレキシブル基板FPCは多層構造、折り曲げ可能で、
図に示すように、液晶表示素子の下部透明絶縁基板の端
部上に、異方性導電膜（Fig.17の符号ACF1参照）を介し
て電気的、機械的に接続され、フレキシブル基板FPCは
矢印方向に折り曲げて実装される。

《ゲート走査駆動用ICの３方向引き出しの出力配線GT
M》 Fig.12に示すように、ゲート走査駆動用ICの出力バン
プBUMPと有効表示部ARのゲート線GLとを接続する出力配
線GTMは、該ICの１長辺および２短辺の３辺から引き出
されている（「３方向引き出し」と称される）。また、
出力配線GTMは、そのIC近傍に設けた検査用パッドTES
T、直線および斜め配線を介して有効表示部ARのゲート
線GLと接続されている。すなわち、ゲート走査駆動用IC
の出力バンプBUMPの間隔よりも、有効表示部ARのゲート
線GLの間隔の方が広いので、出力バンプBUMPの有効表示
部ARとの間に、有効表示部ARに向かって広がる斜め配線
を介して接続される。

検査用パッドTESTは、ゲート断線検査と点灯検査に使
用され、ゲート断線検査用パッドと点灯検査用パッドと
を共用している。断線検査は、ゲート線GL形成後、各ゲ
ート線GLが共通短絡された方のゲート短絡配線SHg（Fi
g.5参照）の側に、一方の検査用プローブを当接し、各
ゲート線GLのそれぞれの検査用パッドTESTに他方の検査
用プローブを順次当接することによって、出力配線のGT
Mを含めたゲート線GLの断線の有無を検査する。また、
点灯検査は、液晶を両基板間に封止した液晶セルの状態
で、検査用パッドTESTに検査用プローブを一括して当接
し、点灯させることより、出力配線を含めたゲート線G
L、ドレイン線DLの断線、短絡等の不良を検査する。

Fig.12に示す構成では、ゲート走査駆動用ICの２短辺
から引き出された出力配線GTMのゲート断線検査用と点
灯検査用とを共用させた検査用パッドTESTを、有効表示
部ARと反対側、すなわち、図の左側にシフトさせてい
る。さらに具体的に言うと、該ICの２短辺から出力配線
GTMが該各短辺と垂直に引き出されて、該各短辺と平行
に配置された検査用パッドTESTと接続され、該検査用パ
ッドTESTから斜め配線が有効表示部ARに向かって広がっ
て伸びている。これにより、斜め配線の角度θ１が大き
くとれ、斜め配線領域を縮小できる。または出力配線GT
Mの間隔LL1を大きくできる。さらに、断線検査用パッド
と点灯検査用パッドとを共用化することにより、斜め配
線が長くとれ、したがって、斜め配線領域を縮小でき、
または出力配線GTMの間隔を大きくできる。その結果、
液晶表示素子および液晶表示モジュールの外形寸法縮
小、有効表示部領域の拡大に有効である。また、出力配
線GTMの間隔を大きくできるので、耐電食性を向上でき
る。

《ドレイン側出力配線》 Fig.11Aは、ドレイン側の出力配線の一例を示す平面
図である。

Fig.11Bは、Fig.11AのＦ−Ｆ切断線における断面図で
あるが、有効表示部ARのドレイン線DLと出力配線の繋ぎ
部分は、Ｎ＋型非晶質Si膜d0、ｉ型非晶質Si膜AS、窒化
Si膜GIを透明導電膜d1との間に介在させ、テーパ状の断
面形状とすることで、直接接続させた場合の透明導電膜
d1の段差による出力配線d2、d3の断線を防止している。

次に、シート部の外側では、信頼性上比較的安定な透
明導電膜d1のみを使用して配線する。

本例では、駆動用ICのバンプBUMP位置の関係で、出力
配線を駆動用ICの３方向から延在させている。

さらに、上記透明導電膜ITOによる配線は、保護膜PSV
1で被覆することで、耐電食性を向上させている。

さらに、本例では、検査用パッドTESTは、有効表示部
ARに対し、対向する位置で、かつ、シール部SL内側に設
け、保護膜PSV1に孔を開ける。このため、最上層が透明
導電膜d1となっているため、検査用パッドTESTにプロー
バ針が接触しても、金属フレークが発生せず、配線間の
ショート不良や検査用パッドTESTからの断線が生じるこ
とは無い。

《ゲート側出力配線》 次に、Fig.14はゲート側の出力配線の一例を示す平面
図である。

ゲート波形の立上り歪の良は、そのまま、書き込み時
間の減少につながる。従って、ゲート側では、配線抵抗
のバラツキを小さくするだけでなく、出力配線抵抗自体
を小さくする必要が生じた。

本例では、できる限り、アルミニウムを含むゲート配
線層g1をシールSL外側まで延長し、抵抗を下げ、さら
に、駆動用IC周辺でも、アルミニウムを含むゲート配線
層g1を透明導電膜d1の下に配置し、スルーホールTHに
て、ドレイン配線層d2、d3とゲート配線層g1とを接続さ
せ、抵抗を下げる。

なお、陽極化成されるのは、陽極化成ラインAOの右側
であり、左側は、Al−Ta、Al−Ta−Ti等のアルミニウム
を含むゲート配線層g1が存在する。このため、この部分
の配線は10〜15μｍ程度の細線化を行ない、ホイスカの
発生する確立を減少させている。

さらに、本例では、検査用パッドTESTは、アルミニウ
ムを含むゲート配線層g1の上層を透明導電膜d1で覆い、
検査用パッドTESTにプローバ針が接触しても、金属フレ
ークが発生せず、配線間のショート不良や検査用パッド
TESTからの断線が生じることは無い。

《液晶表示モジュールMDLを実装した情報機器》 Fig.27は、液晶表示モジュールMDLを実装したノート
ブック型のパソコンあるいはワープロの斜視図である。

駆動ICの液晶パネルPNL上へのCOG実装と外周部のドレ
インおよびゲートドライバ用周辺回路としての多層フレ
キシブル基板に折り曲げ実装を採用することで、従来に
比べ大幅に外形サイズ縮小ができる。本例では、片側実
装されたドレインドライバ用周辺回路を情報機器のヒン
ジ上方の表示部の上側に配置できるため、コンパクトな
実装が可能となった。

情報機器からの信号は、まず、図では、左側のインタ
ーフェイス基板PCBのほぼ中央に位置するコネクタから
表示制御集積回路素子（TCON）へ行き、ここでデータ変
換された表示データが、上下に分かれてドレインドライ
バ用周辺回路へ流れる。このように、フリップチップ方
式と多層フレキシブル基板とを使用することで、情報機
器の横幅の外形の制約が解消でき、小型で低消費電力の
情報機器を提供できた。

以上本発明を実施例に基づいて具体的に説明したが、
本発明は、上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は勿論である。

〔産業上の利用可能性〕

本発明は、上述したように液晶等に適用され、液晶製
造産業において実用可能性がある。

フロントページの続き (56)参考文献 特開 昭63−85586（ＪＰ，Ａ) 特開 昭63−106788（ＪＰ，Ａ) 特開 昭62−198826（ＪＰ，Ａ) 特開 平３−13920（ＪＰ，Ａ) 特開 昭64−3630（ＪＰ，Ａ) 特開 平２−242229（ＪＰ，Ａ) 特開 昭63−316084（ＪＰ，Ａ) 特開 平６−59281（ＪＰ，Ａ) 特開 平５−241153（ＪＰ，Ａ) 特開 平９−43629（ＪＰ，Ａ) 実開 平４−137330（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/1345

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】液晶層を介して重ね合せた２枚の透明絶縁
   基板のうち、第１の前記透明絶縁基板の前記液晶層側の
   面上に、複数本のゲート線群と、これと絶縁膜を介して
   交叉する複数本のドレイン線群とをそれぞれ並設し、前
   記ゲート線群とドレイン線群の各交点近傍にスイッチン
   グ素子を設けたアクティブ・マトリクス方式の液晶表示
   素子を有する液晶表示装置において、前記ゲート線間ま
   たは前記ドレイン線間を接続する抵抗体素子群が、シー
   ル内にあり、有効画素領域の外側に一列あるいは複数列
   配置されていることを特徴とする液晶表示装置。
2. 【請求項２】前記シール内の抵抗体素子群に加えて、シ
   ール外にも前記ゲート線間または前記ドレイン線間を接
   続する抵抗体素子群が配置されていることを特徴とする
   請求項１に記載の液晶表示装置。
3. 【請求項３】前記シール内のドレイン線間の抵抗体素子
   を構成する２導体電極間距離が、有効画素部を構成する
   薄膜トランジスタのチャネル部の最小寸法にほぼ等しい
   ことを特徴とする請求項１に記載の液晶表示装置。
4. 【請求項４】前記抵抗体素子が光導電性を有する半導体
   膜を含んで構成されていることを特徴とする請求項１に
   記載の液晶表示装置。
5. 【請求項５】液晶層を介して重ね合せた２枚の透明絶縁
   基板のうち、第１の前記透明絶縁基板の前記液晶層側の
   面上に、複数本のゲート線群と、これと絶縁膜を介して
   交叉する複数本のドレイン線群とをそれぞれ並設し、前
   記ゲート線群とドレイン線群の各交点近傍にスイッチン
   グ素子を設けたアクティブ・マトリクス方式の液晶表示
   素子を有する液晶表示装置において、有効画素領域の最
   初のゲート線あるいは、最後のゲート線の更に外側に追
   加のゲート線及び追加の画素を複数列配置し、前記追加
   のゲート線の端部を互いに短絡することを特徴とする液
   晶表示装置。
6. 【請求項６】フリップチップ方式のアクティブ・マトリ
   クス方式の液晶表示素子を有する液晶表示装置におい
   て、一方の基板上のドレイン線群間を接続する抵抗体素
   子群が、シール内にあり、有効画素領域の外側にＸ方向
   に延在して一列あるいは複数列配置されており、更に、
   シール外にあり、同一基板面上に搭載される駆動用ICの
   出力側のゲート線群間及びドレイン線群間の配線部分で
   も、配線間に、抵抗体素子群が配置されていることを特
   徴とする液晶表示装置。
7. 【請求項７】有効画素領域の最初のゲート線あるいは、
   最後のゲート線の更に外側に追加のゲート線及び追加の
   画素を複数列配置し、前記追加のゲート線の端部を互い
   に短絡していることを特徴とする請求項６に記載の液晶
   表示装置。