JP5511395B2

JP5511395B2 - 半導体装置

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Publication number: JP5511395B2
Application number: JP2010001554A
Authority: JP
Inventors: 博昭鷹巣
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2010-01-06
Filing date: 2010-01-06
Publication date: 2014-06-04
Anticipated expiration: 2030-01-06
Also published as: CN102148226A; JP2011142190A; TW201138053A; KR20110081078A; US20110163384A1

Description

本発明は、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、ＥＳＤ保護素子を有する半導体装置に関する。

ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。

内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが重要になる。

また、オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に引き込んだ多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。

このためオフトランジスタの占有面積は大きく、特に小さなＩＣチップではＩＣ全体のコストアップ原因となるという問題点を有していた。

また、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多いが、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。

この改善策として、オフトランジスタ全体での均一に電流を流すようにするために特にドレイン領域上のコンタクトホールとゲート電極との距離を大きくとることが有効である。

外部接続端子からの距離に応じて、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした例も提案されている（例えば、特許文献１参照）。

特開平７−４５８２９号公報

しかしながら、オフトランジスタの占有面積を小さくしようとして、Ｗ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクトからゲート電極までの距離を確保できない、一方、十分な保護機能を果たすためには、コンタクトからゲート電極までの距離を長くとる必要がり、オフトランジスタの占める面積が大きくなってしまうという問題点を有していた。

上記問題点を解決するために、本発明は半導体装置を以下のように構成した。

内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する、トレンチ分離領域を有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、前記トレンチ分離領域の側面および下面に設置された前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。

また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、前記複数のトレンチ分離領域の側面および下面に設置された前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。

また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、前記トレンチ分離領域の側面および下面に設置された前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して前記ドレイン延設領域は前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続しており、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域は、前記トレンチ分離領域の側面および下面に設置された前記ソース領域と同一の導電型の不純物拡散領域によって形成されたソース延設領域を介して前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたソースコンタクト領域と電気的に接続している半導体装置とした。

また、前記ドレイン延設領域のシート抵抗値は、前記ドレイン領域のシート抵抗値と同一である半導体装置とした。

これらの手段によって、占有面積の増加を極力抑えながら、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域あるいはソース領域のコンタクトからゲート電極までの距離を確保することが可能となり、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの局所的な電流集中を防止することができ、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。

以上の手段によって、占有面積の増加を極力抑えながら、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域あるいはソース領域のコンタクトからゲート電極までの距離を確保することが可能となり、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの局所的な電流集中を防止することができ、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。

本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。

以下に本発明を実施するための形態について図面を参照して説明する。

図１は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。

第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションによるトレンチ分離領域３０１が形成されて絶縁分離されている。

ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１によるチャネル領域の上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。ここでドレイン領域２０２はドレイン領域２０２と同一の導電型の不純物拡散領域によって形成されたトレンチ分離領域３０１の側面および底面に沿って設置されたドレイン延設領域２０３と接続している。さらにドレイン延設領域２０３は、ドレイン領域２０２とトレンチ分離領域３０１を挟んで位置し、ドレイン領域２０２と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域２０４と接続しており、ドレインコンタクト領域２０４上には、メタル配線が埋め込まれたコンタクトホール７０１が形成されている。これらの構造により本発明によるＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１が形成されている。

このような構造をとることによって、従来のように平面的にドレイン領域を配置した場合と比べて、小さな占有面積でドレイン領域２０２のゲート電極４０２端から、コンタクトホール７０１までの距離を長くとることが可能になり、電流の局所的な集中を抑え、トランジスタ幅全体で均一に動作するＥＳＤ保護用のＮ型ＭＯＳトランジスタを得ることができる。また、これにより、ＩＣチップ全体の保護トランジスタの占める面積を縮小することができ、コストダウンを図ることが可能となる。

図２は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。

図１に示した第１の実施例と異なる点は、ドレイン延設領域２０３が２つのトレンチ分離領域３０１を経てドレイン領域２０２とドレインコンタクト領域２０４とを繋いでいる点である。

ドレイン領域２０２のゲート電極４０２端から、コンタクトホール７０１までの距離をより長くとる必要がある場合には、このように複数のトレンチ分離領域３０１の側面および底面を経たドレイン延設領域２０３によって、ドレイン領域２０２とドレインコンタクト領域２０４とを接続することが有効である。

図２に示した実施例２では、２つのトレンチ分離領域３０１を用いた例を示したが、所望の特性によって、複数のトレンチ分離領域３０１を用いて占有面積の増大を小さく抑えつつドレイン領域２０２のゲート電極４０２端から、コンタクトホール７０１までの距離をより長くとることが可能となる。

実施例１および実施例２においては、ＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域２０２側にのみドレイン延設領域２０３を設けることによって、ドレイン領域２０２のゲート電極４０２端から、コンタクトホール７０１までの距離をより長くできる例を示したが、図示しないが必要に応じて、ドレイン領域２０２側のみならずソース領域２０１側にもドレイン領域２０２側と同様にソース延設領域をトレンチ分離領域３０１側面および底面に形成することで、ソース領域２０１のゲート電極４０２端から、ソース側のコンタクトホール７０１までの距離を長くすることが可能である。

また、ドレイン延設領域２０３は、ドレイン領域２０２と同一の導電型であることはもちろんだが、不純物濃度や厚み、幅などの調整により、ドレイン領域２０２のシート抵抗値とドレイン延設領域２０３のシート抵抗値を同一にしておくと、電流の滞りや偏り、集中などをさらによく防止できるのでよい。

これらの手段によって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のバイポーラ動作時に電流を偏りなく均一に大きく流すことができるようになり、外部から大量の電流やパルスが印加された場合にも、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のトランジスタチャネル幅全体を有効に動作させることができ、効果的に電流を流すことができるようになる。

また、本発明によれば、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の実効的なドレイン領域はドレイン領域２０２と、ドレイン延設領域２０３と、ドレインコンタクト領域２０４とをあわせた領域であるとみることができる。外部から順方向の大きな電流が印加された際には、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域のＮ型と基板のＰ型の接合によるダイオードの順方向電流として印加された電流を逃がすことになるが、前述のとおり本発明のＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の実効的なドレイン領域は、ドレイン領域２０２と、ドレイン延設領域２０３と、ドレインコンタクト領域２０４とをあわせた領域となるため、小さな占有表面積によって大きなＰ−Ｎ接合面積を得ることができるため、大電流を速やかに逃がすことができる。

このように、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１を有する半導体装置を得ることができる。

なお、実施例１および実施例２では簡便のため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１は、コンベンショナル構造の場合を示したが、ＤＤＤ構造やオフセットドレイン構造であっても構わない。

１０１Ｐ型のシリコン基板
２０１ソース領域
２０２ドレイン領域
２０３ドレイン延設領域
２０４ドレインコンタクト領域
３０１素子分離領域
４０１ゲート酸化膜
４０２ゲート電極
６０１ＥＳＤ保護用のＮ型のＭＯＳトランジスタ
７０１コンタクトホール

Claims

ＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板上に設けられた、前記Ｎ型ＭＯＳトランジスタの外周を規定する第１のトレンチ分離領域と、
前記第１のトレンチ分離領域が規定する領域の内部に設けられたチャネル領域と、
前記チャネル領域をはさんで設けられたソース領域およびドレイン領域と、
前記チャネル領域の上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極とは反対の側に設けられた、側面および底面を有し、一方の前記側面により前記ドレイン領域と接している、第２のトレンチ分離領域と、
前記半導体基板内に、前記第２のトレンチ分離領域の前記側面および底面に沿って設けられた、前記ドレイン領域と同じシート抵抗値および同じ導電型を有するドレイン延設領域と、
前記第２のトレンチ分離領域の他方の前記側面に接して設けられた、前記ドレイン延設領域と電気的に接続された、前記ドレイン領域と同じ導電型を有するドレインコンタクト領域と、
を有する半導体装置。
前記第２のトレンチ分離領域は複数並んで配置されており、前記ドレイン延設領域は、前記複数並んで配置された前記第２のトレンチ分離領域の側面および下面にそれぞれ設置された前記ドレイン領域と同一の導電型の不純物拡散領域を電気的に接続して構成されている請求項１記載の半導体装置。
前記ソース領域は、第３のトレンチ分離領域の側面および下面に設置された前記ソース領域と同一の導電型の不純物拡散領域によって形成されたソース延設領域を介して前記ソース領域と同一の導電型の不純物拡散領域によって形成されたソースコンタクト領域と電気的に接続している請求項１記載の半導体装置。