JP5315741B2

JP5315741B2 - スイッチング電源回路に備えられる制御回路

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Publication number: JP5315741B2
Application number: JP2008075040A
Authority: JP
Inventors: 英紀高橋
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-03-24
Filing date: 2008-03-24
Publication date: 2013-10-16
Anticipated expiration: 2028-03-24
Also published as: JP2009232578A

Description

本発明は、スイッチ電源回路に備えられる制御回路に関する。

一般に、スイッチング電源回路は、商用電源に接続される一次側回路と、負荷に接続される二次側回路と、トランスとを備えている。トランスの一次巻線は、一次側回路に備えられ、トランスの二次巻線は、二次側回路に備えられている。このようなスイッチング電源回路には、例えば、一次巻線に接続されたMOS FET（Metal Oxide Semiconductor Field Effect Transistor）と、MOS FETのゲート端子に接続された制御IC（Integrated Circuit）が設けられることがある。この場合、制御ICは、ゲート端子への出力を制御することで（オン／オフ比率を制御することで）、一次巻線に供給される実効的な電流量を制御することができる。

制御ICには、過電流保護回路が内蔵されているタイプのICがある。過電流保護回路は、負荷に過電流が出力されることを防止するための回路である。過電流保護回路としては、例えば特許文献１に開示の回路がある。

特開平６−２３３５３３号公報

制御ICは、過電流保護回路に加えて、電力制限回路を備えることができる。電力制限回路は、二次側回路から負荷に出力される電力（以下、「出力電力Po」と言う）を制限するための回路である。

このような制御ICには、電力制限点及び過負荷検出点が定義される。電力制限点とは、電力制限をかけるか否かを決めるための第一種の負荷電流閾値である。二次側回路から負荷に出力される電圧（以下、「出力電圧Vo」と言う）が或る値のときに、二次側回路から負荷に出力される電流（以下、「負荷電流Io」と言う）が電力制限点に達すると、出力電圧Voが低減されることで、出力電力Poが制限される。一方、過負荷検出点とは、電源出力を遮断させるか否かを決めるための第二種の負荷電流閾値である。出力電圧Voが或る値のときに、負荷電流Ioが電力制限点を超えて過負荷検出点に達すると、MOS FETの発振動作が停止されることで、出力電力Poの出力が遮断される。

例えば、制御ICを、MOS FETのドレイン電流を監視しドレイン電流の大きさに基づいて電力制限や過電流保護を行う構成とすることができる。

しかし、この構成では、出力電圧Voが同じであっても一次側回路に入力される電圧（以下、「入力電圧Vi」と言う）が違うと電力制限点及び過負荷検出点が変わってしまうという問題がある。具体的には、例えば、図１に示すように、出力電圧Voの値が“出力１”の場合において、入力電圧Viの値が“入力１”よりも高い“入力２”の場合には、電力制限点及び過負荷検出点が、入力電圧Viが“入力１”のときよりも大きくなってしまう。なぜなら、二次側回路には電力が供給されるため、入力電圧Viが高くなると、ドレイン電流が減少し、それ故、ドレイン電流と電力制限や過電流保護が行われるための大きさとの差が一層ついてしまうからである。

また、スイッチング電源回路を、出力電圧Voを可変とする出力可変型の電源回路とすることができるが、この場合、上記構成では、入力電圧Viが同じであっても出力電圧Voが違うと電力制限点及び過負荷検出点が変わってしまうという問題もある。具体的には、例えば、図１に示すように、入力電圧Viが“入力１”の場合において、出力電圧Voの値が“出力１”よりも低い“出力２”の場合には、過負荷検出点が、電力制限曲線に沿って、出力電圧Voが“出力１”のときよりも大きくなってしまう。

従って、本発明の第一の目的は、スイッチング電源回路の負荷への出力電流の閾値である出力制限点（例えば電力制限点及び／又は過負荷検出点）の入力電圧依存性を軽減することにある。

本発明の第二の目的は、過負荷検出点の出力電圧依存性を軽減することにある。

制御回路は、商用電源に基づく入力電圧（VH）が入力される端子（VH）と、負荷への出力電流の閾値である出力制限点に対応した電圧閾値（IS_th）と比較される直流電圧（IS）が入力される端子（IS）と、電圧閾値（IS_th）を直流電圧（IS）が超えると一次巻線に接続されているスイッチング素子をターンオフする出力制御回路とを備えている。

本発明の第一の観点では、このような制御回路に、入力電圧（VH）が高いと電圧閾値（IS_th）を低くし入力電圧（VH）が低いと電圧閾値（IS_th）を高くする電圧閾値可変回路が設けられる。

また、制御回路は、端子（VH）に代えて又は加えて、端子（VCC）を備える。端子（VCC）には、トランスの補助巻線（二次巻線に対向し一次側回路に備えられた巻線）に発生した電圧に基づく直流電圧（VCC）が入力される。

本発明の第二の観点では、このような制御回路に、直流電圧（VCC）が高いと、電圧閾値（IS_th）の一つの閾値要素値（IS_bias）を高くし直流電圧（VCC）が低いと前記閾値要素値（IS_bias）を低くする電圧閾値可変回路が設けられる。

図２は、本発明の一実施形態に係るスイッチング電源回路を示す。

このスイッチング電源回路は、例えば自励発振型のスイッチング電源回路である。このスイッチング電源回路は、商用電源１０１に接続された一次側回路５０１と、負荷（図示せず）に接続された二次側回路５０３と、トランス４とを備える。一次側回路５０１に、トランス４の一次巻線４ａ及び補助巻線４ｃが備えられており、二次側回路５０３に、トランス４の二次巻線４ｂが備えられている。二次巻線４ｂは、一次巻線４ａ及び補助巻線４ｃに対向している。二次巻線４ｂの一端に、整流用のダイオードD2のアノード端子が接続されており、ダイオードD2のカソード端子に、コンデンサC2の一端（高電位側出力端）が接続されている。

このスイッチング電源回路を備えた電子機器が通常モードの場合には、負荷には電圧“出力１”が出力され、その電子機器が省電力モードの場合には、電圧“出力２”（出力１＞出力２）が出力される。電圧“出力１”と電圧“出力２”の切り替えは、例えば、二次側回路５０３における所定のスイッチング素子のオン／オフ（例えば、負荷の電源出力コントロール端子に接続されるツェナーダイオードへの通電を制御するトランジスタのオン／オフ）で行われる。すなわち、通常モードの場合には、上記所定のスイッチング素子がオンであり、省電力モードの場合には、上記所定のスイッチング素子がオフである。

一次側回路５０１は、EMI（electromagnetic immunity）フィルタ回路１と、ダイオードブリッジ２と、平滑コンデンサC1と、MOS FET（Metal Oxide Semiconductor Field Effect Transistor）６１と、制御IC５３とを備える。

EMIフィルタ回路１は、商用電源１０１に接続されており、EMIノイズを抑制するためのフィルタである。

ダイオードブリッジ２は、商用電源１０１からEMIフィルタ回路１を介しての交流電圧を全波整流する。平滑コンデンサC1は、ダイオードブリッジ２の両出力端間に接続され、全波整流後の直流電力を平滑する。

MOS FET６１のドレイン端子が、トランス４の一次巻線４ａの一端に接続されており、ゲート端子が、制御IC５３の二次側出力電圧制御端子（以下、OUT端子）に接続されている。

制御回路IC５３は、例えばPWM（Pulse Wide Modulation）コントローラである。制御回路IC５３は、例えば、IC各部の電圧の基準となるGND端子、第１電源端子（以下、VH端子）、第２電源端子（以下、VCC端子）、OUT端子、電力制限入力端子（以下、IS端子）、及び、電圧制御信号入力端子（以下、FB端子）を備える。

VH端子は、電源起動時に起動電流を供給し、また、省電力モード時に補助巻線４ｃに代わってVCC端子に電源供給する端子である。VH端子は、高圧ラインに接続される。VH端子には、商用電源１０１からの交流電圧が整流且つ平滑され起動抵抗R1及びR2を介した直流電圧VHが入力される。直列に接続されている起動抵抗R1及びR2の一端が、ダイオードブリッジ２の高電位側出力端に接続され、起動抵抗R1及びR2の他端が、VH端子に接続されている。なお、VH端子内部は定電流回路が内蔵されており、図２の回路図によれば、VH端子に直流電圧が入力されるが、交流全波もしくは交流半端がVH端子に入力されても良い。

VCC端子は、補助巻線４ｃに発生した電圧に基づく直流電圧VCCが入力される端子である。直流電圧VCCは、コンデンサC1からの直流電圧（例えば、１２０Ｖ）よりも低い直流電圧（例えば１６Ｖ）である。補助巻線４ｃに電圧が発生すると、逆流防止ダイオードD3及び抵抗R4を介してコンデンサC3に充電され、コンデンサC3から直流電圧VCCがVCC端子に入力される。逆流防止ダイオードD3のアノード端子は、補助巻線４ｃの一端に接続され、カソード端子は、他端がVCC端子に接続されている抵抗R4の一端に接続されている。コンデンサC3の一端（高電位側出力端）は、VCC端子に接続され、他端（低電位側出力端）は、ダイオードブリッジ２の低電位側出力端や補助巻線４ｃの他端に接続されている。

OUT端子は、一次巻線４ａへの電力供給（二次側回路５０３への電力供給）を制御するための電圧信号（MOS FET６１のゲート端子に入力される電圧信号）が出力される端子である。OUT端子は、抵抗R6、R7やダイオードD4を介してMOS FET６１のゲート端子に接続される。OUT端子からは、MOS FET６１をオンさせる期間は、H状態（ハイ状態）になり、直流電圧VCCとほぼ同じ値の電圧が出力され、MOS FET６１をオフさせる期間は、L状態（ロー状態）になり、ほぼ０Vの電圧が出力される。

IS端子は、MOS FET６１のソース端子に抵抗R8を介して接続される。IS端子には、MOS FET６１を流れるドレイン電流の信号が入力される。具体的には、MOS FET６１のソース端子とGNDの間に電流検出抵抗R5が接続されており、IS端子には、MOS FET６１を流れるドレイン電流が電流検出抵抗R5によって電圧に変換されたもの（直流電圧IS）が入力される。

FB端子は、フォトカプラ７からの電圧制御信号（直流電圧FB）が入力される。フォトカプラ７は、図示しない電圧検出回路に備えられている。電圧検出回路は、二次側出力電圧安定化を行うコンデンサC2（二次巻線４ｂからの誘導電流がダイオードD2を介して入力されるコンデンサC2）の両端電圧をトランス４の二次側出力電圧として監視する回路である。その監視結果に従う電圧制御信号が、フォトカプラ７から出力される。フォトカプラ７を構成するフォトトランジスタのコレクタ端子が、抵抗R3を介して制御IC５３のFB端子に接続され、エミッタ端子は、ダイオードブリッジ２の低電位側出力端に接続されている。

本実施形態では、上述の制御IC５３が、図３に示すことを実現できるような設計が施されている。具体的には、第一に、入力電圧Vinが“入力１”から“入力２”に高くなっても、電力制限点及び過負荷検出点を設計狙い値（所望の値）に維持することができるよう設計されている。第二に、出力電圧Voが“出力１”から“出力２”に低くなっても、電力制限点及び過負荷検出点を設計狙い値（所望の値）に維持することができるよう設計されている（なお、本実施形態では、電力制限点及び過負荷検出点の設計狙い値は、入力電圧Vinが“入力１”であって出力電圧Voが“出力１”のときの値である）。

以下、図４を参照して、制御IC５３の内部構成を説明する。

IS端子に入力される直流電圧ISは、その閾値であるVIS_thと比較される。VIS_thは、電力制限点に対応した電圧閾値であり、例えば、VIS_th(VH)とVIS_biasとの和である。VIS_th(VH)は、VIS_thの第一の要素電圧であり、VIS_biasは、VIS_thの第二の要素電圧である。

FB端子に入力される直流電圧FBは、その閾値であるVFB_olp_thと比較される。VFB_olp_thは、過負荷検出点に対応した電圧閾値であり、例えば、一定値である。

制御IC５３は、バイアスレベルシフト回路３０１と、閾値レベル可変回路３０３と、VH監視回路８３と、電流比較器８１と、オペアンプ８５と、R-Sフリップフロップ（以下、「RS-FF」と言う）７３と、AND回路７５と、ドライバ回路７９と、発振器７１とを備える。

バイアスレベルシフト回路３０１は、VCC端子からの直流電圧VCCを入力とし、VIS_biasを出力する回路である。バイアスレベルシフト回路３０１には、直流電圧VCCが基準電圧Vstoffよりも高ければ、VIS_bias1を出力し、直流電圧VCCが基準電圧Vstoffよりも低ければ、VIS_bias2（VIS_bias2＜VIS_bias1）を出力する構成となっている。具体的には、比較器３１７、VIS_bias1電源、VIS_bias2電源、VIS_bias1電源のスイッチ３１１と、VIS_bias2電源のスイッチ３１３と、比較器３１７の出力端子とスイッチ３１３との間に介在する反転回路３１５とが備えられる。入力電圧VCCが基準電圧Vstoffよりも高ければ、図５Ａに示すように、比較器３１７からスイッチ３１１にLレベルのIN_IS信号が入力されてスイッチ３１１がオンとなり、その結果、VIS_bias1がバイアスレベルシフト回路３０１から出力される。一方、入力電圧VCCが基準電圧Vstoffよりも低ければ、図５Ａに示すように、比較器３１７からHレベルのIN_IS信号が出力され、それが反転回路３１５で反転されたLレベルのIN_IS信号がスイッチ３１３に入力されてスイッチ３１３がオンとなり、その結果、VIS_bias2がバイアスレベルシフト回路３０１から出力される。IN_IS信号が各スイッチ（311、313）をオン/オフする論理は設計に応じて逆であってもよい。なお、直流電圧VCCは、この制御IC５３を有する電子機器が通常モードの場合、基準電圧Vstoffよりも高い電圧であり、その電子機器が省電力モードの場合、基準電圧Vstoffよりも低い電圧である。直流電圧VCCが基準電圧Vstoffよりも高い電圧である場合（例えば通常モード時）、制御IC５３の電源は、VCC端子（直流電圧VCC）であり、直流電圧VCCが基準電圧Vstoffよりも低い電圧である場合（例えば起動時或いは省電力モード時）、制御IC５３の電源は、VH端子（直流電圧VH）である。

VH監視回路８３は、VH端子と閾値レベル可変回路３０３との間に介在する。VH監視回路８３は、VH端子に入力された直流電圧VHを検出する。検出された直流電圧VHは、閾値レベル可変回路３０３に入力される。

閾値レベル可変回路３０３は、入力された直流電圧VHに応じて、VIS_th(VH)を変化させる回路である。図５Ｂに示すように、VIS_th(VH)は、入力電圧VHを変数とした関数、具体的には、入力電圧VHが単調増加するとVIS_th(VH)が単調減少する関数である。閾値レベル可変回路３０３は、例えば、図６Ａに示すように、反転増幅アンプである。図６Ｂに示すように、反転増幅アンプの入力電圧Vinは、直流電圧VHであり、出力電圧Voutは、VIS_th(VH)である。また、基準電圧Vrefは、VIS_th用の基準電圧である。この場合、図５Ｂに示したグラフの傾きは、（抵抗値Rb／抵抗値Ra）で決定される。

閾値レベル可変回路３０３は、バイアスレベルシフト回路３０１に接続されており、バイアスレベルシフト回路３０１からVIS_biasを受ける。そのため、閾値レベル可変回路３０３からの出力は、直流電圧VHに基づいて決定されたVIS_th(VH)にVIS_biasが加算されたVIS_th（図４の記号Ｂを参照）である。

電流比較器８１の入力側に、IS端子、FB端子及び閾値レベル可変回路３０３の出力側が接続される。電流比較器８１は、以下の（１）又は（２）の場合に、
（１）直流電圧IS＞直流電圧FB、
（２）直流電圧IS＞VIS_th、
リセット信号（例えばLレベルの信号）を出力する。

オペアンプ８５の基準電圧が、VFB_olp_thであり、入力電圧が、直流電圧FBである。直流電圧FBがVFB_olp_th未満の場合に、オペアンプ８５からHレベルの信号がAND回路７５に入力され、直流電圧FBがVFB_olp_thを超えた場合に、オペアンプ８５からLレベルの信号がAND回路７５に入力される（どちらの場合にどちらのレベルの信号を出力するかは、設計に応じて逆であっても良い）。

RS-FF７３の入力Sに、発振器７１から出力された信号が入力され、入力Rに、電流比較器８１から出力された信号が入力され、出力Qから、入力S及び入力Rに入力された信号レベルに応じたレベルの信号が出力され、AND回路７５に入力される。

AND回路７５は、RS-FF７３からの入力とオペアンプ８５からの入力の両方がHレベルであれば、Hレベルの信号をドライバ回路７９に出力し、いずれか一方でもLレベルであれば、Lレベルの信号をドライバ回路７９に出力する。

ドライバ回路７９は、MOS FET６１のオン／オフを制御する回路である。ドライバ回路７９は、AND回路７５からHレベルの信号が入力された場合、MOS FET６１をオンとし、AND回路７５からLレベルの信号が入力された場合、MOS FET６１をオフとする。

AND回路７５からLレベルの信号が出力される場合は、以下の（Ａ）又は（Ｂ）のケース、
（Ａ）RS-FF７３からLレベルの信号が入力された、
（Ｂ）オペアンプ８５からLレベルの信号が入力された、
である。

上記（Ａ）のケースが生じるのは、電流比較器８１からRS-FF７３の入力Rにリセット信号が入力された場合である。そして、リセット信号が電流比較器８１から出力されるのは、既に説明したように、直流電圧IS＞直流電圧FB、又は、直流電圧IS＞VIS_thの場合である。要するに、直流電圧ISが、VIS_thを超えた場合に、電力制限動作の一つとして、MOS FET６１がターンオフされる。VIS_thを構成するVIS_th(VH)は、直流電圧VHを基に閾値レベル可変回路３０３によって調整される。このため、電力制限点の入力電圧依存性が軽減される。また、VIS_th(VH)に加算されるVIS_biasが、直流電圧VCCを基にバイアスレベルシフト回路３０１によって調整される。このため、過負荷検出点の出力電圧依存性が軽減される。なお、VIS_thが可変されると、電力制限点だけでなく過負荷検出点も追従して可変となるため、過負荷検出点の出力電圧依存性も軽減される。

以上が、本実施形態についての説明である。

なお、本実施形態では、AND回路７５からHレベルの信号が入力された場合（つまりMOS FET６１がオンとされる場合）は、RS-FF７３からHレベルの信号が出力され、且つ、オペアンプ８５からもHレベルの信号が出力された場合である。RS-FF７３からHレベルの信号が出力される場合は、発振器７１からHレベルの信号が入力Sに入力された場合である。また、オペアンプ８５からHレベルの信号が出力される場合は、前述したように、直流電圧VFBがVFB_olp_th未満の場合である。

また、本実施形態では、図７Ａに示すように、上述した回路構成により、直流電圧FBは、負荷への出力電圧が高くなるにつれて高くなるが、最大でもVFB_olp_thとされる。また、直流電圧IS＜VIS_thの範囲では、直流電圧FBが直流電圧ISの閾値電圧となり、直流電圧IS≧VIS_thの範囲では、電力制限がかかり出力電圧は低下し始める。また、図７Ｂに示すように、通常モードから省電力モードになると（直流電圧VCCが基準電圧Vstoff未満になると）、出力されるVIS_biasは、VIS_bias1からVIS_bias2（VIS_bias1＞VIS_bias2）に切り替わる。

以上、本発明の実施形態を説明したが、この実施形態は本発明の説明のための例示にすぎず、本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱することなく、その他の様々な態様でも実施することができる。本発明に係るスイッチング電源回路は、プリンタなど種々の電子機器に搭載可能である。

本発明の課題の説明図である。本発明の一実施形態に係るスイッチング電源回路の構成例を示す。図２のスイッチング電源回路に設けられる制御ICの期待される効果の説明図である。図２のスイッチング電源回路に設けられる制御ICの内部構成の概要を示す。図５Ａは、バイアスレベルシフト回路の特性を示す。図５Ｂは、閾値レベル可変回路の特性を示す。図６Ａは、閾値レベル可変回路の構成を示す。図６Ｂは、閾値レベル可変回路の入力と出力の関係を示す。図７Ａは、直流電圧IS及びFBとVIS_th及びVFB_olp_thとの関係を示す。図７Ｂは、直流電圧VCCとVIS_biasとの関係を示す。

符号の説明

５３…制御IC ３０１…バイアスレベルシフト回路３０３…閾値レベル可変回路

Claims

スイッチング電源回路に備えられる制御回路において、
前記スイッチング電源回路が、
商用電源に接続される一次側回路と、
負荷に接続され前記一次側回路から供給される電力に基づく電力を前記負荷に供給する二次側回路と、
一次巻線を前記一次側回路に備え前記一次巻線に対向する二次巻線を前記二次側回路に備えたトランスと
を備え、
前記一次側回路が、スイッチング素子を備え、
前記スイッチング素子のオン／オフによって前記一次側回路から前記二次側回路への供電が制御され、
前記制御回路は、
前記スイッチング素子のオン／オフ制御用端子に接続される端子（OUT）と、
前記商用電源に基づく入力電圧（VH）が入力される端子（VH）と、
前記負荷への出力電流の閾値である出力制限点に対応した電圧閾値（IS_th）と比較される、前記スイッチング素子を流れる電流に基づく直流電圧（IS）が、入力される端子（IS）と、
前記入力電圧（VH）に基づいて前記電圧閾値（IS_th）を変化させる回路であって、前記入力電圧（VH）が高いと前記電圧閾値（IS_th）を低くし、前記入力電圧（VH）が低いと前記電圧閾値（IS_th）を高くする電圧閾値可変回路と、
前記端子（OUT）を介して前記スイッチング素子のオン／オフを制御する回路であって、前記電圧閾値可変回路による変化後の前記電圧閾値（IS_th）を前記直流電圧（IS）が超えると前記スイッチング素子をターンオフする出力制御回路と
を備え、
前記トランスが、前記一次側回路に備えられ前記二次巻線に対向した補助巻線を更に備えており、
前記制御回路が、前記補助巻線に発生した電圧に基づく直流電圧（VCC）が入力される端子（VCC）を更に備えており、
前記電圧閾値可変回路が、
前記入力電圧（VH）に対して第一の閾値要素値（IS_th(VH)）を単調減少させる第一のサブ可変回路と、
前記直流電圧（VCC）が所定の基準値より高い場合に第一の値（IS_bias1）を第二の閾値要素値（IS_bias）として選択し、前記直流電圧（VCC）が前記所定の基準値より低い場合に前記第一の値より低い第二の値（IS_bias2）を前記第二の閾値要素値（IS_bias）として選択する第二のサブ可変回路と
を備え、
前記電圧閾値（IS_th）は、前記第一の閾値要素値（IS_th(VH)）と前記第二の閾値要素値（IS_bias）の加算結果である、
制御回路。
前記直流電圧（VCC）は、前記スイッチング電源回路が備えられている電子機器が通常モードの場合には前記所定の基準値よりも高く、前記電子機器が省電力モードの場合には前記所定の基準値よりも低い、
請求項１記載の制御回路。
商用電源に接続される一次側回路と、
負荷に接続され前記一次側回路から供給される電力に基づく電力を前記負荷に供給する二次側回路と、
一次巻線を前記一次側回路に備え前記一次巻線に対向する二次巻線を前記二次側回路に備えたトランスと
請求項１又は２に記載の制御回路と
を備えたスイッチング電源回路。
請求項３記載のスイッチング電源回路を備えた電子機器。