JP5295465B2 - 不揮発性記憶素子及びその製造方法 - Google Patents

Description

本発明は、不揮発性記憶素子及びその製造方法に関し、特に電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶素子及びその製造方法に関する。

近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像及び情報等のデータを保存するために、大容量で、かつ不揮発性の記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性記憶素子は既に多くの分野で用いられている。

このような強誘電体キャパシタを用いる不揮発性記憶素子に対して、通常の半導体プロセスとの整合性を取りやすく、かつ、微細化が可能という点で注目されている記憶装置がある。例えば、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子など磁気抵抗効果型の記憶素子を用いた不揮発性記憶素子や、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化型の記憶素子（抵抗変化素子）を用いた不揮発性記憶素子（以下、これをＲｅＲＡＭとよぶ）等がある。

例えば、特許文献１には、不揮発性記憶素子の高集積化を実現する構造の一つとしてクロスポイント型構造が開示されている。この特許文献１に開示されるクロスポイント構造の不揮発性記憶素子では、抵抗変化素子を有した記憶素子がアレイ状に複数配置されており、その抵抗変化素子は、複数の第１の配線と、その第１の配線に直交する複数の第２の配線との各交差領域にあるビアホール内に配されている。また、この抵抗変化素子には、非線形の電流・電圧特性を有する素子（非線形素子または電流制御素子）が直列に配置されている。この非線形の電流・電圧特性を有する素子は、アレイ状の複数の記憶素子の中から、所定の記憶素子を選択的にアクティブにする。具体的には、例えば非線形素子としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型ダイオードを用いることにより、その抵抗変化素子に対して双方向に電流制御を行うことを可能としている。

また、例えば特許文献２には、メモリ記憶素子（抵抗変化素子）と制御素子（電流制御素子）とを上記特許文献１のような垂直方向ではなく水平方向に隣接させて配置した構造が開示されている。この制御素子は、状態変化するメモリ記憶素子のために構成されており、そのメモリ記憶素子に電流を供給する。より具体的には、このメモリ記憶素子は、断面積が制御素子の断面積よりも小さくなるように形成されることにより、制御素子が破壊するよりも低いエネルギーレベル、つまり、メモリ記憶素子が状態変化メモリ素子として必要十分な電流量が供給可能で確実にブレイクダウン（メモリ記憶素子がアンチフューズの場合、低抵抗化）されるように構成されている。また、制御素子は、メモリ記憶素子の状態変化を制御するために、その制御トンネル接合領域が動作するよう構成されている。言い換えると、制御素子の断面積とメモリ記憶素子の断面積との比が、メモリ記憶素子が状態変化するメモリ記憶素子として機能し、一方で制御素子が、メモリ記憶素子のための制御素子として持続して動作するように構成されている。このような構成により、経済的でかつ大容量のメモリ構造を実現している。

また、例えば特許文献３では、抵抗変化素子とダイオードとを垂直方向に直列に配置し、抵抗変化素子を構成する可変抵抗膜をコンタクトホール内に形成し、コンタクトホール上にダイオードを形成することで抵抗変化素子の実効面積より大きなダイオードの実効面積を実現する構成が開示されている。この特許文献３に開示される構成では、ダイオードの実効的な面積を抵抗変化素子の実効的な面積より大きくすることができるので、ダイオードの電流駆動能力をさらに向上することができる。

米国特許第６７５３５６１号明細書 特開２００４−６７７７号公報 国際公開第２００８／０４７５３０号

しかしながら、抵抗変化素子と電流制御素子で構成され、抵抗変化する際に大きな電流を必要とする不揮発性記憶素子において、抵抗変化に必要な大電流を流すことができ、かつ量産プロセスに対し親和性が高い不揮発記憶素子の新たな構造、及びその製造方法が望まれている。

本発明は、上述の事情を鑑みてなされたもので、不揮発性記憶素子に大きな電流を供給でき、量産プロセスとの親和性が高い、互いに直列に接続された抵抗変化素子と電流制御素子とを備えるクロスポイント型構造の不揮発性記憶素子において、抵抗変化抗素子と、抵抗変化の初期ブレイクや抵抗変化動作に必要十分に大きな電流を供給することができる電流制御素子を備え、量産プロセスに対し親和性がある非線形の電流制御素子を有する不揮発性記憶素子とその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の一形態における不揮発性記憶素子の製造方法は、電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、基板上に、第１の下部電極層を形成する工程と、前記第１の下部電極層上に電流制御層を形成する工程と、前記電流制御層上に第１の上部電極層を形成する工程と、前記第１の上部電極層上に第２の下部電極層を形成する工程と、前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、前記抵抗変化層上に第２の上部電極層を形成する工程と、前記第２の上部電極層上にマスクを形成し、前記第２の上部電極層と前記抵抗変化層と前記第２の下部電極層とをパターニングする工程と、前記第２の下部電極層のエッチング速度が少なくとも前記第２の上部電極層及び前記抵抗変化層のエッチング速度より遅いエッチングを用いて、前記第２の下部電極層よりも下方の層をパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成するとともに、前記基板の主面に垂直な方向から見たときの前記第２の上部電極層と前記抵抗変化層の面積を減少させて前記第２の下部電極層の上面の一部を露出させ、前記第２の上部電極層と前記抵抗変化層と前記第２の下部電極層とで構成される前記抵抗変化素子を形成する工程とを含む。

また、上記目的を達成するために、本発明の一形態における不揮発性記憶素子の製造方法は、電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、基板上に、第１の下部電極層を形成する工程と、前記第１の下部電極層上に電流制御層を形成する工程と、前記電流制御層上に第１の上部電極層を形成する工程と、前記第１の上部電極層上に第２の下部電極層を形成する工程と、前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、前記抵抗変化層上に第２の上部電極層を形成する工程と、前記第２の上部電極層上に第１マスクを形成し、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とをパターニングして、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とで構成される前記抵抗変化素子を形成する工程と、前記第１の上部電極層上と前記抵抗変化素子とを覆う絶縁層を形成する工程と、前記絶縁層を、異方性エッチング法によりエッチングすることにより、前記第２の下部電極層、前記抵抗変化層及び前記第２の上部電極層の側面部に、当該絶縁層で構成されるサイドウォールを形成する工程と、前記サイドウォールで囲まれた領域と前記第１のマスク又は前記第２の上部電極層とを第２のマスクとして、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とをパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成する工程とを含む。

また、上記目的を達成するために、本発明の一形態における不揮発性記憶素子の製造方法は、電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、基板上に第１の下部電極層を形成する工程と、前記第１の下部電極層上に電流制御層を形成する工程と、前記電流制御層上に第１の上部電極層を形成する工程と、前記第１の上部電極層上に第２の下部電極層を形成する工程と、前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、前記抵抗変化層上に第２の上部電極層を形成する工程と、第１のマスクを形成し、少なくとも前記抵抗変化層および前記第２の上部電極層をパターニングして、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とで構成される前記抵抗変化素子を形成する工程と、少なくとも前記第１のマスクと前記抵抗変化層と前記第２の上部電極層とを覆う、前記第１のマスクより大きい第２のマスクを形成する工程と、形成された前記第２のマスクを用いて、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とをパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成する工程とを含む。

また、本発明の一形態における不揮発性記憶素子は、直列に接続された抵抗変化素子と電流制御素子とを備える不揮発性記憶素子であって、前記電流制御素子は、基板上に形成された第１の下部電極層と、前記第１の下部電極層上に形成された電流制御層と、前記電流制御層上に形成された第１の上部電極層とを備え、前記抵抗変化素子は、前記第１の上部電極層上に形成された第２の下部電極層と、前記第２の下部電極層上に形成された金属酸化物で構成される抵抗変化層と、前記抵抗変化層上に形成された第２の上部電極層とを備え、前記電流制御素子を構成する各層に平行な方向における当該電流制御素子の幅は、前記抵抗変化素子の少なくとも前記抵抗変化層を構成する各層に平行な方向における当該抵抗変化層の幅より大きく、前記電流制御素子は、前記基板と平行な段差面であって、少なくとも前記抵抗変化素子の前記抵抗変化層と前記電流制御素子の幅差に基づく面積を有する面である段差面を有する。

本発明によれば、既存の半導体プロセスに対し親和性が高く、抵抗変化素子に大きな電流を供給可能な不揮発性記憶素子、及びその製造方法を実現できる。

図１は、本発明の実施の形態のメモリセルアレイの構成例を示す平面図である。 図２Ａは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の構成を示す断面図である。 図２Ｂは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の構成を示す断面図である。 図３は、本発明の実施の形態１に係る不揮発性記憶素子を構成する抵抗変化素子及び電流制御素子の断面図である。 図４は、比較例に係る不揮発性記憶素子を構成する抵抗変化素子及び電流制御素子の断面図である。 図５Ａは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｂは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｃは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｄは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｅは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｆは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｇは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｈは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｉは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｊは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図５Ｋは、本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図６Ａは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の構成例を示す断面図である。 図６Ｂは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の構成例を示す断面図である。 図７は、本発明の実施の形態２に係る不揮発性記憶素子を構成する抵抗変化素子及び電流制御素子の断面図である。 図８Ａは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図８Ｂは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図８Ｃは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図８Ｄは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図８Ｅは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図８Ｆは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図８Ｇは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図８Ｈは、本発明の実施の形態２に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図９Ａは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の構成例を示す断面図である。 図９Ｂは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の構成例を示す断面図である。 図１０は、本発明の実施の形態３に係る不揮発性記憶素子を構成する抵抗変化素子及び電流制御素子の断面図である。 図１１Ａは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図１１Ｂは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図１１Ｃは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図１１Ｄは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図１１Ｅは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図１１Ｆは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図１１Ｇは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図１１Ｈは、本発明の実施の形態３に係る不揮発性記憶素子を有する不揮発性記憶装置の製造方法について説明するための図である。 図１２は、本発明の実施の形態１に係る不揮発性記憶素子を構成する抵抗変化素子の初期ブレイク電流及び電流制御素子の破壊電流のそれぞれの素子面積依存性について説明する図である。

まず、本発明の実施形態を説明する前に、後述の実施形態の理解を容易にするために、本発明者等が検討した事項について説明する。なお、当該説明は、後述の実施形態を理解するための一助とするものであり、本発明を限定しない。

抵抗変化素子を動作させるために、製造直後の超高抵抗状態（初期状態）から抵抗変化素子を安定に抵抗変化できる状態にするため、抵抗変化初期化動作（初期ブレイク）が必要な場合がある。初期ブレイクは、所定の閾値電圧もしくは閾値電流よりも大きい電圧もしくは電流を製造直後の抵抗変化層へ印加し、製造直後の抵抗変化層の初期状態から抵抗変化動作が可能な状態へ変化させるために行う。

例えば、初期ブレイクは抵抗変化層が、酸素不足型の遷移金属酸化物で構成された低酸素不足度層（高抵抗層）と高酸素不足度層（低抵抗層）の２層で構成される場合には、高抵抗層の一部により低抵抗な部分（導電パスまたはフィラメント）を形成するために行われ、形成されたフィラメント部において、抵抗変化現象を安定に発生させることができる。

抵抗変化素子と電流制御素子とが直列に接続された不揮発性記憶素子において、例えば電流制御素子としてＭＩＭダイオードを用いる場合、一般的に低電圧で動作させるために数ｎｍ程度の絶縁膜が用いられる。この電流制御素子は、抵抗変化素子の初期ブレイクや抵抗変化動作に必要な電流密度が大きい場合に絶縁破壊されてしまう可能性がある。換言すると、抵抗変化素子の初期ブレイクや抵抗変化動作に必要な電流密度が大きい場合には電流制御素子の絶縁膜の絶縁性が失われ、電流制御素子としての非線形特性が失われる可能性がある。

これに対して、電流制御素子の電流駆動能力を向上させるために、電流制御素子の断面積が抵抗変化素子よりも大きい構造とすることで、抵抗変化素子に十分な電流量を供給できる。しかしながら、そのような構造を形成する場合、従来の製造方法では複数の工程を有する複雑なものとなるため、より簡便な製造方法で作製できる不揮発性記憶素子が望まれる。具体的には、電流制御素子及び抵抗変化素子を、電流制御素子の断面積が抵抗変化素子よりも大きくなるように基板に対して垂直方向に直列に配置する構造、または、複数の不揮発性記憶素子を水平方向に隣接させて配置する構造を、より簡便に製造できることが望ましい。また、それらの製造方法は、微細化プロセスとの親和性が高く、抵抗変化膜等に対するプロセスダメージが低減されることが望ましい。

本発明者等は、抵抗変化素子に大きな電流を安定して供給できる電流制御素子を備える不揮発性記憶素子及びその製造方法について検討した。その結果、現状及び将来の微細化プロセスに親和性がある、または量産プロセスに適した不揮発性記憶素子（不揮発性メモリセル）を考案した。

本発明の一形態における不揮発性記憶素子の製造方法は、電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、基板上に、第１の下部電極層を形成する工程と、前記第１の下部電極層上に電流制御層を形成する工程と、前記電流制御層上に第１の上部電極層を形成する工程と、前記第１の上部電極層上に第２の下部電極層を形成する工程と、前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、前記抵抗変化層上に第２の上部電極層を形成する工程と、前記第２の上部電極層上にマスクを形成し、前記第２の上部電極層と前記抵抗変化層と前記第２の下部電極層とをパターニングする工程と、前記第２の下部電極層のエッチング速度が少なくとも前記第２の上部電極層及び前記抵抗変化層のエッチング速度より遅いエッチングを用いて、前記第２の下部電極層よりも下方の層をパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成するとともに、前記基板の主面に垂直な方向から見たときの前記第２の上部電極層と前記抵抗変化層の面積を減少させて前記第２の下部電極層の上面の一部を露出させ、前記第２の上部電極層と前記抵抗変化層と前記第２の下部電極層とで構成される前記抵抗変化素子を形成する工程とを含む。

これにより、基板の主面に垂直な方向から見たときに電流制御素子面積より小さい面積を有するように、第２の上部電極層および抵抗変化層をパターニングできる。

ここで、前記抵抗変化素子を形成する工程において、前記マスクはテーパ形状である。

このようにテーパ形状になったマスクにより、基板の主面に垂直な方向から見たときに電流制御素子面積より小さい面積を有するように、第２の上部電極層および抵抗変化層をより効率的にパターニングできる。

ここで、前記第２の下部電極層よりも下方の層は、前記第１の上部電極層、前記電流制御層、及び前記第１の下部電極層であるとしてもよい。

また、前記第２の下部電極層と前記第１の上部電極層とは、同じ材料で構成された共通の層であり、前記第１の上部電極層を形成する工程と前記第２の下部電極層を形成する工程とは同一工程であり、前記第２の下部電極層よりも下方の層は、前記電流制御層及び前記第１の下部電極層であってもよい。

つまり、第２の下部電極層と第１の上部電極層とは構成上では共通していてもよい。

また、前記第２の下部電極層は、イリジウム、白金及びパラジウムを含む貴金属で構成されることが好ましい。

これらにより、１枚のマスクパターンで特別な工程を付加することなく、抵抗変化素子及び、少なくとも電流制御素子の実効面積を抵抗変化素子の動作面積よりも大きくすることができるだけでなく、基板上面から見て抵抗変化素子と電流制御素子とを同心円状に対称な形状で直列に形成することができる。それにより、従来構成の電流制御素子を用いても、破壊されてしまうことなくより多くの電流を流すことが可能であるとともに、抵抗変化素子を動作させるのに必要十分な電流を抵抗変化素子に流すことができる不揮発性記憶装置を容易に製造することができる。

なお、本発明において、抵抗変化素子を動作させる（抵抗変化動作）とは、通常の抵抗変化動作と、抵抗変化動作をさせるために行われる初期動作（初期ブレイク）とを含む動作のことである。

また、１枚のマスクパターンで作製可能なことからマスク数の低減、低コスト化が可能である。

さらに、抵抗変化素子は、抵抗変化素子の第２の下部電極層をマスクとして機能させることにより電流制御素子を形成するとともに、抵抗変化素子を構成する抵抗変化層と第２の上部電極の端面（層と平行な方向における層の幅）を後退させることにより形成することができる。さらに、抵抗変化素子の実効面積はエッチング時のエッチング速度（後退量）で調整することが可能であることから、マスクパターンでは困難な微細パターンまで形成することができるという効果も奏する。

したがって、従来のＣＭＯＳプロセス等を用いる半導体プロセスで製造することができるので、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、１枚のマスクパターンで大きさの異なる２つの素子を形成することができ、マスク合わせ精度が不必要であるため、微細化が進む半導体プロセスと親和性がよく製造することができる。

ここで、前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層との積層構造で構成され、前記第２の遷移金属酸化物層は前記第２の下部電極層と接するよう構成されるとしてもよい。

また、前記第２の遷移金属酸化物層の抵抗値は、前記第１の遷移金属酸化物層の抵抗値より大きいとしてもよい。

また、前記第１の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位は、前記第２の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位より高いとしてもよい。

また、前記抵抗変化層は、タンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯｘ（０＜ｘ＜２．０）またはジルコニウム酸化物ＺｒＯｘ（０＜ｘ＜２．０）で構成されるとしてもよい。

これにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好なリテンション特性を有する不揮発性記憶装置を実現することができる。

また、本発明の一形態における不揮発性記憶装置の製造方法は、電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、基板上に、第１の下部電極層を形成する工程と、前記第１の下部電極層上に電流制御層を形成する工程と、前記電流制御層上に第１の上部電極層を形成する工程と、前記第１の上部電極層上に第２の下部電極層を形成する工程と、前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、前記抵抗変化層上に第２の上部電極層を形成する工程と、前記第２の上部電極層上に第１マスクを形成し、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とをパターニングして、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とで構成される前記抵抗変化素子を形成する工程と、前記第１の上部電極層上と前記抵抗変化素子とを覆う絶縁層を形成する工程と、前記絶縁層を、異方性エッチング法によりエッチングすることにより、前記第２の下部電極層、前記抵抗変化層及び前記第２の上部電極層の側面部に、当該絶縁層で構成されるサイドウォールを形成する工程と、前記サイドウォールで囲まれた領域と前記第１のマスク又は前記第２の上部電極層とを第２のマスクとして、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とをパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成する工程とを含む。

これにより、１枚のマスクパターンで特別な工程を付加することなく、電流制御素子の実効面積を抵抗変化素子の動作面積よりも大きくすることができるだけでなく、基板上面から見て抵抗変化素子と電流制御素子とを同心円状に対称な形状で直列に形成することができる。それにより、従来構成の電流制御素子を用いても、破壊されてしまうことなくより多くの電流を流すことが可能であるとともに、抵抗変化素子を動作させるのに必要十分な電流を抵抗変化素子に流すことができる不揮発性記憶装置を容易に製造することができる。

また、微細化が進む半導体プロセスと親和性がよいので、従来のＣＭＯＳプロセス等を用いる半導体プロセスで不揮発性記憶装置を製造することができる。これは、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、１枚のマスクパターンで大きさの異なる２つの素子を形成することができ、マスク合わせ精度が不必要であるためである。

さらに、１枚のマスクパターンで作製可能なことからマスク数の低減、低コスト化が可能である。

ここで、前記第２の下部電極層と前記第１の上部電極層とは、同じ材料で構成された共通の層であり、前記第１の上部電極層を形成する工程と前記第１の上部電極層上に第２の下部電極層を形成する工程とは同一工程であり、前記抵抗変化素子を形成する工程では、前記共通の層の一部がパターニングされ、前記サイドウォールを形成する工程では、前記サイドウォールが前記共通層のうちパターニングされた前記一部の側面部と、前記抵抗変化層及び前記第２の上部電極層の側面部とに形成されてもよい。

また、前記第２の上部電極層及び前記第２の下部電極層のうちの少なくとも一方は、イリジウム、白金及びパラジウムを含む貴金属で構成されるとしてもよい。

これにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好なリテンション特性を有する不揮発性記憶装置を実現することができる。

また、前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層との積層構造で構成され、前記第２の遷移金属酸化物層は前記第２の下部電極層と接するよう構成されるとしてもよい。

また、前記第２の遷移金属酸化物層の抵抗値は、前記第１の遷移金属酸化物層の抵抗値より大きいとしてもよい。

また、前記第１の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位は、前記第２の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位より高いとしてもよい。

また、前記抵抗変化層は、タンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯｘ（０＜ｘ＜２．０）またはジルコニウム酸化物ＺｒＯｘ（０＜ｘ＜２．０）で構成されるとしてもよい。

これにより、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した抵抗変化素子を得ることができる。

また、本発明の一形態における不揮発性記憶装置の製造方法は、電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、基板上に第１の下部電極層を形成する工程と、前記第１の下部電極層上に電流制御層を形成する工程と、前記電流制御層上に第１の上部電極層を形成する工程と、前記第１の上部電極層上に第２の下部電極層を形成する工程と、前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、前記抵抗変化層上に第２の上部電極層を形成する工程と、第１のマスクを形成し、少なくとも前記抵抗変化層および前記第２の上部電極層をパターニングして、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とで構成される前記抵抗変化素子を形成する工程と、少なくとも前記第１のマスクと前記抵抗変化層と前記第２の上部電極層とを覆う、前記第１のマスクより大きい第２のマスクを形成する工程と、形成された前記第２のマスクを用いて、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とをパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成する工程とを含む。

これにより、抵抗変化素子及び電流制御素子を構成するそれぞれの電極、抵抗変化層及び電流制御層を堆積する工程の後に、各素子をパターニングする工程（２枚のマスクパターンを用いて、ドライエッチングにより形成する工程）のみで、少なくとも電流制御素子の実効面積を抵抗変化素子の動作面積よりも大きくすることができる。それにより、従来構成の電流制御素子を用いても、破壊されてしまうことなくより多くの電流を流すことが可能であるとともに、抵抗変化素子を動作させるのに必要十分な電流を抵抗変化素子に流すことができる不揮発性記憶装置を容易に製造することができるという効果を奏する。

したがって、従来のＣＭＯＳプロセス等を用いる半導体プロセスで製造することができるので、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、微細化が進む半導体プロセスと親和性がよく製造することができる。

ここで、前記第２の下部電極層と前記第１の上部電極層とは、同じ材料で構成された共通の層であり、前記第１の上部電極層を形成する工程と前記第１の上部電極層上に第２の下部電極層を形成する工程とは同一工程であってもよい。

また、前記第２の上部電極層及び前記第２の下部電極層のうちの少なくとも一方は、イリジウム、白金またはパラジウムで構成されるとしてもよい。

これにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好なリテンション特性を有する不揮発性記憶装置を実現することができる。

また、前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層との積層構造で構成され、前記第２の遷移金属酸化物層は前記第２の下部電極層と接するよう構成されるとしてもよい。

また、前記第２の遷移金属酸化物層の抵抗値は、前記第１の遷移金属酸化物層の抵抗値より大きいとしてもよい。

また、前記第１の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位は、前記第２の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位より高いとしてもよい。

また、前記金属酸化物は、タンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯｘ（０＜ｘ＜２．０）またはジルコニウム酸化物ＺｒＯｘ（０＜ｘ＜２．０）である。

これにより、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した抵抗変化素子を得ることができる。

以上のような形態における不揮発性記憶装置の製造方法により、抵抗変化素子を構成する上下電極層と抵抗変化層と、電流制御素子を構成する上下電極層と電流制御層とを全て形成した後に、抵抗変化素子及び電流制御素子をパターンニングするため、各層の接続面にはプロセスダメージ（例えば、コンタクトホール内に抵抗変化素子を形成する工程における接続面のＣＭＰ処理による膜表面の荒れや膜厚ばらつき）が少なく、安定した接続面（界面状態）を得ることができる。それにより、動作ばらつきが低減し安定した動作の高品質な不揮発性記憶装置を製造することができる。

さらに、電流制御素子として従来構成、すなわちＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはショットキーダイオードにより構成されたとしてもよい。電流制御素子の実効面積を抵抗変化素子の動作面積よりも大きくすることができるので、電流制御素子の電流制御破壊電流密度が抵抗変化素子の抵抗変化動作に必要な電流密度以下であっても、上記従来構成の電流制御素子を用いてもより多くの電流を流すことが可能となり、抵抗変化素子に必要十分な電流を印加することができるためである。

また、本発明の一形態における不揮発性記憶装置は、直列に接続された抵抗変化素子と電流制御素子とを備える不揮発性記憶素子であって、前記電流制御素子は、基板上に形成された第１の下部電極層と、前記第１の下部電極層上に形成された電流制御層と、前記電流制御層上に形成された第１の上部電極層とを備え、前記抵抗変化素子は、前記第１の上部電極層上に形成された第２の下部電極層と、前記第２の下部電極層上に形成された金属酸化物で構成される抵抗変化層と、前記抵抗変化層上に形成された第２の上部電極層とを備え、前記電流制御素子を構成する各層に平行な方向における当該電流制御素子の幅は、前記抵抗変化素子の少なくとも前記抵抗変化層を構成する各層に平行な方向における当該抵抗変化層の幅より大きく、前記電流制御素子は、前記基板と平行な段差面であって、少なくとも前記抵抗変化素子の前記抵抗変化層と前記電流制御素子の幅差に基づく面積を有する面である段差面を有する。

この構成によれば、電流制御素子の実効面積は抵抗変化素子の動作面積よりも大きいので、従来構成の電流制御素子を用いても、破壊されてしまうことなくより多くの電流を流すことが可能であるとともに、抵抗変化素子を動作させるのに必要十分な電流を流すことができる。

ここで、前記第２の下部電極層と前記第１の上部電極層とは、同じ材料で構成されているとしてもよい。

また、前記抵抗変化素子は、前記第２の下部電極層、前記抵抗変化層及び第２の上部電極層の側面部に、絶縁層で構成されるサイドウォールを有するとしてもよい。

また、前記第２の上部電極層及び第２の下部電極層のうちの少なくとも一方は、イリジウム、白金またはパラジウムで構成されるとしてもよい。

また、前記金属酸化物は、タンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯｘ（０＜ｘ＜２．０）、またはジルコニウム酸化物ＺｒＯｘ（０＜ｘ＜２．０）で構成されるとしてもよい。

このように、本発明の種々の形態によれば、抵抗変化抗素子と、抵抗変化動作及び初期ブレイクに必要十分に大きな電流を供給することができる電流制御素子を備え、既存の半導体プロセスに対し親和性が高い不揮発性記憶装置とその製造方法を実現することができる。具体的には、抵抗変化素子及び電流制御素子を構成するそれぞれの電極、抵抗変化層及び電流制御層を堆積する工程の後に、各素子をパターニングするという工程のみで、電流制御素子の実効面積が抵抗変化素子の動作面積よりも大きい不揮発性記憶装置を製造することができる。それにより、容易に微細化が可能で安定した抵抗変化素子を有する不揮発性記憶装置及びその製造方法を実現できるという効果を奏する。

以下、本発明の実施の形態にかかる不揮発性記憶装置及びその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状などについては正確な表示ではなく、その個数等についても図示しやすい個数としている。また、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。

（実施の形態１）
本発明の実施の形態１に係る不揮発性記憶素子を有する不揮発性記憶装置の構成及び製造方法について説明する。

図１は、本発明の実施の形態１の不揮発性記憶素子１０をマトリクス状に配置した不揮発性記憶素子（メモリセル）アレイ１の構成例を示す平面図である。また、図２Ａ及び図２Ｂは、本発明の実施の形態１に係る不揮発性記憶素子１０の構成例を示す断面図である。図２Ａは、図１中のＡ−Ａ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図２Ｂは、図１中のＢ−Ｂ’で示された１点鎖線の断面を矢印方向に見た断面図である。なお、メモリセルアレイ１とは、図１に示すように、メモリセルとなるメモリセルアレイ１が集積されたものである。

図１に示すメモリセルアレイ１は、複数の第１の配線１０３と、複数の第２の配線１１９と、複数の第１の配線１０３と複数の第２の配線１１９のそれぞれの交点に配置され、抵抗変化素子１４１及び電流制御素子１４２で構成される不揮発性記憶素子１０とを備える。

複数の第１の配線１０３は、トランジスタなどが形成されている基板上に形成されている。複数の第１の配線１０３は、互いに平行してストライプ形状に形成される。第２の配線１１９は、互いに平行してストライプ形状に形成される。なお、以下では第１の配線１０３と第２の配線１１９とが直交するとして説明するが、必ずしも直交している必要はなく、交差するように配置していればよい。この点については、以下に述べる第２の実施の形態及び第３の実施の形態についても同様である。また、複数の第１の配線１０３と、複数の第２の配線１１９とが交差する位置に、抵抗変化素子１４１及び電流制御素子１４２で構成される積層体が形成されている。

以下、不揮発性記憶素子１０のより具体的な構成について説明する。

図２Ａ及び図２Ｂに示すように、メモリセルアレイ１は、第１の層間絶縁層１０１、第１のバリアメタル層１０２、第１の配線１０３、第１のライナー層１０４、第２の層間絶縁層１０５、第２のバリアメタル層１０６、プラグ１０７、抵抗変化素子１４１、電流制御素子１４２、第３の層間絶縁層１１６、第３のバリアメタル層１１７、引き出しコンタクト１１８、第２の配線１１９、及び第２のライナー層１２０等を備えるが、本発明の実施の形態１の主旨を逸脱しない範囲で他の構成を備えていてもよい。

第１の層間絶縁層１０１は、トランジスタなどが形成されている基板上（不図示）に形成され、例えばシリコン酸化物等で構成される。

第１のバリアメタル層１０２は、第１の層間絶縁層１０１に第１の配線１０３を埋め込むために形成された配線溝内に形成されている。この第１のバリアメタル層１０２は、例えば、厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとで形成される。

第１の配線１０３は、第１の層間絶縁層１０１中に銅で形成される。具体的には、第１の配線１０３は、第１の層間絶縁層１０１の配線溝内に形成されている第１のバリアメタル層１０２上に、この配線溝が全て充填されるように形成される。

第１のライナー層１０４は、第１の配線１０３を含む第１の層間絶縁層１０１上に形成される。この第１のライナー層１０４は、例えば厚さ３０ｎｍ以上２００ｎｍ以下のシリコン窒化物で構成される。

第２の層間絶縁層１０５は、第１のライナー層１０４上に形成され、例えば厚さ１００ｎｍ以上５００ｎｍ以下のシリコン酸化物で構成される。

ここで、第１のライナー層１０４及び第２の層間絶縁層１０５は、内部に引き出しコンタクト１１８を有している。

第２のバリアメタル層１０６は、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成され、具体的には、第１のライナー層１０４及び第２の層間絶縁層１０５に形成されるコンタクトホール内に形成される。第２のバリアメタル層１０６は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが堆積されて構成される。

プラグ１０７は、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール中に形成され、第１の配線１０３と電気的に接続する。具体的には、プラグ１０７は、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール中の第２のバリアメタル層１０６上に形成され、第１の配線１０３と電気的に接続する。このプラグ１０７は、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

電流制御素子１４２は、第２の層間絶縁層１０５上に形成され、プラグ１０７と電気的かつ物理的に接続している。この電流制御素子１４２は、第１の下部電極層１０８と、電流制御層１０９と、第１の上部電極層１１０とで構成される。

第１の下部電極層１０８は、基板上（具体的には、第２の層間絶縁層１０５上）に形成され、例えばタンタル窒化物で構成される。電流制御層１０９は、第１の下部電極層１０８上に形成され、例えば窒素不足型シリコン窒化物で構成される。第１の上部電極層１１０は、電流制御層１０９上に形成され、例えばタンタル窒化物で構成される。

ここで、窒素不足型のシリコン窒化物とは、シリコン窒化物の組成をＳｉＮ_ｚ（０＜ｚ）と表記した場合に、窒素Ｎの組成ｚが化学量論的に安定な状態よりも少ない組成であるときの窒化物である。Ｓｉ_３Ｎ_４が化学量論的に安定な状態であるので、０＜ｚ＜１．３３の場合に、窒素不足型のシリコン窒化物であるといえる。窒素不足型のシリコン窒化物は、半導体特性を示す。また、電流制御層１０９に窒素不足型シリコン窒化物を用い、第１の下部電極層１０８及び第１の上部電極層１１０の電極材料にタンタル窒化物を用いた場合、０＜ｚ≦０．８５において、抵抗変化に十分な電圧・電流をオン・オフ可能なＭＳＭダイオードを構成でき、例えば、１００００Ａ／ｃｍ^２以上のオン電流密度と１０倍以上のオン・オフ比を実現できる。一般的に、ＭＳＭダイオードは、ＭＩＭダイオードより大きな電流密度のオン電流を流すことができる。

タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、第１の下部電極層１０８と電流制御層１０９との界面、及び、電流制御層１０９と第１の上部電極層１１０との界面でショットキーバリアが形成される。またタンタル等の高融点金属及びその窒化物は耐熱性に優れ、大電流密度の電流が印加されても安定な特性を示す。以上の理由により、ＭＳＭダイオードを構成する電極材料としては、タンタルやタンタル窒化物、チタンやチタン窒化物、タングステンや窒化タングステン等が好ましい。

以上のように電流制御素子１４２は、構成される。

抵抗変化素子１４１は、電流制御素子１４２上に直列に接続するように形成される。この抵抗変化素子１４１は、第２の下部電極層１１１と、抵抗変化層１１２と、第２の上部電極層１１３とで構成される。

抵抗変化層１１２は、第２の下部電極層１１１上に形成され、金属酸化物で構成される。この抵抗変化層１１２は、例えば酸素不足型の遷移金属酸化物で構成される。

ここで、酸素不足型の遷移金属酸化物とは、遷移金属をＭ、酸素をＯとして遷移金属酸化物をＭＯ_ｘと表記した場合に、酸素Ｏの組成ｘが化学量論的に安定な状態（その場合、通常は絶縁体となる）よりも少ない組成の酸化物である。酸素不足型の遷移金属酸化物は各種の遷移金属を用いた酸化物を用いることができるが、例えば、タンタル酸化物（ＴａＯ_ｘ、０＜ｘ＜２．５）やハフニウム酸化物（ＨｆＯ_ｘ、０＜ｘ＜２．０）で構成される抵抗変化層を用いることにより、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した抵抗変化素子を得ることができる。これらについては、本出願人は既に関連出願として出願を行っており、タンタル酸化物については国際公開第２００８／０５９７０１号にて、ハフニウム酸化物については国際公開第２００９／０５０８６１号にて詳細に説明している。

また、抵抗変化層１１２は、１層で形成した場合を例として説明するが、それに限られない。すなわち、抵抗変化層１１２は、酸素不足型の遷移金属酸化物は低酸素不足度層と高酸素不足度層の２層を少なくとも含んでいてもよい。ここで、「酸素不足度」とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％である。例えばＴａＯ_１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。また、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。

抵抗変化現象は、複数の酸化状態を有する遷移金属の酸化還元反応によって発生すると考えられる。酸化還元反応は、抵抗変化層に印加される電圧（または電流）により発生する。抵抗変化層に所定の閾値電圧または閾値電流以上の電圧または電流が印加された場合、抵抗変化層に酸化還元反応が発生し、抵抗が変化すると考えられる。抵抗変化層を、低酸素不足度層（高抵抗層）と高酸素不足度層（低抵抗層）の積層構造とすることにより、抵抗変化層に印加された電圧は、高抵抗層により多く分配され、高抵抗層内において抵抗変化現象を安定に発生させると考えられる。この場合、高抵抗層全体が抵抗変化するのではなく、高抵抗層の一部が抵抗変化すると考えられる。以下、同じ遷移金属で構成される２層の酸素不足型の遷移金属酸化物積層構造の場合、すなわち酸素不足型の遷移金属酸化物が、高酸素濃度含有層（低酸素不足度層）として第１抵抗変化層を有し、低酸素濃度含有層（高酸素不足度層）として第２抵抗変化層を有する場合について説明する。まず、酸素不足型の遷移金属酸化物としてタンタル酸化物を用いた場合は、高酸素濃度含有層である第１抵抗変化層（ＴａＯ_ｙ）の酸素含有率は６７．７ａｔｍ％以上（２．１≦ｙ）であるのが好ましく、低酸素濃度含有層（高酸素不足度層）である第２抵抗変化層（ＴａＯ_ｘ）の酸素含有率は４４．４ａｔｍ％以上６５．５ａｔｍ％以下（０．８≦ｘ≦１．９）であることが好ましい。また、酸素不足型の遷移金属酸化物としてハフニウム酸化物を用いた場合は、高酸素濃度含有層である第１抵抗変化層（ＨｆＯ_ｙ）の酸素含有率は６４．３ａｔｍ％より大（１．８＜ｙ）であるのが好ましく、低酸素濃度含有層である第２抵抗変化層（ＨｆＯ_ｘ）の酸素含有率は４７．４ａｔｍ％以上６１．５ａｔｍ％以下（０．９≦ｘ≦１．６）であることが好ましい。また、酸素不足型の遷移金属酸化物としてジルコニウム酸化物を用いた場合は、高酸素濃度含有層である第１抵抗変化層（ＺｒＯ_ｙ）の酸素含有率は６５．５ａｔｍ％より大（１．９＜ｙ）であるのが好ましく、低酸素濃度含有層である第２抵抗変化層（ＺｒＯ_ｘ）の酸素含有率は４７．４ａｔｍ％以上５８．３ａｔｍ％以下（０．９≦ｘ≦１．４）であることが好ましい。

高酸素濃度含有層は、例えば低酸素濃度含有層の表面をプラズマ酸化して形成した場合、化学量論的組成よりも過剰な酸素を含ませることも可能である。

また、高酸素濃度含有層である第１抵抗変化層の膜厚は、ＴａＯ_ｙの場合は１ｎｍ以上８ｎｍ以下、ＨｆＯ_ｙの場合は３ｎｍ以上４ｎｍ以下、ＺｒＯ_ｙの場合は１ｎｍ以上５ｎｍ以下であることが好ましい。

また、低酸素不足度層（高抵抗層）を構成する遷移金属と、高酸素不足度層（低抵抗層）を構成する遷移金属とは、異なっていてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。その場合、高抵抗層を構成する遷移金属の標準電極電位は、低抵抗層を構成する遷移金属の標準電極電位より小さい方が好ましい。標準電極電位は、その値が大きいほど酸化されにくい特性を示す。すなわち、高抵抗層を構成する遷移金属の標準電極電位を、低抵抗層を構成する遷移金属の標準電極電位より小さくすることで、高抵抗層内における酸化還元反応がより起こりやすくなる。例えば、高抵抗層にＴｉＯ_２を用い、低抵抗層に酸素不足型のタンタル酸化物（ＴａＯ_ｘ、０．８≦ｘ≦１．９）を用いるとよい。Ｔｉの標準電極電位は−１．６３ｅＶであり、Ｔａの標準電極電位は−０．６ｅＶであるので、ＴｉＯ_２層内での抵抗変化現象がより安定に起きる。

なお、第１抵抗変化層（高抵抗層）がいずれの材料で構成される場合でも、製造直後の状態から抵抗変化素子を安定に抵抗変化できる状態にするため、初期ブレイクが必要な場合がある。初期ブレイクは、製造直後の高抵抗層の抵抗値が、通常、抵抗変化する場合の高抵抗状態より大きい場合、高抵抗層の一部により低抵抗な部分（フィラメント）を形成するために通常１回行う。第１抵抗変化層（高抵抗層）の膜厚が大きくなると、抵抗変化層１１２に抵抗変化を起こすことができる状態にするために抵抗変化層１１２に製造直後に印加される初期ブレイクに必要な電圧は高くなる。つまり、第１抵抗変化層の膜厚が上記の好ましい厚さより大きくなることは、抵抗変化素子１４１と直列に接続された例えばダイオードなどの電流制御素子１４２を破壊することにつながるので望ましくない。一方、第１抵抗変化層がいずれの材料で構成される場合でも、第１抵抗変化層の酸素不足度をより小さく設計することにより、第１抵抗変化層が接している電極との界面近傍に電圧がかかりやすくなり、低い電圧で初期ブレイクができるようになる。つまり、第１抵抗変化層の酸素不足度を小さく設計することは、酸化・還元による抵抗変化を発現しやすくなるので望ましい。

このようにして、酸素不足型の遷移金属酸化物が２層で積層される場合でも、低電圧での初期ブレイクが可能な良好なメモリセル特性を得ることができる。

以下、再び抵抗変化素子１４１の構成の説明に戻る。

第２の下部電極層１１１は、第１の上部電極層１１０上に形成される。第２の上部電極層１１３は、抵抗変化層１１２上に形成される。なお第２の下部電極層１１１及び第２の上部電極層１１３は、例えば白金、イリジウム、及びパラジウム等の貴金属で構成される。

ここで、白金、イリジウム、及びパラジウムの標準電極電位は、各々、１．１８ｅｖ、１．１６ｅＶ、及び０．９５ｅＶである。一般に、標準電極電位は、酸化されにくさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。つまり、電極（第２の下部電極層１１１及び第２の上部電極層１１３）と抵抗変化層１１２を構成する金属との標準電極電位の差が大きいほど抵抗変化現象が起こりやすく、差が小さくなるにつれて、抵抗変化現象が起こりにくくなる。これを鑑みて、電極材料に対する抵抗変化層材料の酸化のされやすさの度合いが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。

例えばタンタルの標準電極電位は−０．６０ｅＶであり、ハフニウムの標準電極電位は−１．５５ｅＶである。タンタルの標準電極電位またはハフニウムの標準電極電位は、白金、イリジウム、及びパラジウムのそれぞれの標準電極電位よりも低い。このことから、白金、イリジウム、及びパラジウムのいずれかで構成される電極（第２の下部電極層１１１または第２の上部電極層１１３）と抵抗変化層１１２との界面近傍で、タンタル酸化物またはハフニウム酸化物の酸化・還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現するものと考えられる。具体的には、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物等の酸素不足型の遷移金属酸化物で構成される抵抗変化層１１２は、第１の極性（正または負）の絶対値が第１の閾値以上である電圧が印加されることにより、低抵抗状態から高抵抗状態に変化する。一方、この抵抗変化層１１２は、第１の極性とは異なる第２の極性（負または正）の絶対値が第２の閾値以上である電圧が印加されることにより、高抵抗状態から低抵抗状態に変化する。つまり、この抵抗変化層１１２は、バイポーラ型の抵抗変化特性を示す。

ここで、抵抗変化層１１２が、酸素不足度が異なる積層構造の遷移金属酸化物で構成される場合について具体的に説明する。まず、高酸素不足度層である第２抵抗変化層に接している電極（第２の下部電極層１１１または第２の上部電極層１１３）を基準にして、低酸素不足度である第１抵抗変化層に接している電極（第２の上部電極層１１３または第２の下部電極層１１１）に対して印加する電圧を正とする。この場合に、第１抵抗変化層は、極性が正でかつ第１の閾値以上である電圧が印加されることにより、抵抗変化膜（特にフィラメント）中の酸素イオンが近接する第２の下部電極層１１１または第２の上部電極層１１３近傍に集まり、低抵抗状態から高抵抗状態に変化する。一方、第２抵抗変化層に接している電極（第２の下部電極層１１１または第２の上部電極層１１３）を基準にして、第１抵抗変化層に接している電極（第２の上部電極層１１３または第２の下部電極層１１１）に対して印加する電圧を負とする。この場合に、抵抗変化層１１２は、極性が負でかつ絶対値が第２の閾値以上である電圧が印加されることにより、第１抵抗変化層（特にフィラメント）中の近接する第２の下部電極層１１１または第２の上部電極層１１３近傍に偏在する酸素イオンが隣接する領域中に拡散し、高抵抗状態から低抵抗状態に変化する。

以上のように抵抗変化素子１４１は構成される。

第３の層間絶縁層１１６は、抵抗変化素子１４１と電流制御素子１４２とを覆い、第２の層間絶縁層１０５上に形成されている。また、第３の層間絶縁層１１６中には、引き出しコンタクト１１８及び配線溝が形成されており、引き出しコンタクト１１８及び配線溝内に第２の配線１１９は埋め込み形成されている。

第３のバリアメタル層１１７は、第３の層間絶縁層１１６中の引き出しコンタクト１１８及び配線溝内に形成される。第３のバリアメタル層１１７は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが堆積されて形成される。

第２の配線１１９は、第３の層間絶縁層１１６中に形成され、抵抗変化素子１４１の上方すなわち抵抗変化素子１４１を構成する第２の上部電極層１１３と接続する。また、第２の配線１１９は、引き出しコンタクト１１８に接続されることで、メモリセルアレイの周辺配線用の第１の配線１０３とも接続している。

以上のように不揮発性記憶素子１０は構成される。

なお、上述した抵抗変化素子１４１の少なくとも抵抗変化層１１２の面積は、電流制御素子１４２の面積より小さい。また、電流制御素子１４２は、上記基板と平行な面であって、少なくとも抵抗変化素子１４１の抵抗変化層１１２と電流制御素子１４２の面積差に基づく面積を有する面である段差面１１０ｂを有する。以下では、抵抗変化素子１４１と電流制御素子１４２とにおけるこれらの特徴について、図を用いて説明する。

図３は、本発明の実施の形態１に係る不揮発性記憶素子を構成する抵抗変化素子及び電流制御素子の断面図である。

抵抗変化素子１４１は、第２の下部電極層１１１、抵抗変化層１１２、及び第２の上部電極層１１３とで構成されており、電流制御素子１４２は、第１の下部電極層１０８と、電流制御層１０９と、第１の上部電極層１１０とで構成されている。また、抵抗変化素子１４１の寸法幅は、抵抗変化素子幅１４１ａで示されており、第２の下部電極層１１１、抵抗変化層１１２、または第２の上部電極層１１３の幅と同じである。一方、電流制御素子１４２の寸法幅は、電流制御素子幅１４２ａで示されており、第１の下部電極層１０８、電流制御層１０９、または第１の上部電極層１１０の幅と同じである。この際の寸法幅（素子幅）は、素子を上面から見たときに、例えば、上記素子幅を一辺とする正方形にて形成してもよいし、上記素子幅を直径とする円形にて形成してもよい。

図３に示すように、電流制御素子幅１４２ａは抵抗変化素子幅１４１ａより大きく構成されている。換言すると、抵抗変化素子１４１の少なくとも抵抗変化層１１２層に平行な方向における幅（面積）は、電流制御素子１４２の層に平行な方向における幅（面積）より小さい。また、図３に示すように、電流制御素子１４２は、段差面１１０ｂを有している。ここで、この段差面１１０ｂは、基板と平行な面であって、少なくとも抵抗変化素子１４１の抵抗変化層１１２と電流制御素子１４２の幅差に基づく面積を有する面である段差面である。つまり、抵抗変化素子１４１は、電流制御素子１４２の第１の上部電極層１１０の上面上かつ上面内に配置されている。

ここで、これら抵抗変化素子１４１と電流制御素子１４２とは、後述する本発明の特徴的な製造方法で、具体的には、抵抗変化素子１４１及び電流制御素子１４２を構成するために行うそれぞれの電極層、抵抗変化層１１２及び電流制御層１０９を堆積する工程の後に、それらをパターニングする工程のみで形成される。なお、詳細については後述するため、ここでの説明は省略する。

この製造方法で形成されることにより、抵抗変化素子１４１と電流制御素子１４２とは、界面状態を安定に保ちながら、抵抗変化素子１４１の抵抗変化素子幅１４１ａと電流制御素子１４２の電流制御素子幅１４２ａの寸法幅をより大きくすることができる。

次に、本発明の特徴的な製造方法ではなく、一般的な製造方法で、抵抗変化素子と電流制御素子との寸法差を形成した場合の比較例について説明する。

図４は、比較例に係る不揮発性記憶素子を構成する抵抗変化素子及び電流制御層の断面図である。

抵抗変化素子１５１は、第２の下部電極層１６１と抵抗変化層１６２と第２の上部電極層１６３とで構成されており、電流制御素子１５２は、第１の下部電極層１５８と電流制御層１５９と第１の上部電極層１６０とで構成されている。また、抵抗変化素子１５１の寸法幅は、抵抗変化素子幅１４１ｄで示されている。この抵抗変化素子幅１４１ｄは、図３の場合と異なり、第２の上部電極層１６３の幅と同じであるが、第２の下部電極層１６１及び抵抗変化層１６２の幅とは異なっている。一方、電流制御素子１５２の寸法幅は、電流制御素子幅１４２ｄで示されている。この電流制御素子幅１４２ｄは、図３の場合と異なり、第１の上部電極層１６０の幅と同じであるが、電流制御層１５９及び第１の下部電極層１５８の幅とは異なっている。

図４に示す抵抗変化素子１５１と電流制御素子１５２とは、次のように形成される。すなわち、まず、第１の下部電極層１５８と、電流制御層１５９と、第１の上部電極層１６０と、第２の下部電極層１６１と、第２の上部電極層１６３と、抵抗変化層１６２とが全て形成される。次に、１枚のマスクパターンを用いて抵抗変化素子１５１及び電流制御素子１５２の側壁が９０°未満であり同一面をもつようにパターンニングされる。このようにして、抵抗変化素子１５１と電流制御素子１５２とが形成され、抵抗変化素子幅１４１ｄより電流制御素子幅１４２ｄが大きくなるように形成される。

そのため、図４に示す比較例において、抵抗変化素子１５１と電流制御素子１５２との接続面には、例えば、コンタクトホール内に抵抗変化素子を形成する工程における接続面のＣＭＰ処理による膜表面の荒れや膜厚ばらつきなどのプロセスダメージは少なく、安定した接続面（界面状態）を得ることができる。しかし、抵抗変化素子１５１と電流制御素子１５２との寸法幅の差は小さいので、抵抗変化素子１５１の抵抗変化動作の初期ブレイクに必要な十分な電流は得られない。例えば、側壁の角度をより小さく（テーパ形状）して形成することにより、抵抗変化素子１５１が必要十分な電流を得られるように、抵抗変化素子１５１と電流制御素子１５２と寸法幅を大きくするとする。その場合でも、寸法ばらつきによる特性ばらつきが大きくなってしまい安定した動作を得ることができない。つまり、従来の製造方法では、上述の段差面１１０ｂを有するような寸法差は得られない。

以上のように構成される不揮発性記憶素子１０によれば、抵抗変化素子１４１の抵抗変化素子幅１４１ａ（抵抗変化素子１４１の面積）よりも、電流制御素子１４２の電流制御素子幅１４２ａ（電流制御素子１４２の面積）を大きくすることで、電流制御素子１４２の許容電流を大きくすることができる。つまり、抵抗変化素子１４１の初期動作時における電流制御素子１４２の破壊を抑制することができる。

また、メモリセルである不揮発性記憶素子を抵抗変化素子１４１と電流制御素子１４２とを組み合わせたクロスポイント型の構成とすることによって、隣接するメモリセルの書き込みディスターブの発生を確実に回避することが可能になる。それにより、さらにトランジスタ等のスイッチング素子を配することなく、大容量・高集積化が可能な抵抗変化型の不揮発性記憶素子を実現することができる。

次に、上述した不揮発性記憶素子１０の製造方法について説明する。

図５Ａ〜図５Ｋは、本発明の実施の形態１に係る不揮発性記憶素子１０の製造方法について説明するための図である。なお、通常の場合、基板上には多数の不揮発性記憶素子１０が形成されるが、図面の簡略化のため、ここでは２個の抵抗変化素子及び電流制御素子のみを形成する場合を示している。また、理解しやすいように、構成の一部を拡大して示している。

はじめに、図５Ａに示すように、トランジスタなどがあらかじめ形成されている半導体の基板上に第１の配線１０３を形成し、形成した第１の配線１０３上に第１の配線１０３と接続されるプラグ１０７を形成する。

具体的には、半導体基板上に、プラズマＣＶＤ等を用いてシリコン酸化物で構成される第１の層間絶縁層１０１を形成する。続いて、形成した第１の層間絶縁層１０１に第１の配線１０３を埋め込み形成するための配線溝をフォトリソグラフィ及びドライエッチングにより形成する。続いて、形成したこの配線溝内に第１のバリアメタル層１０２となるタンタル窒化物（５ｎｍ以上４０ｎｍ以下）及びタンタル（５ｎｍ以上４０ｎｍ以下）で構成される第１のバリアメタル層１０２と、シード層として配線材料の銅（５０ｎｍ以上３００ｎｍ以下）を、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで、配線溝を全て配線材料の銅で充填する。続いて、堆積した銅のうち表面の余分な銅及び第１のバリアメタル層１０２をＣＭＰ法によって除去することにより第１の層間絶縁層１０１の表面と第１の配線１０３の表面とを平坦にし、第１の配線１０３を形成する。

次いで、プラズマＣＶＤ等を用いてシリコン窒化物を３０ｎｍ以上２００ｎｍ以下で堆積させ、第１の層間絶縁層１０１及び第１の配線１０３上を覆うように第１のライナー層１０４を形成する。続いて、形成された第１のライナー層１０４上に第２の層間絶縁層１０５をさらに堆積させる。ここで、必要であればＣＭＰ法により表面の段差緩和を行う。続いて、フォトリソグラフィー及びドライエッチングにより第１の配線１０３上の所定の位置に、第１の配線１０３に接続するプラグ１０７を埋め込み形成するためのコンタクトホールを形成する。続いて、形成されたコンタクトホールを含む第２の層間絶縁層１０５上に、第２のバリアメタル層１０６となるタンタル窒化物（５ｎｍ以上４０ｎｍ以下）及びタンタル（５ｎｍ以上４０ｎｍ以下）で構成される第２のバリアメタル層１０６と、シード層として配線材料の銅（５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでコンタクトホールを全て第２のバリアメタル層１０６と銅とで満たし、プラグ１０７を形成する。続いて、ＣＭＰ法によって表面の余分な銅及び第２のバリアメタル層１０６を除去することにより第２の層間絶縁層１０５の表面とプラグ１０７の表面とを平坦にする。

次に、図５Ｂに示すように、プラグ１０７を含む第２の層間絶縁層１０５上に、タンタル窒化物で構成される第１の下部電極層１０８（膜厚は２０ｎｍ）と、窒素不足型のシリコン窒化物で構成される電流制御層１０９（膜厚は２０ｎｍ）と、タンタル窒化物で構成される第１の上部電極層１１０（膜厚は３０ｎｍ）とを順にスパッタ法等を用いて堆積する。続いて、堆積された第１の上部電極層１１０上に、タンタル窒化物で構成される第２の下部電極層１１１（膜厚は３０ｎｍ）と、抵抗変化層１１２と、イリジウムを含む第２の上部電極層１１３（膜厚は８０ｎｍ）とを順にスパッタ法等を用いて堆積する。続いて、堆積された第２の上部電極層１１３上に、ドライエッチング時のハードマスクとして、導電性の層であって、チタン窒化物及びチタン−アルミニウム窒化物のいずれか（例えばチタン−アルミニウム窒化物）で構成されるハードマスク層１２５（膜厚は１００ｎｍ）を、スパッタ法等を用いて堆積する。

ここで、抵抗変化層１１２は、酸素不足型の遷移金属酸化物の単層構造でもよいが、積層構造の方が好ましい。抵抗変化層１１２が、積層構造の場合には、高酸素不足度層（第２抵抗変化層）としてＴａＯ_ｘ（０．８≦ｘ≦１．９）を５０ｎｍ堆積後、堆積した高酸素不足度層（第２抵抗変化層）のＴａＯ_ｘの上にＴａＯ_ｘよりも酸素不足度が小さい低酸素不足度層（第１抵抗変化層）のＴａＯ_ｙ（ここではＴａ_２Ｏ_５ターゲットを用いてスパッタ法で形成）を５ｎｍ堆積すればよい。このとき、抵抗変化層１１２は、ＴａＯ_ｘを５０ｎｍ堆積した後に、ＴａＯ_ｘの上面を酸素雰囲気中のプラズマ酸化により酸化処理して、高酸素不足度層（第２抵抗変化層）のＴａＯ_ｘの上にＴａＯ_ｘより酸素含有量が多い低酸素不足度層（第１抵抗変化層）のＴａＯ_ｙ（ここではＴａ_２Ｏ_５）を５ｎｍ堆積するとしてもよい。なお、酸化処理の方法は、プラズマ酸化に限られることはなく、例えば、酸素雰囲気中の熱処理など表面を酸化させる効果のある処理であってもよい。また、高酸素不足度層（第２抵抗変化層）のＴａＯ_ｘは５０ｎｍ堆積するのに限らず、高酸素不足度層（第２抵抗変化層）のＴａＯ_ｘを４５ｎｍ堆積し、その後に、酸化処理を行うことに代えて、低酸素不足度層（第１抵抗変化層）としてＴａＯ_ｙ（ここではＴａ_２Ｏ_５）を５ｎｍ堆積するとしてもよい。また、低酸素不足度層（第１抵抗変化層）としてＴａＯ_ｙに代えて、低酸素不足度のチタン酸化物を５ｎｍ堆積するとしてもよい。

なお、以下でも、第１の下部電極層１０８、電流制御層１０９、第１の上部電極層１１０、第２の下部電極層１１１、抵抗変化層１１２、第２の上部電極層１１３及びハードマスク層１２５は、パターン形状にエッチングされた状態だけではなく、エッチングされる前の成膜した状態をも含めたものとしている。

次に、図５Ｃに示すように、抵抗変化素子１４１を形成するためのドット形状の第１のマスクパターン１３０を、フォトリソグラフィを用いて形成する。ここで、この第１のマスクパターン１３０は、例えば一辺が２００ｎｍのフォトレジストマスクパターンである。

次に、図５Ｄに示すように、第１のマスクパターン１３０を用いてハードマスク層１２５をパターニングし、その後、アッシング処理により第１のマスクパターン１３０を除去する。

次に、図５Ｅに示すように、抵抗変化素子１４１を構成する第２の上部電極層１１３、抵抗変化層１１２及び第２の下部電極層１１１を、第１のマスクパターンによりパターニングされたハードマスク層１２５を用いて、ドライエッチングによりパターニングする。これにより、抵抗変化素子幅１４１ａが２００ｎｍである抵抗変化素子１４１を形成することができる。

次に、図５Ｆに示すように、図５Ｅで形成された抵抗変化素子１４１を覆うように、換言すると抵抗変化素子１４１が露出しないように、第１のマスクパターン１３０より大きい第２のマスクパターン１３１を、フォトリソグラフィを用いて形成する。ここで、第２のマスクパターン１３１は、例えば一辺が５００ｎｍのフォトレジストマスクパターンである。第２のマスクパターン１３１は、第１のマスクパターン１３０より大きく、かつ、第１のマスクパターン１３０によりパターニングされた第２の上部電極層１１３と抵抗変化層１１２と第２の下部電極層１１１とで構成される抵抗変化素子１４１を覆うものである。

次に、図５Ｇに示すように、図５Ｆで形成された第２のマスクパターン１３１を用いて、電流制御素子１４２を構成する第１の上部電極層１１０、電流制御層１０９及び第１の下部電極層１０８を、ドライエッチングによりパターニングする。その後、アッシング処理により第２のマスクパターン１３１を除去し、ハードマスク層１２５を例えばエッチングにより除去する。なお、ハードマスク層１２５は、除去しなくてもよく、必要に応じて残してもよい。これにより、電流制御素子幅１４２ａが５００ｎｍである電流制御素子１４２が形成され、抵抗変化素子幅１４１ａが２００ｎｍである抵抗変化素子１４１と直列に接続される。

ところで、抵抗変化層１１２に膜厚が例えば膜厚５０ｎｍのタンタル酸化物を用い、第２の上部電極層１１３に例えば膜厚８０ｎｍのイリジウムを用いて、上述したように製造された抵抗変化素子１４１の初期ブレイクに必要な電流密度は６００ｋＡ／ｃｍ^２である。一方、上述したように製造された電流制御素子１４２の電流制御破壊電流密度は１１０ｋＡ／ｃｍ^２である。そのため、仮に、抵抗変化素子１４１の抵抗変化素子幅１４１ａと電流制御素子１４２の電流制御素子幅１４２ａとが同一幅であった場合には、抵抗変化素子１４１の初期ブレイクに必要な電流を印加すると電流制御素子１４２は破壊されてしまう。

そこで、本実施の形態では、抵抗変化素子に抵抗変化の初期ブレイクに必要な電流を印加しても、電流制御素子が破壊しないようにするために、抵抗変化素子の素子幅を電流制御素子の素子幅よりも小さく形成する。

図１２は、抵抗変化素子１４１の寸法と抵抗変化素子１４１の初期ブレイクに必要な電流値及び電流制御素子１４２の破壊電流値と、抵抗変化素子及び電流制御素子の素子面積との関係を示す図である。抵抗変化素子１４１の面積が小さくなるに従い、初期ブレイクに必要な電流値は小さくなり、電流制御素子１４２の面積が大きくなるに従って、破壊電流値は大きくなる。両者を同一の素子面積で構成した場合には、どの素子面積においても、抵抗変化素子が初期ブレイクするに必要な電流値＞電流制御素子の破壊電流値、となっている。この特性を利用して、本実施の形態では、抵抗変化素子の素子幅を例えば２００ｎｍで構成し、電流制御素子の素子幅を例えば５００ｎｍで形成する。これによって、電流制御素子が破壊することなく、抵抗変化素子を初期ブレイクすることが可能となる。電流制御素子１４２の素子幅（電流制御素子幅１４２ａ）を５００ｎｍとした場合（素子幅を一辺とする正方形と仮定した面積０．２５μｍ^２）には電流制御破壊電流は約２７５μＡである。一方、抵抗変化素子１４１の素子幅（抵抗変化素子幅１４１ａ）を２００ｎｍとした場合（素子幅を一辺とする正方形と仮定した面積０．０４μｍ^２）には初期ブレイクに必要な電流は約２４０μＡである。したがって、抵抗変化素子１４１に初期ブレイクに必要な電流を印加しても、電流制御素子１４２を破壊させることなく抵抗変化素子を初期ブレイクすることができるという効果を奏する。

次に、図５Ｈ及び図５Ｉに示すように、抵抗変化素子１４１及び電流制御素子１４２を覆うように、第３の層間絶縁層１１６を形成し、形成した第３の層間絶縁層１１６中に、抵抗変化素子１４１を構成する第２の上部電極層１１３と接続する第２の配線１１９を形成する。

具体的には、まず、図５Ｈに示すように、抵抗変化素子１４１及び電流制御素子１４２を覆うように、第２の銅配線を埋め込み形成するための第３の層間絶縁層１１６を堆積する。続いて、図５Ｉに示すように、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１６中に、第２の上部電極層１１３のみと接続し、第２の配線１１９を埋め込み形成するための配線溝１１９ａを形成する。それとともに、フォトリソグラフィー及びドライエッチングにより、第１の配線１０３上の抵抗変化素子１４１及び電流制御素子１４２を設けていない所定の位置に、第１の配線１０３に接続する引き出しコンタクト１１８を形成するためのコンタクトホール１１８ａを形成する。

なお、一般的には、１回目のフォトリソグラフィー及びドライエッチングにより引き出しコンタクト１１８用のコンタクトホール１１８ａを先に形成し、２回目のフォトリソグラフィー及びドライエッチングにより第２の配線１１９用の配線溝１１９ａを形成するが、配線溝１１９ａを先に形成しても差し支えない。

次に、図５Ｊに示すように、コンタクトホール１１８ａ及び配線溝１１９ａ内にタンタル窒化物（５ｎｍ以上４０ｎｍ以下）及びタンタル（５ｎｍ以上４０ｎｍ以下）で構成される第３のバリアメタル層１１７と配線材料の銅（５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。ここで、上述した第１の配線１０３を埋め込み形成する工程と同様の条件を用いる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで配線溝を全て配線材料の銅で充填する。続いて、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と第３のバリアメタル層１１７を除去することにより第３の層間絶縁層１１６の表面と第２の配線１１９の表面とを平坦にし、第２の配線１１９を形成する。

次に、図５Ｋに示すように、第２の配線１１９を覆うように、プラズマＣＶＤ等を用いて窒化シリコン層を３０ｎｍ以上２００ｎｍ以下、例えば５０ｎｍ程度堆積させて第２のライナー層１２０を形成する。

以上のように、本実施の形態の製造方法によれば、抵抗変化素子及び電流制御素子を構成するそれぞれの電極、抵抗変化層及び電流制御層を堆積する工程の後に、各素子をパターニングする工程（２枚のマスクパターンを用いて、ドライエッチングにより形成する工程）のみで、電流制御素子の実効面積を抵抗変化素子の動作面積よりも大きくすることができる。それにより、従来構成の電流制御素子を用いても、電流制御素子が破壊されてしまうことなくより多くの電流を流すことが可能であるとともに、抵抗変化素子を動作（初期ブレイクを含めた動作）させるのに必要十分な電流を抵抗変化素子に流すことができる不揮発性記憶素子を容易に製造することができるという効果を奏する。

なお、本実施の形態においては、抵抗変化素子１４１の第２の上部電極層１１３をイリジウムで形成した場合の製造方法について説明しているが、これに限られない。この第２の上部電極層１１３を、例えば、白金、イリジウム、及びパラジウムのいずれかの金属、もしくはこれらの金属の組み合わせ及び合金で形成するとしてもよい。その場合、初期抵抗値の低下及びばらつきを抑えつつ、初期ブレイクダウン電圧を低く抑えることができるという効果を奏する。

したがって、従来のＣＭＯＳプロセス等を用いる半導体プロセスで製造することができるので、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、微細化が進む半導体プロセスと親和性がよく製造することができる。

また、本実施の形態においては第１の上部電極層１１０と第２の下部電極層１１１とが同じ材料で構成されているが、これに限られない。上記の材料のうち異なる材料をそれぞれに用いて構成されるとしてもよい。

また、第１の上部電極層１１０と第２の下部電極層１１１とに同じ材料を用いて抵抗変化素子１４１と電流制御素子１４２との電極として共用してもよい。その場合には、第１のマスクパターンで少なくとも抵抗変化層１１２までパターニングすれば同様の効果を得ることができる。

（実施の形態２）
次に、本発明の実施の形態２における不揮発性記憶素子２０について説明する。

図６Ａ及び図６Ｂは、本発明の実施の形態２に係る不揮発性記憶素子の構成例を示す断面図である。なお、図２Ａ及び図２Ｂと同様の要素には同一の符号を付しており、詳細な説明は省略する。また、不揮発性記憶素子２０の構成例を示す平面図は図１と同様である。すなわち、図６Ａは、図１中のＡ−Ａ’で示された１点鎖線の断面を矢印方向に見た断面図に相当し、図６Ｂは、図１中のＢ−Ｂ’で示された１点鎖線の断面を矢印方向に見た断面図に相当する。

図６Ａ及び図６Ｂに示す不揮発性記憶素子２０は、図２Ａ及び図２Ｂに示す本実施の形態１の不揮発性記憶素子１０に対して、ハードマスク層１２５と、サイドウォール層２２５とを備える点で異なる。

ハードマスク層１２５は、導電性の層であり、抵抗変化素子１４１上、より詳細には抵抗変化素子１４１を構成する第２の下部電極層１１１と抵抗変化層１１２と第２の上部電極層１１３とのうち第２の上部電極層１１３上に形成されている。

サイドウォール層２２５は、抵抗変化素子１４１とハードマスク層１２５との側壁部分に形成されており、例えばシリコン窒化物などの絶縁体で構成される。

また、第１の配線１０３と、第１の配線１０３に立体交差して形成される第２の配線１１９とは、抵抗変化素子１４１の上方に形成されているハードマスク層１２５と接続している。

以上のように、不揮発性記憶素子２０は構成される。

なお、不揮発性記憶素子２０も、実施の形態１で述べた不揮発性記憶素子１０と同様の特徴を有している。すなわち、抵抗変化素子１４１の少なくとも抵抗変化層１１２の面積は、電流制御素子１４２の面積より小さい。また、電流制御素子１４２は、上記基板と平行な面であって、少なくとも抵抗変化素子１４１の抵抗変化層１１２と電流制御素子１４２の面積差に基づく面積を有する面である段差面を有する。以下では、抵抗変化素子１４１と電流制御素子１４２とにおけるこれらの特徴について、図を用いて説明する。

図７は、本発明の実施の形態２に係る不揮発性記憶素子を構成する抵抗変化素子及び電流制御素子の断面図である。なお、図３と同様の要素には同一の符号を付しており、詳細な説明は省略する。

抵抗変化素子１４１上には、ハードマスク層１２５が構成されており、抵抗変化素子１４１とハードマスク層１２５との側壁部分にはサイドウォール層２２５が構成されている。

また、抵抗変化素子１４１の寸法幅は、抵抗変化素子幅１４１ｂで示されており、第２の下部電極層１１１、抵抗変化層１１２、第２の上部電極層１１３、またはハードマスク層１２５の幅と同じである。一方、電流制御素子１４２の寸法幅は、電流制御素子幅１４２ｂで示されており、第１の下部電極層１０８、電流制御層１０９、または第１の上部電極層１１０の幅と同じである。

図７に示すように、電流制御素子幅１４２ｂは、抵抗変化素子幅１４１ｂより大きく構成されている。換言すると、少なくとも抵抗変化層１１２の層に平行な方向における抵抗変化素子１４１の幅（面積）は、電流制御素子１４２の各層に平行な方向における電流制御素子１４２の幅（面積）より小さい。また、図７に示すように、電流制御素子１４２は、段差面１１０ｂを有している。ここで、この段差面１１０ｂは、基板と平行な面であって、少なくとも抵抗変化素子１４１の抵抗変化層１１２と電流制御素子１４２の幅差（寸法差）に基づく面積を有する面である段差面である。

抵抗変化素子１４１と電流制御素子１４２とは、後述する本発明の特徴的な製造方法により形成される。そして、その製造方法で形成されることにより、図７に示す抵抗変化素子１４１と電流制御素子１４２とは、図４に示す抵抗変化素子１５１と電流制御素子１５２と比較して、界面状態を安定に保ちながら、抵抗変化素子１４１の抵抗変化素子幅１４１ｂと電流制御素子１４２の電流制御素子幅１４２ｂの寸法幅をより大きくすることができる。

以上のように構成される不揮発性記憶素子２０によれば、抵抗変化素子１４１の抵抗変化素子幅１４１ｂ（抵抗変化素子１４１の面積）よりも、電流制御素子１４２の電流制御素子幅１４２ｂ（電流制御素子１４２の面積）を大きくすることで、実施の形態１にて図１２を用いて説明したように、電流制御素子１４２の許容電流を大きくすることができ、抵抗変化素子１４１の初期ブレイクの電流制御破壊を抑制することができる。

次に、上述した不揮発性記憶素子２０の製造方法について説明する。

図８Ａ〜図８Ｈは、実施の形態２に係る不揮発性記憶素子２０の製造方法について説明するための図である。以下では、図面の簡略化のため、２個の抵抗変化素子及び電流制御素子のみを形成する場合を例として示している。なお、図８Ａ〜図８Ｈには、実施の形態１の不揮発性記憶素子１０の製造方法と異なる工程の断面図を示している。また、図５Ａ〜図５Ｋ、図６Ａ、図６Ｂ及び図７と同様の要素には同一の符号を付しており、詳細な説明は省略する。

まず、図８Ａに示すように、実施の形態１で説明した図５Ａ及び図５Ｂに示す工程を経た後、抵抗変化素子１４１を形成するための第１のマスクパターン１３０を、ハードマスク層１２５上に塗布後にフォトリソグラフィーを行うことで形成する（例えば図５Ｃ）。ここで、フォトリソグラフィーされた第１のマスクパターン１３０は、例えば一辺が２００ｎｍのフォトレジストマスクパターンとなっている。続いて、フォトリソグラフィーされた第１のマスクパターン１３０を用いてハードマスク層１２５をパターニングし、パターニングされたハードマスク層１２５をマスクとして、第２の下部電極層１１１、抵抗変化層１１２及び第２の上部電極層１１３をパターニングし、抵抗変化素子幅１４１ｂが２００ｎｍとなる抵抗変化素子１４１を形成する。

次に、図８Ｂに示すようにハードマスク層１２５と抵抗変化素子１４１と第１の上部電極層１１０とを覆うように、プラズマＣＶＤを用いて、シリコン窒化物からなる絶縁層２２５ａ（膜厚は１７０ｎｍ）を堆積する。

次に、図８Ｃに示すように、抵抗変化素子１４１を含む第１の上部電極層１１０上に絶縁層２２５ａを成膜した後、エッチバック（異方性エッチング）を行うことで、ハードマスク層１２５上面及び抵抗変化素子１４１を除く第１の上部電極層１１０上面における絶縁層２２５ａのみを除去する。このようにして、エッチバックを行うことで、ハードマスク層１２５及び抵抗変化素子１４１の側壁にサイドウォール層２２５を形成することができる。

ここで、例えば、シリコン窒化物から構成される絶縁層２２５ａをエッチバックする方法として、反応性イオンエッチング（ＲＩＥ）を用いる方法がある。反応性イオンエッチングを用いた場合、一般的に、イオン入射方向（縦方向）へのエッチング速度が、そうでない方向（横方向）へのエッチング速度より圧倒的に速い。そのため、反応性イオンエッチングを用いてエッチバックを行うことにより、抵抗変化素子１４１の側壁部分にのみ絶縁層２２５ａを残すことができ、サイドウォール層２２５（膜厚１５０ｎｍ）を形成することができる。

次に、図８Ｄに示すように、図８Ｃで形成されたサイドウォール層２２５で囲まれた領域及びハードマスク層１２５をマスクパターンとして、第１の上部電極層１１０、電流制御層１０９及び第１の下部電極層１０８をドライエッチングによりパターニングすることで、電流制御素子１４２を形成する。サイドウォール層２２５の膜厚が１５０ｎｍであり、抵抗変化素子１４１の抵抗変化素子幅１４１ｂが２００ｎｍであるので、この抵抗変化素子１４１と直列に接続される電流制御素子１４２は、電流制御素子幅１４２ｂが５００ｎｍとなるように形成される。

ところで、実施の形態１と異なる点は、抵抗変化素子１４１の側壁に均一に形成されたサイドウォール層２２５に囲まれた領域をマスクパターンとして用いることで、実施の形態１では必要であった第２のマスクパターン１３１を使用せずに電流制御素子１４２をパターニングしている点である。このように、第２のマスクパターン１３１を用いる必要がないので、マスク合わせ精度等に関係なく抵抗変化素子１４１と電流制御素子１４２とを確実に同心円状に直列に形成することができるという効果を奏する。

また、本実施の形態でも同様に、抵抗変化層１１２に膜厚が５０ｎｍのタンタル酸化物を用い、第２の上部電極層１１３にイリジウムを用いて、上述したように製造された抵抗変化素子１４１の初期ブレイクに必要な電流密度は、６００ｋＡ／ｃｍ^２である。一方、上述したように製造された電流制御素子１４２の電流制御破壊電流密度は１１０ｋＡ／ｃｍ^２である。そのため、仮に、抵抗変化素子１４１の抵抗変化素子幅１４１ｂと電流制御素子１４２の電流制御素子幅１４２ｂとが同一幅であった場合には、抵抗変化素子１４１の初期ブレイクに必要な電流を印加すると電流制御素子１４２は破壊してしまう。

そこで、本実施の形態でも、実施の形態１と同様に、抵抗変化素子１４１に抵抗変化に必要な電流（初期ブレイク時の電流を含む）を印加しても、電流制御素子１４２が破壊しないようにするために、抵抗変化素子の素子幅（抵抗変化素子幅１４１ｂ）を電流制御素子の素子幅（電流制御素子幅１４２ｂ）よりも小さく形成する（図７参照）。抵抗変化素子１４１の寸法や、電流制御素子１４２の寸法の具体例については、例えば、実施の形態１の図１２に関する例で述べた場合と同様である。よって、説明を省略する。

次に、図８Ｅ〜図８Ｈに示すように、抵抗変化素子１４１及び電流制御素子１４２を覆うように、第３の層間絶縁層１１６を形成し、形成した第３の層間絶縁層１１６中における抵抗変化素子１４１及び電流制御素子１４２の上に、ハードマスク層１２５と接続する第２の配線１１９を形成する。これらの工程は、上述した図５Ｈ〜図５Ｋに示す工程と同様であるので、以下に説明する異なる点以外の説明は省略する。

図８Ｅに示す工程では、サイドウォール層２２５を含む抵抗変化素子１４１と電流制御素子１４２とを覆うように、第２の銅配線を埋め込み形成するための第３の層間絶縁層１１６を堆積する。また、図８Ｆに示す工程では、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１６中に、ハードマスク層１２５と接続し、第２の配線１１９を埋め込み形成するための配線溝１１９ａを形成する。その他の工程は同様のため説明を省略する。

このように、ハードマスク層１２５と接続する配線溝１１９ａを形成する際に、抵抗変化素子１４１の側壁部分は、サイドウォール層２２５すなわちシリコン窒化物からなる絶縁層で被覆されている。それにより、配線溝１１９ａの底部がハードマスク層１２５接続し、さらに深く掘れ込んでしまった場合でも、抵抗変化層１１２の側面には、絶縁層で構成されるサイドウォール層２２５が存在するため、配線溝１１９ａが抵抗変化層１１２に接続することを防止できるという効果を奏する。換言すると、配線溝１１９ａを形成する際、シリコン酸化物からなる第３の層間絶縁層１１６をエッチングし、さらに、深く掘れ過ぎたとしても、抵抗変化層１１２は絶縁層から構成されるサイドウォール層２２５に被覆されていることから、配線溝１１９ａは抵抗変化層１１２と接触しない。

それにより、第２の上部電極層１１３を介さずに、第２の配線１１９から、抵抗変化層１１２にリーク電流が流れることを防止することができるという効果を奏する。つまり、第２の配線１１９から第２の上部電極層１１３を介さずに、抵抗変化層１１２に直接、電流が流れるパスが形成される（リーク電流が流れる）と、抵抗変化動作時の初期ブレイクによって導電パスを形成するために必要な初期ブレイク電圧が十分に印加されず、抵抗変化動作不良となる。それに対して、本実施の形態では、上述のように、抵抗変化素子１４１がサイドウォール層２２５に被覆されているので、リーク電流が流れることを防止することができる。

なお、図８Ｇ及び図８Ｈに示す工程は、図５Ｊ及び図５Ｋに示す工程と同様であるので説明を省略する。

以上のように、本実施の形態の製造方法によれば、１枚のマスクパターンで特別な工程を付加することなく、電流制御素子の実効面積を抵抗変化素子の動作面積よりも大きくすることができるだけでなく、基板上面から見て抵抗変化素子と電流制御素子とを同心円状に対称な形状で直列に形成することができる。それにより、従来構成の電流制御素子を用いても、破壊されてしまうことなくより多くの電流を流すことが可能であるとともに、抵抗変化素子を動作させるのに必要十分な電流を抵抗変化素子に流すことができる不揮発性記憶素子を容易に製造することができる効果を奏する。なお、従来構成の電流制御素子とは、例えば、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードなどである。

さらに、本実施の形態の製造方法によれば、１枚のマスクパターンで大きさの異なる２つの素子（電流制御素子と抵抗変化素子）を形成することができるので、マスク合わせ精度が不必要となる。それにより、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよいという効果を奏する。また、１枚のマスクパターンで作製可能なことからマスク数の低減、低コスト化が可能である。

したがって、微細化が進む半導体プロセスとも親和性がよく、従来のＣＭＯＳプロセス等を用いる半導体プロセスで不揮発性記憶素子を製造することができるので、微細化が進んでも半導体プロセスを用いて製造することができるという効果を奏する。

なお、本実施の形態においても実施の形態１と同様に、抵抗変化素子１４１の第２の上部電極層１１３をイリジウムで形成した場合の製造方法について説明しているが、これに限られない。この第２の上部電極層１１３を、例えば、白金、イリジウム、及びパラジウムのいずれかの金属、もしくはこれらの金属の組み合わせ及び合金で形成するとしてもよい。その場合、初期抵抗値の低下及びばらつきを抑えつつ、初期ブレイクダウン電圧を低く抑えることができるという効果を奏する。

また、本実施の形態においても実施の形態１と同様に、第１の上部電極層１１０と第２の下部電極層１１１とが同じ材料で構成されているが、これに限られない。上記の材料のうち異なる材料をそれぞれに用いて構成されるとしてもよい。

また、第１の上部電極層１１０と第２の下部電極層１１１とに同じ材料を用いて抵抗変化素子１４１と電流制御素子１４２との電極として共用してもよい。その場合には、第２の上部電極層１１３と、抵抗変化層１１２、共用された共通電極層の一部を第１のマスクパターンでパターニングすれば同様の効果を得ることができる。

また、本実施の形態において、ハードマスク層１２５を残して不揮発性記憶素子２０を形成する場合について説明したが、それに限らない。例えば、図８Ｆにおいて、フォトリソグラフィー及びドライエッチングにより、配線溝１１９ａを形成する際に、まず、配線溝１１９ａの底部にハードマスク層１２５が露出するまでエッチングを行い、さらに、第１の上部電極層１１０が露出するまでエッチングを行うことにより、ハードマスク層１２５を完全に除去してしまえばよい。ハードマスク層１２５を残して不揮発性記憶素子２０を形成する場合に比べて、完全にハードマスク層１２５を除去した方が寄生抵抗を小さく、コンタクト抵抗のばらつきを小さくできるため、好ましい。

また、本実施の形態において、サイドウォール層２２５で囲まれた領域及びハードマスク層１２５をマスクとしてパターニングを行なったが、ハードマスク層１２５の代わりに第２の上部電極層１１３をマスクの一部として用いることもできる。具体的には、第２の上部電極層１１３にエッチング耐性を有する材料（例えば、イリジウム）で構成することにより、マスクの一部として機能させることができる。

（実施の形態３）
次に、本発明の実施の形態３における不揮発性記憶素子３０について説明する。

図９Ａ及び図９Ｂは、本発明の実施の形態３に係る不揮発性記憶素子の構成例を示す断面図である。なお、図２Ａ及び図２Ｂと同様の要素には同一の符号を付しており、詳細な説明は省略する。また、不揮発性記憶素子３０の構成例を示す平面図は図１と同様である。すなわち、図９Ａは、図１中のＡ−Ａ’で示された１点鎖線の断面を矢印方向に見た断面図に相当し、図９Ｂは、図１中のＢ−Ｂ’で示された１点鎖線の断面を矢印方向に見た断面図に相当する。

図９Ａ及び図９Ｂに示す不揮発性記憶素子３０は、図２Ａ及び図２Ｂに示す不揮発性記憶素子１０に対して、抵抗変化素子３４１の構成が異なる。以下に、その詳細について説明する。

抵抗変化素子３４１は、第２の下部電極層３１１と、抵抗変化層１１２と、第２の上部電極層３１３とを備えるが、この点については、既に述べた実施の形態１、実施の形態２も同様である。

本実施の形態では、第２の下部電極層３１１は、第２の上部電極層３１３と抵抗変化層１１２とに比べてエッチング速度が遅い材料で構成されており、例えば、白金、イリジウム、及びパラジウム等の貴金属で構成される。また、第２の下部電極層３１１の寸法は、抵抗変化層１１２と第２の上部電極層３１３との寸法（幅）に比べて大きく、電流制御素子１４２の第１の上部電極層１１０の寸法（幅）と同じである。

なお、第２の下部電極層３１１は、第２の上部電極層３１３及び抵抗変化層１１２に比べてエッチング速度が遅くなればよいので、上記材料には限定されない。また、例えばエッチングを行う際のパラメタ等を調整することによって、第２の下部電極層３１１のエッチング速度を第２の上部電極層３１３及び抵抗変化層１１２よりも遅くしてもよい。

第２の上部電極層３１３は、例えば、タンタル窒化物などの金属酸化物で構成されている。具体的には、第２の上部電極層３１３は、容易にエッチングすることができる材料で構成され、白金、イリジウム、及びパラジウム等の貴金属以外の材料で構成される。また、第２の上部電極層３１３は、貴金属で構成される第２の下部電極層３１１と抵抗変化層１１２に対して段差面３１１ｂを構成している。ここで段差面３１１ｂとは、基板と平行な面であって、少なくとも抵抗変化素子３４１の抵抗変化層１１２と電流制御素子１４２の幅差に基づく面積を有する面である段差面である。なお、この段差面３１１ｂは、具体的には、第２の下部電極層３１１と、抵抗変化層１１２及び第２の上部電極層３１３との幅差に基づく面積を有する面であるが、本質的には、上記のように抵抗変化素子３４１の抵抗変化層１１２と電流制御素子１４２の幅差に基づく面積を有する面である。以下では、抵抗変化素子３４１と電流制御素子１４２とにおけるこれらの特徴について、図を用いて説明する。

図１０は、本発明の実施の形態３に係る不揮発性記憶素子を構成する抵抗変化素子及び電流制御素子の断面図である。なお、図３と同様の要素には同一の符号を付しており、詳細な説明は省略する。

抵抗変化素子１４１は、第２の下部電極層３１１と、抵抗変化層１１２と、第２の上部電極層３１３とで構成されている。第２の下部電極層３１１の寸法（幅）は、抵抗変化層１１２と第２の上部電極層３１３との寸法（幅）に比べて大きく、電流制御素子１４２の第１の上部電極層１１０の寸法（幅）と同じである。

図１０に示すように、電流制御素子幅１４２ｃは、抵抗変化素子幅１４１ｃより大きく構成されている。換言すると、少なくとも抵抗変化層１１２の各層に平行な方向における抵抗変化素子３４１の幅（面積）は、電流制御素子１４２の各層に平行な方向における電流制御素子１４２の幅（面積）より小さい。また、図１０に示すように、電流制御素子１４２は、段差面３１１ｂを有している。ここでも、実施の形態１または実施の形態２と同様に、後述する本発明の特徴的な製造方法により形成される。そして、その製造方法で形成されることにより、図１０に示す抵抗変化素子１４１と電流制御素子１４２とは、図４に示す抵抗変化素子１５１と電流制御素子１５２と比較して、界面状態を安定に保ちながら、抵抗変化素子３４１の抵抗変化素子幅１４１ｃと電流制御素子１４２の電流制御素子幅１４２ｃの寸法幅をより大きくすることができる。

以上のように構成される不揮発性記憶素子３０によれば、抵抗変化素子３４１の抵抗変化素子幅１４１ｃ（抵抗変化素子３４１の面積）よりも、電流制御素子１４２の電流制御素子幅１４２ｃ（電流制御素子１４２の面積）を大きくすることで、実施の形態１にて図１２を用いて説明したように、電流制御素子１４２の許容電流を大きくすることができ、抵抗変化素子３４１の初期ブレイク時の電流制御破壊を抑制することができる。

なお、第１の上部電極層１１０と第２の下部電極層３１１とに同じ材料を用いて、抵抗変化素子３４１と電流制御素子１４２との電極として共用してもよい。すなわち、この共用された電極は、電流制御素子１４２を構成する第１の上部電極層１１０であるとともに、抵抗変化素子３４１を構成する第２の下部電極層３１１となる。

次に、上述した不揮発性記憶素子３０の製造方法について説明する。

図１１Ａ〜図１１Ｈは、実施の形態３に係る不揮発性記憶素子３０の製造方法について説明するための図である。以下では、図面の簡略化のため、２個の抵抗変化素子及び電流制御素子のみを形成する場合を例として示している。なお、図１１Ａ〜図１１Ｈには、実施の形態１の不揮発性記憶素子１０の製造方法と異なる工程の断面図を示している。また、図５Ａ〜図５Ｋ、図６Ａ、図６Ｂ及び図７と同様の要素には同一の符号を付しており、詳細な説明は省略する。

まず、図１１Ａに示すように、実施の形態１で説明した図５Ａに示す工程を経た後、図５Ｂに示す工程と同様の製造方法を用いて、プラグ１０７を含む第２の層間絶縁層１０５上に、第１の下部電極層１０８、電流制御層１０９、第１の上部電極層１１０、第２の下部電極層３１１、抵抗変化層１１２、及び第２の上部電極層３１３をこの順に積層させる。続いて、抵抗変化素子３４１を形成するための第１のマスクパターン３３０を、フォトリソグラフィーを用いて形成する。ここで、この第１のマスクパターン３３０は、例えば一辺が５００ｎｍのフォトレジストマスクパターンである。続いて、フォトリソグラフィーされた第１のマスクパターン３３０を用いて、ハードマスク層１２５ａをパターニングする。ここで、ハードマスク層１２５ａは、例えば一辺が５００ｎｍの大きさで形成されている。

次に、図１１Ｂに示すように、第１のマスクパターン３３０を用いて形成されたハードマスク層１２５ａをマスクとして、抵抗変化素子３４１を構成する第２の上部電極層３１３、抵抗変化層１１２及び貴金属から構成される第２の下部電極層３１１をドライエッチングによりパターニングする。

ここで、第２の下部電極層３１１は、例えば貴金属であるイリジウムで構成されるとする。また、この第２の下部電極層３１１のドライエッチングを、アルゴンと塩素と酸素との混合ガスを用いて行う。その場合、イリジウムからなる第２の下部電極層３１１のエッチング速度は、チタン−アルミニウム窒化物で構成されるハードマスク層１２５ａの７．５倍である。つまり、チタン−アルミニウム窒化物で構成されるハードマスク層１２５ａは、膜厚及び層幅を後退させることなくマスクとし機能させることができるので、第２の上部電極層３１３、抵抗変化層１１２及び第２の下部電極層３１１をパターニングすることができる。その結果、第２の下部電極層３１１の寸法幅はハードマスク層１２５ａの寸法幅、つまり第１のマスクパターン３３０の寸法幅である５００ｎｍとなる。

なお、上述したように、第２の下部電極層３１１は、第２の上部電極層３１３及び抵抗変化層１１２に比べてエッチング速度が遅くなればよいので、一例として挙げた上記材料には限定されない。また、例えば、エッチングを行う際のパラメタ等を調整することによって、第２の下部電極層３１１のエッチング速度を第２の上部電極層３１３及び抵抗変化層１１２より遅くしてもよい。

次に、図１１Ｃに示すように、電流制御素子１４２を構成する第１の上部電極層１１０、電流制御層１０９及び第１の下部電極層１０８を、ドライエッチングを用いてパターニングする。このドライエッチングは、フッ素化合物を含むエッチングガス（例えば硫化フッ素）を用いて行う。

ここで、フッ素化合物を含むエッチングガス（例えば硫化フッ素）を用いる場合、チタン−アルミニウム窒化物のエッチング速度は、イリジウムのエッチング速度の約２．３倍である。また、タンタル窒化物のエッチング速度はイリジウムのエッチング速度の約５倍であり、タンタル酸化物のエッチング速度はイリジウムのエッチング速度の約４．４倍である。また、第１の下部電極層１０８と第１の上部電極層１１０とは、例えばタンタル窒化物で構成され、電流制御層１０９は、例えば窒素不足型シリコン窒化物で構成される。

つまり、フッ素化合物を含むエッチングガス（例えば硫化フッ素）を用いる場合、第２の下部電極層３１１のエッチング速度が少なくとも抵抗変化層１１２のエッチング速度より遅いエッチング方法を用いたエッチング（ドライエッチング）を行うことができる。そのため、イリジウムから構成される第２の下部電極層３１１は、このドライエッチングで膜厚及び層幅ともに後退させることなくマスクとし機能させることができるので、第１の上部電極層１１０、電流制御層１０９及び第１の下部電極層１０８をパターニングすることができる。

これにより、第１の下部電極層１０８、電流制御層１０９及び第１の上部電極層１１０で構成される電流制御素子１４２の電流制御素子幅１４２ｃを５００ｎｍとすることができる。一方、ハードマスク層１２５ａ、第２の上部電極層３１３及び抵抗変化層１１２はこのドライエッチングにより後退するので、電流制御素子１４２のパターニング後には、抵抗変化素子３４１の抵抗変化素子幅１４１ｃ、具体的には抵抗変化層１１２が第２の下部電極層３１１と接する幅は２００ｎｍとなる。

なお、抵抗変化素子幅１４１ｃを電流制御素子幅１４２ｃよりも後退させるためには、第２の下部電極層３１１のエッチング速度が第２の上部電極層３１３及び抵抗変化層１１２に比べて遅いことに加えて、ドライエッチング時のハードマスク層１２５ａをテーパ形状とすることが望ましい。ここで、テーパ形状とは、ハードマスク層１２５ａの上面の面積が下面の面積よりも小さいことを意味する。

ドライエッチングによりハードマスク層１２５ａをテーパ形状にすると、エッチングガスが、第２の上部電極層３１３及び抵抗変化層１１２に回り込み易くなると考えられる。これにより、第２の上部電極層３１３及び抵抗変化層１１２がよりエッチングされやすくなり、抵抗変化素子幅ｃが電流抑制素子幅１４２ｃよりも後退すると考えられる。その結果、第２の上部電極層３１３および抵抗変化層１１２は、基板の主面に垂直な方向から見たときに電流制御素子面積より小さい面積を有するようにパターニングされやすくなる。

ところで、実施の形態１と異なる点は、第２の下部電極層３１１をマスクとして用いることで、第２のマスクパターンを使用せずに電流制御素子１４２をパターニングしている点である。このように、第２のマスクパターン１３１を用いる必要がないため、マスク合わせ精度等に関係なく抵抗変化素子３４１と電流制御素子１４２とを確実に同心円状に直列に形成することができるという効果を奏する。

また、本実施の形態でも同様に、抵抗変化層１１２に膜厚が５０ｎｍのタンタル酸化物を用い、第２の下部電極層３１１にイリジウムを用いて、上述したように製造された抵抗変化素子３４１の初期ブレイクに必要な電流密度は、６００ｋＡ／ｃｍ^２である。一方、上述したように製造された電流制御素子１４２の電流制御破壊電流密度は１１０ｋＡ／ｃｍ^２である。そのため、仮に、抵抗変化素子３４１の抵抗変化素子幅１４１ｃと電流制御素子１４２の電流制御素子幅１４２ｃとが同一幅であった場合には、抵抗変化素子１４１の初期ブレイク時に必要な電流を印加すると電流制御素子１４２は破壊されてしまう。

そこで、本実施の形態でも、実施の形態１と同様に、抵抗変化素子３４１に抵抗変化に必要な電流（初期ブレイク時の電流を含む）を印加しても、電流制御素子１４２が破壊しないようにするために、抵抗変化素子の素子幅（抵抗変化素子幅１４１ｃ）を電流制御素子の素子幅（電流制御素子幅１４２ｃ）よりも小さく形成する（図１０参照）。抵抗変化素子１４１の寸法や、電流制御素子１４２の寸法の具体例については、例えば、実施の形態１の図１２に関する例で述べた場合と同様である。よって、説明を省略する。

次に、図１１Ｄに示すように、ハードマスク層１２５をエッチング除去する。なお、ハードマスク層１２５は、除去しなくてもよく、必要に応じて残してもよい。

次に、図１１Ｅ〜図１１Ｈに示すように、抵抗変化素子３４１及び電流制御素子１４２を覆うように、第３の層間絶縁層１１６を形成し、形成した第３の層間絶縁層１１６中における抵抗変化素子３４１及び電流制御素子１４２の上に、第２の上部電極層３１３と接続する第２の配線１１９を形成する。これらの工程は、上述した図５Ｈ〜図５Ｋに示す工程と同様であるので、説明を省略する。

なお、第１の上部電極層１１０と第２の下部電極層３１１とに同じ材料を用いて、抵抗変化素子１４１と電流制御素子１４２との電極として共用してもよい。共用された電極は、電流制御素子１４２を構成する第１の上部電極層１１０であるとともに、抵抗変化素子１４１を構成する第２の下部電極層１１１となる。第１の上部電極層１１０を形成する工程と第１の上部電極層１１０上に第２の下部電極層３１１を形成する工程とは同一工程（連続工程）であってもよい。

以上のように、本実施の形態の製造方法によれば、１枚のマスクパターンで特別な工程を付加することなく、電流制御素子の実効面積を抵抗変化素子の動作面積よりも大きくすることができるだけでなく、基板上面から見て抵抗変化素子と電流制御素子とを同心円状に対称な形状で直列に形成することができる。それにより、従来構成の電流制御素子を用いても、破壊されてしまうことなくより多くの電流を流すことが可能であるとともに、抵抗変化素子を動作させるのに必要十分な電流を抵抗変化素子に流すことができる不揮発性記憶素子を容易に製造することができる効果を奏する。

さらに、本実施の形態の製造方法によれば、１枚のマスクパターンで大きさの異なる２つの素子（電流制御素子と抵抗変化素子）を形成することができるので、マスク合わせ精度が不要となる。また、１枚のマスクパターンで作製可能なことからマスク数の低減、低コスト化が可能である。

また、本実施の形態の製造方法によれば、抵抗変化素子は、抵抗変化素子の第２の下部電極層をマスクとして機能させることにより電流制御素子を形成するとともに、抵抗変化素子を構成する抵抗変化層と第２の上部電極の端面（層と平行な方向における層の幅）を後退させることにより形成することができる。さらに、抵抗変化素子の実効面積はエッチング時のエッチング速度（後退量）で調整することが可能であることから、マスクパターンでは困難な微細パターンまで形成することができるという効果も奏する。そのため、微細化が進む半導体プロセスとも親和性がよいので、微細化が進んでも半導体プロセスを用いて製造できるという効果を奏する。つまり、従来のＣＭＯＳプロセス等を用いる半導体プロセスで製造することができるので、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、微細化が進む半導体プロセスと親和性がよく製造することができるという効果を奏する。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。また、上記実施形態においては抵抗変化素子及び電流制御素子の下方のみにプラグが設けられた構成について説明したが、上方のみにプラグが設けられた構成や、上下にプラグが設けられた構成（上下のプラグ間に抵抗変化素子及び電流制御素子が設けられた構成）に適用することも可能であり、上記実施形態と同様の効果を奏する。

本発明は、不揮発性記憶素子及びその製造方法に利用でき、特にデジタル家電、メモリカード、携帯型電話機及びパーソナルコンピュータなどの種々の電子機器などに利用することができる。

１ メモリセルアレイ
１０、２０、３０ 不揮発性記憶素子
１０１ 第１の層間絶縁層
１０２ 第１のバリアメタル層
１０３ 第１の配線
１０４ 第１のライナー層
１０５ 第２の層間絶縁層
１０６ 第２のバリアメタル層
１０７ プラグ
１０８、１５８ 第１の下部電極層
１０９、１５９ 電流制御層
１１０、１６０ 第１の上部電極層
１１０ｂ、３１１ｂ 段差面
１１１、１６１、３１１ 第２の下部電極層
１１２、１６２ 抵抗変化層
１１３、１６３、３１３ 第２の上部電極層
１１６ 第３の層間絶縁層
１１７ 第３のバリアメタル層
１１８ 引き出しコンタクト
１１８ａ コンタクトホール
１１９ 第２の配線
１１９ａ 配線溝
１２０ 第２のライナー層
１２５、１２５ａ ハードマスク層
１３０、３３０ 第１のマスクパターン
１３１ 第２のマスクパターン
１４１、１５１、３４１ 抵抗変化素子
１４１ａ、１４１ｂ、１４１ｃ、１４１ｄ 抵抗変化素子幅
１４１ｅ 抵抗変化素子の下部電極幅
１４２、１５２ 電流制御素子
１４２ａ、１４２ｂ、１４２ｃ、１４２ｄ 電流制御素子幅
２２５ サイドウォール層
２２５ａ 絶縁層

Claims (27)

1. 電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、
   基板上に、第１の下部電極層を形成する工程と、
   前記第１の下部電極層上に電流制御層を形成する工程と、
   前記電流制御層上に第１の上部電極層を形成する工程と、
   前記第１の上部電極層上に第２の下部電極層を形成する工程と、
   前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、
   前記抵抗変化層上に第２の上部電極層を形成する工程と、
   前記第２の上部電極層上にマスクを形成し、前記第２の上部電極層と前記抵抗変化層と前記第２の下部電極層とをパターニングする工程と、
   前記第２の下部電極層のエッチング速度が少なくとも前記第２の上部電極層及び前記抵抗変化層のエッチング速度より遅いエッチングを用いて、前記第２の下部電極層よりも下方の層をパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成するとともに、前記基板の主面に垂直な方向から見たときの前記第２の上部電極層と前記抵抗変化層の面積を減少させて前記第２の下部電極層の上面の一部を露出させ、前記第２の上部電極層と前記抵抗変化層と前記第２の下部電極層とで構成される前記抵抗変化素子を形成する工程とを含む
   不揮発性記憶素子の製造方法。
2. 前記抵抗変化素子を形成する工程において、前記マスクはテーパ形状である
   請求項１に記載の不揮発性記憶素子の製造方法。
3. 前記第２の下部電極層よりも下方の層は、前記第１の上部電極層、前記電流制御層、及び前記第１の下部電極層である
   請求項１または２に記載の不揮発性記憶素子の製造方法。
4. 前記第２の下部電極層と前記第１の上部電極層とは、同じ材料で構成された共通の層であり、
   前記第１の上部電極層を形成する工程と前記第２の下部電極層を形成する工程とは同一工程であり、
   前記第２の下部電極層よりも下方の層は、前記電流制御層及び前記第１の下部電極層である
   請求項１乃至３のいずれか１項に記載の不揮発性記憶素子の製造方法。
5. 前記第２の下部電極層は、イリジウム、白金及びパラジウムを含む貴金属で構成される
   請求項１乃至４のいずれか１項に記載の不揮発性記憶素子の製造方法。
6. 前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、
   前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層との積層構造で構成され、
   前記第２の遷移金属酸化物層は前記第２の下部電極層と接するよう構成される
   請求項１乃至５のいずれか１項に記載の不揮発性記憶素子の製造方法。
7. 前記第２の遷移金属酸化物層の抵抗値は、前記第１の遷移金属酸化物層の抵抗値より大きい
   請求項６に記載の不揮発性記憶素子の製造方法。
8. 前記第１の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位は、
   前記第２の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位より高い
   請求項６または７に記載の不揮発性記憶素子の製造方法。
9. 前記抵抗変化層は、タンタル酸化物ＴａＯ_ｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯ_ｘ（０＜ｘ＜２．０）またはジルコニウム酸化物ＺｒＯ_ｘ（０＜ｘ＜２．０）で構成される
   請求項１乃至７のいずれか１項に記載の不揮発性記憶素子の製造方法。
10. 電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、
    基板上に、第１の下部電極層を形成する工程と、
    前記第１の下部電極層上に電流制御層を形成する工程と、
    前記電流制御層上に第１の上部電極層を形成する工程と、
    前記第１の上部電極層上に第２の下部電極層を形成する工程と、
    前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、
    前記抵抗変化層上に第２の上部電極層を形成する工程と、
    前記第２の上部電極層上に第１マスクを形成し、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とをパターニングして、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とで構成される前記抵抗変化素子を形成する工程と、
    前記第１の上部電極層上と前記抵抗変化素子とを覆う絶縁層を形成する工程と、
    前記絶縁層を、異方性エッチング法によりエッチングすることにより、前記第２の下部電極層、前記抵抗変化層及び前記第２の上部電極層の側面部に、当該絶縁層で構成されるサイドウォールを形成する工程と、
    前記サイドウォールで囲まれた領域と前記第１のマスク又は前記第２の上部電極層とを第２のマスクとして、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とをパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成する工程とを含む
    不揮発性記憶素子の製造方法。
11. 前記第２の下部電極層と前記第１の上部電極層とは、同じ材料で構成された共通の層であり、
    前記第１の上部電極層を形成する工程と前記第１の上部電極層上に第２の下部電極層を形成する工程とは同一工程であり、
    前記抵抗変化素子を形成する工程では、前記共通の層の一部がパターニングされ、
    前記サイドウォールを形成する工程では、前記サイドウォールが前記共通層のうちパターニングされた前記一部の側面部と、前記抵抗変化層及び前記第２の上部電極層の側面部とに形成される
    請求項１０に記載の不揮発性記憶素子の製造方法。
12. 前記第２の上部電極層及び前記第２の下部電極層のうちの少なくとも一方は、イリジウム、白金及びパラジウムを含む貴金属で構成される
    請求項１０に記載の不揮発性記憶素子の製造方法。
13. 前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、
    前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層との積層構造で構成され、
    前記第２の遷移金属酸化物層は前記第２の下部電極層と接するよう構成される
    請求項１０乃至１２のいずれか１項に記載の不揮発性記憶素子の製造方法。
14. 前記第２の遷移金属酸化物層の抵抗値は、前記第１の遷移金属酸化物層の抵抗値より大きい
    請求項１３に記載の不揮発性記憶素子の製造方法。
15. 前記第１の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位は、
    前記第２の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位より高い
    請求項１３または１４に記載の不揮発性記憶素子の製造方法。
16. 前記抵抗変化層は、タンタル酸化物ＴａＯ_ｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯ_ｘ（０＜ｘ＜２．０）またはジルコニウム酸化物ＺｒＯ_ｘ（０＜ｘ＜２．０）で構成される
    請求項１０乃至１４のいずれか１項に記載の不揮発性記憶素子の製造方法。
17. 電流制御素子と抵抗変化素子とを備える不揮発性記憶素子の製造方法であって、
    基板上に第１の下部電極層を形成する工程と、
    前記第１の下部電極層上に電流制御層を形成する工程と、
    前記電流制御層上に第１の上部電極層を形成する工程と、
    前記第１の上部電極層上に第２の下部電極層を形成する工程と、
    前記第２の下部電極層上に金属酸化物で構成される抵抗変化層を形成する工程と、
    前記抵抗変化層上に第２の上部電極層を形成する工程と、
    第１のマスクを形成し、少なくとも前記抵抗変化層および前記第２の上部電極層をパターニングして、前記第２の下部電極層と前記抵抗変化層と前記第２の上部電極層とで構成される前記抵抗変化素子を形成する工程と、
    少なくとも前記第１のマスクと前記抵抗変化層と前記第２の上部電極層とを覆う、前記第１のマスクより大きい第２のマスクを形成する工程と、
    形成された前記第２のマスクを用いて、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とをパターニングすることにより、前記第１の下部電極層と前記電流制御層と前記第１の上部電極層とで構成される前記電流制御素子を形成する工程とを含む
    不揮発性記憶素子の製造方法。
18. 前記第２の下部電極層と前記第１の上部電極層とは、同じ材料で構成された共通の層であり、
    前記第１の上部電極層を形成する工程と前記第１の上部電極層上に第２の下部電極層を形成する工程とは同一工程である
    請求項１７に記載の不揮発性記憶素子の製造方法。
19. 前記第２の上部電極層及び前記第２の下部電極層のうちの少なくとも一方は、イリジウム、白金またはパラジウムで構成される
    請求項１７に記載の不揮発性記憶素子の製造方法。
20. 前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、
    前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層との積層構造で構成され、
    前記第２の遷移金属酸化物層は前記第２の下部電極層と接するよう構成される
    請求項１７乃至１９のいずれか１項に記載の不揮発性記憶素子の製造方法。
21. 前記第２の遷移金属酸化物層の抵抗値は、前記第１の遷移金属酸化物層の抵抗値より大きい
    請求項２０に記載の不揮発性記憶素子の製造方法。
22. 前記第１の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位は、
    前記第２の遷移金属酸化物層を構成する第１の遷移金属の標準電極電位より高い
    請求項２０または２１に記載の不揮発性記憶素子の製造方法。
23. 前記金属酸化物は、タンタル酸化物ＴａＯ_ｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯ_ｘ（０＜ｘ＜２．０）またはジルコニウム酸化物ＺｒＯ_ｘ（０＜ｘ＜２．０）である
    請求項１７乃至２１のいずれか１項に記載の不揮発性記憶素子の製造方法。
24. 直列に接続された抵抗変化素子と電流制御素子とを備える不揮発性記憶素子であって、
    前記電流制御素子は、
    基板上に形成された第１の下部電極層と、
    前記第１の下部電極層上に形成された電流制御層と、
    前記電流制御層上に形成された第１の上部電極層とを備え、
    前記抵抗変化素子は、
    前記第１の上部電極層上に形成された第２の下部電極層と、
    前記第２の下部電極層上に形成された金属酸化物で構成される抵抗変化層と、
    前記抵抗変化層上に形成された第２の上部電極層と、
    前記第２の下部電極層、前記抵抗変化層及び第２の上部電極層の側面部に形成された絶縁層で構成されるサイドウォールとを備え、
    前記電流制御素子を構成する各層に平行な方向における当該電流制御素子の幅は、前記抵抗変化素子の少なくとも前記抵抗変化層を構成する各層に平行な方向における当該抵抗変化層の幅より大きく、
    前記電流制御素子は、前記基板と平行な段差面であって、少なくとも前記抵抗変化素子の前記抵抗変化層と前記電流制御素子の幅差に基づく面積を有する面である段差面を有する
    不揮発性記憶素子。
25. 前記第２の下部電極層と前記第１の上部電極層とは、同じ材料で構成されている
    請求項２４に記載の不揮発性記憶素子。
26. 前記第２の上部電極層及び第２の下部電極層のうちの少なくとも一方は、イリジウム、白金またはパラジウムで構成される
    請求項２４または２５のいずれか１項に記載の不揮発性記憶素子。
27. 前記金属酸化物は、タンタル酸化物ＴａＯ_ｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯ_ｘ（０＜ｘ＜２．０）、またはジルコニウム酸化物ＺｒＯ_ｘ（０＜ｘ＜２．０）で構成される
    請求項２４乃至２６のいずれか１項に記載の不揮発性記憶素子。

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