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JP5123664B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP5123664B2
JP5123664B2 JP2007537494A JP2007537494A JP5123664B2 JP 5123664 B2 JP5123664 B2 JP 5123664B2 JP 2007537494 A JP2007537494 A JP 2007537494A JP 2007537494 A JP2007537494 A JP 2007537494A JP 5123664 B2 JP5123664 B2 JP 5123664B2
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純一 河西
弘一 目黒
正徳 小野寺
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スパンション エルエルシー
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Description

本発明は半導体装置およびその製造方法並びにフィルムの製造方法に関し、特に配線パターンを有する異方性導電フィルムを具備する半導体装置およびその製造方法並びにフィルムの製造方法に関する。
近年、例えば、移動体電話機のような携帯型電子機器やＩＣメモリカードの不揮発性記憶媒体等に用いられる半導体装置はその小型化が求められている。そのためには、中継基板や半導体基板（半導体チップ）を積層する実装方法が用いられている。
その例として、中継基板上に複数の半導体チップを積層した従来例１の断面図を図１に示す。中継基板１０の一面に設けられた電極１４に半田ボール１８が設けられている。半田ボール１８の反対面には半導体チップ２０が積層している。半導体チップ２０には導体が埋め込まれた貫通孔２６が設けられ、上下の半導体チップ２０は、バンプ２８により接続される。図１の例ではバンプ２８は貫通孔２６に接して設けられている。このようにして、積層された半導体チップ２０は貫通孔２６およびバンプ２８により中継基板１０の配線電極１２と電気的に接続する。配線電極１２は電極１４と中継基板１０を貫通した接続孔１６により接続する。このようにして、半導体チップ２０と、半田ボール１８が電気的に接続する。
上記従来例１のように、バンプ２８を用い上下の半導体チップ２０を接続する場合、上下それぞれの半導体チップ２０の同じ位置の貫通孔２６を接続することになる。上下の半導体チップ２０の異なる場所の貫通孔２６を接続する場合は、半導体チップ２０上に、再配線パターン層として配線層を一層追加する(従来例２)。または半導体チップ２０間に配線パターンを有するプリント基板を設ける。このようにして、上下の半導体チップの異なる位置と接続する(従来例３)。
一方、従来例１のように、上下の半導体チップ２０または半導体チップ２０と中継基板１０とをバンプ２８を用い接続する場合、半導体チップ２０間または半導体チップ２０と中継基板１０との間に異方性導電フィルムを設ける場合（従来例４）がある。特許文献１および特許文献２には、半導体チップと中継基板との間に異方性導電フィルムを設けた半導体装置が開示されている。異方性導電フィルムとは、例えばエポキシ樹脂等の絶縁膜からなる基体に導電粒子を含ませたフィルムである。異方性導電フィルムは絶縁膜であるが、圧力が加わると、導電粒子が接触し導電性となる。そのため、バンプ２８と半導体チップ２０の間の異方性導電フィルムに圧力が加わると、異方性導電フィルムの当該部分は導電性となり上下の半導体チップ２０を電気的に接続することができる。
さらに、特許文献３には、異方性導電フィルムにレーザ光を照射し導電粒子を露出させ、無電解メッキ法により選択的に金属を成長させ、配線パターンを形成する方法（従来例５）が開示されている。
特開２００２−３６８１８９号公報 特許２９１９９７６号公報 特開２００１−２９１７２１号公報
このように、上下の基板（例えば図２の半導体チップ２０）を積層し実装する場合、上下の基板の異なる箇所を電気的に接続するためには、従来例２または３のような方法が考えられる。しかし、従来例２においては、再配線パターン層を半導体チップ上に形成するため、フォトリソグラフィ、スパッタ、メッキ等を行う。そのため、半導体チップの製造コストが高くなってしまう。従来例３においては、プリント配線基板として、ガラスエポキシ基板やポリイミド基板を用いるが、これらは高価であり製造コストが高くなってしまう。さらに、再配線パターンやプリント基板は配線パターンを変更するたびにマスクを作製する必要がある。このため、設計の自由度が低い。
従来例４では、異方性導電フィルムの圧力が加わった箇所が導電性となるため、上下の基板の異なる箇所を電気的に接続することはできない。従来例５では、電解メッキに必要な電流を供給できないため無電解メッキ法を採用している。しかし、無電解メッキ法は成膜速度が遅く、例えば実用的な厚さとして数十μｍの配線パターンを形成すると製造コストが高くなってしまう。
本発明は、上記課題に鑑みなされたものであり、上下の基板の異なる箇所を電気的に接続する場合の製造コストを低くすることが可能な半導体装置およびその製造方法並びにフィルムの製造方法を提供することを目的とする。
本発明は、第１の基板と、該第１の基板上に設けられ、表裏を通して導電性となる部分を少なくとも有する配線パターンを有する異方性導電フィルムと、該異方性導電フィルム上に設けられ、前記第１の基板と前記異方性導電フィルムの表裏を通して導電性となる部分を介し電気的に接続された第２の基板と、を具備する半導体装置である。本発明によれば、配線パターンを有する異方性導電フィルムを用い第１の基板と第２の基板とを接続することにより、製造コストの低い半導体装置を提供することができる。
本発明は、前記第１の基板および前記第２の基板の少なくとも一方は、金属突出部を有し、前記金属突出部を介し前記異方性導電フィルムの前記配線パターンと電気的に接続する半導体装置とするとすることができる。
本発明は、前記金属突出部は主に金、銅、ニッケル、半田のいずれか一つを含む金属である半導体装置とすることができる。本発明によれば導電性の良い金属突出部を得ることができる。
本発明は、前記異方性導電フィルムと、前記第１の基板および前記第２の基板の少なくとも一方との間に絶縁膜層を具備する半導体装置とすることができる。本発明によれば、第１の基板または第２の基板と配線パターンが接触することを防止することができる。これにより、信頼性の高い半導体装置を提供することができる。
本発明は、前記第１の基板および前記第２の基板の少なくとも一方を封止する封止樹脂部を具備する半導体装置とすることができる。本発明によれば、封止樹脂部により、第１の基板または第２の基板を保護することができる。
本発明は、前記第１の基板および前記第２の基板の少なくとも一方は、半導体基板である半導体装置とすることができる。
本発明は、前記異方性導電フィルムは導電粒子を含む絶縁性基体を有し、前記配線パターンでは前記導電粒子が互いに電気的に接続している半導体装置とすることができる。本発明によれば、製造コストを一層低くすることができる。
本発明は、前記導電粒子は、絶縁物粒子に金属膜が被覆された粒子である半導体装置とすることができる。本発明によれば、製造コストを一層低くすることができる。
本発明は、前記絶縁物粒子はポリイミド樹脂、エポキシ樹脂、シリコーン樹脂またはポリエチレンテレフタレート樹脂のいずれか一つを含む半導体装置とすることができる。本発明によれば、絶縁物粒子の熱膨張係数を大きくでき、レーザ光照射時に絶縁物粒子に被覆した金属膜同士を接続することができる。
本発明は、前記導電粒子は、金属粒子に金属膜が被覆された粒子である半導体装置とすることができる。本発明によれば、製造コストを一層低くすることができる。
本発明は、前記金属粒子は銅を含み、前記金属膜は半田を含む半導体装置とすることとができる。本発明によれば、熱伝導性が良い金属粒子と溶融性の良い金属膜からなる導電粒子を用いることができる。
本発明は、第１の基板上に、表裏を通して導電性となる部分を少なくとも有する異方性導電フィルムを設ける工程と、該異方性導電フィルム上に前記第１の基板と前記異方性導電フィルムの表裏を通して導電性となる部分を介し電気的に接続する第２の基板を設ける工程と、を有する半導体装置の製造方法である。本発明によれば、配線パターンを有する異方性導電フィルムを用い第１の基板と第２の基板とを接続することにより、製造コストの低い半導体装置の製造方法を提供することができる。
本発明は、前記異方性導電フィルムにレーザ光を照射し、前記レーザ光を照射した領域に前記配線パターンを形成する工程を有し、前記異方性導電フィルムを設ける工程は、前記異方性導電フィルムに前記レーザ光を照射し配線パターンを形成した異方性導電フィルムを設ける工程である半導体装置の製造方法とすることができる。本発明によれば、一層製造コストの低い半導体装置の製造方法を提供することができる。
本発明は、前記異方性導電フィルムは導電粒子を含む絶縁性基体を有し、前記配線パターンを形成する工程は、レーザ光を前記導電粒子に照射することにより前記導電粒子を互いに電気的に接続させる工程を含む半導体装置の製造方法とすることができる。本発明によれば、一層製造コストの低い半導体装置の製造方法を提供することができる。
本発明は、導電粒子を含む絶縁性基体を有する異方性導電フィルムに、レーザ光を照射することにより前記導電粒子を互いに電気的に接続させ、表裏を通して導電性となる部分を少なくとも有する配線パターンを形成する工程を含むフィルムの製造方法である。本発明によれば、レーザ照射により配線パターンを形成することにより、製造コストの低いフィルムの製造方法を提供することができる。
本発明によれば、上下の基板の異なる箇所を電気的に接続する場合の製造コストを低くすることが可能な半導体装置およびその製造方法並びにフィルムの製造方法を提供することができる。
図１は従来例１に係る半導体装置の断面図である。 図２は実施例１に係る半導体装置の断面図である。 図３は実施例１の異方性導電フィルムの平面図である。 図４（ａ）ないし図４（ｃ）は実施例１に係る半導体装置の製造工程を示す断面図である。 図５（ａ）ないし図５（ｄ）は実施例１に係る半導体装置の上下の半導体チップ間で貫通孔の位置が異なる場合の電気的接続を説明するための図である。図５（ａ）は平面図であり、図５（ｂ）ないし図５（ｄ）はその断面図である。 図６は実施例２に係る半導体装置の断面図である。 図７は実施例３に係る半導体装置の断面図(その１)である。 図８は実施例３に係る半導体装置の断面図（その２）である。 図９（ａ）ないし図９（ｄ）は実施例４に係るフィルムの製造方法を示す図である。 図１０（ａ）ないし図１０（ｄ）は実施例５に係るフィルムの製造方法を示す図である。 図１１（ａ）は実施例６に係る半導体装置の断面図であり、図１１（ｂ）は実施例７の異方性導電フィルムの平面図である 図１２は実施例７に係る半導体装置の断面図である。 図１３は実施例８に係る半導体装置の断面図である。
以下、図面を用い本発明に係る実施例について説明する。
実施例１は、中継基板に半導体チップを積層した半導体装置の例である。図２は実施例に係る半導体装置の断面図である。中継基板１０の一面に設けられた電極１４に半田ボール１８が設けられている。半田ボール１８の反対面には半導体チップ２０が積層している、半導体チップ２０には導体が埋め込まれた貫通孔２６が設けられ、貫通孔２６にはバンプ２８が接して設けられている。半導体チップ２０の間および中継基板１０と半導体チップ２０の間には配線パターン２４を有する異方性導電フィルム２２が設けられる。上の半導体チップ２０のバンプ２８は異方性導電フィルム２２の配線パターン２４に当接し、バンプ２８と配線パターン２４とは電気的に接続する。配線パターン２４は下の半導体チップ２０の貫通孔２６に当接し、配線パターン２４と下の半導体チップ２０の貫通孔２６とが電気的に接続する。最も下層の半導体チップ２０は同様にして、中継基板１０の配線電極１２に接続する。配線電極１２と電極１４とは接続孔１６により接続している。以上により、各半導体チップ２０と中継基板１０に設けられた半田ボール１８とが電気的に接続する。
実施例１に用いられる異方性導電フィルムの配線パターンは、例えば図３のようなパターンである。図３を参照に、配線パターン２４ａは上下の半導体チップ２０の同じ位置にある貫通孔２６を接続するための配線パターンである。２４ｂは隣り合う貫通孔２６同士を接続する配線パターンである。配線パターン２４ｃは位置の異なる貫通孔２６を接続する配線パターンである。このように、配線パターン２４を任意に形成することにより、上下の半導体チップ２０間で同じ位置の貫通孔２６を接続することもできるし、位置の異なる貫通孔２６を接続することもできる。なお、実施例１で用いる異方性導電フィルムの配線パターン２４は異方性導電フィルム２２の表裏を貫通するパターンであるが、配線パターン２４の少なくとも一部が表裏を貫通していれば良い。
図４（ａ）ないし図４（ｃ）は下部半導体チップ２０ａと上部半導体チップ２０ｂとを異方性導電フィルム２２を用い接続する製造方法を示す図である。図４（ａ）を参照に、貫通孔２６ａを有する下部半導体チップ２０ａ（第１の基板）上に少なくとも一部に表裏を貫通する（すなわち、表裏を通して導電性となる部分を少なくとも有する）配線パターン２４を有する異方性導電フィルム２２を設ける。図４（ｂ）を参照に、異方性導電フィルム２２上に下部半導体チップ２０ａ（第１の基板）と異方性導電フィルム２２に形成された配線パターン２４の表裏を通して導電性となる部分を介し電気的に接続する上部半導体チップ２０ｂ（第２の基板）を設ける。図４（ｃ）を参照に、上部半導体チップ２０ｂと下部半導体チップ２０ａとを加圧する。これにより、上部半導体チップ２０ｂの貫通孔２６ｂは、バンプ２８ｂ、配線パターン２４を介し、下部半導体チップ２０ａの貫通孔２６ｂに電気的に接続される。半導体チップ２０ａ、２０ｂの厚さは例えば１００〜３００μｍ、バンプ２８の厚さは約３０μｍとしたが、これらの値に限られるものではない。貫通孔２６ａ、２６ｂは導電性の良い銅または金により埋め込むことが好ましく、バンプ２８は導電性が良いまたは形成が容易な銅、金、ニッケルまたは半田を含む金属であることが好ましい。なお、半田としては、例えば鉛錫（ＰｂＳｎ）半田、鉛フリー半田（ＳｎＡｇＣｕ等）、錫亜鉛（ＳｎＺｎ）半田等を用いることができる。
図５（ａ）ないし図５（ｄ）は上下の半導体チップ２０ａ、２０ｂ間で貫通孔２６ａ、２６ｂの位置が異なる場合の電気的接続を説明するための図である。図５（ａ）は異方性導電フィルム２２の配線パターン２４、貫通孔２６ａ、２６ｂの位置関係を図示した平面図である。下部半導体チップ２０ａの貫通孔２６ａと上部半導体チップ２０ｂの貫通孔２０ｂの位置が異なっており、配線パターン２４によりこれらの間が接続されている。図５（ｂ）ないし図５（ｄ）はその断面図である。図５（ｂ）は上部半導体チップ２０ｂの貫通孔２６ｂに電気的に接続するバンプ２８ｂが形成されている例であり、図５（ｃ）は図５（ｂ）に加え、貫通孔２６ａの上部半導体チップ２０ｂにバンプ２８ｃが形成された例である。バンプ２８ｃは貫通孔２６ｂには接続しておらず、ダミーのバンプである。図５（ｄ）は図５（ｂ）に加え、貫通孔２６ａに電気的に接続するバンプ２８ａが形成された例である。
このように、実施例１に係る半導体装置は、下部半導体チップ２０ａ（第１の基板上）と、下部半導体チップ２０ａ（第１の基板上）に設けられ、少なくとも一部は表裏を貫通する（すなわち、表裏を通して導電性となる部分を少なくとも有する）配線パターン２４を有する異方性導電フィルム２２と、異方性導電フィルム２２上に設けられ、下部半導体チップ２０ａ（第１の基板）と異方性導電フィルム２２を介し電気的に接続された上部半導体チップ２０ｂ（第２の基板）とを有する。これにより、上部半導体チップ２０ｂと下部半導体チップ２０ａとの異なる箇所を電気的に接続することができる。また、配線パターンを有する異方性導電フィルムを用いることにより製造コストを低くすることができる。なお、配線パターンは一部に表裏を貫通していれば良い。
図５（ｂ）ないし図５（ｄ）のように、下部半導体チップ２０ａ（第１の基板）および上部半導体チップ２０ｂ（第２の基板）の少なくとも一方は、バンプ２８（金属突出部）を有し、バンプ２８（金属突出部）を介し異方性導電フィルム２２の配線パターン２４と電気的に接続している。配線パターン２４はその他の異方性導電フィルム２２の膜厚より薄くなることがある。このような場合、バンプ２８を配線パターン２４に当接することにより、配線パターン２４はバンプ２８とは反対側の半導体チップ２８ａに当接する。よって、より確実に半導体チップ２０ａ、２０ｂと配線パターン２８とを電気的に接続することができる。なお、実施例１においては、半導体チップ２０の貫通孔２６を接続する例であったが、半導体チップ２０に形成された配線や電極を接続することもできる。
実施例２は、実施例１の図２に加え、異方性導電フィルム２２と、半導体チップ２０（第１または第２の基板）との間に絶縁膜層を有する例である。図６は実施例２に係る半導体装置の断面図である。実施例２の図２に加え、半導体チップ２０の表面にポリイミド膜２９を有している。その他の構成は実施例１と同じであり、同じ部材には同じ符号を付し説明を省略する。ポリイミド膜２９は、半導体チップ２０を製造する際、半導体基板に塗布される。その後、バンプ２８の形成された領域のポリイミド膜２９が除去される。ポリイミド膜２９により、半導体チップ２０の配線層と、配線パターン２４とが接触することを防止することができる。これにより、信頼性の高い半導体装置を提供することができる。なお、ポリイミド膜２９に限られず絶縁膜層であれば良い。また、ポリイミド膜２９は、上下の半導体チップ２０（第１および第２の基板）の少なくとも一方の表面に形成されていれば良い。
実施例３は、実施例２の図６に加え、半導体チップ２０（第１の基板および前記第２の基板）を封止する封止樹脂部を有する例である。図７および図８は実施例３に係る半導体装置の断面図である。図７を半導体チップ２０の側面が、図８は半導体チップ２０の全体が、例えばエポキシ樹脂またはポリイミド樹脂等の封止樹脂部３８ａ、３８ｂを用い封止されている。その他の構成は実施例２の図６と同じであり、同じ部材は同じ符号を付し説明を省略する。
次に、実施例４にかかる配線パターン２４を有する異方性導電フィルム２２ａの製造方法について説明する。図９（ａ）を参照に、例えばエポキシ樹脂等の基体３０に導電粒子３２ａが含まれている異方性導電フィルム２２ａを作製する。導電粒子３２ａは図９（ｄ）のように、絶縁物粒子３３ａに金属被覆膜３４ａ（金属膜）を被覆させた構造を有している。図９（ａ）の領域３６は配線パターン２４を形成する領域である。図９（ｂ）を参照に、異方性導電フィルム２２ａにレーザ光を照射する。レーザ光としては例えば１０．６μｍの波長を有するＣＯ２レーザを用いる。レーザ光が異方性導電フィルム２２ａに照射されると、レーザ光が照射された異方性導電フィルム２２ａの基体３０は除去される。さらに、導電粒子３２ａの温度が上昇し、絶縁物粒子３３ａが膨張する。これにより、金属被覆膜３４ａが相互に接触し絡み合う。図９（ｃ）を参照に、その後レーザ光の照射が終了し、異方性導電フィルム２２ａの温度が下がった後も、金属被覆膜３４ａは相互に接触し絡み合っており、領域３６は導電性となる。
絶縁物粒子３３ａは熱膨張係数の大きな絶縁膜が好ましく、例えば、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂またはポリエチレンテレフタレート樹脂を含む絶縁物を用いることができる。絶縁物粒子３３ａの直径は、例えば数μｍ〜１０μｍである。金属被覆膜３４ａは、電気伝導率の高い金属が好ましく、例えば金、銅、ニッケルまたは半田を含む金属を用いることができる。半田としては、例えば鉛錫（ＰｂＳｎ）半田、鉛フリー半田（ＳｎＡｇＣｕ等）、錫亜鉛（ＳｎＺｎ）半田等を用いることができる。レーザ照射により、破れ易くし、周囲の導電粒子３２ａの金属被覆膜３４ａと絡みやすくすることから、金属被覆膜３４ａの膜厚は、サブμｍ〜数μｍとすることが好ましい。レーザ光は異方性導電フィルム２２に吸収され温度を上昇させるレーザ光が好ましく、０．５μｍ以上の波長であることが好ましい。レーザ光の照射は異方性導電フィルム２２をスキャニングすることにより、簡単に配線パターン２４を形成することができる。また、異方性導電フィルム２２の表裏を貫通する配線パターン２４を形成する場合は、レーザ光の焦点を異方性導電フィルム２２の中央とする。一方、異方性導電フィルム２２の表面または裏面にのみ配線パターン２４を形成する場合は、レーザ光の焦点を表面または裏面とする。
これにより、異方性導電フィルム２２の表面または裏面のみ温度が上昇し、配線パターンは表面または裏面のみに形成される。
実施例５に係る配線パターン２４を有する異方性導電フィルム２２ｂの製造方法について説明する。図１０（ａ）を参照に、実施例４と同様に、導電粒子３２ｂが含まれている異方性導電フィルムを作製する。導電粒子３２ｂは図１０（ｄ）のように、金属粒子３３ｂに金属被覆膜３４ｂ（金属膜）を被覆させた構造を有している。金属粒子３３ｂの直径は、例えば数μｍ〜１０μｍ、金属被覆膜の膜厚は数μｍである。図１０（ａ）の領域３６は配線パターン２４を形成する領域である。図１０（ｂ）を参照に、異方性導電フィルム２２ｂにレーザ光を照射する。レーザ光としては例えば１０．６μｍの波長を有するＣＯ２レーザを用いる。レーザ光が異方性導電フィルム２２ｂに照射されると、レーザ光が照射された異方性導電フィルム２２ｂの基体３０は除去される。さらに、導電粒子３２ｂの温度が上昇し、金属被覆膜３４ｂが溶融する。これにより、金属被覆膜３４ｂが相互に接触する。図１０（ｃ）を参照に、その後レーザ光の照射が終了し、異方性導電フィルム２２ａの温度が下がった後も、金属被覆膜３４ｂは互いに接触しており、領域３６は導電性となる。
金属粒子３３ｂは熱伝導性のよい金属が好ましく、例えば銅を主に含む金属を用いることができる。金属被覆膜３４ｂは溶融が容易な金属が好ましく、例えば半田を含む金属を用いることができる。金属粒子３３ｂの直径、金属被覆膜３４ｂの膜厚、レーザ光の波長は実施例４と同様とすることができる。
実施例４および実施例５によれば、異方性導電フィルム２２ａまたは２２ｂにレーザ光を照射し、前記レーザ光を照射した領域３６に配線パターンを形成する。これにより、従来例６のように無電解メッキ法を用いることなく配線パターン２４が形成でき、製造コストを低くすることができる。
また、異方性導電フィルム２２ａまたは２２ｂは導電粒子３２ａまたは３２ｂを含む絶縁性基体３０を有し、配線パターン２４は、レーザ光を導電粒子３２ａまたは３２ｂに照射することにより導電粒子３２ａまたは３２ｂを互いに電気的に接続させることにより作製することができる。これにより、製造コストを低くすることができる。
実施例４または実施例５の方法で製造された異方性導電フィルム２２を使用した半導体装置は導電粒子３２ａまたは３２ｂを含む絶縁性基体を有し、配線パターン２４では導電粒子３２ａまたは３２ｂが互いに電気的に接続している。
実施例６は中継基板と半導体チップとの間に配線パターンを有する異方性導電フィルムを設けた例である。図１１（ａ）は実施例６に係る半導体装置の断面図であり、図１１（ｂ）は実施例１１に用いられる異方性導電フィルム５２の平面図である。図１１（ａ）を参照に、中継基板４０上に配線パターン５４を有する異方性導電フィルム５２が設けられ、異方性導電フィルム５２上にはアンダーフィル樹脂を介し半導体チップ６０が設けられている。中継基板４０および半導体チップ６０にはそれぞれバンプ５８および６８が設けられている。図１１（ｂ）のように、異方性導電フィルム５２の配線パターン５４にはバンプ５８およびバンプ６８が当接するパットが設けられている。バンプ５８および６８は、配線パターン５４と当接することにより、互いに電気的に接続する。バンプ５８は中継基板５０の配線電極４２と接続している。中継基板４０の半導体チップ６０が設けられた面と反対面の電極４４には半田端子４８が形成されている。配線電極４２と電極４４は導体で埋め込んだ接続孔４６で接続される。このようにして、半導体チップ６０と半田端子４８が電気的に接続される。
実施例７は、チップ部品の例としてチップコンデンサと半導体チップとを異方性導電フィルムを用い接続した例である。図１２は実施例７に係る半導体装置の断面図である。図１１（ａ）に加え、半導体チップ６０上に配線パターン７４を有する異方性導電フィルム７２を設け、その上にチップコンデンサ７０を設けている。チップコンデンサ７０と異方性導電フィルム７２は例えばＡｇペースト等により電気的に接続している。また、異方性導電フィルム７２の配線パターン７４は、ワイヤ７９を用い中継基板４０の配線電極４２に電気的に接続している。半導体チップ６０およびチップコンデンサ７０は封止樹脂部７８により封止される。その他の構成は実施例６の図１１（ａ）と同じであり、同じ部材は同じ符号を付し説明を省略する。
実施例７においては、チップコンデンサ７０の異方性導電フィルムへの実装は、Ａｇペーストを用いている。実施例１では、半導体チップ２０の異方性導電フィルム２２への実装は半導体チップ２０を加圧して行っていたが、実施例７のチップコンデンサ７０はＡｇペーストを用いることで、配線パターンに当接するバンプ等の金属突出部は不要であり、実装時のチップコンデンサ７０の加圧も不要である。
実施例８は、半導体ウェーハ状態で基板、半田ボールを形成した後、ダイシングする半導体装置に配線パターンを有する異方性導電フィルムを適用した例である。図１３は実施例８に係る半導体装置の断面図である。半導体ウェーハの状態で、半導体基板８０に電極８２を形成し、電極８２上にバンプ８８を形成する。配線パターン９４を有する異方性導電フィルム９２を半導体基板８０上に貼り付ける。配線パターン９４に接続する銅を主に含むポスト金属９６を形成する。異方性導電フィルム９２上に樹脂９０を形成する。ポスト金属９６に接続する半田ボール９８を形成する。半導体ウェーハをダイシング法を用い切断し、半導体チップサイズの半導体装置が完成する。
実施例１ないし３並びに６ないし８のように、配線パターンを有する異方性導電フィルムを挟む基板は、中継基板、半導体チップ、チップコンデンサ等を用いることができる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (12)

  1. 第１の基板と、
    該第１の基板上に設けられ、表裏を通して導電性となる部分を少なくとも有する配線パターンを有する異方性導電フィルムと、
    該異方性導電フィルム上に設けられ、前記第１の基板と前記異方性導電フィルムの表裏を通して導電性となる部分を介し電気的に接続された第２の基板と、を具備し、
    前記異方性導電フィルムは導電粒子を含む絶縁性基体を有し、前記配線パターンでは前記導電粒子が互いに電気的に接続している半導体装置。
  2. 前記第１の基板および前記第２の基板の少なくとも一方は、金属突出部を有し、前記金属突出部を介し前記異方性導電フィルムの前記配線パターンと電気的に接続する請求項１記載の半導体装置。
  3. 前記金属突出部は主に金、銅、ニッケル、半田のいずれか一つを含む金属である請求項２記載の半導体装置。
  4. 前記異方性導電フィルムと、前記第１の基板および前記第２の基板の少なくとも一方との間に絶縁膜層を具備する請求項１から３のいずれか一項記載の半導体装置。
  5. 前記第１の基板および前記第２の基板の少なくとも一方を封止する封止樹脂部を具備する請求項１から４のいずれか一項記載の半導体装置。
  6. 前記第１の基板および前記第２の基板の少なくとも一方は、半導体基板である請求項１から５のいずれか一項記載の半導体装置。
  7. 前記導電粒子は、絶縁物粒子に金属膜が被覆された粒子である請求項１から６のいずれか一項記載の半導体装置。
  8. 前記絶縁物粒子はポリイミド樹脂、エポキシ樹脂、シリコーン樹脂またはポリエチレンテレフタレート樹脂のいずれか一つを含む請求項７記載の半導体装置。
  9. 前記導電粒子は、金属粒子に金属膜が被覆された粒子である請求項１から６のいずれか一項記載の半導体装置。
  10. 前記金属粒子は銅を含み、前記金属膜は半田を含む請求項９記載の半導体装置。
  11. 第１の基板上に、表裏を通して導電性となる部分を少なくとも有する異方性導電フィルムを設ける工程と、
    該異方性導電フィルム上に前記第１の基板と前記異方性導電フィルムの表裏を通して導電性となる部分を介し電気的に接続する第２の基板を設ける工程と、を有し、
    前記異方性導電フィルムにレーザ光を照射し、前記レーザ光を照射した領域に配線パターンを形成する工程を有し、
    前記異方性導電フィルムを設ける工程は、前記配線パターンを形成する工程で前記配線パターンを形成した異方性導電フィルムを設ける工程である半導体装置の製造方法。
  12. 前記異方性導電フィルムは導電粒子を含む絶縁性基体を有し、
    前記配線パターンを形成する工程は、前記レーザ光を前記導電粒子に照射することにより前記導電粒子を互いに電気的に接続させる工程を含む請求項１１記載の半導体装置の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101346241B1 (ko) * 2005-11-29 2013-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 안테나 및 그의 제작방법, 안테나를 가지는 반도체장치 및그의 제작방법, 및 무선통신 시스템
TWI315295B (en) * 2006-12-29 2009-10-01 Advanced Semiconductor Eng Mems microphone module and method thereof
TWI339881B (en) * 2007-02-15 2011-04-01 Via Tech Inc Chip package
JP4734282B2 (ja) 2007-04-23 2011-07-27 株式会社日立製作所 半導体チップおよび半導体装置
KR100871382B1 (ko) * 2007-06-26 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
TWI355061B (en) 2007-12-06 2011-12-21 Nanya Technology Corp Stacked-type chip package structure and fabricatio
JP5145110B2 (ja) * 2007-12-10 2013-02-13 富士フイルム株式会社 異方導電性接合パッケージの製造方法
US7863721B2 (en) * 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US7786600B2 (en) * 2008-06-30 2010-08-31 Hynix Semiconductor Inc. Circuit substrate having circuit wire formed of conductive polarization particles, method of manufacturing the circuit substrate and semiconductor package having the circuit wire
US8053898B2 (en) * 2009-10-05 2011-11-08 Samsung Electronics Co., Ltd. Connection for off-chip electrostatic discharge protection
TWI500134B (zh) * 2010-11-26 2015-09-11 財團法人工業技術研究院 矽穿孔基板結構及其堆疊組合
TWI496271B (zh) * 2010-12-30 2015-08-11 財團法人工業技術研究院 晶圓級模封接合結構及其製造方法
US20120168956A1 (en) * 2011-01-04 2012-07-05 International Business Machines Corporation Controlling density of particles within underfill surrounding solder bump contacts
ITVI20120145A1 (it) 2012-06-15 2013-12-16 St Microelectronics Srl Struttura comprensiva di involucro comprendente connessioni laterali
KR20140023070A (ko) * 2012-08-16 2014-02-26 에스케이하이닉스 주식회사 도전성 범프, 이를 이용한 반도체 칩 및 스택 패키지
JP6347104B2 (ja) * 2013-12-27 2018-06-27 セイコーエプソン株式会社 電気配線層の製造方法、電気配線層形成用部材、電気配線層、電気配線基板の製造方法、電気配線基板形成用部材、電気配線基板、振動子、電子機器および移動体
KR102094725B1 (ko) * 2015-01-13 2020-03-31 데쿠세리아루즈 가부시키가이샤 다층 기판
US10199358B2 (en) * 2015-01-13 2019-02-05 Dexerials Corporation Multilayer substrate
US11272618B2 (en) 2016-04-26 2022-03-08 Analog Devices International Unlimited Company Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
KR102385731B1 (ko) * 2017-04-21 2022-04-13 삼성디스플레이 주식회사 표시 장치
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
US20240364065A1 (en) * 2023-04-28 2024-10-31 Logitech Europe S.A. Techniques for soldering on a substrate with a below soldering temperature melting point

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61244094A (ja) * 1985-04-22 1986-10-30 株式会社東芝 多層配線板の製造方法
JPH04236482A (ja) * 1991-01-18 1992-08-25 Fujitsu Ltd 積層基板
JP2002118210A (ja) * 2000-10-10 2002-04-19 Hitachi Cable Ltd 半導体装置用インタポーザ及びこれを用いた半導体装置
JP2004055770A (ja) * 2002-07-18 2004-02-19 Fujitsu Ltd 半導体装置の製造方法および半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012626A (ja) * 1998-06-24 2000-01-14 Nec Corp 半導体装置及びその製造方法
JP2000129218A (ja) * 1998-10-26 2000-05-09 Nitto Denko Corp シート状接着剤組成物およびそれを用いた電子部品装置ならびにそのリペアー方法
JP2001267473A (ja) * 2000-03-17 2001-09-28 Hitachi Ltd 半導体装置およびその製造方法
JP3616031B2 (ja) * 2001-05-10 2005-02-02 富士通株式会社 異方導電性シート、その製造方法、電子装置及び動作試験用検査装置
US6717222B2 (en) * 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
JP2004031555A (ja) * 2002-06-25 2004-01-29 Nec Corp 回路基板装置および基板間の接続方法
WO2005076359A1 (en) * 2004-02-06 2005-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100597391B1 (ko) * 2004-05-12 2006-07-06 제일모직주식회사 절연 전도성 미립자 및 이를 함유하는 이방 전도성 접착필름
KR100601341B1 (ko) * 2004-06-23 2006-07-14 엘에스전선 주식회사 이방 도전성 접착제 및 이를 이용한 접착필름
US7536565B2 (en) * 2005-01-07 2009-05-19 Apple Inc. Techniques for improved playlist processing on media devices
US20060238347A1 (en) * 2005-04-22 2006-10-26 W.R. Parkinson, Co., Inc. Object tracking system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61244094A (ja) * 1985-04-22 1986-10-30 株式会社東芝 多層配線板の製造方法
JPH04236482A (ja) * 1991-01-18 1992-08-25 Fujitsu Ltd 積層基板
JP2002118210A (ja) * 2000-10-10 2002-04-19 Hitachi Cable Ltd 半導体装置用インタポーザ及びこれを用いた半導体装置
JP2004055770A (ja) * 2002-07-18 2004-02-19 Fujitsu Ltd 半導体装置の製造方法および半導体装置

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