JP5190288B2 - 試験装置および試験方法 - Google Patents

Description

本発明は、ＮＡＮＤ型フラッシュメモリの試験技術に関する。

近年、ＮＡＮＤ型フラッシュメモリ（以下、単にフラッシュメモリという）が、電子機器の各種記憶デバイスとして広く普及している。フラッシュメモリは、外部からデータの書き込みや読み出し処理を指示されると、その処理の実行中は外部からのアクセスを禁止する必要がある。したがって、フラッシュメモリは、データ書き込み／読み出し処理を実行中の状態（ビジー状態）であるか、処理が完了した状態で次の処理を開始しても良い状態（レディ状態）のいずれかを示す制御信号（以下単に状態信号Ｒ／Ｂという）を出力する。たとえば状態信号Ｒ／Ｂは、ハイレベルがレディ状態を、ローレベルがビジー状態を示す。

図１は、フラッシュメモリのデータ読み出し時のタイムチャートを示す。まず、フラッシュメモリにアクセスするホストプロセッサは、チップセレクト（ＣＳ＃）信号をローレベルとしてそのフラッシュメモリを選択するとともに、コマンドラッチイネーブル（ＣＬＥ）信号をハイレベルとし、８ビットのＩ／Ｏ信号線を介してリードコマンド（００ｈ）をフラッシュメモリに転送する。コマンドの転送後、アドレスラッチイネーブル（ＡＬＥ）信号をハイレベルとし、Ｉ／Ｏ信号線を介してアドレスデータＣＡ１、ＣＡ２、ＲＡ１、ＲＡ２、ＲＡ３を転送する。ＣＡは列アドレス(Column Address)を、ＲＡは行アドレス（Row Address）を指定する。最後に読み出し方式を指定するコマンド（３０ｈ）を転送する。

フラッシュメモリは、コマンドおよびアドレスを受信すると、メモリセルからデータを引き出し、その内部の入出力バッファにデータを転送する。この間、状態信号Ｒ／Ｂは、内部処理が進行中、つまりビジー状態であることを示すローレベルとなる。

フラッシュメモリの内部動作が完了すると状態信号Ｒ／Ｂはハイレベルとなり、入出力バッファに蓄えられた第１データＤＯ_ｎおよび第２データＤＯ_ｍは、Ｉ／Ｏ信号線を介して外部へと出力される。

フラッシュメモリが設計通りの動作を行うかを判定するために、試験装置が用いられる。試験装置は、フラッシュメモリに所定のテストパターンを供給し、ＤＵＴにテストパターンを書き込み、書き込まれたデータを再度読み出して期待値と比較し、一致するか否かを判定する。判定の結果、一致すればそのＤＵＴ、あるいはメモリ内のあるアドレスブロックは良品と判定される。

こうしたフラッシュメモリを複数同時に試験する際に、複数のフラッシュメモリをあたかもひとつのデバイスであるかのように試験装置に対して並列に接続し、試験時間を短縮する試みがなされている。

図２は、試験装置に対して並列接続される複数のフラッシュメモリの構成を示すブロック図である。２つのデバイスＤＵＴ１、ＤＵＴ２それぞれは、入出力端子Ｐｉｏ１〜Ｐｉｏ８を共有しており、試験装置側からみると、全体としてひとつのデバイス２００であるかのように動作する。入出力端子Ｐｉｏ１〜Ｐｉｏ８の個数、すなわちバス幅は例示にすぎず、任意である。

デバイスＤＵＴ１、ＤＵＴ２はそれぞれ、上述の共有されるＩ／Ｏ端子Ｐｉｏ１〜Ｐｉｏ８に加えて、各デバイスのＲ／Ｂ状態などを外部に通知するための状態端子、およびチップセレクト（ＣＳ＃）信号や、リードイネーブル（ＲＥ＃）信号、ライトイネーブル（ＷＥ＃）信号などの各種制御信号を送受信するための制御端子（不図示）を備えている。なお、信号に付された”＃”は、その信号がアクティブロー、つまりそれが付された信号がローレベルでアサートされることを示す。

特開２０００−４０３８９号公報 特開２００５−４４４９９号公報

上述のようにフラッシュメモリは、書き込みや読み出しを指示してから動作が完了するまでにビジー状態となり、一時的にそれに対するアクセスが禁止される。そこで試験装置は、各デバイスＤＵＴ１、ＤＵＴ２から出力される状態信号Ｒ／Ｂ＿ＤＵＴ１、Ｒ／Ｂ＿ＤＵＴ２を監視し、これを内部の信号と論理演算して、所定の条件を満たすかを判定するマッチ処理を行う。マッチ処理によって、いずれのデバイスに対してアクセス可能かを判断し、効率的にデータの書き込み／読み出しを行ってビジー状態による待機時間を減らすことができれば、量産性を高めることができよう。

本発明はこうした状況に鑑みてなされたものであり、その目的は、フラッシュメモリの試験時間の短縮にある。

本発明のある態様の試験方法は、第１、第２デバイスを有するフラッシュメモリの試験方法に関する。この方法は、少なくとも第１デバイスにリードコマンドを発行した状態を初期状態として、以下のステップを繰り返し実行する。
第１ステップ． 第１デバイスからデータを読み出す。
第２ステップ． 第２デバイスのビジーまたはレディ状態を示す第２状態信号を監視し、当該第２状態信号がレディ状態を示すまで待機する。
第３ステップ． 第１デバイスにリードコマンドを発行する。
第４ステップ． 第２デバイスからデータを読み出す。
第５ステップ． 第１デバイスのビジーまたはレディ状態を示す第１状態信号を監視し、当該第１状態信号がレディ状態を示すまで待機する。
第６ステップ． 第２デバイスにリードコマンドを発行する。

この態様によると、あるデバイスにリードコマンドを発行した後に、ビジー状態からレディ状態に復帰するまでに通常要する時間より長い時間経過した後に、そのデバイスがレディ状態に復帰したか否かを判定する。したがって読み出しが正常に行われている限り、待ち時間が発生せず、ビジー状態からレディ状態に復帰するまでの間に、別のデバイスに対するアクセスを行うことにより、試験時間を短縮することができる。

ある態様の方法は、第１から第６ステップの繰り返しに先立ち、以下のステップを実行する。
第７ステップ． 第１デバイス、第２デバイスに同時にリードコマンドを発行する。
第８ステップ． 第１状態信号がレディ状態を示し、かつ第２状態信号がレディ状態を示すまで待機する。

この態様によると、メモリアクセスの初回に、第１、第２デバイスに同時にリードコマンドを発行することにより、試験時間をより短縮できる。

第２ステップは、繰り返しの初回においてスキップされてもよい。第８ステップにおいて、第２デバイスがレディ状態に復帰したことが保証されているため、冗長な処理を削減し、さらに試験時間を短縮できる。

ある態様の方法は、第２ステップおよび第５ステップのタイミングにおいてアサートされるマッチサイクル信号を生成するステップをさらに備えてもよい。第２ステップは、マッチサイクル信号と第２状態信号との論理演算によって、第２状態信号がレディ状態を示すことを検出してもよい。第５ステップは、マッチサイクル信号と第１状態信号との論理演算によって、第１状態信号がレディ状態を示すことを検出してもよい。

第１デバイスがアクセス対象のとき、または第５ステップのタイミングにおいてアサートされる第１セレクト信号を生成するステップと、第２デバイスがアクセス対象のとき、または第２ステップのタイミングにおいてアサートされる第２セレクト信号を生成するステップと、をさらに備えてもよい。第２ステップは、第２状態信号とマッチサイクル信号とに加えて、第２セレクト信号との論理演算によって、第２状態信号がレディ状態を示すことを検出し、第５ステップは、第１状態信号とマッチサイクル信号とに加えて、第１セレクト信号との論理演算によって、第１状態信号がレディ状態を示すことを検出してもよい。

本発明の別の態様は、第１、第２デバイスを有するフラッシュメモリの試験装置に関する。この装置は、第１デバイスのビジーまたはレディ状態を示す第１状態信号を監視し、レディ状態を示すときアサートされる第１マッチ検出信号を生成する第１マッチ検出回路と、第２デバイスのビジーまたはレディ状態を示す第２状態信号を監視し、レディ状態を示すときアサートされる第２マッチ検出信号を生成する第２マッチ検出回路と、フラッシュメモリの試験工程と同期して、所定のタイミングでアサートされるマッチサイクル信号を生成するパターン発生器と、第１、第２マッチ検出信号およびマッチサイクル信号を受け、マッチサイクル信号がアサートされるとき、第１、第２マッチ検出信号に応じたトータルマッチ検出信号を出力するマッチ制御回路と、を備える。当該試験装置は、トータルマッチ検出信号にもとづいて、条件分岐処理を実行する。

この態様によると、マッチサイクル信号を制御することにより、条件分岐処理を行うタイミングを好適に制御することができ、その結果試験時間を短縮できる。

マッチ制御回路は、第１マッチ検出信号をトータルマッチ検出信号として出力する第１モードと、第２マッチ検出信号をトータルマッチ検出信号として出力する第２モードと、が切り換え可能に構成されてもよい。
この場合、第１マッチ検出信号、第２マッチ検出信号のいずれかを無視した条件分岐処理を行うことができ、試験時間を短縮できる。

マッチ制御回路は、第１、第２状態に加えて、第１、第２マッチ検出信号の論理積をトータルマッチ検出信号として出力する第３モードが切り換え可能に構成されてもよい。
第３モードを利用すれば、２つのデバイスが確実にレディ状態に復帰したことを検出できる。

マッチ制御回路は、第３モードのみが有効動作するモードに設定可能であってもよい。

本試験装置は、少なくとも第１デバイスにリードコマンドを発行した状態を初期状態として、以下のステップを繰り返し実行しても良い。
第１ステップ： 第１デバイスからデータを読み出す。
第２ステップ： 第２デバイスのビジーまたはレディ状態を示す第２状態信号を監視し、当該第２状態信号がレディ状態を示すまで待機する。
第３ステップ： 第１デバイスにリードコマンドを発行する。
第４ステップ： 第２デバイスからデータを読み出す。
第５ステップ： 第１デバイスのビジーまたはレディ状態を示す第１状態信号を監視し、当該第１状態信号がレディ状態を示すまで待機する。
第６ステップ： 第２デバイスにリードコマンドを発行する。
パターン発生器は、第２ステップおよび第５ステップのタイミングで、マッチサイクル信号をアサートしてもよい。

この態様によると、あるデバイスにリードコマンドを発行した後に、ビジー状態からレディ状態に復帰するまでに通常要する時間より長い時間経過した後に、そのデバイスがレディ状態に復帰したか否かを判定する。したがって読み出しが正常に行われている限り、待ち時間が発生せず、ビジー状態からレディ状態に復帰するまでの間に、別のデバイスからデータを読み出すことにより、試験時間を短縮することができる。

マッチ制御回路は、第１マッチ検出信号をトータルマッチ検出信号として出力する第１モードと、第２マッチ検出信号をトータルマッチ検出信号として出力する第２モードと、が切り換え可能に構成されてもよい。マッチ制御回路は、第２ステップにおいて第２状態に、第５ステップにおいて第１状態に設定されてもよい。

本試験装置は、第１から第６ステップの繰り返しに先立ち、以下のステップを実行しても良い。
第７ステップ： 第１デバイス、第２デバイスに同時にリードコマンドを発行する。
第８ステップ： 第１状態信号がレディ状態を示し、かつ第２状態信号がレディ状態を示すまで待機する。
マッチ制御回路は、第８ステップにおいて、第１、第２マッチ検出信号の論理積をトータルマッチ検出信号として出力する第３モードで動作してもよい。

パターン発生器は、繰り返しの初回の第２ステップのタイミングにおいて、マッチサイクル信号をアサートしなくてもよい。
第８ステップにおいて、第２デバイスがレディ状態に復帰したことが保証されているため、冗長な処理を削減し、さらに試験時間を短縮できる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、フラッシュメモリの試験時間が短縮できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る試験装置１００の構成を示すブロック図である。試験装置１００は、並列接続される複数のフラッシュメモリ（単にデバイスともいう）ＤＵＴ１、ＤＵＴ２にデータを書き込み、書き込んだデータを読み出してその期待値と一致するかを判定する。以下の説明では２つのデバイスを並列的に試験する場合を説明するが、デバイスの個数は任意に拡張できる。

試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２、フェイルメモリ１１４、良否判定部１１６を備える。

パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そして、パターン発生器１０４は、デバイスＤＵＴ１、ＤＵＴ２が有する複数の記憶領域（ブロックという）のそれぞれを示すアドレスＡＤＲＳ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。

波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。ライトドライバ１０８は、波形整形器１０６から出力されるアドレスＡＤＲＳ及び試験パターン信号Ｓｔを受け、第１デバイスＤＵＴ１もしくは第２デバイスＤＵＴ２に供給する。

また、パターン発生器１０４は、第１デバイスＤＵＴ１または第２デバイスＤＵＴ２がアドレスＡＤＲＳ及び試験パターン信号Ｓｔに応じて出力すべきデータである期待値データＥＸＰを予め発生して、論理比較部１１２に供給する。
コンパレータ１１０は、デバイスＤＵＴ１あるいはＤＵＴ２からアドレスＡＤＲＳに対応するデータＤｏを読み出し、論理比較部１１２へと出力する。論理比較部１１２は、デバイスＤＵＴ１もしくはＤＵＴ２から読み出されたデータＤｏと、パターン発生器１０４から供給された期待値データＥＸＰとを比較して、出力データＤｏと期待値データＥＸＰとが一致しない場合にフェイルデータＤｆを出力する。

フェイルメモリ１１４は、論理比較部１１２が出力したフェイルデータＤｆを、パターン発生器１０４が発生したアドレスＡＤＲＳに対応づけて順次格納する。また、フェイルメモリ１１４は、論理比較部１１２が出力したフェイルデータの数をバンク毎に計数する。そして、良否判定部１１６は、フェイルメモリ１１４が格納するフェイルデータ、及びフェイルメモリ１１４が計数したフェイルデータの数にもとづいて、第１デバイスＤＵＴ１および第２デバイスＤＵＴ２それぞれの良否判定を行う。

以上が試験装置１００の全体構成と概要である。本実施の形態に係る試験装置１００は、その試験シーケンスやそのシーケンスを実現するための構成に特徴を有している。以下、これら特徴について詳細に説明する。

図４は、試験装置１００の一部を詳細に示すブロック図である。第１デバイスＤＵＴ１および第２デバイスＤＵＴ２は、８ビットのＩ／Ｏ信号線Ｌ０〜Ｌ７と、第１状態信号線ＬＲＢ１と、第２状態信号線ＬＲＢ２と、図示しないその他の信号線とを介して試験装置１００に対して並列に接続されている。第１デバイスＤＵＴ１、第２デバイスＤＵＴ２は、Ｉ／Ｏ信号線Ｌ７〜Ｌ０をシェアしている。Ｉ／Ｏ信号線Ｌ７〜Ｌ０は、第１デバイスＤＵＴ１もしくは第２デバイスＤＵＴ２のいずれかから試験装置１００に対して出力され、あるいは試験装置１００からいずれかに入力される８ビットのデータＤＱ［７：０］を双方向伝送する。

第１デバイスＤＵＴ１は、ビジー／レディ状態を示す第１状態信号Ｒ／Ｂ＿ＤＵＴ１を、第１状態信号線ＬＲＢ１を介して外部に通知し、第２デバイスＤＵＴ２は、それを示す第２状態信号Ｒ／Ｂ＿ＤＵＴ２を、第２状態信号線ＬＲＢ２を介して外部に通知する。

試験装置１００は、Ｉ／Ｏ信号線Ｌ０〜Ｌ７および第１状態信号線ＬＲＢ１、第２状態信号線ＬＲＢ２（以下、チャンネルともいう）ごとに設けられたライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。さらに試験装置１００は、複数の論理比較部１１２の出力信号にもとづいて試験装置１００を制御するマッチ制御回路５０を備えている。

パターン発生器１０４は、フラグ信号（ＦＬＡＧ）、セレクト信号（ＤＵＴＳＥＬ）、期待値データＥＸＰ、比較イネーブル信号（ＣＰＥ）を生成し、すべての論理比較部１１２に対して出力する。論理比較部１１２の構成は同じ構成を有しており、レジスタ設定や制御信号に応じて、その機能が適切に設定される。

コンパレータ１１０は、入力されたデータを上側しきい値電圧ＶｔｈＨ、下側しきい値電圧ＶｔｈＬとそれぞれ比較する。出力信号ＳＨは、データＤＱがしきい値電圧ＶｔｈＨより低いときハイレベルとなる。出力信号ＳＬは、データＤＱがしきい値電圧ＶｔｈＬより高いときハイレベルとなる。出力信号ＳＨ、ＳＬは、イリーガルな状態でアサートされる。

論理比較部１１２は、対応するチャンネルのフラグ信号ＦＬＡＧ、セレクト信号ＤＵＴＳＥＬ、期待値データＥＸＰ、比較イネーブル信号ＣＰＥを受ける。

論理比較部１１２は、データＳＨ、ＳＬを期待値データＥＸＰと比較して、フェイル信号ＦＡＩＬを生成する。あるいは論理比較部１１２は、第１デバイスＤＵＴ１もしくは第２デバイスＤＵＴ２から出力されるデータが、所定の条件に合致するかを判定するマッチ処理を行う。第１デバイスＤＵＴ１に対するマッチ検出の結果は、第１マッチ検出信号Ｍａｔｃｈｅｄ１として、第２デバイスＤＵＴ２に対するマッチ検出の結果は、第２マッチ検出信号Ｍａｔｃｈｅｄ２として出力される。

図５は、論理比較部１１２の詳細な構成を示す回路図である。論理比較部１１２は、第１マッチ検出回路１０ａ、第１論理比較回路３０ａ、第２マッチ検出回路１０ｂ、第２論理比較回路３０ｂ、ラッチ回路４２を備える。

ラッチ回路４２は、信号ＳＨ、ＳＬを受け、ストローブ信号ＳＴＲＢのエッジのタイミングでラッチする。ラッチされた信号ＦＨ、ＦＬは第１マッチ検出回路１０ａ、第２マッチ検出回路１０ｂ、第１論理比較回路３０ａ、第２論理比較回路３０ｂへと供給される。

第１マッチ検出回路１０ａ、第１論理比較回路３０ａは、第１デバイスＤＵＴ１に関する信号に対して論理演算を実行する。第２マッチ検出回路１０ｂ、第２論理比較回路３０ｂは第２デバイスＤＵＴ２に関する信号に対して論理演算を実行する。

第１論理比較回路３０ａは、第１デバイスＤＵＴ１から読み出されたデータの良否判定の結果を示すフェイル信号ＦＡＩＬ１を生成し、第２論理比較回路３０ｂは第２デバイスＤＵＴ２から読み出されたデータの良否判定の結果を示すフェイル信号ＦＡＩＬ２を生成する。

第１論理比較回路３０ａは、ＮＯＴゲート３２、ＡＮＤゲート３４、ＡＮＤゲート３６、ＯＲゲート３８、ＡＮＤゲート４０を備える。ＡＮＤゲート３４の一方の入力には期待値データＥＸＰが、他方の入力にはラッチされた被試験信号ＦＨが入力される。ＡＮＤゲート３４は、２つの信号の論理積Ｓ１を出力する。
Ｓ１＝（ＥＸＰ・ＦＨ） …（１）

ＮＯＴゲート３２は期待値データＥＸＰを反転する。ＡＮＤゲート３６の一方の入力には、反転された期待値データＥＸＰが、他方の入力にはラッチされた被試験信号ＦＬが入力される。ＡＮＤゲート３６は２つの信号の論理積Ｓ２を出力する。
Ｓ２＝（！ＥＸＰ・ＦＬ） …（２）

ＯＲゲート３８はＡＮＤゲート３４およびＡＮＤゲート３６の出力の論理和Ｓ３を出力する。
Ｓ３＝Ｓ１｜Ｓ２＝（ＥＸＰ・ＦＨ）｜（！ＥＸＰ・ＦＬ） …（３）

”・”は論理積、”｜”は論理和、”！”は論理否定を示す。

式（３）で与えられる論理値Ｓ３は、期待値ＥＸＰとデータＤＱが一致したときローレベル（”０”）、不一致のときにハイレベル（”１”）となる。

ＡＮＤゲート４０は、論理値Ｓ３、フラグ信号ＦＬＡＧの反転、セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１、比較イネーブル信号ＣＰＥおよびイネーブル信号ＬｃｏｍｐＥｎｂ１の論理積を、第１フェイル信号ＦＡＩＬ１として出力する。第１フェイル信号ＦＡＩＬ１は、期待値ＥＸＰとデータＤＱが不一致のときにハイレベルとなり、一致のときにパス判定を示すローレベルとなる。ＣＰＥ信号によって、比較処理の有無が設定される。

イネーブル信号ＬｃｏｍｐＥｎｂ１は、フェイル判定を行うか否かを設定するための信号であり、レジスタに設定される。フェイル判定が不要な場合、ＬｃｏｍｐＥｎｂ１をローレベルにすることで、ＡＮＤゲート４０の出力はその他の入力にかかわらずローレベルとなるため、常にパス判定が出力される。

図４のパターン発生器１０４は、アクセス対象が第１デバイスＤＵＴ１のとき、第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１をハイレベルとし、第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２をローレベルとする。反対にアクセス対象が第２デバイスＤＵＴ２のとき、第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２をハイレベルとし、第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１をローレベルとする。

アクセス対象が第１デバイスＤＵＴ１のとき、第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１がハイレベルとなるから、第１フェイル信号ＦＡＩＬ１には、データＤＱおよび期待値ＥＸＰの論理値が反映される。アクセス対象が第２デバイスＤＵＴ２のとき第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１はローレベルであるから、第１論理比較回路３０ａによる論理比較は無効化され、データＤＱが期待値ＥＸＰと一致するしないにかかわらず、第１フェイル信号ＦＡＩＬ１はローレベルに固定される（パス判定）。

第２論理比較回路３０ｂの構成は第１論理比較回路３０ａのそれと同様である。第２論理比較回路３０ｂでは、ＡＮＤゲート４０に第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１に代えて第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２が入力される。試験装置１００のアクセス対象が第２デバイスＤＵＴ２のとき、第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２がハイレベルとなるから、第２フェイル信号ＦＡＩＬ２には、データＤＱおよび期待値ＥＸＰの論理値が反映される。アクセス対象が第１デバイスＤＵＴ１のとき第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２はローレベルであるから、第２論理比較回路３０ｂによる論理比較は無効化され、データＤＱが期待値ＥＸＰと一致するしないにかかわらず、第２フェイル信号ＦＡＩＬ２はローレベルに固定される（パス判定）。

第２論理比較回路３０ｂによるフェイル判定の有無は、第１論理比較回路３０ａと独立に設定可能である。そのためにイネーブル信号ＬｃｏｍｐＥｎｂ２もまた、レジスタにより設定される。

以上がデータＤＱと期待値ＥＸＰの一致、不一致を判定する回路の構成である。

続いて、第１マッチ検出回路１０ａ、第２マッチ検出回路１０ｂについて説明する。第１マッチ検出回路１０ａ、第２マッチ検出回路１０ｂはそれぞれ、論理比較部１１２に入力されたデータが、所定の条件を満たすか否かを判定する。

第１マッチ検出回路１０ａは、ＮＯＴゲート１２、ＡＮＤゲート１４、ＡＮＤゲート１６、ＯＲゲート１８、ＡＮＤゲート２０、セレクタ２２を備える。第１マッチ検出回路１０ａのＮＯＴゲート１２、ＡＮＤゲート１４、ＡＮＤゲート１６、ＯＲゲート１８の接続関係は、第１論理比較回路３０ａのＮＯＴゲート３２、ＡＮＤゲート３４、ＡＮＤゲート３６、ＯＲゲート３８の接続関係と同じである。

つまりＯＲゲート１８の出力Ｓ４も、期待値ＥＸＰとデータＤＱが一致したときローレベル（”０”）、不一致のときにハイレベル（”１”）となる。
第１マッチ検出回路１０ａのＡＮＤゲート２０は、第１論理比較回路３０ａのＡＮＤゲート４０と対応する素子であるが、フラグ信号ＦＬＡＧ、比較イネーブル信号ＣＰＥ、イネーブル信号ＬｃｏｍｐＥｎｂ１が入力されない。

第１マッチ検出回路１０ａは、マッチ検出を行うか否かが制御可能となっている。この制御のために、セレクタ２２が設けられる。セレクタ２２の一方の入力端子には、ＡＮＤゲート２０の出力信号が、他方の入力端子には、ハイレベル（”１”）が入力される。制御端子（Ｓ）には、いずれの入力端子かを制御するマッチ制御信号ＭａｔｃｈＭｏｄｅ１が入力される。

第１マッチ検出回路１０ａは、マッチ制御信号ＭａｔｃｈＭｏｄｅ１がハイレベル（”１”）のときアクティブ、ローレベルのとき非アクティブとなる。第１マッチ検出回路１０ａがアクティブ（ＭａｔｃｈＭｏｄｅ１＝１）のとき、セレクタ２２はＡＮＤゲート２０の出力Ｓ５をそのまま出力し、非アクティブ（ＭａｔｃｈＭｏｄｅ１＝０）のとき、ハイレベル（”１”）を出力する。ＡＮＤゲート２４はセレクタ２２の出力Ｓ６とフラグ信号ＦＬＡＧの論理積を、第１マッチ検出信号Ｍａｔｃｈｅｄ１として出力する。

第２マッチ検出回路１０ｂの構成は、第１マッチ検出回路１０ａのそれと同様である。第２マッチ検出回路１０ｂでは、ＡＮＤゲート２０に第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１に代えて第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２が入力される。また第２マッチ検出回路１０ｂのセレクタ２２の制御端子Ｓには、マッチ制御信号ＭａｔｃｈＭｏｄｅ２が入力される。

図４に戻る。Ｉ／Ｏ信号線Ｌ０〜Ｌ７に接続される論理比較部１１２についてのみフェイル判定が有効化され、状態信号線ＬＲＢ１、ＬＲＢ２に接続される論理比較部１１２Ａ、１１２Ｂのフェイル判定は無効化される。

状態信号線ＬＲＢ１に接続される論理比較部１１２Ａは、第１デバイスＤＵＴ１から出力される状態信号Ｒ／Ｂ＿ＤＵＴ１に対してマッチ検出を行い、マッチ検出結果を示す第１マッチ検出信号Ｍａｔｃｈｅｄ１を出力する。論理比較部１１２Ａの第２デバイスＤＵＴ２側のマッチ検出は無効化される。

状態信号線ＬＲＢ２に接続される論理比較部１１２Ｂは、第２デバイスＤＵＴ２から出力される状態信号Ｒ／Ｂ＿ＤＵＴ２に対してマッチ検出を行い、マッチ検出結果を示す第２マッチ検出信号Ｍａｔｃｈｅｄ２を出力する。論理比較部１１２Ｂの第１デバイスＤＵＴ１側のマッチ検出は無効化される。

全Ｉ／Ｏ端子の論理比較部１１２から出力される第１フェイル信号ＦＡＩＬ１、第２フェイル信号ＦＡＩＬ２、第１マッチ検出信号Ｍａｔｃｈｅｄ１、第２マッチ検出信号Ｍａｔｃｈｅｄ２は、マッチ制御回路５０に入力される。図４の複数の論理比較部１１２の出力のうち、括弧「（）」が付された信号は、値が無効化されていることを示す。

図６は、マッチ制御回路５０の構成例を示す回路図である。マッチ制御回路５０は、ＡＮＤゲート５２、５４およびセレクタ６０、制御部７０を含む。

ＡＮＤゲート５２は、複数の第１マッチ検出信号Ｍａｔｃｈｅｄ１の論理積を生成し、ＡＮＤゲート５４は、複数の第２マッチ検出信号Ｍａｔｃｈｅｄ２の論理積を生成する。

セレクタ６０は、以下の３つの状態が切り換え可能に構成される。
第１モード： 第１マッチ検出信号Ｍａｔｃｈｅｄ１を出力する状態
第２モード： 第２マッチ検出信号Ｍａｔｃｈｅｄ２を出力する状態
第３モード： 第１マッチ検出信号Ｍａｔｃｈｅｄ１と第２マッチ検出信号Ｍａｔｃｈｅｄ２の論理積を出力する状態

セレクタ６０は、ＡＮＤゲート６２、６４、６６を含む。各ＡＮＤゲート６２、６４および６６はそれぞれ、第１マッチ検出信号Ｍａｔｃｈｅｄ１、第２マッチ検出信号Ｍａｔｃｈｅｄ２、および第１マッチ検出信号Ｍａｔｃｈｅｄ１と第２マッチ検出信号Ｍａｔｃｈｅｄ２の論理積の通過、遮断を制御するゲートとして機能する。

具体的にはＡＮＤゲート６２はゲート信号Ｇ１がハイレベルのときに第１マッチ検出信号Ｍａｔｃｈｅｄ１を通過させる。ＡＮＤゲート６４はゲート信号Ｇ２がハイレベルのときに第２マッチ検出信号Ｍａｔｃｈｅｄ２を通過させる。ＡＮＤゲート６６はゲート信号Ｇ３がハイレベルのときに第１マッチ検出信号Ｍａｔｃｈｅｄ１と第２マッチ検出信号Ｍａｔｃｈｅｄ２の論理積を通過させる。

ＯＲゲート６８は、ＡＮＤゲート６２、６４、６６の出力の論理和を、トータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄとして出力する。

制御部７０は、ＡＮＤゲート７２、７４、７６を含み、ゲート信号Ｇ１〜Ｇ３を生成してマッチ制御回路５０のモードを切り換える。

ＡＮＤゲート７２は、フラグ信号ＦＬＡＧ、第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１、マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅ、レジスタ値Ｍａｔｃｈ＿ＯｒＭｏｄｅの論理積を、ゲート信号Ｇ１として出力する。ゲート信号Ｇ１がアサートされるとき、第１モードに設定される。

ＡＮＤゲート７４は、フラグ信号ＦＬＡＧ、第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２、マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅ、レジスタ値Ｍａｔｃｈ＿ＯｒＭｏｄｅの論理積を、ゲート信号Ｇ１として出力する。ゲート信号Ｇ２がアサートされるとき、第２モードに設定される。

ＡＮＤゲート７６は、フラグ信号ＦＬＡＧ、第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１、第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２の論理積を、ゲート信号Ｇ３として出力する。ゲート信号Ｇ３がアサートされるとき、第３モードに設定される。

フラグ信号ＦＬＡＧ、第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１、第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２およびマッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅは、試験シーケンスに応じたプログラムに応じて、テストレートと同期してパターン発生器１０４により生成される。マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅは、所定のサイクルでアサートされ、このマッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅがアサートされたタイミングでのみ、マッチ検出が有効となり、その他のサイクルでは状態信号Ｒ／Ｂ＿ＤＵＴ１、Ｒ／Ｂ＿ＤＵＴ２が示すビジー状態は無視される。

レジスタ値Ｍａｔｃｈ＿ＯｒＭｏｄｅは、マッチ制御回路５０の動作モードを設定するために使用される。当該レジスタ値がハイレベルのとき、マッチ制御回路５０は上述の第１モード〜第３モードのいずれかで動作する。

レジスタ値Ｍａｔｃｈ＿ＯｒＭｏｄｅがローレベルのとき、セレクタ６０は常に第１マッチ検出信号Ｍａｔｃｈｅｄ１と第２マッチ検出信号Ｍａｔｃｈｅｄ２の論理積を、トータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄとして出力する。つまり第３モードのみが有効動作するよう設定される。

以上が試験装置１００の構成である。以下、試験装置１００の動作を説明する。
図７は、実施の形態に係る試験装置１００によるデータ読み出しのシーケンスを示すフローチャートである。

試験装置１００は、フラッシュメモリからのページ単位の読み出しを繰り返し実行し、１ブロック（＝１６ページ）のデータを読み出す動作を１つのシーケンスとして実行する。

まず、第１デバイスＤＵＴ１、第２デバイスＤＵＴ２に対してリードコマンドを発行し、それぞれの１ページ目のアドレスを指定する（第７ステップＳ１００）。

リードコマンドの発行を受けて、第１デバイスＤＵＴ１、第２デバイスＤＵＴ２はビジー状態となる。試験装置１００は第１デバイスＤＵＴ１、第２デバイスＤＵＴ２からの状態信号Ｒ／Ｂ＿ＤＵＴ１、Ｒ／Ｂ＿ＤＵＴ２を参照してマッチ検出を行う。少なくとも一方がビジー状態を示す間、試験装置１００は続くシーケンスを停止して待機する（第８ステップＳ１０２のＮ）。第１デバイスＤＵＴ１、第２デバイスＤＵＴ２がともにビジー状態からレディ状態に復帰すると（Ｓ１０２のＹ）、ループ処理Ｓ１１０に移行する。

ループ処理Ｓ１１０は、ページ数に対応する変数ｉをインクリメントしながら、１ブロック（１６ページ分）の処理が完了するまで繰り返される。

試験装置１００は、第１デバイスＤＵＴ１のｉページ目のデータを読み出す（第１ステップＳ１１２）。続いて、第２デバイスＤＵＴ２がレディ状態であるかを判定し（第２ステップＳ１１３）、ビジー状態であれば待機する（Ｓ１１３のＮ）。判定の結果、レディ状態に復帰していた場合（Ｓ１１３のＹ）、第１デバイスＤＵＴ１に対してリードコマンドを発行し、次に読み出すべき（ｉ＋１）ページ目のアドレスを指定する（第３ステップＳ１１４）。なお、ｉ＝１の場合、第２デバイスＤＵＴ２のマッチ検出は、ステップＳ１０２ですでに実行しているため省略することができる。つまりステップＳ１１３は、ｉ≠１のときのみ実行すれば、後述する時間短縮の効果を高めることができる。

続いて第２デバイスＤＵＴ２のｉページ目のデータを読み出す（第４ステップＳ１１６）。続いて第１デバイスＤＵＴ１がレディ状態であるかを判定し（第５ステップＳ１１７）、ビジー状態であれば待機する（Ｓ１１７のＮ）。判定の結果、レディ状態であれば（Ｓ１１７のＹ）、第２デバイスＤＵＴ２にリードコマンドを発行し、次に読み出すべき（ｉ＋１）ページ目のアドレスを指定する（第６ステップＳ１１８）。

変数ｉが１６に達すると、ループを抜けてシーケンスを終了する。

ステップＳ１１３およびＳ１１７について説明する。
ステップＳ１１４において第１デバイスＤＵＴ１にリードコマンドを与えると、第１デバイスＤＵＴ１はビジー状態となる。同様にステップＳ１１８において第２デバイスＤＵＴ２にリードコマンドを与えると、第２デバイスＤＵＴ２はビジー状態となる。ところが、実施の形態に係る試験装置１００はステップＳ１１４、Ｓ１１８の後に生ずるビジー状態をマッチ検出の対象とはせずに、読み出し処理を続行する。なぜなら、ステップＳ１１４の直後に第１デバイスＤＵＴ１側がビジー状態となっていても次に第１デバイスＤＵＴ１側からデータを読み出すまでには、ステップＳ１１６、Ｓ１１８を経るため、ビジー状態が解除されているからである。

たとえばビジー状態は２０μｓ程度持続するところ、１ページのデータ読み出しに要する時間は５１．２μｓ、リードコマンドの発行に要する時間は１７５ｎｓであるため、次のデータアクセスのタイミングでは、ビジー状態が解除されることが保証される。ステップＳ１１８の後のビジー状態についても同様である。

しかしながら、ビジー状態に対するマッチ検出を全く行わずに試験を行うと、何らかのエラーによりビジー状態が解除されなかった場合に問題となる。そこで試験装置１００は、ビジー状態が発生するリードコマンドの入力直後ではなく、十分に時間が経過したあるタイミングにおいて、確認的な意味でビジー状態に対するマッチ検出を行う。

すなわち、第２デバイスＤＵＴ２にリードコマンドを与えて（Ｓ１１８）から十分な時間が経過した後に、ステップＳ１１３によって、そのリードコマンドに応じて発生するビジー状態が解除されているかを検出する。

同様に、第１デバイスＤＵＴ１にリードコマンドを与えて（Ｓ１１４）から十分な時間が経過した後に、ステップＳ１１３によって、そのリードコマンドに応じて発生するビジー状態が解除されているかを検出する。

これらのマッチ検出は、メモリのレディ状態への復帰を待機するという観点ではなく、試験の安定性を目的として実行される点で、ステップＳ１０２のマッチ検出と性格が異なっている。このマッチ検出のタイミングは、マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅのアサートによって指定される。

図８および図９は、図７のフローチャートに従った試験装置１００の動作を示すタイムチャートである。図８および図９は、連続するタイムチャートであり、前者がテストレートのサイクル１〜４３までを、後者がサイクル３７〜８１を示す。いくつかの図面において、”／”は、明細書本文中の”＃”に対応し、ローアクティブを示す。

テストレートの１サイクル目に、試験のシーケンスがスタートする。サイクル１〜７において、第１デバイスＤＵＴ１、第２デバイスＤＵＴ２に対するチップセレクト信号ＣＳ＃（ＤＵＴ１）、ＣＳ＃（ＤＵＴ２）がともにアサートされ、試験装置１００からリードコマンドおよびアドレスが出力される（図７のＳ１００）。１回目のリードコマンドは、第１デバイスＤＵＴ１、第２デバイスＤＵＴ２の両方を対象としており、それぞれの１ページ目の読み出し元のアドレスが設定される。読み出しコマンドを受けた第１デバイスＤＵＴ１、第２デバイスＤＵＴ２はビジー状態となり、８サイクル目に状態信号Ｒ／Ｂをローレベルとする。

続いて状態信号Ｒ／Ｂに関するマッチ検出が行われる。テストシーケンス開始から第１セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１、第２セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２はいずれもアサートされている。また、マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅはローレベルである。この状態では図６のマッチ制御回路５０において、ゲート信号Ｇ３がハイレベルとなりＡＮＤゲート６６がアクティブとなる（第３モード）。つまり第１マッチ検出信号Ｍａｔｃｈｅｄ１と第２マッチ検出信号Ｍａｔｃｈｅｄ２の論理積がトータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄとなる。

第１デバイスＤＵＴ１、第２デバイスＤＵＴ２がビジー状態のとき、マッチ検出信号Ｍａｔｃｈｅｄ１、Ｍａｔｃｈｅｄ２はローレベルであり、トータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄもローレベルとなる。試験装置１００はトータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄがアサートされるまで待機状態となる（図７のＳ１０２のＹ）。所定の回数、トータル検出信号ＴｏｔａｌＭａｔｃｈｅｄがアサートされない状態が持続すると、図示しない所定のサブルーチンが実行される。

第１デバイスＤＵＴ１、第２デバイスＤＵＴ２のビジー状態が解除されて、状態信号Ｒ／Ｂ＿ＤＵＴ１、Ｒ／Ｂ＿ＤＵＴ２がハイレベルとなると、トータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄがアサートされる（図７のＳ１０２）。

９サイクル目のタイミングでトータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄがアサートされると、セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２をローレベルとし、第２デバイスＤＵＴ２のチップセレクト信号ＣＳ＃をネゲートする。そしてサイクル９〜２０の間、第１デバイスＤＵＴ１側の１ページ目のデータを読み出す（図７のＳ１１２）。

続く２２〜２８サイクル目において、第１デバイスＤＵＴ１のチップセレクト信号ＣＳ＃をアサートした状態でリードコマンドが出力され、第１デバイスＤＵＴ１の２ページ目の読み出し元のアドレスが設定される（Ｓ１１４）。これを受けて、第１デバイスＤＵＴ１側の状態信号Ｒ／Ｂ＿ＤＵＴ１はビジー状態を示すローレベルとなるが、マッチ検出の対象とはならずに無視される。理由は上述した通りである。

続く３０〜４１サイクルの間、第２デバイスＤＵＴ２側の１ページ目のデータを読み出す（図７のＳ１１６）。続く４２サイクル目で、マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅがアサートされ、マッチ検出が行われる（図７のＳ１１７）。

このときのマッチ検出について図６の回路図を参照して説明する。４２サイクル目に行われるマッチ検出は、２２〜２９サイクルの間に第１デバイスＤＵＴ１に与えられたリードコマンドによって、第１デバイスＤＵＴ１側に発生するビジー状態の解除を確認するためのものである。４２サイクル目より前に、状態信号Ｒ／Ｂはレディ状態を示すハイレベルとなっており、第１マッチ検出信号Ｍａｔｃｈｅｄ１はアサートされている。

４２サイクル目に、マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅがアサートされるのと同時に、セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１がアサート、セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２がネゲートされる。その結果、ゲート信号Ｇ１がハイレベル、ゲート信号Ｇ２、Ｇ３がローレベルとなり（第１モード）、ＡＮＤゲート６２およびＯＲゲート６８を介して、マッチ検出信号Ｍａｔｃｈｅｄ１がトータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄとして出力される。このときのトータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄはアサートされているため、テストシーケンスは先に進む。

図９に移る。続く４３〜４９サイクルの間、第２デバイスＤＵＴ２のＣＳ信号（ＣＳ＃）をアサートした状態でリードコマンドが出力され、第２デバイスＤＵＴ２の２ページ目の読み出し元のアドレスが設定される（図７のＳ１１８）。これを受けて、第２デバイスＤＵＴ２側の状態信号Ｒ／Ｂ＿ＤＵＴ１はビジー状態を示すローレベルとなるが、マッチ検出の対象とはならずに無視される。

ここで図７のフローチャートにおいて、ｉ＝１の処理が完了し、ｉ＝２に設定されてステップＳ１１２に戻る。
続く５１〜６２サイクルの間、第１デバイスＤＵＴ１側の２ページ目のデータを読み出す（図７のＳ１１２）。続く６３サイクル目で、マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅがアサートされ、マッチ検出が行われる（図７のＳ１１３）。

６３サイクル目に行われるマッチ検出は、４３〜４９サイクルの間に第２デバイスＤＵＴ２に与えられたリードコマンドによって、第２デバイスＤＵＴ２側に発生するビジー状態の解除を確認するためのものである。６３サイクル目より前に、状態信号Ｒ／Ｂはレディ状態を示すハイレベルとなっており、第２マッチ検出信号Ｍａｔｃｈｅｄ２はアサートされている。

６３サイクル目に、マッチサイクル信号ＭａｔｃｈＯｒＣｙｃｌｅがアサートされるのと同時に、セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ２がアサート、セレクト信号ＤＵＴＳＥＬ＿ＤＵＴ１がネゲートされる。その結果、ゲート信号Ｇ２がハイレベル、ゲート信号Ｇ１、Ｇ３がローレベルとなり（第２モード）、ＡＮＤゲート６４およびＯＲゲート６８を介して、マッチ検出信号Ｍａｔｃｈｅｄ２がトータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄとして出力される。このときのトータルマッチ検出信号ＴｏｔａｌＭａｔｃｈｅｄはアサートされているため、テストシーケンスは先に進む。

その後、試験装置１００は１６ページのデータ読み出しが完了するまで同じ処理を繰り返す。以上が試験装置１００の動作である。

実施の形態に係る試験装置１００によれば、あるデバイスにリードコマンドを発行した後に、ビジー状態からレディ状態に復帰するまでに通常要する時間より長い時間経過した後に、そのデバイスがレディ状態に復帰したか否かを判定する。したがって読み出しが正常に行われている限り、待ち時間が発生せず、ビジー状態からレディ状態に復帰するまでの間に、別のデバイスに対するアクセスを行うことにより、試験時間を短縮することができる。

試験装置１００の効果は、以下の検討によってより明らかとなる。図１０は、比較対象となる試験シーケンスを示すフローチャートである。図１１は、図１０のフローチャートに従った試験装置の動作を示すタイムチャートである。

図１０に示すように比較技術では、第１デバイスＤＵＴ１、第２デバイスＤＵＴ２に対するリードコマンドの出力（Ｓ２０２）、レディ状態の検出（Ｓ２０４）、第１デバイスＤＵＴ１のデータ読み出し（Ｓ２０６）、第２デバイスＤＵＴ２のデータ読み出し（Ｓ２０８）を、１ページずつ繰り返し実行する（Ｓ２００）。

図１１を参照する。１〜７番目のサイクルでリードコマンドが書き込まれ、その後ビジー状態となる。ビジー状態となってから５サイクルほど経過すると、レディ状態となる。ビジー状態の間シーケンスは停止し、この間の時間が無駄となっている。

続いて９〜２０番目のサイクルにおいて、第１デバイスＤＵＴ１のデータが読み出され、続く２２〜３３番目のサイクルにおいて、第２デバイスＤＵＴ２のデータが読み出される。

この処理を１ブロック分のデータに対して実行するのに要する時間を検討する。いま、１クロックの時間をｔｗｃ＝２５ｎｓと仮定する。このとき、リードアドレスの書き込みには、２５ｎｓ×７＝１７５ｎｓの時間を要する。第１デバイスＤＵＴ１および第２デバイスＤＵＴ２からのデータの読み出しには、それぞれ２５ｎｓ×２０４８＝５１．２μｓを要する。ビジー状態が最長で２０μｓ続くものとすると、１ページ分のデータ読み出しには、 １７５ｎｓ＋２０μｓ＋５１．２μｓ×２＝１２２．６μｓ
の時間を要する。
１ブロック（１６ページ）分のデータ読み出しには、
１２２．６μｓ×１６＝１９６１．６μｓ
要することになる。

以上を踏まえて、実施の形態に係る試験装置１００の処理時間を検討する。図８、図９のタイムチャートを参照する。
リードアドレスの発行には２５ｎｓ×７＝１７５ｎｓ、続くビジー状態の待機に２０μｓを要する。続くループでは、１ページ当たり、
第１デバイスＤＵＴ１側のデータ読み出し ５１．２μｓ
第１デバイスＤＵＴ１側へのリードコマンド発行 １７５ｎｓ
第２デバイスＤＵＴ２側のデータ読み出し ５１．２μｓ
第２デバイスＤＵＴ２側へのリードコマンド発行 １７５ｎｓ
を要するから合計で、
１７５ｎｓ＋２０μｓ＋（５１．２μｓ＋１７５ｎｓ＋５１．２μｓ＋１７５ｎｓ）×１６＝１０２．７μｓ
の時間を要する。１ブロック（１６ページ）分のデータ読み出しには、
１０２．７μｓ×１６＝１６４４μｓ
を要することになる。

つまり実施の形態に係る試験装置１００によれば、比較技術の場合にくらべて、３１７μｓ（１６％相当）もの時間短縮が実現できる。

さらに比較として、２つのデバイスに対する並列的なアクセスを行わずに、図１のタイムチャートにしたがった読み出しを２回行った場合の処理時間を検討する。この場合、デバイスごとに、リードアドレスの発行には２５ｎｓ×７＝１７５ｎｓ、続くビジー状態の待機に２０μｓ、さらにデータ読み出しに５１．２μｓを要するから、１つのデバイスの１ページのデータ読み出しには、７１．４μｓを要する。これを２つのデバイスについて、１ブロック（１６ページ）について実行すると、合計で
７１．４μｓ×２×１６＝２２８４．８μｓ
を要することになる。実施の形態ではこの場合にくらべると、６４０μｓ（２８％）もの時間短縮が実現できる。

なお、時間の数値は例示であり、別の数値を有するメモリをＤＵＴとする場合であっても、当然に時間短縮の効果が得られることはいうまでもない。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

フラッシュメモリのデータ読み出し時のタイムチャートである。 試験装置に対して並列接続される複数のフラッシュメモリの構成を示すブロック図である。 実施の形態に係る試験装置の構成を示すブロック図である。 試験装置の一部を詳細に示すブロック図である。 論理比較部の詳細な構成を示す回路図である。 マッチ制御回路の構成例を示す回路図である。 実施の形態に係る試験装置によるデータ読み出しのシーケンスを示すフローチャートである。 図７のフローチャートに従った試験装置の動作を示すタイムチャートである。 図７のフローチャートに従った試験装置の動作を示すタイムチャートである。 比較対象となる試験シーケンスを示すフローチャートである。 図１０のフローチャートに従った試験装置の動作を示すタイムチャートある。

符号の説明

１００…試験装置、１０ａ…第１マッチ検出回路、３０ａ…第１論理比較回路、１０ｂ…第２マッチ検出回路、３０ｂ…第２論理比較回路、１２…ＮＯＴゲート、１４…ＡＮＤゲート、１６…ＡＮＤゲート、１８…ＯＲゲート、２０…ＡＮＤゲート、２２…セレクタ、２４…ＡＮＤゲート、３２…ＮＯＴゲート、３４…ＡＮＤゲート、３６…ＡＮＤゲート、３８…ＯＲゲート、４０…ＡＮＤゲート、４２…ラッチ回路、５０…マッチ制御回路、６０…セレクタ、６２…ＡＮＤゲート、６４…ＡＮＤゲート、６６…ＡＮＤゲート、６８…ＯＲゲート、７０…制御部、７２…ＡＮＤゲート、７４…ＡＮＤゲート、７６…ＡＮＤゲート、１０２…タイミング発生器、１０４…パターン発生器、１０６…波形整形器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、１１４…フェイルメモリ、１１６…良否判定部、ＬＲＢ１…第１信号線、ＬＲＢ２…第２信号線、ＤＵＴ１…第１デバイス、ＤＵＴ２…第２デバイス。

Claims (13)

1. フラッシュメモリである第１デバイスおよび第２デバイスの試験方法であって、
   少なくとも前記第１デバイスにリードコマンドを発行した状態を初期状態として、
   繰り返し実行される、
   前記第１デバイスからデータを読み出す第１ステップと、
   前記第２デバイスのビジーまたはレディ状態を示す第２状態信号を監視し、当該第２状態信号がレディ状態を示すまで待機する第２ステップと、
   前記第１デバイスにリードコマンドを発行する第３ステップと、
   前記第２デバイスからデータを読み出す第４ステップと、
   前記第１デバイスのビジーまたはレディ状態を示す第１状態信号を監視し、当該第１状態信号がレディ状態を示すまで待機する第５ステップと、
   前記第２デバイスにリードコマンドを発行する第６ステップと、
   を備えることを特徴とする試験方法。
2. 前記第１から第６ステップの繰り返しに先立ち実行される、
   前記第１デバイス、第２デバイスに同時にリードコマンドを発行する第７ステップと、
   前記第１状態信号がレディ状態を示し、かつ前記第２状態信号がレディ状態を示すまで待機する第８ステップと、
   をさらに備えることを特徴とする請求項１に記載の試験方法。
3. 前記第２ステップは、繰り返しの初回においてスキップされることを特徴とする請求項２に記載の試験方法。
4. 前記第２ステップおよび前記第５ステップのタイミングにおいてアサートされるマッチサイクル信号を生成するステップをさらに備え、
   前記第２ステップは、前記マッチサイクル信号と前記第２状態信号との論理演算によって、前記第２状態信号がレディ状態を示すことを検出し、
   前記第５ステップは、前記マッチサイクル信号と前記第１状態信号との論理演算によって、前記第１状態信号がレディ状態を示すことを検出することを特徴とする請求項１から３のいずれかに記載の試験方法。
5. 第１デバイスがアクセス対象のとき、または前記第５ステップのタイミングにおいてアサートされる第１セレクト信号を生成するステップと、
   第２デバイスがアクセス対象のとき、または前記第２ステップのタイミングにおいてアサートされる第２セレクト信号を生成するステップと、
   をさらに備え、
   前記第２ステップは、前記第２状態信号と前記マッチサイクル信号とに加えて、前記第２セレクト信号との論理演算によって、前記第２状態信号がレディ状態を示すことを検出し、
   前記第５ステップは、前記第１状態信号と前記マッチサイクル信号とに加えて、前記第１セレクト信号との論理演算によって、前記第１状態信号がレディ状態を示すことを検出することを特徴とする請求項４に記載の試験方法。
6. 第１、第２デバイスを有するフラッシュメモリの試験装置であって、
   前記第１デバイスのビジーまたはレディ状態を示す第１状態信号を監視し、レディ状態を示すときアサートされる第１マッチ検出信号を生成する第１マッチ検出回路と、
   前記第２デバイスのビジーまたはレディ状態を示す第２状態信号を監視し、レディ状態を示すときアサートされる第２マッチ検出信号を生成する第２マッチ検出回路と、
   前記フラッシュメモリの試験工程と同期して、所定のタイミングでアサートされるマッチサイクル信号を生成するパターン発生器と、
   前記第１、第２マッチ検出信号および前記マッチサイクル信号を受け、前記マッチサイクル信号がアサートされるとき、前記第１、第２マッチ検出信号に応じたトータルマッチ検出信号を出力するマッチ制御回路と、
   を備え、
   当該試験装置は、前記トータルマッチ検出信号にもとづいて、条件分岐処理を実行することを特徴とする試験装置。
7. 前記マッチ制御回路は、
   前記第１マッチ検出信号を前記トータルマッチ検出信号として出力する第１モードと、
   前記第２マッチ検出信号を前記トータルマッチ検出信号として出力する第２モードと、
   が切り換え可能に構成されることを特徴とする請求項６に記載の試験装置。
8. 前記マッチ制御回路は、前記第１、第２モードに加えて、前記第１、第２マッチ検出信号の論理積を前記トータルマッチ検出信号として出力する第３モードが切り換え可能に構成されることを特徴とする請求項７に記載の試験装置。
9. 前記マッチ制御回路は、前記第３モードのみが有効動作するようレジスタにより設定可能であることを特徴とする請求項８に記載の試験装置。
10. 本試験装置は、
    少なくとも前記第１デバイスにリードコマンドを発行した状態を初期状態として、
    前記第１デバイスからデータを読み出す第１ステップと、
    前記第２デバイスのビジーまたはレディ状態を示す第２状態信号を監視し、当該第２状態信号がレディ状態を示すまで待機する第２ステップと、
    前記第１デバイスにリードコマンドを発行する第３ステップと、
    前記第２デバイスからデータを読み出す第４ステップと、
    前記第１デバイスのビジーまたはレディ状態を示す第１状態信号を監視し、当該第１状態信号がレディ状態を示すまで待機する第５ステップと、
    前記第２デバイスにリードコマンドを発行する第６ステップと、
    を繰り返し実行し、
    前記パターン発生器は、前記第２ステップおよび前記第５ステップのタイミングで、前記マッチサイクル信号をアサートすることを特徴とする請求項６に記載の試験装置。
11. 前記マッチ制御回路は、
    前記第１マッチ検出信号を前記トータルマッチ検出信号として出力する第１モードと、
    前記第２マッチ検出信号を前記トータルマッチ検出信号として出力する第２モードと、
    が切り換え可能に構成され、前記第２ステップにおいて前記第２モードに、前記第５ステップにおいて前記第１モードに設定されることを特徴とする請求項１０に記載の試験装置。
12. 本試験装置は、
    前記第１から第６ステップの繰り返しに先立ち、
    前記第１デバイス、第２デバイスに同時にリードコマンドを発行する第７ステップと、
    前記第１状態信号がレディ状態を示し、かつ前記第２状態信号がレディ状態を示すまで待機する第８ステップと、
    を実行し、
    前記マッチ制御回路は、前記第８ステップにおいて、前記第１、第２マッチ検出信号の論理積を前記トータルマッチ検出信号として出力する第３モードで動作することを特徴とする請求項１０に記載の試験装置。
13. 前記パターン発生器は、繰り返しの初回の前記第２ステップのタイミングにおいて、前記マッチサイクル信号をアサートしないことを特徴とする請求項１２に記載の試験装置。

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