JP5099122B2

JP5099122B2 - 集積回路チップ及び回路ネットワーク

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Publication number: JP5099122B2
Application number: JP2009506085A
Authority: JP
Inventors: 泰孝田村; 雅也木船
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-03-23
Filing date: 2007-03-23
Publication date: 2012-12-12
Anticipated expiration: 2027-03-23
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Description

本発明は、一般に集積回路チップ及び回路ネットワークに関し、詳しくはＬＳＩチップ間の信号伝送を高速に行う信号伝送機能を備えた集積回路チップ及びそのような集積回路チップで構成された回路ネットワークに関する。

コンピュータ等の情報処理機器を構成する部品、例えばＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、プロセッサ、スイッチ用ＬＳＩ等の部品について、性能が大きく向上してきている。これらの部品或いは要素の性能向上に伴い、各部品或いは要素の間の信号伝送速度を向上（伝送容量を増加及び伝送遅延を減少）させていかなければ、システム全体としての性能を向上できない。例を挙げると、ＳＲＡＭやＤＲＡＭ等のメモリとプロセッサとの間の速度のギャップは大きくなる傾向になり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらＳＲＡＭ、ＤＲＡＭ、プロセッサ等のチップ間の信号伝送だけでなく、チップの大型化に伴いチップ内の素子や回路ブロック間の信号伝送速度も、チップの性能を制限する大きな要因となってきている。更にはサーバ間或いはボード間の接続においても、信号伝送速度を向上させる必要がある。

複数のチップでシステムを構成する場合、それぞれパッケージに収納した複数のチップをプリント基板上に配置し、その間をプリント基板上の配線で接続する構成が一般的である。プリント基板上の配線は複雑に交差する可能性が高い。このため、多層プリント基板を用いて多数の配線層を使用する構成が広く用いられている。また一つの信号線に複数のチップが接続される場合が多い。

このような配線では、複数の信号間の相互干渉やマルチドロップ接続点でのインピーダンス不整合に起因する信号の多重反射等により、信号の品質が劣化する。信号品質の劣化をなるべく防ぐためには、プリント基板の設計を入念に時間をかけて行う必要があり、価格が高価なものとなりやすい。またシステムに修正がある場合に、プリント基板上の配線を変更するのは容易でなく、基板全体を作り直すことが必要になる。

信号を高速に伝送するためには、全ての配線を１対１で接続して、その両端を配線の特性インピーダンスで終端することが有効である。しかし１対１の接続では１つの端子から複数箇所に信号を送ることができないので、信号端子の数が多くなってしまう。一方、チップが高性能となるに伴い端子数は増加するが、パッケージのピン数を増やすことは容易でないのが現状である。従って、１対１接続方式の採用により端子数が更に増加することは好ましくない。
特開２００１−２６８１４１号公報

以上を鑑みて本発明は、物理的には１対１接続の配線による高速な信号伝送を実現しながらも、自由な配線の接続・変更を可能にしてピン数の増加を抑えることが可能な半導体集積回路チップを提供することを目的とする。

集積回路チップは、信号を同時に送信及び受信可能な複数の双方向トランシーバと、該複数の双方向トランシーバと所定のノードとに結合され、該複数の双方向トランシーバと該所定のノードとの間の接続を切替え可能にするスイッチ回路と、結線情報を保持する結線情報格納部と、該結線情報に応じて該スイッチ回路の接続を設定する制御回路とを含み、該複数の双方向トランシーバの少なくとも１つは、外部からアクティブな信号を受信しているか否かを検出する受信回路を含み、該制御回路は、アクティブな信号を受信していないことを該受信回路が検出したことに応答して、該受信回路に対応する双方向トランシーバの出力をＨＩＧＨインピーダンス状態に設定することを特徴とする。

また回路ネットワークは、複数の双方向入出力ポートを有する複数の集積回路チップと、該複数の集積回路チップ間を接続するために該双方向入出力ポート同士を一対一に接続する信号配線とを含み、該複数の集積回路チップの各々は、信号を同時に送信及び受信可能な複数の双方向トランシーバと、該複数の双方向トランシーバと該所定のノードとの間の接続を切替え可能にするスイッチ回路と、結線情報を保持する結線情報格納部と、該結線情報に応じて該スイッチ回路の接続を設定する制御回路とを含み、該複数の双方向トランシーバの少なくとも１つは、外部からアクティブな信号を受信しているか否かを検出する受信回路を含み、該制御回路は、アクティブな信号を受信していないことを該受信回路が検出したことに応答して、該受信回路に対応する双方向トランシーバの出力をＨＩＧＨインピーダンス状態に設定することを特徴とする。

本発明の少なくとも１つの実施例によれば、上記集積回路チップを複数個用いてネットワークを構築し、結線情報に基づいて各チップ内部のスイッチ回路の接続を制御することにより、信号の送出側と受信側との関係を自由に設定することができる。信号の送出側と受信側との関係が設定された後に各チップ間で信号の伝送を行う際には、各信号伝送は全て双方向入出力ポートから双方向入出力ポートへの１対１接続（ポイント・トゥー・ポイント接続）により実現され、高速な信号伝送を実現することができる。またスイッチ回路の切り替え機能により自由な接続を設定でき、相互接続の柔軟性を確保するとともに必要なピン数を削減することができる。また双方向入出力ポートには入出力の区別がないので、チップ間の物理的な接続に際しては入出力の区別無く自由に接続することが可能となり、更にピン数を削減することができる。

本発明による半導体集積回路チップの基本構成の一例を示す図である。本発明により実現されるチップ間ネットワークの構成の一例を示す図である。ＩＤ情報及び結線情報の送付による接続設定制御の流れを示すフローチャートである。ＩＤ情報及び結線情報の送付による接続設定制御の動作タイミングを示すタイミング図である。スイッチ回路における双方向トランシーバ間の接続設定機構について説明するための図である。ハイブリッド回路の構成について説明するための図である。本発明による集積回路チップにおいてＨＩＧＨインピーダンス状態制御を行う構成の一例を示す図である。出力をＨＩＧＨインピーダンス状態に設定する処理を示すフローチャートである。本発明による集積回路チップの第１の実施例を示す図である。図９の集積回路チップを用いたネットワークの構成例を示す図である。本発明による集積回路チップの第２の実施例を示す図である。図１１の集積回路チップ及びデバイスを用いたネットワークの構成例を示す図である。本発明による集積回路チップの第３の実施例を示す図である。本発明による集積回路チップの第４の実施例を示す図である。クロックデータリカバリ回路の構成の一例を示す図である。本発明による集積回路チップにおいてバーストモードＣＤＲを用いる構成の一例を示す図である。バーストＣＤＲ回路の構成の一例を示す図である。バーストＣＤＲにおけるデータサンプリングのタイミングを示す図である。信号送信のクロック源を選択可能にした構成の一例を示す図である。本発明による集積回路チップの第５の実施例を示す図である。各チップに対するチップＩＤ設定処理の一例を示すフローチャートである。

符号の説明

１０集積回路チップ
１１トランスミッタ
１２レシーバ
１３ハイブリッド回路
１４スイッチ回路
１５ホスト回路
１６制御ロジック
１７ＩＤ／結線情報テーブル
１８マルチプレクサ
１９デマルチプレクサ
２０双方向入出力ポート

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明による半導体集積回路チップの基本構成の一例を示す図である。図１に示す集積回路チップ１０は、複数のトランスミッタ１１、複数のレシーバ１２、複数のハイブリッド回路１３、スイッチ回路１４、ホスト回路１５、制御ロジック１６、ＩＤ／結線情報テーブル１７、複数のマルチプレクサ１８、複数のデマルチプレクサ１９、複数の双方向入出力ポート２０を含む。

１つのトランスミッタ１１、１つのレシーバ１２、及び１つのハイブリッド回路１３により、１つの双方向トランシーバ２１が構成される。こうして構成された複数の双方向トランシーバ２１がスイッチ回路１４に接続されている。ハイブリッド回路１３は、トランスミッタ１１が信号出力するのと同時にレシーバ１２が信号入力するのを可能にする回路である。ハイブリッド回路１３は、双方向入出力ポート２０上に現れる出力信号と入力信号とが重畳された信号から入力信号を分離して、分離された入力信号をレシーバ１２に供給する機能を有する。

マルチプレクサ１８は、チップ内部の低速なパラレル信号をマルチプレクスし、高速なシリアル信号としてチップ外部に送出する機能を有する。デマルチプレクサ１９は、チップ外部から受信した高速なシリアル信号をデマルチプレクスし、低速なパラレル信号としてチップ内部に供給する機能を有する。

スイッチ回路１４は、マルチプレクサ１８及びデマルチプレクサ１９を介して複数の双方向トランシーバ２１に結合され、また所定のノードＮを介してホスト回路１５に結合される。スイッチ回路１４は、複数の双方向トランシーバ２１間を切替え可能に接続する。また複数の双方向トランシーバ２１とチップ内部のホスト回路１５（プロセッサ、論理回路、メモリ等）との間も、スイッチ回路１４により切替え可能に接続される。スイッチ回路１４の切替え可能接続は、制御ロジック１６により制御される。具体的には、ＩＤ／結線情報テーブル１７に格納された情報に応じて、制御ロジック１６が、スイッチ回路１４内部の接続状態を制御する。

制御ロジック１６は、専用のＩＤ／結線情報入力端子を介して又はデータ入出力用の双方向入出力ポート２０を介して、ＩＤ情報及び結線情報を集積回路チップ１０の外部から受け取り、受信したＩＤ情報及び結線情報をＩＤ／結線情報テーブル１７に格納する。また制御ロジック１６は、ＩＤ／結線情報テーブル１７の結線情報に基づいて、各双方向入出力ポート２０に対する他ポートからの接続の有無を判定する。他ポートからの接続の有無の判定結果及び他ポートからの信号入力の有無に応じて、制御ロジック１６は、当該信号入力に対応する信号出力を行うべき双方向入出力ポート２０の出力を適宜ＨＩＧＨインピーダンス状態に設定する。信号入力の有無の検出は、各双方向入出力ポート２０に設けられていてよい。

図１に示す集積回路チップ１０を複数個用いてシステムを構築すれば、チップ間の接続に関する情報を各チップに送付し、この情報に基づいて各チップ内部のスイッチ回路１４の接続を制御することにより、信号の送出側と受信側との関係を自由に設定することができる。信号の送出側と受信側との関係が設定された後に各チップ間で信号の伝送を行う際には、各信号伝送は全て双方向入出力ポート２０から双方向入出力ポート２０への１対１接続（ポイント・トゥー・ポイント接続）により実現され、高速な信号伝送を実現することができる。またスイッチ回路１４の切り替え機能により自由な接続を設定でき、相互接続の柔軟性を確保するとともに必要なピン数を削減することができる。また双方向入出力ポート２０には入出力の区別がないので、チップ間の物理的な接続に際しては入出力の区別無く自由に接続することが可能となり、また更にピン数を削減することができる。

図２は、本発明により実現されるチップ間ネットワークの構成の一例を示す図である。本発明による集積回路チップ１０を複数個接続することによりネットワークが構成される。チップＩＤが０であるチップが親となるルートデバイスであり、ネットワークのツリー構造のルートに位置する。このルートデバイスに、チップＩＤが１１乃至ｎ１である子デバイスが直接に接続される。またこれらの子デバイス（チップＩＤ：１１乃至ｎ１）に、チップＩＤが１２乃至ｎ２である孫デバイスが直接に接続される。以下同様に、デバイスが数珠繋ぎに縦続接続される。各デバイスは、図１に示した構成を有する集積回路チップ１０である。本発明によれば、集積回路チップ１０のスイッチ回路１４の制御により、各デバイス間の信号伝送を切り替えることができるため、システムの要求に応じて柔軟に変更可能なネットワークを構成することができる。

なお例えばチップＩＤが０であるルートデバイスと一連の数珠繋ぎに縦続接続されるチップＩＤが１１乃至１ｎであるｎ個のデバイスとに着目すると、マルチドロップ型バス接続と同等の機能を持つ配線を実現できることが分かる。即ち、ルートデバイスの集積回路チップ１０のホスト回路１５から他のｎ個の集積回路チップ１０のホスト回路１５へ１対ｎのマルチドロップ接続となるように、各デバイスのスイッチ回路１４の接続を設定することができる。

図３は、ＩＤ情報及び結線情報の送付による接続設定制御の流れを示すフローチャートである。例えば図２のチップＩＤが０であるルートデバイスをコントローラとして、コントローラから各デバイスに情報を送付する。図４は、ＩＤ情報及び結線情報の送付による接続設定制御の動作タイミングを示すタイミング図である。

以下に、図３及び図４を用いて、接続設定制御動作について説明する。なおＩＤ情報及び結線情報の送付による接続設定制御は、専用のＩＤ／結線情報入力端子を介して又はデータ入出力用の双方向入出力ポート２０を介して実行可能であるが、以下の説明では、専用のＩＤ／結線情報入力端子を介しての場合について説明する。

ステップＳ１で、リセット信号をコントローラより各デバイスに送付する。これは例えば、コントローラが、各デバイスのリセット信号端子に接続されるリセット信号線を活性化することにより実行される。リセット信号の送付が図４の（ａ）に示される。

ステップＳ２で、リセット後、各デバイスが完了信号をコントローラに送付する。即ち、各デバイスからコントローラに接続される制御信号線を介して、各デバイスの制御ロジック１６（図１参照）がリセット完了をコントローラに通知する。

ステップＳ３で、チップＩＤをコントローラより各デバイスに送付する。即ち、コントローラから各デバイスのＩＤ／結線情報入力端子に接続される制御信号線を介して、コントローラが、各デバイスの制御ロジック１６にそのチップＩＤを通知する。チップＩＤの送付が図４の（ｂ）に示される。

ステップＳ４で、ＩＤ設定後、各デバイスが設定完了の信号をコントローラに送付する。即ち、各デバイスからコントローラに接続される制御信号線を介して、各デバイスの制御ロジック１６が設定完了をコントローラに通知する。この設定完了の信号は、結線情報のリクエストを兼ねる。設定完了信号の送付（結線情報リクエストの送付）が図４の（ｄ）に示される。

ステップＳ５で、結線情報をコントローラより各デバイスに送付する。即ち、コントローラから各デバイスのＩＤ／結線情報入力端子に接続される制御信号線を介して、コントローラが、各デバイスの制御ロジック１６に結線情報を通知する。結線情報の送付が図４の（ｅ）に示される。各デバイスにおいて制御ロジック１６が、受信した結線情報をＩＤ／結線情報テーブル１７に格納する。この結線情報は、双方向入出力ポート２０間の接続及び双方向入出力ポート２０とホスト回路１５との間の接続を規定する情報である。即ち結線情報は、何れの双方向入出力ポート２０が何れの双方向入出力ポート２０に接続され、何れの双方向入出力ポート２０がホスト回路１５に接続されるのかを示す。

ステップＳ６で、各デバイスが、結線テーブルを基にポートの設定を実行し、完了信号をコントローラに送付する。即ち各集積回路チップ１０において、ＩＤ／結線情報テーブル１７に格納された結線情報に応じて、制御ロジック１６がスイッチ回路１４の接続を設定することにより、結線情報が示す接続状態（双方向入出力ポート２０間の接続及び双方向入出力ポート２０とホスト回路１５間の接続）を確立する。その後、各集積回路チップ１０の制御ロジック１６が、各デバイスからコントローラに接続される制御信号線を介して、完了信号をコントローラに通知する。

ステップＳ７において、コントローラが、全てのデバイスから設定完了信号を受信後に、リンクレディ信号を各デバイスに送付する。即ち、コントローラから各デバイスに接続される制御信号線を介して、コントローラが、各デバイスの制御ロジック１６にリンクレディ信号を通知する。リンクレディ信号の送付が図４の（ｆ）に示される。

ステップＳ８において制御終了する。その後、ステップＳ９において信号伝送を開始する。信号伝送が図４の（ｇ）に示される。

ステップＳ２における各チップへのチップＩＤ設定の一例を以下に示す。図２１は、各チップに対するチップＩＤ設定処理の一例を示すフローチャートである。コントローラはチップＩＤ設定信号を全チップに対してブロードキャストする。コントローラは、ブロードキャストした後、一定の時間チップからの応答を待つ。チップＩＤが未決であるチップは、これに対し，コントローラにリクエスト信号を送信し、リクエスト信号を送信した場合に限り、一定の時間、チップＩＤを受信可能な状態となるようにする。各チップの送信のタイミングは、各チップでランダムな値となるように、例えば，熱雑音の強度がある閾値を超えたタイミングとする。コントローラは、待機時間の間に一つのチップからの応答が観測された場合にのみ、チップＩＤをブロードキャストする。複数のチップからのリクエスト信号を観測した場合には、チップＩＤは送信せず、再びブロードキャスト信号を送信する。チップＩＤを受信可能なチップは、コントローラからのチップＩＤを受信し、設定を行う。以上の処理を繰り返し、全てのチップに対して、チップＩＤを設定する。

上記説明は、専用のＩＤ／結線情報入力端子を介してＩＤ情報及び結線情報の送付による接続設定を行う場合について説明したが、同様の処理を双方向入出力ポート２０を介して実行することも可能である。この場合、リセット後の初期状態において、各デバイスのスイッチ回路１４は、一方の隣接チップからの信号入力を他方の隣接チップに伝送するような設定となるように構成してよい。このような状態において、コントローラから各デバイスに伝送する信号に特定の識別信号を含ませ、この識別信号によりＩＤ情報及び結線情報を各デバイスの制御ロジック１６に認識させるように構成してよい。またＩＥＴＦ（Internet Engineering Task Force）で規定されるＡＯＤＶやＯＬＳＲ等のプロトコルと同様に、経路要求（Route Request）の送信・転送及び経路応答（Route Reply）の返信により、デバイス間の接続経路をコントローラで把握するように構成してよい。コントローラは、把握した経路情報に基づいて各デバイスについての結線情報を生成し、各デバイスに結線情報を送信するよう構成されてよい。

図５は、スイッチ回路１４における双方向トランシーバ間の接続設定機構について説明するための図である。図５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図５においては、ホスト回路１５及びＩＤ／結線情報テーブル１７は図示を省略してある。また複数の双方向トランシーバ２１が示されるが、その各々が、図１に示される１つのトランスミッタ１１、１つのレシーバ１２、及び１つのハイブリッド回路１３を含む。

スイッチ回路１４は、複数のセレクタ２２を含む。各セレクタ２２は、制御ロジック１６から対応する制御信号ＣＮＴを受け取り、制御信号ＣＮＴが指示する入力信号を選択して出力する。このようにして、制御ロジック１６により制御信号ＣＮＴを設定することにより、双方向入出力ポート２０間の接続を指定することができる。制御ロジック１６による制御信号ＣＮＴの設定は、ＩＤ／結線情報テーブル１７の結線情報に応じて行われる。

このようにして例えば矢印Ａで示す信号伝送経路や矢印Ｂで示す信号伝送経路が確立される。なお図５では、双方向入出力ポート２０間の信号接続についてのみ示してあるが、双方向入出力ポート２０とホスト回路１５との間の信号接続も同様にして確立される。

図６は、ハイブリッド回路１３の構成について説明するための図である。図６において、トランスミッタ３３から出力された送信電圧Ｖ_ｆが特性インピーダンスＺ_０の伝送線路３０に送信される。また伝送線路３０を介して受信電圧Ｖ_ｒが外部から到来する。送信電圧Ｖ_ｆと受信電圧Ｖ_ｒとの重ね合わせとして、電圧Ｖ（＝Ｖ_ｆ＋Ｖ_ｒ）が現れる。抵抗値ｒの抵抗に流れる電流量をＩとすると、ゲインＺ_０／ｒである増幅回路３１の入力端子間の差電圧はｒＩである。従って、増幅回路３１の出力は（Ｚ_０／ｒ）×ｒＩ＝Ｚ_０Ｉとなる。減算器３２は、電圧Ｖ（＝Ｖ_ｆ＋Ｖ_ｒ）から増幅回路３１の出力であるＺ_０Ｉを減算する。従って、減算器３２の出力は、
Ｖ_ｆ＋Ｖ_ｒ−Ｚ_０Ｉ
＝Ｖ_ｆ＋Ｖ_ｒ−Ｚ_０［（Ｖ_ｆ−Ｖ_ｒ）／Ｚ_０］
＝２Ｖ_ｒ
となる。このようにして送信信号電圧と受信信号電圧とが同時に存在し重なってしまっている場合でも、図６に示すような回路構成により、受信電圧Ｖ_ｒを検出することができる。図１に示すハイブリッド回路１３は、図６に示すような回路を内蔵することにより、受信信号を検出してレシーバ１２に供給することができる。

図７は、本発明による集積回路チップにおいてＨＩＧＨインピーダンス状態制御を行う構成の一例を示す図である。図７において、図１に示すホスト回路１５及びＩＤ／結線情報テーブル１７の図示を省略してある。また図１に示すハイブリッド回路１３を、図６に示すような回路構成を有する補償信号回路４１及び減算器４２として示してある。また更に、図１に示すスイッチ回路１４、マルチプレクサ１８、及びデマルチプレクサ１９を纏めて、スイッチ制御ユニット４３として示してある。

図７の構成において、３値コンパレータであるレシーバ１２によって入力信号を受信する。レシーバ１２は、入力信号電圧が＋１、−１、又はＨＩＧＨインピーダンス状態の何れであるかを検出して、検出結果を出力する。ある双方向入出力ポート２０に接続された信号線の先に信号送信デバイスが接続されていないとき、或いは信号送信デバイスが接続されていても信号出力がＨＩＧＨインピーダンス状態となっているとき、この双方向入出力ポート２０に到来する信号は０となる。レシーバ１２は、双方向入出力ポート２０に到来する信号が０の時には０を出力し、＋１の時には＋１を出力し、−１の時には−１を出力する。制御ロジック１６は、３値コンパレータであるレシーバ１２の出力を監視することにより、各双方向入出力ポート２０への入力信号がＨＩＧＨインピーダンス状態であるか否かを認識することができる。

制御ロジック１６は、ＩＤ／結線情報テーブル１７（図１参照）の結線情報により、双方向入出力ポート２０間の接続及び双方向入出力ポート２０とホスト回路１５との間の接続を把握している。従って、入力信号がＨＩＧＨインピーダンス状態である場合には、対応する出力信号をＨＩＧＨインピーダンス状態に設定することができる。図７に示す例では、制御ロジック１６の制御の下にスイッチ制御ユニット４３がゲート４４の導通／遮断を制御することにより、必要に応じてトランスミッタ１１の出力を遮断して出力ＨＩＧＨインピーダンス状態を実現する。

このように出力をＨＩＧＨインピーダンス状態に設定することで、システムの消費電力を削減することが可能となる。また双方向入出力ポート２０に配線が繋がっているかどうかを自動的に検出できるので、配線の断線やトランスミッタの故障の検出が可能となる。この機能を使うことにより、配線に冗長性を持たせて、システムの信頼性を向上させることができる。

図８は、出力をＨＩＧＨインピーダンス状態に設定する処理を示すフローチャートである。ステップＳ１で制御ロジック１６が結線情報を取得して、ＩＤ／結線情報テーブル１７に格納する。ステップＳ２で、制御ロジック１６がＩＤ／結線情報テーブル１７の結線情報を参照して、ある双方向入出力ポート２０の入力側から他の双方向入出力ポート２０の出力側への接続が有るか否かを判定する。接続がある場合には、ステップＳ３で、制御ロジック１６がり、入力側ポートの入力信号がアクティブであるか否かを判定する。即ち、３値コンパレータであるレシーバ１２の出力を監視することにより、入力信号がＨＩＧＨインピーダンス状態であるか否かを判定する。

入力信号がアクティブである場合には、ステップＳ４で、出力側ポートに入力側ポートの入力信号を出力する。即ち、この場合には、図７に示すゲート４４を遮断しない。入力信号がアクティブでない場合には、ステップＳ５で、出力側ポートをＨＩＧＨインピーダンス状態に設定する。即ち、この場合には、図７に示すゲート４４を遮断する。

ステップＳ２において接続が無いと判断されると、ステップＳ６で、内部ロジックからの出力要求があるか否かを判定する。即ち、ホスト回路１５（図１参照）から当該双方向入出力ポート２０への出力要求があるか否かを判断する。出力要求がない場合には、ステップＳ５で、出力側ポートをＨＩＧＨインピーダンス状態に設定する。即ち、図７に示すゲート４４を遮断する。出力要求が有る場合には、ステップＳ７で、出力側ポートに内部ロジックのデータを出力する。即ち、この場合には、図７に示すゲート４４を遮断しない。

図９は、本発明による集積回路チップの第１の実施例を示す図である。図９において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。なお図９において、双方向入出力ポート２０は２つだけ示されているが、図１と同様に２つ以上の双方向入出力ポート２０及び対応する双方向トランシーバ２１が設けられてよい。図９以降の図についても同様である。

図９に示す集積回路チップ１０Ａは、制御ロジック１６に接続される結線情報入力端子５０を含む。この構成では、結線情報入力端子５０を介して、制御ロジック１６がコントローラデバイスから結線情報を受け取ることになる。結線情報の取得及び結線の設定については、図３及び図４を用いて説明したとおりである。

図１０は、図９の集積回路チップ１０Ａを用いたネットワークの構成例を示す図である。コントローラ５１を起点として、複数の集積回路チップ（デバイス）１０Ａが数珠繋ぎに縦続接続されている。制御信号線５２を介して、コントローラ５１から各集積回路チップ１０Ａの結線情報入力端子５０に結線情報を供給する構成となっている。

図１０のネットワーク構成は、コントローラ５１を起点とした集積回路チップ１０Ａの継続接続という単純なトポロジである。しかし信号伝送に関しては、コントローラ５１からすべてのデバイス１０Ａへの略同時の信号送出、任意のデバイス１０Ａからコントローラ５１へのデータの転送、デバイス１０Ａ間でのコントローラ５１を介さない直接の信号送受が可能である。このような構成では、ネットワークのトポロジが限定される分、制御回路がシンプルとなる利点があると同時に、十分に柔軟性のある相互接続が実現される。

図１１は、本発明による集積回路チップの第２の実施例を示す図である。図１１において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１１に示す集積回路チップ１０Ｂは、図９に示す集積回路チップ１０Ａと異なり、ホスト回路１５が外付けのデバイス１５Ｂとして集積回路チップ１０Ｂの専用Ｉ／Ｏポート５５に接続される構成となっている。集積回路チップ１０Ｂが信号入出力及びスイッチング等の制御を専ら実行し、論理演算機能やメモリ機能は外付けデバイス１５Ｂにより提供される。

図１２は、図１１の集積回路チップ１０Ｂ及びデバイス１５Ｂを用いたネットワークの構成例を示す図である。図１２において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２では、集積回路チップ１０Ｂがリピータ１０Ｂとして示されている。これは、集積回路チップ１０Ｂが信号入出力及びスイッチングの制御を専ら実行するものであるという点を、反映したものである。

この構成では、ホスト回路（デバイス１５Ｂ）を外付けとすることにより、集積回路チップ１０Ｂの構成を全て同一とすることができる。デバイス１５Ｂを自由に配置し、入れ替え、置換することが可能であり、システム全体としてより柔軟な機能を提供することができる。

図１３は、本発明による集積回路チップの第３の実施例を示す図である。図１３において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１３に示す集積回路チップ１０Ｃは、図９に示す集積回路チップ１０Ａと異なり、結線情報入力端子５０の代わりに結線情報識別コード検出回路６０が設けられている。この構成では、結線情報の送受信が専用端子ではなく、データ送受信のポート（双方向入出力ポート２０）を介して行われる。結線情報識別コード検出回路６０は、双方向入出力ポート２０から入力される信号をモニタしており、結線情報であることを示すヘッダ（識別コード）が受信されるとそのヘッダを識別する。結線情報識別コード検出回路６０がヘッダを識別すると、制御ロジック１６は、受信データが通常のデータではなく結線情報であると認識し、受信データ内容に応じてＩＤ／結線情報テーブル１７を変更する。変更したＩＤ／結線情報テーブル１７の内容に応じて、制御ロジック１６がスイッチ回路１４の接続を設定する。この構成では、受信データが結線情報であることを検出するハードウエア（結線情報識別コード検出回路６０）が必要になるが、結線情報配布用の専用の制御線（例えば図１０の制御信号線５２）を配線する必要がない。

図１４は、本発明による集積回路チップの第４の実施例を示す図である。図１４において、図１１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１４に示す集積回路チップ１０Ｄにおいては、図１１に示す集積回路チップ１０Ｂに加え、セレクタ６５、セレクタ６６、及びＩ／Ｏユニット６７が設けられている。Ｉ／Ｏユニット６７は入出力用のバッファを含むとともに、入力されるデータ信号からクロックを復元してデータ信号のタイミングを再生するクロックデータリカバリの機能を有する。従って、一方の双方向入出力ポート２０から入力され、双方向トランシーバ２１、デマルチプレクサ１９、Ｉ／Ｏユニット６７、スイッチ回路１４、Ｉ／Ｏユニット６７、マルチプレクサ１８、及び双方向トランシーバ２１を介して他方の双方向入出力ポート２０に出力されるデータ経路においては、タイミングが回復された正しいタイミングのデータ信号を出力することができる。

図１４の構成では、セレクタ６５とセレクタ６６とを設けることにより、Ｉ／Ｏユニット６７によるクロックデータリカバリの機能を介さないデータ経路を選択的に提供することができる。即ち、セレクタ６６により、図面左側の双方向トランシーバ２１からのデータを図面右側の双方向トランシーバ２１へ直接に供給する経路と、クロックデータリカバリの機能を有したＩ／Ｏユニット６７を通るデータ経路との何れか一方を選択することができる。同様に、セレクタ６５により、図面右側の双方向トランシーバ２１からのデータを図面左側の双方向トランシーバ２１へ直接に供給する経路と、クロックデータリカバリの機能を有したＩ／Ｏユニット６７を通るデータ経路との何れか一方を選択することができる。なお図１４においては、図示による説明を簡単にするために、クロックデータリカバリ機能を介さない直接のデータ経路についてはスイッチ回路１４を介さないものであるかのように示してあるが、実際にはスイッチ回路１４による結線情報に基づく接続制御がなされてよい。

このような構成により、クロックデータリカバリの機能を提供するデータ転送モードと単にバッファによる波形復元のみを行うデータ転送モードとを切り替えて使用することが可能である。波形復元のみを行うデータ転送モードは、相対的に信号の伝送遅延が小さいという利点がある。チップ間の接続距離が短い場合にはレベル復元のみを行うだけでも十分な信号品質を維持できるので、そのような場合には波形復元のみを行うデータ転送モードが好ましい。

図１５は、クロックデータリカバリ回路の構成の一例を示す図である。図１５に示されるクロックデータリカバリ回路が、図１４のＩ／Ｏユニット６７の内部に設けられている。

図１５のクロックデータリカバリ回路は、フリップフロップ７１、位相検出器７２、フィルタ７３、及び位相発生器７４を含む。フリップフロップ７１は、位相発生器７４が生成するクロック信号のタイミングに同期して入力データを取り込むことにより、入力データのデータレベルをバイナリ判定する。位相検出器７２は、位相発生器７４が生成するクロック信号のタイミングに応じて、入力データ信号のデータの中心タイミングで信号判定するとともにデータ間の境界タイミングで信号判定し、これらの信号判定の結果同士を位相比較する。位相検出器７２による位相比較結果はフィルタ７３により時間的に積分される。位相発生器７４は、フィルタ７３の出力に応じた位相を有するクロック信号を生成する。

位相発生器７４が生成するクロック信号が正しいデータ判定タイミングに一致するときは、レベル遷移するデータ間の境界タイミングでの信号判定結果はデータ値と略無相関となる。それに対して、位相発生器７４が生成するクロック信号が正しいデータ判定タイミングより早すぎる又は遅すぎるときは、レベル遷移するデータ間の境界タイミングでの信号判定結果はデータ値と相関を有する。フィルタ７３により位相比較結果を時間的に長い期間にわたり観測することにより、位相発生器７４が生成するクロック信号が正しいデータ判定タイミングよりも早すぎるか遅すぎるかを判定することができる。このフィルタ７３の出力に基づいて位相発生器７４がクロック信号を生成することにより、正しいデータ判定タイミングに一致した位相のクロック信号を生成することができる。フリップフロップ７１は、この正しいタイミングのクロック信号を用いて、タイミングが回復された正しいデータを得ることができる。

図１６は、本発明による集積回路チップにおいてバーストモードＣＤＲを用いる構成の一例を示す図である。図１６において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１６では、図１に示すスイッチ回路１４、マルチプレクサ１８、及びデマルチプレクサ１９を纏めて、スイッチ制御ユニット７７として示してある。

バーストモードのＣＤＲ（クロックデータリカバリ）を実行するバーストＣＤＲ回路７６を、レシーバ１２に接続してある。これにより、受信信号から高速にクロック信号を復元することによりタイミングを回復したデータをレシーバ１２から出力することが可能になる。

図１７は、バーストＣＤＲ回路７６の構成の一例を示す図である。図１７に示すバーストＣＤＲ回路７６は、データ判定回路８１、ＦＩＦＯ８２、遷移検出回路８３、アップ／ダウン・カウンタ８４、及び多相クロック生成回路８５を含む。データ判定回路８１は、多相クロック生成回路８５が生成する異なる位相を有する複数のクロック信号のエッジタイミングで入力信号をサンプリングし、サンプリング点におけるデータ値を出力する。この際オーバーサンプリングにより、サンプリング点の位置は、例えば図１８に示すようなタイミングとなっている。

遷移検出回路８３は、サンプリングされたデータ値を監視し、データ値の遷移が発生した位置を検出する。遷移検出回路８３の出力はアップ又はダウンを指示する信号であり、この信号に応じてアップ／ダウン・カウンタ８４のカウント値がアップ又はダウンする。アップ／ダウン・カウンタ８４は、カウント値に応じたポインタをＦＩＦＯ８２に供給する。ＦＩＦＯ８２は、ポインタが示す位置にあるデータ値を出力する。

遷移検出回路８３が検出した遷移位置に応じてポインタ位置を前後にずらすことにより、遷移位置（データ境界位置）からデータ幅の１／２だけずれた位置（タイミング）における正しいデータ値をＦＩＦＯ８２から出力することができる。アップ／ダウン・カウンタ８４は、カウント値がオーバーフロー又はアンダーフローすると、周波数調整を指示する信号を多相クロック生成回路８５に供給する。周波数調整を指示する信号に応じて、多相クロック生成回路８５が出力クロック信号の周波数を修正する。これにより、信号周波数が多相クロック生成回路８５の生成するクロック信号の周波数からずれてしまった場合であっても、多相クロック信号の周波数を調整して追従することができる。

通常のクロックリカバリ回路では、入力信号が長時間停止するとクロックが復元できず、その後信号受信が始まっても、クロック復元して正しく信号を受信できるようになるまでに長い時間がかかってしまう。上記説明したバーストＣＤＲ回路７６は、バーストモードを使うことにより、非限定長の一定の入力信号レベルの後（入力信号が長時間停止した後）に信号受信が開始しても高速にクロック復元することが可能となる。即ち、入力信号を任意の時間停止することができ、使用する信号形式に制限を設ける必要が無いという効果が得られる。

図１９は、信号送信のクロック源を選択可能にした構成の一例を示す図である。図１９において、図１６と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１９の構成では、バーストＣＤＲ回路７６付きレシーバ１２から出力されるタイミング回復後の受信信号値を、ＦＩＦＯ８１に入力して格納する。ＰＬＬ（Phase Locked Loop）回路８２は、システムから供給される参照クロック信号に基づいて内部クロック信号を生成する。このＰＬＬ回路８２が生成する内部クロック信号が示すタイミングで、ＦＩＦＯ８１から格納されている信号値を読み出す。セレクタ８０は、レシーバ１２から出力されるタイミング回復後のデータ信号と、ＦＩＦＯ８１から出力され参照クロック信号に同期したデータ信号との何れかを選択して出力する。

上記のような構成により、データから復元したタイミングのクロック又システムから提供されるグローバルクロック（参照クロック）の何れかを選択して、信号送信のクロック源として使用することができる。システムを構成する上で、クロック源の選択は、システム設計思想により大きく異なる。クロック源の選択はまた、通常の動作モードかテストモードかにも依存する。図１９のような構成とすることで、クロック源に対する異なる要求に応えることができるという利点が得られる。

図２０は、本発明による集積回路チップの第５の実施例を示す図である。図２０において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図２０に示す集積回路チップ１０Ｅは、図１に示される集積回路チップ１０と比較して、アドホックネットワーク・プロトコル処理プロセッサ９０が新たに設けられている。アドホックネットワーク技術は、既存の確立された技術であり、例えばＩＥＥＥ８０２．１５のＢｌｕｅｔｏｏｔｈ、ＵＷＢ、ＺｉｇＢｅｅ等として標準化されている。アドホックネットワーク・プロトコル処理プロセッサ９０は、通信経路にリピータのようなデバイスが挿入されたり削除されたりする経路変更に対応するために、通信経路探索機能及び経路再設定機能を有する。

アドホックネットワークとは、無線通信において複数の端末がランダムに存在する場合にネットワークを構成する手法である。有線通信においても、相互の配線の本数が多く殆どランダム接続と見なせるような場合には、アドホックネットワーク手法と同様の手法により、信頼性の高いネットワークを構築することができる。

具体的には、まずルートデバイスからの親子関係を利用してすべてのデバイスにユニークなＩＤを配布する。次に親子関係のツリーを通してデバイス情報をルートデバイスまで送出する。配線構造はルートデバイス（プロセッサ等）の内部で決定し、結線情報を各デバイスに配布する。無線と異なり、デバイスの接続関係はダイナミックに変動しないため、より簡単なアルゴリズムでネットワークが構成できる。このような構成とすれば、相互配線のランダム性や断線等の不具合に柔軟に対応でき、極めて配線本数の多いシステムにも適用できるという利点がある。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims

信号を同時に送信及び受信可能な複数の双方向トランシーバと、
該複数の双方向トランシーバと所定のノードとに結合され、該複数の双方向トランシーバと該所定のノードとの間の接続を切替え可能にするスイッチ回路と、
結線情報を保持する結線情報格納部と、
該結線情報に応じて該スイッチ回路の接続を設定する制御回路と
を含み、
該複数の双方向トランシーバの少なくとも１つは、外部からアクティブな信号を受信しているか否かを検出する受信回路を含み、
該制御回路は、アクティブな信号を受信していないことを該受信回路が検出したことに応答して、該受信回路に対応する双方向トランシーバの出力をＨＩＧＨインピーダンス状態に設定する
ことを特徴とする集積回路チップ。
該所定のノードに接続されるホスト回路を更に含むことを特徴とする請求項１記載の集積回路チップ。
該ホスト回路はプロセッサ及びメモリの少なくとも一方であることを特徴とする請求項２記載の集積回路チップ。
該所定のノードは、外部のホスト回路を接続可能な入出力ポートであることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路チップ。
該制御回路は、該複数の双方向トランシーバの少なくとも１つを介して該結線情報を受信し、該受信した結線情報を該結線情報格納部に格納することを特徴とする請求項１〜４のいずれか１項に記載の集積回路チップ。
複数の双方向入出力ポートを有する複数の集積回路チップと、
該複数の集積回路チップ間を接続するために該双方向入出力ポート同士を一対一に接続する信号配線と
を含み、該複数の集積回路チップの各々は、
信号を同時に送信及び受信可能な複数の双方向トランシーバと、
該複数の双方向トランシーバと該所定のノードとの間の接続を切替え可能にするスイッチ回路と、
結線情報を保持する結線情報格納部と、
該結線情報に応じて該スイッチ回路の接続を設定する制御回路と
を含み、
該複数の双方向トランシーバの少なくとも１つは、外部からアクティブな信号を受信しているか否かを検出する受信回路を含み、
該制御回路は、アクティブな信号を受信していないことを該受信回路が検出したことに応答して、該受信回路に対応する双方向トランシーバの出力をＨＩＧＨインピーダンス状態に設定する
ことを特徴とする回路ネットワーク。
該信号配線は、該複数の集積回路チップを一列に縦続接続するように設けられることを特徴とする請求項６記載の回路ネットワーク。
該所定のノードに接続されるホスト回路を更に含むことを特徴とする請求項６又は７に記載の回路ネットワーク。