JP5086345B2 - 発光素子アレイ、発光装置および画像形成装置 - Google Patents

Description

本発明は、複数の発光素子によって構成された発光素子アレイ、それを含む発光装置およびこの発光装置を備える画像形成装置に関する。

電子写真プリンタなどの光プリンタヘッドとして用いられている発光装置として、多数の発光ダイオード（Light Emitting Diode：略称ＬＥＤ）を配列して形成されるＬＥＤアレイがある。このＬＥＤアレイは、発光ダイオードと駆動回路とを個別に接続するために用いられる多数のボンディングパッドを有する。たとえば電子写真プリンタを、Ａ３サイズ、６００ｄｐｉ（dot per inch）の仕様にて構成した場合、ボンディングパッドと回路配線との接続箇所の数は、ＬＥＤのアノードまたはカソードを導通基板によって共通電極とした場合であっても発光素子と同じ数だけ必要となり、約７３００にも及ぶ。このため両者を周知のワイヤボンディング法によって接続する作業に極めて長い時間を必要とするので、生産性を向上させることが困難である。また前記ボンディングパッドを形成するための面積は、発光素子を形成するための面積よりも大きな面積が必要となる上、電子写真プリンタによって形成すべき画像が高精細になるほど、走査方向における単位長あたりの発光素子の数が増加するため、ボンディングパッド数も増加し、装置が大形化する。
ボンディングパッドの数を減少させるための第１の従来の技術として、ダイナミック（時分割）駆動方式の発光素子アレイがある。この第１の従来の技術では、ＬＥＤアレイをｍ₁（ｍ₁は、正の整数）個のＬＥＤから成るｎ₁（ｎ₁は、正の整数）個のグループで構成し、各グループでＬＥＤのアノードまたはカソードを共通にして、ｍ₁×ｎ₁のマトリクス配線を施したものである。ダイナミック（時分割）駆動では、このマトリクス配線に与える駆動信号を時分割で切り換えて各ＬＥＤを発光させる。ダイナミック駆動方式のＬＥＤアレイを用いると、各ＬＥＤと駆動回路とを個別に接続する前述したＬＥＤアレイと比較して、ボンディングパッドの数を１／４程度に減少させることができる（たとえば特開平１１−２６８３３３号公報参照）。
また第２の従来の技術として、各ＬＥＤに電界効果トランジスタがそれぞれ接続されて構成される発光素子アレイを、スイッチ素子を内蔵した駆動用ＩＣ（Integrated Circuit:集積回路）で駆動するダイナミック駆動方式の発光装置がある（たとえば特開平６−１７７４３１号公報参照）。この発光装置では、発光素子アレイに、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣが接続され、この駆動用ＩＣに内蔵されるスイッチ素子が、ストローブ信号（ＳＴＢ）とゲート信号との論理積をとり、このストローブ信号が真値をとる間のみゲート信号を出力することによって、発光素子アレイをダイナミック駆動することができる。
また第３の従来の技術として、発光素子に接続される配線の占有面積を低減するために、発光素子としてＰＮＰＮ構造を有する発光サイリスタを使用し、アノードおよびカソードのいずれか一方を導通基板によって共通に形成し、アノードおよびカソードの他方と、ゲート電極とをマトリックス状に接続する発光素子アレイがある（たとえば特開平３−１９４９７８号公報および特開２００１−２１７４５７号公報参照）。ほとんど電流の流れないゲート電極を発光素子アレイ全体にわたって電極配線を用いて接続することによって、電極配線の線幅を細くし、かつ電極配線を形成する面積を低減することができる。
しかしながら、第１の従来の技術では、ｍ₁＋ｎ₁本の電極配線をＬＥＤのアノードまたはカソードと接続するために、ＬＥＤが発光すると、各電極配線にＬＥＤの発光強度に比例した主電流が流れる。この場合、配線抵抗が大きいと配線抵抗の損失によって駆動用ＩＣの消費電力が増大したり、駆動性能が低下したりするので、ある程度電極配線幅を広げて配線抵抗を小さくする必要がある。このため、電極配線を形成するための面積が増し、ＬＥＤアレイが形成されたチップの表面積が増加するという問題がある。
また第１〜第３の従来の技術では、たとえば、ｍ₁×ｎ₁のマトリクス配線を用いてダイナミック（時分割）駆動を行う場合には、１つの発光素子アレイについては、ｍ₁＋ｎ₁の電極配線ですむ。しかしながら、ｐ₁（ｐ₁は、２以上の整数）個の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例したｐ₁×（ｍ₁＋ｎ₁）本の電極配線が必要となる。また、発光素子アレイを駆動するための駆動用ＩＣの出力端子の数も、必要な電極配線数に応じて増加するので、駆動用ＩＣの端子の数と１つの発光素子アレイの端子の数とが等しい場合には、発光素子アレイの数だけの駆動用ＩＣが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成したときには、従来の技術では多くの駆動用ＩＣが必要となり、また発光素子アレイと駆動用ＩＣとを接続する配線数が増大するため、装置全体が複雑化したり、装置が大きくなったりするという問題がある。
また第２の従来の技術では、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣを、発光素子アレイに接続する必要がある。複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数が増大すると、各発光素子アレイに接続される駆動用ＩＣ数が増大するため、装置全体が複雑化したり、大きくなったりするという問題がある。

したがって本発明の目的は、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイ、およびそれを用いた小形な発光装置、ならびにこの発光装置を備える画像形成装置を提供することである。

本発明の発光素子アレイは、（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに、第１および第２の抵抗体を含んで構成され、
（ｉ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｉｉ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
前記第１の抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、第２の抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする発光素子アレイである。
本発明の発光素子アレイによれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。各スイッチ素子の第１電極は、スイッチ素子間でそれぞれ相互に電気的に接続されているので、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、第２信号が入力されるスイッチ素子に接続された信号伝送路に制御信号が出力される。さらに制御信号が出力される信号伝送路に接続された発光素子に第３信号が入力されると、この発光素子が発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力しないので、発光素子に第３信号が入力されたとしても、第３信号が入力された発光素子は発光しない。
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイは選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。
前記スイッチ素子は、発光サイリスタと、第１および第２の抵抗体とを含んで構成され、また前記発光素子は、発光サイリスタを含んで構成される。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、第１の抵抗体の一端と、第２の抵抗体の一端とが接続されて構成される。第１の抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、第２の抵抗体の他端が第１信号を入力するための第１電極に相当し、発光サイリスタのアノードが第２信号を入力するための第２電極に相当し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に相当する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに相当し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に相当する。
前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を０ボルトとする）の信号を第２の抵抗体の他端に印加するとともに、第１の抵抗体の他端に印加される正の電圧をＶｃｃボルトとする。また第１信号が入力されていない状態では、第２の抵抗体の他端にＶｃｃボルトと同じ電位のハイレベルの電圧（Ｖｃｃボルト）が印加されているとする。スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）のＮゲート電極には、第１および第２の抵抗体の各抵抗値に応じた分圧が印加されるので、第１信号が入力されていない状態では、Ｖｃｃボルトが印加され、第１信号が入力されている状態では、Ｖｃｃボルトの分圧（Ｖｄボルト）が印加される。
また第２信号としてハイレベルの信号をスイッチ用サイリスタのアノードに印加し、第２信号が入力されていない状態では、スイッチ用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第２信号のハイレベルは、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号が入力されると、スイッチ用サイリスタがオフ状態からオン状態に遷移する値に選ばれる。したがって第１信号が入力されて、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号のハイレベルが入力されると、スイッチ用サイリスタがオン状態に遷移する。スイッチ用サイリスタがオン状態に遷移すると、第１制御電極に相当するスイッチ用サイリスタのＮゲート電極が、Ｖｄからほぼ０ボルトに遷移して、制御信号としてほぼ０ボルトが出力される。また第２信号が入力されておらず、スイッチ用サイリスタのアノードにローレベルの電圧が印加されていると、第１信号が入力されているか否かにかかわらず、スイッチ用サイリスタはオフ状態を維持する。すなわちスイッチ用サイリスタは、第１および第２信号が入力された場合にのみオン状態に遷移して、制御信号を出力するＡＮＤ回路として機能する。
また発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性がスイッチ用サイリスタと等しいとする。また第３信号としてハイレベルの信号を発光用サイリスタのアノードに印加し、第３信号が入力されていない状態では、発光用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第３信号のハイレベルは、発光用サイリスタのＮゲート電極にＶｄまたはＶｃｃが印加されている状態で、第３信号が入力されたとしても発光用サイリスタがオフ状態を維持し、かつ発光用サイリスタのＮゲート電極にほぼ０ボルトの制御信号が印加されている状態で、第３信号が入力されると発光用サイリスタがオン状態に遷移する値に選ばれる。したがって、第１および第２信号が入力されて、制御信号が発光用サイリスタのＮゲート電極に入力されている状態で、第３信号が入力されると、発光用サイリスタがオフ状態からオン状態に遷移して発光する。また第１および第２信号のうちの少なくともいずれか一方が入力されておらず、制御信号が入力されていない状態では、第３信号が入力されているか否かにかかわらず、発光用サイリスタはオフ状態を維持する。すなわち発光用サイリスタは、第１、第２および第３信号の全ての信号が入力された場合のみ発光する。
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタの極性を反対にし、第１の抵抗体の他端に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様にして前述の論理回路が実現できる。
また本発明は、前記複数の発光素子は、前記第３電極が相互に電気的に接続されるｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
同じ発光素子ブロックに含まれる各発光素子の前記第２制御電極は、異なる前記信号伝送路に接続されることを特徴とする。
本発明の発光素子アレイによれば、前記複数の発光素子がｎ個以下の発光素子からなる発光素子ブロックを構成し、同じ発光素子ブロック内では、前記第３信号が与えられる第３電極は相互に電気的に接続されるので、同じ発光素子ブロックに属する発光素子には共通の第３信号が与えられる。また同じ発光素子ブロック内では、各発光素子は、それぞれ互いに異なる信号伝送路に接続されるので、それぞれ互いに異なる制御信号が与えられる。したがって、発光素子アレイが前記第１信号によって選択状態にあるときに、その発光素子アレイの各スイッチ素子に第２信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、同じ発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。そこで、そのタイミングに合わせて各発光素子ブロックに共通の第３信号を与えることで発光素子ブロック内での時分割駆動が実現できる。このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができるので、第２信号および第３信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数も削減することができるので、小形な発光素子アレイを実現できる。
また本発明は、前記複数の発光素子は、一列に配列され、
前記発光素子ブロックは、ｎ−１（ｎは、４以上の整数）個の発光素子から構成され、
前記発光素子の配列方向の一方から他方に向かって奇数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ₁（ｉ₁は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ₁（ｊ₁は、１以上かつｎ−１以下の整数）番目の前記信号伝送路とが、ｉ₁＝ｊ₁を満たすように接続され、
前記発光素子の前記配列方向の前記一方から前記他方に向かって偶数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ₂（ｉ₂は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ₂（ｊ₂は、２以上かつｎ以下の整数）番目の前記信号伝送路とが、ｉ₂＋ｊ₂＝ｎ＋１を満たすように接続されることを特徴とする。
本発明の発光素子アレイによれば、前記発光素子ブロックは、信号伝送路の本数（ｎ本：ｎは４以上の整数）よりも１少ないｎ−１個の発光素子で構成される。ここで、発光素子の配列方向に沿う一方から他方に向かう方向（以下、ｘ₁方向という）で、発光素子ブロックに順番に１番から番号を付し、さらに、各発光素子ブロックを構成する発光素子に前記ｘ₁方向順に第１番から第ｎ−１番まで番号を付し、ｎ本の信号伝送路に予め定められた順番で第１番から第ｎ番まで番号を付す。そして、本発明によれば、奇数番目の発光素子ブロックでは、第ｉ₁（１≦ｉ₁≦ｎ−１）番目の発光素子と、第ｊ₁（１≦ｊ₁≦ｎ−１）番目の信号伝送路とが、ｉ₁＝ｊ₁を満たすように接続され、偶数番目の発光素子ブロックでは、第ｉ₂（１≦ｉ₂≦ｎ−１）番目の発光素子と、第ｊ₂（２≦ｊ₂≦ｎ）番目の信号伝送路とが、ｉ₂＋ｊ₂＝ｎ＋１を満たすように接続される。
この場合、第１番目の信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第２番目の信号伝送路に接続される。また、第ｊ₃（２≦ｊ₃≦ｎ−１）番目の信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第ｊ₃−１番目または第ｊ₃＋１番目のいずれかの信号伝送路に接続される。また、第ｎ番目の信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第ｎ−１番目の信号伝送路に接続される。したがって、選択状態にある発光素子アレイのスイッチ素子に順番に第２信号を入力し、第１番目〜第ｎ番目の信号伝送路に時分割で順番に制御信号を出力するとき、相互に隣接する発光素子の発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光素子が同じ信号伝送路に接続されないので、相互に隣接する発光素子が同時に発光してしまうことを防止することができる。
これによって本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光素子間における発光するタイミングが大きくずれてしまうことを抑制することができ、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光素子が同時に発光することを防止することによって、各発光素子の発光した時の発熱のムラを抑制して、各発光素子の温度変化による発光特性を揃えることができ、さらに相互に隣接する発光素子から発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。
また本発明の発光素子アレイは、基板と、前記基板の一表面上に設けられるボンディングパッドとを含む前記発光素子アレイであって、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記第１電極に接続される第１ボンディングパッドと、
前記各第２電極にそれぞれ接続される第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられ、発光素子の数よりも少ない数の第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイである。
本発明の発光素子アレイによれば、発光素子アレイを構成する発光素子は、基板の一表面（以下、この面を主面という）上に略直線状に配列して設けられ、前記ｎ本の信号伝送路は、発光素子の配列方向に沿って配線され、前記第１信号、前記第２信号、および前記第３信号を供給するためのボンディングパッドは、発光素子の配列方向に沿って相互に間隔を開けて配置され、前記スイッチ素子は隣接する前記ボンディングパッドの間に配置される。
ここで、前記第１電極に接続されて第１信号を供給するための第１ボンディングパッドは、各スイッチ素子の第１電極が相互に電気的に接続されているので少なくとも１個必要である。前記第２電極に接続されて第２信号を供給するための第２ボンディングパッドは、発光素子アレイを構成する各スイッチ素子に個別に第２信号を与える必要があるので、スイッチ素子数に等しいｎ個が必要である。また、前記第３電極に接続されて第３信号を供給するための第３ボンディングパッドは、各発光素子ブロックを構成する発光素子の第３電極が相互に電気的に接続されているので、発光素子ブロックごとに少なくとも１個必要であり、発光素子アレイ全体での第３ボンディングパッドの総数は発光素子の数よりも少ない数で十分である。
したがって、発光素子ブロック数をｍ個として、各発光素子ブロックがｎ個の発光素子で構成されているとすると、ｍ×ｎ個の発光素子数に対して、第１〜第３信号を供給するために少なくとも必要なボンディングパッド数はｍ＋ｎ＋１個となるので、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッドの数が少なくなり、ボンディグパッド間にスペースが生じる。このスペースを有効に活用してスイッチ素子を配置することによって、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現することができる。
また本発明の発光素子アレイは、前記各第２電極に第３の抵抗体がそれぞれ接続され、前記第３の抵抗体を介して前記第２信号が前記第２電極に与えられることを特徴とする。
本発明の発光素子アレイによれば、前記発光サイリスタを含む発光素子アレイの構成において、各スイッチ用サイリスタのアノードには第３の抵抗体を介して第２信号が入力される。
発光素子アレイを用いて発光装置を構成する場合において、高速化の目的で、複数の発光素子アレイに第１信号を同時に与えて、複数の発光素子アレイを同時に選択状態にすることができる。このとき、選択状態にある複数の発光素子アレイ間では、第２信号は共用されているので、複数のスイッチ用サイリスタが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、第２信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタのアノードに入力される第２信号のタイミングがずれる場合には、最初に第２信号が入力されるスイッチ用サイリスタがスイッチングして主電流が流れると、遅れて第２信号が入力されるスイッチ用サイリスタは、第２信号電圧の不足のためにスイッチングしないことが起こりえる。そこで、本発明によれば、各スイッチ用サイリスタのアノードに接続された第３の抵抗体を介して第２信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
また本発明の発光素子アレイは、前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする。
本発明の発光素子アレイによれば、スイッチ用サイリスタおよび発光用サイリスタを構成する各半導体層は同じ層構成を有する。この場合、スイッチ用サイリスタおよび発光用サイリスタを構成する半導体層を同時に同じ製膜工程で形成することができるので、発光素子アレイの他にスイッチ素子を設ける本発明の構成であっても、製造工程が複雑化することがない。
また本発明の発光素子アレイは、前記のスイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光部または減光部を含むことを特徴とする。
本発明によれば、前記のスイッチ用サイリスタが発する光を遮光または減光するための、遮光部または減光部を含む。前記遮光部または減光部は、スイッチ用サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタのしきい電圧の変動を防ぐことができる。よって、発光素子およびスイッチ素子を発光サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。
また本発明は、複数の前記発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３信号と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含むことを特徴とする発光装置である。
本発明の発光装置によれば、複数の前記発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第１の駆動回路から供給される第１信号によって、複数の発光素子アレイのうちのいくつかを選択状態にし、選択状態にない発光素子アレイは第２信号および第３信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第２の駆動回路および第３の駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。
さらに、本発明の発光装置は、（ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
（ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
（ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに抵抗体を含んで構成され、
（ｉ）カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
（ｉｉ）アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記抵抗体の一端と接続され、
前記第１電極は、前記抵抗体の他端であり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極である発光素子アレイを複数備える発光素子アレイ部と、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３信号と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含み、
前記第１の駆動回路は、ハイレベルおよびローレベルを有する前記第１信号の前記ハイレベルまたは前記ローレベルの電位を設定する第１信号レベル設定部を有することを特徴とする発光装置である。
本発明の発光装置によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。各スイッチ素子の第１電極は、スイッチ素子間でそれぞれ相互に電気的に接続されているので、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、第２信号が入力されるスイッチ素子に接続された信号伝送路に制御信号が出力される。さらに制御信号が出力される信号伝送路に接続された発光素子に第３信号が入力されると、この発光素子が発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力しないので、発光素子に第３信号が入力されたとしても、第３信号が入力された発光素子は発光しない。
発光装置は、複数の前記発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路とを含んでいる。したがって、前記発光素子アレイを複数用いて構成される本発明の発光装置では、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができ（以下、第１信号が入力されている発光素子アレイは選択状態にあるという）、複数の発光素子アレイのうちのいくつかを選択状態にし、選択状態にない発光素子アレイは第２信号および第３信号が入力されても発光しないようにすることができる。発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイと第２信号および第３信号を与えるための第２および第３の駆動回路との間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行って発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、小形でかつ安定に動作する発光装置が実現できる。
前記第１信号の信号レベルは、発光素子アレイの外部に設けられる第１信号レベル設定部によって設定されるから、発光素子アレイの回路を簡略化することができ、発光素子アレイのチップサイズを小さくすることができる。また、第１信号レベル設定部は、複数の発光素子アレイで共有される第１の駆動回路に１つ設ければ済むため、個々の発光素子アレイに同様の機能を設けるのに比べて全体として発光装置の機能を低下されることなく構成を簡略化することができる。
前記スイッチ素子は、発光サイリスタと、抵抗体とを含んで構成され、また前記発光素子は、発光サイリスタを含んで構成される。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、第１の抵抗体の一端とが接続されて構成される。この場合、抵抗体の他端が第１信号を入力するための第１電極に相当し、発光サイリスタのアノードが第２信号を入力するための第２電極に相当し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に相当する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに相当し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に相当する。
前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を２．５ボルトとする）かまたはハイレベル（電位を５ボルトとする）の信号を抵抗体の他端に印加する。スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）のＮゲート電極には、第１の駆動回路の第１信号レベル設定部により、スイッチ用サイリスタをスイッチングするのに適したローレベルおよびハイレベルの各電位が予め設定された第１信号が入力される。第１信号レベル設定部は、たとえば、直列接続された複数の抵抗器から構成され、直列接続されたそれら複数の抵抗器の中途の接続部から出力される電圧に応じて、第１信号のハイレベルまたはローレベルの電位が設定される。その電位は、複数の抵抗器の分圧比で制御される。
また第２信号としてハイレベルの信号をスイッチ用サイリスタのアノードに印加し、第２信号が入力されていない状態では、スイッチ用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第２信号のハイレベルは、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号が入力されると、スイッチ用サイリスタがオフ状態からオン状態に遷移する値に選ばれる。したがって第１信号が入力されて、スイッチ用サイリスタのＮゲートにＶｄボルトが印加されている状態で、第２信号のハイレベルが入力されると、スイッチ用サイリスタがオン状態に遷移する。スイッチ用サイリスタがオン状態に遷移すると、第１制御電極に相当するスイッチ用サイリスタのＮゲート電極が、Ｖｄからほぼ０ボルトに遷移して、制御信号としてほぼ０ボルトが出力される。また第２信号が入力されておらず、スイッチ用サイリスタのアノードにローレベルの電圧が印加されていると、第１信号が入力されているか否かにかかわらず、スイッチ用サイリスタはオフ状態を維持する。すなわちスイッチ用サイリスタは、第１および第２信号が入力された場合にのみオン状態に遷移して、制御信号を出力するＡＮＤ回路として機能する。
また発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性がスイッチ用サイリスタと等しいとする。また第３信号としてハイレベルの信号を発光用サイリスタのアノードに印加し、第３信号が入力されていない状態では、発光用サイリスタのアノードにローレベル（電位を０ボルトとする）の電圧が印加されているとする。第３信号のハイレベルは、発光用サイリスタのＮゲート電極にＶｄまたはＶｃｃが印加されている状態で、第３信号が入力されたとしても発光用サイリスタがオフ状態を維持し、かつ発光用サイリスタのＮゲート電極にほぼ０ボルトの制御信号が印加されている状態で、第３信号が入力されると発光用サイリスタがオン状態に遷移する値に選ばれる。したがって、第１および第２信号が入力されて、制御信号が発光用サイリスタのＮゲート電極に入力されている状態で、第３信号が入力されると、発光用サイリスタがオフ状態からオン状態に遷移して発光する。また第１および第２信号のうちの少なくともいずれか一方が入力されておらず、制御信号が入力されていない状態では、第３信号が入力されているか否かにかかわらず、発光用サイリスタはオフ状態を維持する。すなわち発光用サイリスタは、第１、第２および第３信号の全ての信号が入力された場合のみ発光する。
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光装置が実現できる。
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタの極性を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様にして前述の論理回路が実現できる。
また本発明は、前記複数の発光素子は、前記第３電極が相互に電気的に接続されるｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
同じ発光素子ブロックに含まれる各発光素子の前記第２制御電極は、異なる前記信号伝送路に接続されることを特徴とする。
本発明の発光装置によれば、前記複数の発光素子がｎ個以下の発光素子からなる発光素子ブロックを構成し、同じ発光素子ブロック内では、前記第３信号が与えられる第３電極は相互に電気的に接続されるので、同じ発光素子ブロックに属する発光素子には共通の第３信号が与えられる。また同じ発光素子ブロック内では、各発光素子は、それぞれ互いに異なる信号伝送路に接続されるので、それぞれ互いに異なる制御信号が与えられる。したがって、発光素子アレイが前記第１信号によって選択状態にあるときに、その発光素子アレイの各スイッチ素子に第２信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、同じ発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。そこで、そのタイミングに合わせて各発光素子ブロックに共通の第３信号を与えることで発光素子ブロック内での時分割駆動が実現できる。このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができるので、第２信号および第３信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数も削減することができるので、小形な発光装置を実現できる。
また本発明は、前記複数の発光素子は、一列に配列され、
前記発光素子ブロックは、ｎ−１（ｎは、４以上の整数）個の発光素子から構成され、
前記発光素子の配列方向の一方から他方に向かって奇数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ₁（ｉ₁は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ₁（ｊ₁は、１以上かつｎ−１以下の整数）番目の前記信号伝送路とが、ｉ₁＝ｊ₁を満たすように接続され、
前記発光素子の前記配列方向の前記一方から前記他方に向かって偶数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ₂（ｉ₂は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ₂（ｊ₂は、２以上かつｎ以下の整数）番目の前記信号伝送路とが、ｉ₂＋ｊ₂＝ｎ＋１を満たすように接続されることを特徴とする。
本発明の発光装置によれば、前記発光素子ブロックは、信号伝送路の本数（ｎ本：ｎは４以上の整数）よりも１少ないｎ−１個の発光素子で構成される。ここで、発光素子の配列方向に沿う一方から他方に向かう方向（以下、_x1方向という）で、発光素子ブロックに順番に１番から番号を付し、さらに、各発光素子ブロックを構成する発光素子に前記_x1方向順に第１番から第ｎ−１番まで番号を付し、ｎ本の信号伝送路に予め定められた順番で第１番から第ｎ番まで番号を付す。そして、本発明によれば、奇数番目の発光素子ブロックでは、第ｉ₁（１≦ｉ₁≦ｎ−１）番目の発光素子と、第ｊ₁（１≦ｊ₁≦ｎ−１）番目の信号伝送路とが、ｉ₁＝ｊ₁を満たすように接続され、偶数番目の発光素子ブロックでは、第ｉ₂（１≦ｉ₂≦ｎ−１）番目の発光素子と、第ｊ₂（２≦ｊ₂≦ｎ）番目の信号伝送路とが、ｉ₂＋ｊ₂＝ｎ＋１を満たすように接続される。
この場合、第１番目の信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第２番目の信号伝送路に接続される。また、第ｊ₃（２≦ｊ₃≦ｎ−１）番目の信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第ｊ₃−１番目または第ｊ₃＋１番目のいずれかの信号伝送路に接続される。また、第ｎ番目の信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第ｎ−１番目の信号伝送路に接続される。したがって、選択状態にある発光素子アレイのスイッチ素子に順番に第２信号を入力し、第１番目〜第ｎ番目の信号伝送路に時分割で順番に制御信号を出力するとき、相互に隣接する発光素子の発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光素子が同じ信号伝送路に接続されないので、相互に隣接する発光素子が同時に発光してしまうことを防止することができる。
これによって本発明の発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光素子間における発光するタイミングが大きくずれてしまうことを抑制することができ、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光素子が同時に発光することを防止することによって、各発光素子の発光した時の発熱のムラを抑制して、各発光素子の温度変化による発光特性を揃えることができ、さらに相互に隣接する発光素子から発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光装置を用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。
また本発明の発光装置は、基板と、前記基板の一表面上に設けられるボンディングパッドとを含む前記発光装置であって、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記第１電極に接続される第１ボンディングパッドと、
前記各第２電極にそれぞれ接続される第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられ、発光素子の数よりも少ない数の第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光装置である。
本発明の発光装置によれば、発光素子アレイを構成する発光素子は、基板の一表面（以下、この面を主面という）上に略直線状に配列して設けられ、前記ｎ本の信号伝送路は、発光素子の配列方向に沿って配線され、前記第１信号、前記第２信号、および前記第３信号を供給するためのボンディングパッドは、発光素子の配列方向に沿って相互に間隔を開けて配置され、前記スイッチ素子は隣接する前記ボンディングパッドの間に配置される。
ここで、前記第１電極に接続されて第１信号を供給するための第１ボンディングパッドは、各スイッチ素子の第１電極が相互に電気的に接続されているので少なくとも１個必要である。前記第２電極に接続されて第２信号を供給するための第２ボンディングパッドは、発光素子アレイを構成する各スイッチ素子に個別に第２信号を与える必要があるので、スイッチ素子数に等しいｎ個が必要である。また、前記第３電極に接続されて第３信号を供給するための第３ボンディングパッドは、各発光素子ブロックを構成する発光素子の第３電極が相互に電気的に接続されているので、発光素子ブロックごとに少なくとも１個必要であり、発光素子アレイ全体での第３ボンディングパッドの総数は発光素子の数よりも少ない数で十分である。
したがって、発光素子ブロック数をｍ個として、各発光素子ブロックがｎ個の発光素子で構成されているとすると、ｍ×ｎ個の発光素子数に対して、第１〜第３信号を供給するために少なくとも必要なボンディングパッド数はｍ＋ｎ＋１個となるので、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッドの数が少なくなり、ボンディグパッド間にスペースが生じる。このスペースを有効に活用してスイッチ素子を配置することによって、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光装置を実現することができる。
また本発明の発光装置は、前記各第２電極に第２の抵抗体がそれぞれ接続され、前記第２の抵抗体を介して前記第２信号が前記第２電極に与えられることを特徴とする。
本発明の発光装置によれば、前記発光サイリスタを含む発光素子アレイの構成において、各スイッチ用サイリスタのアノードには第２の抵抗体を介して第２信号が入力される。
発光素子アレイを用いて発光装置を構成する場合において、高速化の目的で、複数の発光素子アレイに第１信号を同時に与えて、複数の発光素子アレイを同時に選択状態にすることができる。このとき、選択状態にある複数の発光素子アレイ間では、第２信号は共用されているので、複数のスイッチ用サイリスタが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、第２信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタのアノードに入力される第２信号のタイミングがずれる場合には、最初に第２信号が入力されるスイッチ用サイリスタがスイッチングして主電流が流れると、遅れて第２信号が入力されるスイッチ用サイリスタは、第２信号電圧の不足のためにスイッチングしないことが起こりえる。そこで、本発明によれば、各スイッチ用サイリスタのアノードに接続された第２の抵抗体を介して第２信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
また本発明の発光装置は、前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする。
本発明の発光装置によれば、スイッチ用サイリスタおよび発光用サイリスタを構成する各半導体層は同じ層構成を有する。この場合、スイッチ用サイリスタおよび発光用サイリスタを構成する半導体層を同時に同じ製膜工程で形成することができるので、発光素子アレイの他にスイッチ素子を設ける本発明の構成であっても、製造工程が複雑化することがない。
また本発明の発光装置は、前記のスイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光部または減光部を含むことを特徴とする。
本発明の発光装置によれば、前記のスイッチ用サイリスタが発する光を遮光または減光するための、遮光部または減光部を含む。前記遮光部または減光部は、スイッチ用サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタのしきい電圧の変動を防ぐことができる。よって、発光素子およびスイッチ素子を発光サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。
また本発明の発光装置は、前記第１信号レベル設定部は、直列接続され、中途の接続部から前記電位を設定するための電圧を出力する、複数の抵抗器からなる発光装置である。
また本発明の画像形成装置は、前記本発明のいずれかの発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光部と、
前記発光装置からの光が前記集光部によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給部と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写部と、
記録シートに転写された現像剤を定着させる定着部とを含み、
前記第１、第２および第３駆動回路は、画像情報に基づいて第１、第２および第３信号をそれぞれ供給することを特徴とする。
本発明の画像形成装置によれば、前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光装置を前記第１、第２および第３の駆動回路によって駆動して、前記発光装置からの光を集光部によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給部によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写部によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着部によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。

本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
本発明の発光素子アレイの第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。 発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。 図１の発光素子アレイチップ１を示す概略的な等価回路図の一部である。 図３に示される等価回路図を論理回路図記号で表す論理回路図である。 第１の実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。 第１の実施の形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。 図６の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。 発光装置１０の動作を示すタイミングチャートである。 発光素子アレイチップ１を用いた画像形成装置の基本的構成を示す側面図である。 本発明の第２の実施の形態としての発光素子アレイチップ４を示す概略的な等価回路図である。 本発明の実施の他の形態の発光装置２１０を模式的に示すブロック回路図である。 発光装置２１０が備える発光素子アレイチップ２０１を示す概略的な等価回路図である。 セレクト信号駆動ＩＣ２３２の一部の構成の一例を示す図である。 発光素子アレイチップ２０１の動作特性を模擬的に測定するための回路図を示す。 図１７の回路における動作特性の一例を示すグラフである。

以下、図面を参照して本発明の好適な実施形態を詳細に説明する。
図１は、本発明の発光素子アレイの第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。
発光素子アレイチップ１は、ｋ（記号ｋは、自然数）個の発光素子と、ｎ（ｎは２以上の整数）個のスイッチ素子と、ｎ本のゲート横配線ＧＨ１〜ＧＨｎとを含んで構成される。ｋ個の発光素子は、それぞれ発光サイリスタから成る。スイッチ素子は、ｎ個の発光サイリスタから成るスイッチ用サイリスタＳ１〜Ｓｎと、前記第１の抵抗体に対応するｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎと、前記第２の抵抗体に対応するｎ個のＣＳ抵抗ＲＣＳ１〜ＲＣＳｎとを含む。本実施の形態では、ｎ＝４の場合について説明する。以後、ｋ個の発光素子をそれぞれ発光用サイリスタＴ１〜Ｔｋと記載する場合がある。また複数の発光用サイリスタＴ１〜Ｔｋ、複数のスイッチ用サイリスタＳ１〜Ｓｎ、複数のＣＳ抵抗ＲＣＳ１〜ＲＣＳｎ、および複数のプルアップ抵抗ＲＰ１〜ＲＰｎを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタＴ、スイッチ用サイリスタＳ、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰと記載する場合がある。本実施の形態では、ゲート横配線ＧＨが前記信号伝送路に対応する。
発光素子を構成する発光用サイリスタＴ１〜Ｔｋの動作を制御するための電極として、アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋを用いる。各発光用サイリスタＴのカソードは共通の電極として接地されている。アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋについても同様に、複数のものを総称する場合、または不特定のものを指す場合に、単にアノードａ、Ｎゲート電極ｂと記載する場合がある。また、Ｎゲート電極ｂを単にゲート電極ｂと記載する場合がある。本実施の形態では、アノードａが前記第３電極に対応し、Ｎゲート電極ｂが前記第２制御電極に対応する。
スイッチ素子を構成するスイッチ用サイリスタＳ１〜Ｓ４の動作を制御するための電極として、アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４を用いる。スイッチ用サイリスタＳのカソードは共通の電極として接地されている。アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４についても同様に、複数のものを総称する場合、または不特定のものを指す場合に、単にアノードｃ、Ｎゲート電極ｄと記載する場合がある。また、Ｎゲート電極ｄを単にゲート電極ｄと記載する場合がある。本実施の形態では、アノードｃが前記第１電極に対応し、Ｎゲート電極ｄが前記第１制御電極に対応する。
スイッチ用サイリスタＳ１〜Ｓ４のＮゲート電極ｄ１〜ｄ４は、ＣＳ抵抗ＲＣＳ１〜ＲＣＳ４の一端、プルアップ抵抗ＲＰ１〜ＲＰ４の一端およびゲート横配線ＧＨ１〜ＧＨ４と接続される。相互に接続される素子の参照符号には互いに同じ番号を付して記載する。たとえば第１番目のスイッチ用サイリスタＳ１のＮゲート電極ｄ１は、第１番目のＣＳ抵抗ＲＣＳ１、第１番目のプルアップ抵抗ＲＰ１および第１番目のゲート横配線ＧＨ１と接続される。第ｉ₄（１≦ｉ₄≦ｎ、ただしｎ＝４）番目のスイッチ用サイリスタＳｉ₄のＮゲート電極ｄｉ₄は、第ｉ₄番目のＣＳ抵抗ＲＣＳｉ₄、プルアップ抵抗ＲＰｉ₄およびゲート横配線ＧＨｉ₄と接続される。さらに、ＣＳ抵抗ＲＣＳの他端は共通のセレクト信号が入力されるセレクト信号入力端子ＣＳに接続されることで相互に電気的に接続される。プルアップ抵抗ＲＰの他端は、共通の電源電圧が入力される電源電圧入力端子Ｖｃｃに接続される。ゲート横配線ＧＨは、スイッチ用サイリスタＳのＮゲート電極ｄから出力された制御信号を伝送する。本実施の形態では、スイッチ用サイリスタＳのアノードｃ１〜ｃ４が前記第２電極に対応し、セレクト信号が前記第１信号に対応する。
各スイッチ用サイリスタＳのアノードｃ１〜ｃ４は、各ゲート信号入力端子Ｇ１〜Ｇ４にそれぞれ接続される。好ましい構成として、スイッチ用サイリスタＳのアノードｃ１〜ｃ４とゲート信号入力端子Ｇ１〜Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。複数のゲート信号入力端子Ｇ１〜Ｇ４および電流制限抵抗ＲＩ１〜ＲＩ４を総称する場合または不特定のものを指す場合に、単にゲート信号入力端子Ｇおよび電流制限抵抗ＲＩとそれぞれ記載する場合がある。本実施の形態では、ゲート信号が前記第２信号に対応し、電流制限抵抗ＲＩが前記第３の抵抗体に対応する。
発光素子として用いられる発光用サイリスタＴは、ｍ個の発光素子ブロックＢ１〜Ｂｍから構成され、１つの発光素子ブロックは、ｎ個以下の発光用サイリスタＴの群からなる。ここで、複数の発光素子ブロックＢ１〜Ｂｍを総称する場合または不特定のものを指す場合に、単に発光素子ブロックＢと記載する場合がある。１つの発光素子ブロックＢを構成する発光用サイリスタＴの数は、ｎ以下である必要がある。本実施の形態ではｎ＝４であり、すべての発光素子ブロックを構成する発光用サイリスタＴの数をｎ（＝４）に設定している。したがって、発光用サイリスタＴの個数ｋと発光素子ブロックＢの個数ｍとの関係は、ｋ＝４ｍとなる。また、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、各発光素子ブロックにも前記配列方向の前記一方から前記他方へ向かって第１番から第ｍ番まで番号を付すと、第ｉ₅（１≦ｉ₅≦ｍ）番目の発光素子ブロックＢｉ₅には、第４ｉ₅−３番目から第４ｉ₅番目の発光用サイリスタＴが属する。
各発光素子ブロックＢ１〜Ｂｍに、個別に発光信号入力端子Ａ１〜Ａｍが設けられる。発光信号入力端子Ａ１〜Ａｍについて、複数のものを総称する場合または不特定のものをさす場合、単に発光信号入力端子Ａと記載する場合がある。各発光素子ブロックＢを構成する発光用サイリスタＴは、アノードａが発光素子ブロックＢごとに共通の発光信号入力端子Ａに接続されることで相互に電気的に接続される。また、各発光素子ブロックＢを構成する発光用サイリスタＴのＮゲート電極ｂはそれぞれ、異なるゲート横配線ＧＨに接続される。ゲート横配線の配線順に第１番から第４番まで番号を付すと、第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆では、第４ｉ₆−３番目の発光用サイリスタＴ４ｉ₆−３のゲート電極が１番目のゲート横配線ＧＨ１に接続され、第４ｉ₆−２番目の発光用サイリスタＴ４ｉ₆−２のゲート電極が２番目のゲート横配線ＧＨ２に接続され、第４ｉ₆−１番目の発光用サイリスタＴ４ｉ₆−１のゲート電極が３番目のゲート横配線ＧＨ３に接続され、第４ｉ₆番目の発光用サイリスタＴ４ｉ₆のゲート電極が４番目のゲート横配線ＧＨ４にそれぞれ接続される。また、第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆に属する全ての発光用サイリスタＴのアノードａが共通の発光信号入力端子Ａｉ₆に接続される。本実施の形態では、発光信号が前記第３信号に対応する。
次に、発光素子アレイチップ１に用いられる発光用サイリスタＴとスイッチ用サイリスタＳの構成と動作について説明する。
一般に、発光サイリスタは、直接遷移形のＰ型半導体とＮ型半導体とを交互に積層したＰＮＰＮ構造を有する半導体素子であり、逆阻止３端子サイリスタと同様な負性抵抗特性を有する。各半導体層をカソード側からアノード側へ順に第１半導体層（Ｎ型）、第２半導体層（Ｐ型）、第３半導体層（Ｎ型）、第４半導体層（Ｐ型）とすれば、Ｎゲート電極とは第３半導体層（Ｎ型）に設けられる制御用の電極のことであり、Ｐゲート電極とは第２半導体層（Ｐ型）に設けられる制御用の電極のことである。カソードを共通の電極として接地する場合はＮゲート電極を用い、アノードを接地する場合はＰゲート電極を用いる。いずれの導電型のゲート電極を用いるかは、アノードまたはカソードのどちらを共通の電極とするかによって決まるので、共通の電極が決まっている場合には、単にゲート電極ｂと記載する場合がある。ここで、発光信号の電圧とは、発光信号がアノードａに与えられることによって、発光用サイリスタＴのアノードａおよびカソード間に印加される電圧を意味し、発光信号の電流とは、発光信号が与えられることによって発光用サイリスタＴのアノードａに流入する電流を意味する。また、制御信号の電圧とは、制御信号がＮゲート電極ｂに与えられることによって、発光用サイリスタＴのＮゲート電極ｂおよびカソード間に印加される電圧を意味し、制御信号の電流とは、制御信号が与えられることによって、Ｎゲート電極ｂに流入する電流を意味する。
図２は、発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。
図２は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図２には負荷線７０も示されている。発光用サイリスタＴは、ゲート電極ｂに制御信号を与えることによってしきい電圧が低下するので、動作点が、順方向電圧−電流特性を表す特性曲線７１と、負荷線７０とが交わるオフ状態のｑ２点から、特性曲線７１と負荷線７０とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態のｑ１点では、アノードとカソードとの間に主電流が流れる。
具体的に数値を使って、発光用サイリスタＴの動作を説明する。ここでは、カソードの電位を０ボルト（Ｖ）として、発光信号がハイ（Ｈ）レベルのとき、アノードａに５Ｖの電位を与え、発光信号がロー（Ｌ）レベルのとき、アノードａに０Ｖの電位を与えるものとする。また制御信号がハイ（Ｈ）レベルのとき、ゲート電極ｂに５Ｖの電位を与え、制御信号がロー（Ｌ）レベルのとき、ゲート電極ｇに０Ｖの電位を与えるものとする。
まず、ゲート信号がハイ（Ｈ）レベルのとき、ゲート電極ｂの電位は５Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位５Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。順方向降下電圧は、発光サイリスタがＧａＡｓまたはＡｌＧａＡｓで作製される場合には約１．５Ｖである。したがって、発光信号をハイ（Ｈ）レベルにしても、発光用サイリスタＴは、ｑ２点のオフ状態となり発光しない。次に、ゲート信号がロー（Ｌ）レベルのとき、ゲート電極ｂの電位は０Ｖとなるので、アノード電流を流すためには、ゲート電極ｇの電位０Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。したがって、発光信号をハイ（Ｈ）レベルにすれば、発光用サイリスタＴは、ｑ１点のオン状態となりアノード電流が流れ発光する。
なお、スイッチ用サイリスタＳの構成およびその動作も、発光用サイリスタＴの場合と同様に説明することができる。
次に、図１に示した発光素子アレイチップ１の概略的な動作について等価回路図を用いて説明する。
図３は、発光素子アレイチップＬ１の動作を説明するために、図１に示す等価回路図のうちの一部を抽出した図であり、図４は、図３に示す等価回路図を論理回路図記号で示す論理回路図である。図３において、図１と対応する部分には同一の参照符号を付し、説明を省略する。なお、図３では、発光信号入力端子Ａ１と発光信号の出力端子λ１との間、およびゲート信号入力端子Ｇ１とゲート信号の出力端子μ１との間に、１００Ωの大きさの負荷抵抗ＲＬ１，ＲＬ２を設けている。また、プルアップ抵抗ＲＰ１の大きさを２ｋΩに設定し、ＣＳ抵抗ＲＣＳ１の大きさを２ｋΩとし、プルアップ抵抗ＲＰ１の他端には、電源電圧Ｖｃｃとして５Ｖが入力される。なお、図１に示した電流制限抵抗ＲＩはより好ましい構成として例示したものであるので、図３および図５においては用いていない。電流制限抵抗ＲＩの有無によらず、発光素子アレイチップ１の基本的動作は同じである。
図５は、本実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。横軸は時間（単位；１マイクロ秒（μｓ）／ｄｉｖ）、縦軸は信号レベル（単位；ボルト（Ｖ））を示している。図３と図５との対応を示すと、図５で、太い実線はスイッチ用サイリスタＳ１のゲート電極ｄ１の電位、細い実線はセレクト信号入力端子ＣＳの電位、太い破線はスイッチ用サイリスタＳ１のアノードｃ１の電位、細い破線は発光用サイリスタＴ１のアノードａ１の電位をそれぞれ示す。なお、測定は図３に示した１番目の発光用サイリスタＴ１，スイッチ用サイリスタＳ１について行っているが、他の素子についても同様の結果が得られる。
図５に示した動作特性の測定では、発光信号としてハイ（Ｈ）レベルの５ｍＡの電流を与え、発光信号を与えていないときは、ロー（Ｌ）レベルであって、発光用サイリスタＴに電流が流れない状態（０ｍＡ）とする。また、ゲート信号としてゲート信号入力端子Ｇにハイ（Ｈ）レベルの５Ｖの電圧を与え、ゲート信号を与えていないときは、ロー（Ｌ）レベルであって０Ｖの電位が印加されている状態とする。また、セレクト信号としてロー（Ｌ）レベルの０Ｖの電位をセレクト信号入力端子ＣＳに与え、セレクト信号を与えていないときは、ハイ（Ｈ）レベルであって５Ｖの電位が印加されている状態とする。また測定中において電源電圧Ｖｃｃとして５Ｖをプルアップ抵抗ＲＰ１の他端に印加している。負荷抵抗ＲＬ１，ＲＬ２、プルアップ抵抗ＰＲ１およびＣＳ抵抗ＲＣＳ１は、図３に示したものと同じに設定し、好ましい形態として用いる電流制限抵抗ＲＩは、組込まれていない。
まず、図５に示すｔｍ１の時間帯では、ゲート信号、セレクト信号および発光信号を入力した状態であって、ゲート信号入力端子Ｇの電圧がハイレベル（５Ｖ）に設定され、セレクト信号入力端子ＣＳの電圧がローレベル（０Ｖ）に設定され、発光信号入力端子に印加される電流がハイレベル（５ｍＡ）に設定される。
この場合、細い実線で示すようにセレクト信号入力端子ＣＳは、ほぼ０Ｖであり、かつ電源電圧Ｖｃｃは、５Ｖである。仮にスイッチ用サイリスタＳ１および発光用サイリスタＴ１がオフ状態であれば、ゲート電極ｄ１の電位はＣＳ抵抗ＲＣＳ１とプルアップ抵抗ＲＰ１の分圧比である約２．５Ｖを示すが、ｔｍ１の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられているので、スイッチ用サイリスタＳ１はオン状態に遷移する。この結果、太い実線で示されるゲート電極ｄ１の電位は、ほぼ０Ｖを示す。この状態では、スイッチ用サイリスタＳ１のゲート電極ｄ１と、発光用サイリスタＴ１のゲート電極ｂ１とは、ゲート横配線ＧＨ１で接続されているので、発光用サイリスタＴ１のゲート電極ｂ１の電位もほぼ０Ｖを示すことになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳ１のゲート電極ｄ１から発光用サイリスタＴ１のゲート電極ｂ１へゲート横配線ＧＨ１を伝送して入力されたことを意味する。さらに、発光用サイリスタＴ１のアノードａ１にもハイレベル（５ｍＡ）の発光信号が与えられることによって、発光用サイリスタＴ１もオン状態に遷移して発光する。このように発光用サイリスタＴ１がオン状態の場合、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光用サイリスタＴの駆動電圧レベルである約１.８Ｖを示している。また、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、スイッチ用サイリスタＳ１がオン状態となったときの、スイッチ用サイリスタＳの駆動電圧レベルである約２Ｖを示している。
次に、図５に示すｔｍ２の時間帯では、セレクト信号および発光信号が入力され、ゲート信号が入力されていない状態であって、ゲート信号入力端子Ｇの電圧がローレベル（０Ｖ）に設定され、セレクト信号入力端子ＣＳの電圧がローレベル（０Ｖ）に設定され、発光信号入力端子に印加される電流がハイレベル（５ｍＡ）に設定される。
この場合も、細い実線で示すようにセレクト信号入力端子ＣＳは、ほぼ０Ｖである。しかし、ｔｍ１の時間帯と異なり、ゲート信号入力端子Ｇの電圧がローレベル（０Ｖ）なので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖであり、スイッチ用サイリスタＳ１はオフ状態である。したがって、太い破線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位は、ＣＳ抵抗ＲＣＳ１とプルアップ抵抗ＲＰ１との分圧比である約２．５Ｖを示し、ゲート電極ｄ１と接続された発光用サイリスタＴ１のゲート電極ｂ１の電位も約２．５Ｖになる。発光用サイリスタＴ１のアノードａ１には、ハイレベル（５ｍＡ）の発光信号が与えられているが、この場合の発光用サイリスタＴ１のしきい電圧より低いためオフ状態となる。また、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号の入力レベルである５ｍＡの電流を流したときの電位として２．５Ｖを示している。
次に、図５に示すｔｍ３の時間帯では、ゲート信号、および発光信号を入力し、セレクト信号を入力していない状態であって、ゲート信号入力端子Ｇの電圧がハイレベル（５Ｖ）に設定され、セレクト信号入力端子ＣＳの電圧がハイレベル（５Ｖ）に設定され、発光信号入力端子に印加される電流がハイレベル（５ｍＡ）に設定される。
この場合、細い実線で示すようにセレクト信号入力端子ＣＳはほぼ５Ｖである。太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖになるが、図５に示す実験結果ではＣＲ時定数のために、ｔｍ３の時間帯において３〜５Ｖの電位を示している。ゲート信号入力端子Ｇにはハイレベル（５Ｖ）の電圧が与えられているが、ゲート電極ｄ１の電位が高いためにしきい電圧がゲート信号の電圧レベルより高くなり、スイッチ用サイリスタＳ１はオフ状態になる。したがって、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、ゲート信号の入力レベルである５Ｖを示している。同様に、発光用サイリスタＴ１にはハイレベル（５ｍＡ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が高いために、発光用サイリスタＴ１はオフ状態になる。したがってまた、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号の入力レベルである５ｍＡの電流を流したときの電位として２．５Ｖを示している。
最後に、図５に示すｔｍ４の時間帯では、発光信号のみを入力し、ゲート信号およびセレクト信号を入力していない状態であって、ゲート信号入力端子Ｇの電圧がローレベル（０Ｖ）に設定され、セレクト信号入力端子ＣＳの電圧がハイレベル（５Ｖ）に設定され、発光信号入力端子に印加される電流がハイレベル（５ｍＡ）に設定される。
この場合、細い実線で示すようにセレクト信号入力端子ＣＳはほぼ５Ｖであり、太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖを示す。また、ゲート信号入力端子Ｇの電圧がローレベル（０Ｖ）なので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖを示し、スイッチ用サイリスタＳ１はオフ状態である。一方、発光用サイリスタＴ１にはハイレベル（５ｍＡ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が５Ｖと高いために、発光用サイリスタＴ１はオフ状態になる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号の入力レベルである５ｍＡの電流を流したときの電位として２．５Ｖを示している。
以上のように、ｔｍ１の時間帯においては、セレクト信号を与えた状態で、ゲート信号をスイッチ用サイリスタＳ１のアノードｃ１に与えると、スイッチ用サイリスタＳ１がオン状態となってゲート電極ｄ１の電位がローレベル（０Ｖ）になる。このゲート電極ｄ１のローレベル（０Ｖ）の電位が制御信号としてゲート横配線ＧＨ１を伝送してスイッチ用サイリスタＳ１のゲート電極ｄ１に伝送され、発光用サイリスタＴ１のゲート電極ｂ１の電位も０Ｖになる。そして、制御信号が与えられた状態で発光用サイリスタＴ１のアノードａ１に発光信号が与えられると、発光用サイリスタＴ１を発光させることができる。このようにセレクト信号、ゲート信号および発光信号の３つの信号の全てが与えられたときにのみ発光用サイリスタＴ１が発光し、３つの信号のうちの１つでも与えられなければ発光用サイリスタＴ１は発光しない。
図３および図４に示す回路の真理値表を表１にまとめる。表１において出力がハイ（Ｈ）レベルのときに、発光用サイリスタＴ１が発光し、出力がロー（Ｌ）レベルのときには、発光用サイリスタＴ１は、消灯している。表１からわかるように、セレクト信号入力端子ＣＳがロー（Ｌ）レベル、かつゲート信号入力端子Ｇ１がハイ（Ｈ）レベル、かつ発光信号入力端子Ａ１がハイ（Ｈ）レベルのときにのみ発光用サイリスタＴ１を選択的に発光させることができる。

図１に示す発光素子アレイチップ１においても、同様のことが成立する。発光素子アレイチップ１のスイッチ用サイリスタＳのゲート電極ｄは共通のセレクト信号入力端子ＣＳに接続されているので、共通のセレクト信号入力端子ＣＳからローレベルの電圧が入力されると、全てのスイッチ用サイリスタＳ１〜Ｓ４のゲート電極ｄ１〜ｄ４の電位がＣＳ抵抗ＲＣＳの抵抗値とプルアップ抵抗ＲＰの抵抗値との分圧比で決まる電位（例えばこの例において分圧比が１：１のときには約２．５Ｖ）になる。この状態が、発光素子アレイチップ１の選択状態（セレクト状態）である。このセレクト状態のときに、第ｉ₇（１≦ｉ₇≦４）番目のゲート信号入力端子Ｇｉ₇から第ｉ₇番目のスイッチ用サイリスタＳｉ₇のアノードｃｉ₇にゲート信号が入力されると、その入力された第ｉ₇番目のスイッチ用サイリスタＳｉ₇がオン状態に遷移する。すると、第ｉ₇番目のスイッチ用サイリスタＳｉ₇のゲート電極ｄｉ₇の電圧がほぼ０Ｖになり、この結果、そのゲート電極ｄｉ₇に接続された第ｉ₇番目のゲート横配線ＧＨｉ₇、およびその第ｉ₇番目のゲート横配線に接続された発光用サイリスタＴのゲート電極ｂの電圧がほぼ０Ｖになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳｉ₇のゲート電極ｄｉ₇から発光用サイリスタＴのゲート電極ｂへゲート横配線ＧＨｉ₇を伝送して入力されたことを意味する。さらに第ｉ₇番目のゲート横配線ＧＨｉ₇に接続された発光用サイリスタＴのアノードａに発光信号を与えることで、その発光用サイリスタＴを選択的に発光させることができる。
以上のように、ローレベルのセレクト信号が入力されてスイッチ用サイリスタＳがセレクト状態にあるときに、スイッチ用サイリスタＳのうち、ゲート信号がアノードｃに入力されたスイッチ用サイリスタＳはオン状態に遷移する。スイッチ用サイリスタＳがオン状態に遷移するとそのゲート電極ｄの電位は０Ｖになり、スイッチ用サイリスタＳとゲート横配線で接続された発光用サイリスタＴのゲート電極ｂの電位も０になる。この状態で発光用サイリスタＴのアノードａに発光信号が入力されると、その発光用サイリスタはオン状態に遷移し発光する。セレクト信号が入力されていないとき（セレクト状態にないとき）には、ゲート信号が発光素子アレイチップ１のスイッチ用サイリスタＳのアノードｃに入力されても、スイッチ用サイリスタＳはオン状態に遷移することはない。したがって、そのスイッチ用サイリスタＳにゲート横配線ＧＨで接続された発光用サイリスタＴのアノードａに発光信号を与えても、その発光用サイリスタＴを発光させることはできない。このように、セレクト信号によって、ゲート信号をスイッチ用サイリスタＳから発光用サイリスタＴに受け渡すか否かを制御することができることから、複数の発光素子アレイチップを用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。
また、図１に示した発光素子アレイチップ１においては、発光素子ブロックＢ内においてアノードａが共通の発光信号入力端子Ａに接続されるため、発光素子アレイチップ１内においてもダイナミック駆動を実現できる。図１では、発光信号は発光素子ブロックＢごとに設置された発光信号入力端子Ａに入力される。発光信号は、選択された発光素子ブロックＢのすべての発光用サイリスタＴのアノードａに与えられるが、同じブロックに属する発光用サイリスタＴは異なるゲート横配線ＧＨに接続されているため、ゲート信号によって発光させる発光用サイリスタＴを選択的に発光させることができる。
このようにすれば、複数の発光素子ブロックＢにおいてゲート横配線ＧＨを共用することができるため、複数の発光素子ブロック間で時分割駆動をすることができ、発光用サイリスタＴの数が多くてもゲート横配線ＧＨの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線ＧＨの数が減るから、スイッチ用サイリスタＳの数も少なくて済み構成を簡単にすることができる。
また、図１に示した発光素子アレイチップ１においては、好ましい構成として、スイッチ用サイリスタＳのアノードｃ１，ｃ２，ｃ３，ｃ４とゲート信号入力端子Ｇ１、Ｇ２、Ｇ３、Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。なお、電流制限抵抗について複数のものを総称する場合または不特定のものを指す場合には単に電流制限抵抗ＲＩと記載する場合がある。
発光素子アレイを用いて発光装置を構成する場合には、高速化の目的で、複数の発光素子アレイチップ１にセレクト信号を同時に与えて、複数の発光素子アレイチップ１を同時にセレクト状態にすることができる。このとき、セレクト状態にある複数の発光素子アレイチップ１間では、ゲート信号が共用されているので、複数のスイッチ用サイリスタＳが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、ゲート信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタＳのアノードｃに入力されるゲート信号のタイミングがずれる場合には、最初にゲート信号が入力されるスイッチ用サイリスタＳがスイッチングして主電流が流れると、遅れてゲート信号が入力されるスイッチ用サイリスタＳは、ゲート信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、各スイッチ用サイリスタＳのアノードｃに接続された電流制限抵抗ＲＩを介してゲート信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
次に、本実施の形態の発光素子アレイチップ１の構成について具体的に説明する。
図６は、第１の実施の形態の発光素子アレイチップ１の基本構成を示す平面図である。図７は、図６の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。図８は、図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。なお図６は、各発光用サイリスタＴの光の出射方向を紙面の垂直手前側として配置された発光素子アレイチップ１の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、電源ライン１１、セレクト信号伝送路１４、電源用ボンディングパッドＶｓ、セレクト信号入力端子ＣＳ、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、およびＣＳ抵抗ＲＣＳは、図の理解を容易にするため斜線を付して示されている。
発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。
発光用サイリスタＴは、ＰＮＰＮ構造を有する発光サイリスタによって形成されるので、Ｐ型半導体と、Ｎ型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタＴはゲート電極ｂ１〜ｂｋに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、前記発光信号がアノードａ１〜ａｋに与えられたとき発光する。
発光用サイリスタＴ１〜Ｔｋは、発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードａは共通の発光信号入力端子Ａとしてのボンディングパッドに接続される。なお、発光信号入力端子Ａとしてのボンディングパッドを単に発光信号用ボンディングパッドＡと記載する場合がある。本実施の形態における発光信号用ボンディングパッドＡは、前記第３ボンディングパッドに対応する。また、本実施の形態では、ゲート横配線ＧＨの本数に等しい４個の発光用サイリスタＴが１つの発光素子ブロックＢを構成する。たとえば、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付すと、第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆に属する第４ｉ₆−３番目から第４ｉ₆番目の全ての発光用サイリスタＴ４ｉ₆−３〜Ｔ４ｉ₆のアノードａと、発光信号用ボンディングパッドＡｉ₆との間に接続部６０が設けられて、電気的に接続される。発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡと接続部６０とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。
配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ドットパーインチ（ｄｐｉ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。
各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路１４は、接続部７５を介してセレクト信号入力端子ＣＳとしてのボンディングパッドに接続される。セレクト信号入力端子ＣＳとしてのボンディングパッドを単にセレクト信号入力端子ＣＳと記載する場合がある。本実施の形態におけるセレクト信号用ボンディングパッドＣＳは、前記第１ボンディングパッドに対応する。また、各ゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。
発光用サイリスタＴのゲート電極ｂ１〜ｂｋは、本実施の形態では、後述する第３半導体層２４によって構成され、ゲート横配線ＧＨ１〜ＧＨ４のいずれかとの間に接続部６１，６２，６３，６４が形成される。ここで、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向の前記一方から他方へ向かって発光素子ブロックＢに第１番から第ｍ番まで番号を付すことにすれば、前記配列方向に沿う第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆に属する第４ｉ₆−３番目から第４ｉ₆番目の発光用サイリスタＴについては、第４ｉ₆−３番目の発光用サイリスタＴ４ｉ₆−３のゲート電極と第１番目のゲート横配線ＧＨ１との間に接続部６１が形成され、第４ｉ₆−２番目の発光用サイリスタＴ４ｉ₆−２のゲート電極と第２番目のゲート横配線ＧＨ２との間に接続部６２が形成され、第４ｉ₆−１番目の発光用サイリスタＴ４ｉ₆−１のゲート電極と第３番目のゲート横配線ＧＨ３との間に接続部６３が形成され、第４ｉ₆番目の発光用サイリスタＴ４ｉ₆のゲート電極と第４番目のゲート横配線ＧＨ４との間に接続部６４が形成される。また、第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆に属する全ての発光用サイリスタＴのアノードａと前記配列方向に沿うｉ₆番目の発光信号入力端子Ａｉ₆との間に接続部６０が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。
スイッチ用サイリスタＳは、好ましい構成として、前記発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタＳのアノードｃにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Ｇとしてのボンディングパッドを単にゲート信号用ボンディングパッドＧと記載する場合がある。本実施の形態では、ゲート信号用ボンディングパッドＧは前記第２ボンディングパッドに対応する。アノードｃとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタＳの個数ｎはゲート横配線ＧＨの本数に等しく、本実施の形態ではｎ＝４である。また、ＣＳ抵抗ＲＣＳも、前記発光信号入力端子Ａとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタＳに近接して配置される。
本実施の形態におけるスイッチ用サイリスタＳのゲート電極ｄは、後述する第３半導体層３４で構成される。スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとの間には接続部６５が形成され、さらにゲート電極ｄと対応するゲート横配線ＧＨとの間にも接続部６６が形成されることで電気的に接続される。ゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５と、ゲート電極ｄとゲート横配線ＧＨとを接続する接続部６６とは一体に形成される。また、ＣＳ抵抗ＲＣＳは、半導体膜のシート抵抗を利用したもので構成され、ＣＳ抵抗ＲＣＳとセレクト信号伝送路１４との間に接続部６７が形成される。
プルアップ抵抗ＲＰは、本実施の形態では、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。プルアップ抵抗ＲＰは半導体膜のシート抵抗を利用したものである。プルアップ抵抗ＲＰの一部と電源ライン１１との間に接続部６８が形成され、プルアップ抵抗の接続部６８の側に電源電圧Ｖｃｃが与えられる。
電源ライン１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、発光信号用ボンディングパッドＡを挟んでゲート横配線ＧＨと離反する側に配置される。電源ライン１１は、接続部６９によって、電源電圧Ｖｃｃが与えられるボンディングパッドに電気的に接続される。電源電圧Ｖｃｃが与えられるボンディングパッドを単に電源用ボンディングパッドＶｓと記載する場合がある。
発光用サイリスタＴのアノードａ、スイッチ用サイリスタＳのアノードｃ、ゲート横配線ＧＨ、セレクト信号伝送路１４、電源ライン１１、接続部６０〜６９、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳ、および電源用ボンディングパッドＶｓは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。
また、図６に示す発光素子アレイチップ１は、好ましい構成として、スイッチ用サイリスタＳの表面（基板反対側）に遮光部として遮光膜１２を設けている。スイッチ用サイリスタＳは、発光用サイリスタＴと同様にスイッチングの際に発光するが、その発光は不要であり、発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために、遮光膜１２が用いられる。遮光膜１２としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適に用いられる。また、スイッチ用サイリスタＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図６の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳを配置するようにしてもよい。
なお、前述した電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、図６に示した発光素子アレイチップ１の平面図においては用いていない。
以下、発光素子アレイチップ１の構成について、図７〜図９を参照してさらに詳細に説明する。
発光用サイリスタＴには、基板２１の厚み方向Ｚの一表面上に第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７がこの順に積層される構造が含まれる。ここで、第１半導体層２２と第３半導体層２４とには、Ｎ型またはＰ型のいずれか一方の導電型が用いられ、第２半導体層２３と第４半導体層２５には他方の導電型が用いられることによって、ＮＰＮＰまたはＰＮＰＮのサイリスタ構造が形成される。また、オーミックコンタクト層２７には、第４半導体層２５と同じ導電型の半導体が用いられる。
スイッチ用サイリスタＳは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層３２、第２半導体層３３、第３半導体層３４、第４半導体層３５、およびオーミックコンタクト層３７がこの順に積層されて形成される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳについても同様である。
基板２１には、本実施の形態では、第１半導体層２２と同じ導電型の半導体基板が用いられる。基板２１の厚み方向Ｚで、各半導体層２２〜２５が積層されている表面とは反対側の表面上には、全面にわたって裏面電極２６が形成される。裏面電極２６は、金属材料および合材料などの導電性を有する材料によって形成される。具体的には裏面電極２６は、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）および金と亜鉛との合金（ＡｕＺｎ）などによって形成される。裏面電極２６は、各発光用サイリスタＴの共通の電極として用いられる。
本実施の形態では、第１半導体層２２と第３半導体層２４の導電型はＮ型であり、第２半導体層２３と第４半導体層２５の導電型はＰ型である。したがって、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードが共通の電極としての裏面電極２６に接続され、ゲート電極にはＮゲート電極が用いられる。裏面電極２６を接地して、カソード電位を零（０）ボルト（Ｖ）にすると、各発光用サイリスタＴのアノードａに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。
絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードａからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４と、第４半導体層２５との界面付近で、第３半導体層２４寄りの領域において光が発生する。
発光用サイリスタＴのアノードａの配列方向Ｘの長さＷ３は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノードａは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ３を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。
基板２１、各半導体層２２〜２５およびオーミックコンタクト層２７の材料などについてさらに具体的に説明する。
基板２１は、ＩＩＩ−Ｖ族化合物半導体およびＩＩ−ＶＩ族化合物半導体などの結晶成長が可能な半導体基板であり、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などの半導体材料によって形成される。
第１半導体層２２は、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第１半導体層２２のキャリア密度は、１×１０¹⁸ｃｍ^-3程度のものが望ましい。
第２半導体層２３は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第２半導体層２３を形成する半導体材料には、第１半導体層２２を形成する半導体材料のエネルギーギャップと同じ、もしくは第１半導体層２２を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第２半導体層２３のキャリア密度は１×１０¹⁷ｃｍ^-3程度のものが望ましい。
第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第３半導体層２４を形成する半導体材料には、第２半導体層２３を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第３半導体層２４のキャリア密度は、１×１０¹⁸ｃｍ^-3程度のものであることが望ましい。第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成することによって、発光素子として高い内部量子効率を得ることができる。
第４半導体層２５は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第４半導体層２５を形成する半導体材料には、第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが大きいものが選ばれる。第４半導体層２５のキャリア密度は、１×１０¹⁸ｃｍ^-3程度のものであることが望ましい。
オーミックコンタクト層２７は、ガリウム砒素（ＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される第４半導体層２５と同じ導電型の半導体層であり、アノード配線Ｅとのオーミック接合を行うためのものである。オーミックコンタクト層２７のキャリア密度は１×１０¹⁹ｃｍ^-3以上のものが望ましい。
第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴおよびスイッチ用サイリスタＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴおよびスイッチ用サイリスタＳを同時に形成することになるので、スイッチ用サイリスタＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
なお、絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な各貫通孔２９，３０を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことで作製される。
図８に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２と、第２半導体層２３と、第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、第４半導体層２５と、オーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０１を構成する。被接続部１０１の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４のうち、被接続部１０１を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層２４の表面を露出させて被接続部１０１を形成するときに、第４半導体層２５が残存しないようにオーバーエッチングするためである。
スイッチ用サイリスタＳの幅方向Ｙの形状についても同様に、スイッチ用サイリスタＳの第１半導体層３２と、第２半導体層３３と、第３半導体層３４とのゲート横配線ＧＨ寄りの端部は、第４半導体層３５と、オーミックコンタクト層３７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０２を構成する。また、オーバーエッチングを施すために、第３半導体層３４のうち、被接続部１０２を構成する部分の厚みは、第４半導体層３５が積層される部分の厚みよりも小さく形成される。
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されるとともに、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、発光用サイリスタＴとスイッチ用サイリスタＳとが絶縁層２８によって電気的に絶縁される。発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよびセレクト信号伝送路１４が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線と離反する側の絶縁層２８の表面には、電源ライン１１が形成され、さらにその表面に沿って絶縁層１０３が形成される。
形成された絶縁層２８，１０３のうち、発光用サイリスタＴの前記被接続部１０１およびゲート横配線ＧＨの表面（基板反対側）に積層される部分には、貫通孔１０４，１０５が形成される。発光用サイリスタＴの第３半導体層２４（ゲート電極ｂに対応する）とゲート横配線ＧＨとを電気的に接続する接続部６１は、これらの貫通孔１０４，１０５の部分および貫通孔１０４，１０５に挟まれた絶縁層２８，１０３の部分に積層して設けられる。また、絶縁層２８，１０３のうち、スイッチ用サイリスタＳの前記被接続部１０２およびゲート横配線ＧＨの表面（基板反対側）に積層される部分にも、貫通孔１０５，１０６が形成される。スイッチ用サイリスタＳの第３半導体層３４（ゲート電極ｄに対応する）とゲート横配線ＧＨを電気的に接続する接続部６６は、これらの貫通孔１０５，１０６の部分および貫通孔１０５，１０６に挟まれた絶縁層２８，１０３とに積層して設けられる。図８に示すように、ゲート横配線ＧＨに積層する部分の絶縁層１０３に設けられた貫通孔１０５が共通する場合には、前記接続部６１，６６は一体で形成される。
また、前述したように、発光用サイリスタＴに積層される絶縁層２８のうち、オーミックコンタクト層２７の表面（基板反対側）に積層される部分の一部には貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。アノードａは、発光信号入力端子Ａとの接続部６０とともに一体形成される。接続部６０は発光用サイリスタＴの第４半導体層２５とオーミックコンタクト層２７のゲート横配線ＧＨ寄りの端部の一部を覆い、第３半導体層２４に設けられた被接続部１０１に積層された絶縁層２８の表面（基板反対側）の一部も積層して形成される。同様に、スイッチ用サイリスタＳに積層される絶縁層２８のうち、オーミックコンタクト層３７の表面（基板反対側）に積層される部分の一部には貫通孔１０７が形成される。この貫通孔１０７にアノードｃの一部が形成されて、オーミックコンタクト層３７に接触している。
またスイッチ用サイリスタＳは遮光膜１２で覆われる。遮光膜１２の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層３５およびオーミックコンタクト層３７の、発光用サイリスタＴと反対側の端部を覆い、遮光膜１２の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの第３半導体層３４の前記被接続部１０２を覆い、セレクト信号伝送路１４とスイッチ用サイリスタＳとの中央付近まで延びる。
図９は、図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２５，３２〜３５のいずれかからなる半導体層を薄膜抵抗として利用すればよい。本実施の形態では、プルアップ抵抗ＲＰは、第１半導体層５２、第２半導体層５３、および第３半導体層５４によって構成される半導体薄膜を利用しており、ＣＳ抵抗ＲＣＳは、第１半導体層４２、第２半導体層４３、および第３半導体層４４を利用している。ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、本実施の形態では、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２５，３２〜３５およびオーミックコンタクト層２７，３７を形成するときに同時に形成されるので、新たな製造工程を必要としない。
ＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの一方の端部の表面は、スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５の一端が接続され、ＣＳ抵抗ＲＣＳの一端に相当する。またＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの他方の端部は、セレクト信号伝送路１４とＣＳ抵抗ＲＣＳとを接続する接続部６７の一端が接続され、ＣＳ抵抗ＲＣＳの他端に相当する。
ＣＳ抵抗ＲＣＳを構成する第１半導体層４２、第２半導体層４３、および第３半導体層４４と、プルアップ抵抗ＲＰを構成する第１半導体層５２、第２半導体層５３、および第３半導体層５４との全体の厚みを決定するためのエッチング工程も、前記被接続部１０１，１０２の形成と同時に行われる。したがって、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの厚みと前記被接続部１０１，１０２の厚みは等しい。
図９において、絶縁層２８は、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの表面に沿って形成されるとともに、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとの間にも形成され、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとが絶縁層２８によって電気的に絶縁される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路１４および電源ライン１１が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。
形成された絶縁層２８，１０３のうち、セレクト信号伝送路１４およびＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの他端部の表面（基板反対側）に積層される部分には、貫通孔１０９，１１０が形成されて、それらを電気的に接続するための接続部６７が設けられる。また、絶縁層２８のうち、ＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの一端部の表面（基板反対側）に積層される部分にも貫通孔１１１が形成され、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５が設けられる。さらに、形成された絶縁層２８，１０３のうち、プルアップ抵抗ＲＰと電源ライン１１に積層される部分にも貫通孔１１２，１１３が形成され、それらを電気的に接続する接続部６８が形成される。
図１０は、本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは、２以上の正の整数）と、前記発光素子アレイチップＬ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１と、セレクト信号を供給するセレクト信号駆動ＩＣ１３２とを含んで構成される。各駆動ＩＣは後述する制御部９６に基づいて、画像情報を出力する。各発光素子アレイチップＬ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬと記載する。また、発光素子アレイチップＬを単にアレイチップＬと記載する場合がある。本実施の形態では各アレイチップＬには、図１に示す第１の実施の形態の発光素子アレイチップ１を用いる。なお、セレクト信号駆動ＩＣ１３２が前記第１の駆動回路に対応し、ゲート信号駆動ＩＣ１３１が前記第２の駆動回路に対応し、発光信号駆動ＩＣ１３０が前記第３の駆動回路に対応する。
各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図１０には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣ１３２とは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３２の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
前述したように、図１および図５に示す第１の実施の形態の発光素子アレイチップ１には、ｍ個の発光信号用ボンディングパッドＡ、１個のセレクト信号用ボンディングパッドＣＳ、および４個のゲート信号用ボンディングパッドＧが含まれる。さらに前記プルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される正電源を接続するための電源用ボンディングパッドＶｓが必要であり、図１０に図示されている。なお、図１０に示されたｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、第ｉ₁₀（１≦ｉ₁₀≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳをセレクト信号用ボンディングパッドＣＳｉ₁₀と記載する。不特定のアレイチップＬのセレクト信号用ボンディングパッドＣＳ１〜ＣＳｐを指すときは、単にセレクト信号用ボンディングパッドＣＳと記載する場合がある。
発光信号駆動ＩＣ１３０は、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。発光信号出力端子λ１〜λｍについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子λと記載する場合がある。各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、発光信号用ボンディングパッドＡ１〜Ａｍに第１番から第ｍ番まで番号を付し、また発光信号出力端子λ１〜λｍにも第１番から第ｍ番まで番号を付すと、ｐ個のアレイチップのそれぞれの第ｉ₈（１≦ｉ₈≦ｍ）番目の発光信号用ボンディングパッドＡｉ₈同士が電気的に接続され、さらに第ｉ₈番目の発光信号出力端子λｉ₈に電気的に接続される。
ゲート信号駆動ＩＣ１３１は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。ゲート信号出力端子μ１〜μ４について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子μと記載する場合がある。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４にも第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ₉（１≦ｉ₉≦４）番目のゲート信号用ボンディングパッドＧｉ₉同士が電気的に接続され、さらに第ｉ₉番目のゲート信号出力端子μｉ₉に電気的に接続される。
セレクト信号駆動ＩＣ１３２はアレイチップＬと同数（ｐ個）のセレクト信号出力端子ν１〜νｐを有する。セレクト信号出力端子ν１〜νｐについて、複数のものを総称する場合または不特定のものを指す場合に、単にセレクト信号出力端子νと記載する場合がある。各セレクト信号用ボンディングパッドＣＳｉ₁₀とセレクト信号出力端子νとの接続は、各アレイチップと個別に接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐにも第１番から第ｐ番まで番号を付すと、第ｉ₁₀（１≦ｉ₁₀≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳｉ₁₀と第ｉ₁₀番目のセレクト信号出力端子νｉ₁₀とが電気的に接続される。
前述したように、各アレイチップＬのセレクト信号用ボンディングパッドＣＳとセレクト信号出力端子νとが個別に接続されるので、セレクト信号駆動ＩＣ１３２は、各アレイチップＬのセレクト信号用ボンディングパッドＣＳに順番にセレクト信号を出力して、アレイチップＬを順番にセレクト状態にすることできる。一方、各アレイチップＬとゲート信号駆動ＩＣ１３１との配線は共用されているので、例えば、第ｉ₉（１≦ｉ₉≦４）番目のゲート信号出力端子μｉ₉から出力されたゲート信号は、すべてのアレイチップＬの第ｉ₉（１≦ｉ₉≦４）番目のゲート信号用ボンディングパッドＧｉ₉に入力され、すべてのアレイチップＬの第ｉ₉番目のスイッチ用サイリスタＳｉ₉のアノードｃｉ₉に入力される。しかし、各アレイチップＬの第ｉ₉番目のスイッチ用サイリスタＳｉ₉の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップＬのみである。さらに、セレクト状態にあるアレイチップＬの第ｉ₉番目のゲート横配線ＧＨｉ₉に接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ１３０から発光信号が入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。
このように、セレクト状態にあるアレイチップＬを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小型でかつ安定に動作する発光装置が実現できる。
図１１は、発光装置１０の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図１１では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動ＩＣ１３２のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、およびセレクト信号出力端子ν）から出力される信号（発光信号、ゲート信号およびセレクト信号）の波形が示されている。さらに、プルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される電源電圧Ｖｃｃの波形も示されている。なお、図１１では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いている。
本実施の形態では、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３１は、ハイ（Ｈ）レベルのとき１ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。セレクト信号駆動ＩＣ１３２は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。また、プルアップ抵抗の他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される電源電圧Ｖｃｃは５Ｖである。
図１１を用いて、発光装置１０の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号はハイ（Ｈ）レベルであるので、どのアレイチップも選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に入力されるセレクト信号をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ１がセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のみ、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に入力されるゲート信号がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に入力されるゲート信号がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のみ、第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、時刻ｔ８〜ｔ１１では、第３番目のゲート信号入力端子Ｇ３に入力されるゲート信号がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第３番目のスイッチ用サイリスタＳ３がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ９〜ｔ１０で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。また、時刻ｔ１１〜ｔ１４では、第４番目のゲート信号入力端子Ｇ４に入力されるゲート信号がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第４番目のスイッチ用サイリスタＳ４がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ１２〜ｔ１３で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第４番目のゲート横配線ＧＨ４に接続された発光用サイリスタＴが発光する。時刻ｔ１５で、第１番目のアレイチップＬ１のスイッチ用サイリスタＳのゲートがハイ（Ｈ）レベルに遷移し、第１番目のアレイチップＬ１の選択状態は終了するとともに、時刻ｔ１５で第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳ２に入力されるセレクト信号がロー（Ｌ）レベルに遷移し、第２番目のアレイチップＬ２の選択状態が開始する。
このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。
図１２は、本実施の形態の発光素子アレイチップ１を含んだ前記発光装置１０を使用した画像形成装置の基本的構成を示す側面図である。
画像形成装置８７は、電子写真方式の画像形成装置であり、前記発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを、感光体ドラム９０への露光装置に使用している。発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣ（発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、セレクト信号駆動ＩＣ１３２）が設けられる回路基板に実装される。
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ、集光部であるレンズアレイ８８Ｙ，８８Ｍ，８８Ｃ，８８Ｋ、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋと各駆動ＩＣ１３０，１３１，１３２，１３６とが実装された回路基板およびレンズアレイ８８を保持する第１ホルダ８９Ｙ，８９Ｍ，８９Ｃ，８９Ｋ、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋ、４つの現像剤供給部９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写部である転写ベルト９２、４つのクリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋ、４つの帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋ、定着部９５、ならびに制御部９６を含んで構成される。
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣによって各色のカラー画像情報に基づいて駆動される。たとえば、４つ発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの配列方向Ｘの長さは、たとえば２００ｍｍ〜４００ｍｍに選ばれる。
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの周囲には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに現像剤を供給する現像剤供給部９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写ベルト９２、クリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋ、および帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに対して共通に設けられる。
前記感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、第２ホルダによって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの回転軸方向と、各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの前記配列方向Ｘとがほぼ一致するようにして位置合わせされる。
転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着部９５に搬送される。定着部９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、回転駆動部によって回転される。
制御部９６は、前述した各駆動ＩＣ１３０，１３１，１３２，１３６にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋを回転駆動する回転駆動部、現像剤供給部９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写ベルト９２、帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋおよび定着部９５の各部を制御する。
このような構成の画像形成装置８７では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極ｇに接続されているゲート横配線ＧＨを伝送するゲート信号によって切り換えるため、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小形化することができ、さらにこのゲート信号駆動ＩＣ１３１についても主電流を切り換えることが無いため、ＩＣの容量が小さくできるので、小形化および低コスト化を実現することができる。
以上のように、本実施の形態の発光素子アレイチップ１によれば、スイッチ素子として設けたスイッチ用サイリスタＳが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作するため、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができるという基本的な作用効果を有する。
また、アノードａが複数の発光用サイリスタＴで共通化された発光素子ブロックＢを複数設け、複数の発光素子ブロックＢでゲート横配線ＧＨを共有した場合には、１つの発光素子アレイチップ１内においても複数の発光素子ブロックＢ間で時分割駆動をすることができる。この結果、駆動用ＩＣに接続すべきゲート横配線ＧＨの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用ＩＣを用いて、少ない駆動用ＩＣで時分割駆動することができる発光装置を提供できる。
また、発光信号、ゲート信号およびセレクト信号を供給するためのボンディングパッドＡ，Ｇ，ＣＳを発光素子の配列方向Ｘに配置する場合には、１つの発光素子ブロックＢに対して発光信号用ボンディングパッドＡを１つ備えることとなり、隣り合う発光素子ブロックＢに対しそれぞれ１つ配置される発光信号用のボンディングパッドＡ同士の間にスペースが生じる。したがって、そのスペースを有効に活用してスイッチ用サイリスタＳなどを配置することができるので、スイッチ用サイリスタＳなどを設けても発光素子アレイチップのサイズが増大することを避けることができ、小形な発光素子アレイチップを提供することができるという点で有利である。
また、スイッチ素子および発光素子は発光サイリスタを含んで構成されるから、たとえばＮＡＮＤゲートやインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、ゲート信号を入力すべき発光素子アレイチップ１を選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。
また、プルアップ抵抗ＲＰおよびＣＳ抵抗ＲＣＳなどを用いる構成とすることによって、スイッチ用サイリスタＳのゲートの電位を、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの抵抗値の選択によって自由に設定することができるという利点がある。またＣＳ抵抗ＲＣＳの代わりとしてダイオードおよびサイリスタなどを用いても同様の時分割駆動を行うことができるが、この場合には、オフ状態のスイッチ用サイリスタＳのゲートに接続されるダイオードおよびサイリスタがオン状態となる。したがって４個のスイッチ用サイリスタＳを備える発光素子アレイチップ１を時分割駆動する場合には、３個のスイッチ用サイリスタＳがオフ状態となり、３個のダイオードまたはサイリスタがオン状態となって、ＣＳ抵抗ＲＣＳの代わりに用いられるダイオードまたはサイリスタのデューティー比が高くなって装置の信頼性が低下する。しかしながら本実施の形態の発光素子アレイチップ１ではＣＳ抵抗ＲＣＳを用いることによって、オン状態となるのはスイッチ用サイリスタＳのうちの１個だけなので、スイッチ素子のデューティー比が低くなり、装置の信頼性が向上する。
また、ゲート信号用ボンディングパッドＧとスイッチ用サイリスタＳのアノードｃの間に電流制限抵抗ＲＩを接続する場合には、高速化の目的で複数のスイッチ用サイリスタＳを同時にオン状態に遷移させるとき、複数間でスイッチングのタイミングが少しずれても、最初のスイッチングによってゲート信号の信号電圧が低下することがなく、複数のスイッチ用サイリスタＳのアノードｃの電位が安定に確保される。したがって、複数のスイッチ用サイリスタを確実にスイッチングさせることができるため、複数の発光素子アレイチップ１で同じ時分割のタイミングにすることができ、高速化に有利である。
また、スイッチ用サイリスタＳを構成する半導体層と発光用サイリスタＴを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタＴとスイッチ用サイリスタＳとを同時に同じ工程で製造することができる。よって、発光素子としての発光用サイリスタＴの他にスイッチ用サイリスタＳを設ける本発明の構成であっても、製造工程が複雑化することがなく、製造においても有利な発光素子アレイを提供することができる。
また、スイッチ用サイリスタＳの表面に遮光部として金属薄膜などを設ける場合には、そのスイッチ用サイリスタＳの発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けることができるという点で有利である。
また前記構成の発光素子アレイチップ１を用いることにより、発光装置が、小形であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。
このように、本発明によれば、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。
図１３は、本発明の第２の実施の形態としての発光素子アレイチップ４を示す概略的な等価回路図である。図１に示す第１の実施の形態としての発光素子アレイチップ１との構成上の違いは、図１３では、スイッチ用サイリスタＳの個数がｎ＝５であり、したがって、ゲート横配線ＧＨの配線数もそれに等しく、ｎ＝５であるのに対し、発光素子ブロックＢを構成する発光用サイリスタＴの個数は、それより１少ない、ｎ−１＝４であるという点である。さらに、ゲート横配線ＧＨと発光素子ブロックＢを構成する発光用サイリスタＴとの接続に特徴がある。なお、その他の構成は共通であるので、共通する部分については同じ参照符号を付して、説明を省略する。
図１３において、発光用サイリスタＴの配列方向Ｘに沿って、スイッチ用サイリスタＳに近接する側から離反する側に向かう方向をＸ１方向とし、その反対方向をＸ２方向とする。Ｘ１方向とＸ２方向を合わせてＸ方向とする。ここで、Ｘ１方向に向かって、発光素子ブロックに第１番から第ｍ番まで番号を付し、さらに、各発光素子ブロックを構成する発光用サイリスタＴにＸ１方向に順に第１番から第ｎ−１番まで番号を付す。また、ｎ本のゲート横配線ＧＨに予め定められた順番で第１番から第ｎ番まで番号を付す。
本実施の形態では、奇数番目の発光素子ブロックでは、その発光素子ブロックにおける第ｉ₁（１≦ｉ₁≦ｎ−１）番目の発光用サイリスタＴと、第ｊ₁（１≦ｊ₁≦ｎ−１）番目のゲート横配線ＧＨｊ₁とが、ｉ₁＝ｊ₁を満たすように接続され、偶数番目の発光素子ブロックでは、その発光素子ブロックにおける第ｉ₂（１≦ｉ₂≦ｎ−１）番目の発光用サイリスタＴと、第ｊ₂（２≦ｊ₂≦ｎ）番目のゲート横配線ＧＨｊ₂とが、ｉ₂＋ｊ₂＝ｎ＋１を満たすように接続される。
この場合、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第２番目のゲート横配線ＧＨ２に接続される。また、第ｊ₃（２≦ｊ₃≦ｎ−１）番目のゲート横配線ＧＨｊ₃に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｊ₃−１番目または第ｊ₃＋１番目のいずれかのゲート横配線に接続される。また、第ｎ番目のゲート横配線ＧＨｎに接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｎ−１番目のゲート横配線ＧＨｎ−１に接続される。したがって、選択状態にある発光素子アレイのスイッチ素子にゲート信号（第２信号）を入力し、第１番目のゲート横配線ＧＨ１から第ｎ番目のゲート横配線ＧＨｎ−１まで順番に時分割で制御信号を出力するとき、相互に隣接する発光用サイリスタＴの発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光用サイリスタＴが同じ制御信号伝送路に接続されないので、相互に隣接する発光用サイリスタＴが同時に発光してしまうことを抑制することができる。
これによって本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタＴが同時に発光することが防止されることによって、各発光用サイリスタＴの発光した時の発熱のムラを抑制して、各発光用サイリスタＴの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタＴから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。
図１４は、本発明の実施の他の形態の発光装置２１０を模式的に示すブロック回路図である。本実施の形態の発光装置２１０は、前述した発光装置１０に類似し、発光装置１０とは、発光素子アレイチップの一部の構成と、セレクト信号駆動ＩＣの構成とが異なるのみであり、他の構成は同様であるので、同様の構成には同様の参照符号を付してその説明を省略する場合がある。
発光装置２１０は、複数の発光素子アレイチップＭ１，Ｍ２，…，Ｍｐ−１，Ｍｐ（記号ｐは、２以上の正の整数）を備える発光素子アレイ部と、前記発光素子アレイチップＭ１〜Ｍｐの駆動回路として、発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号駆動ＩＣ１３１と、セレクト信号を供給するセレクト信号駆動ＩＣ２３２とを含んで構成される。各駆動ＩＣは前述した制御部９６に基づいて、画像情報を出力する。各発光素子アレイチップＭ１〜Ｍｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＭと記載する。また、発光素子アレイチップＭを単にアレイチップＭと記載する場合がある。本実施の形態では各アレイチップＭには、後述の図１５に示す発光素子アレイチップ２０１を用いる。なお、セレクト信号駆動ＩＣ２３２が第１の駆動回路に対応する。
各アレイチップＭは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図１４には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣ２３２とは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０，１３１，２３２の出力端子と各アレイチップＭのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
図１５は、発光装置２１０が備える発光素子アレイチップ２０１を示す概略的な等価回路図である。発光素子アレイチップ２０１は、前述した発光素子アレイチップ１に類似し、さらに詳細に述べると発光素子アレイチップ１から、ＣＳ抵抗ＲＣＳおよびセレクト信号入力端子ＣＳを取り除いた残余の構成を有するので、発光素子アレイチップ１の各部分に対応する部分には同様の参照符号を付してその説明を省略する場合がある。発光素子アレイチップ２０１では、発光素子アレイチップ１において電源電圧入力端子Ｖｃｃとなっている部位が、セレクト信号入力端子ＣＳとして機能する。
また図示を省略するが、発光素子アレイチップ２０１は、図６〜図９に示す発光素子アレイチップ１において、セレクト信号伝送路１４、ＣＳ抵抗ＲＣＳ、セレクト信号入力端子ＣＳ、接続部６７，７５を除いた残余の構成を有する。発光素子アレイチップ２０１では、これらの図６〜９における電源ライン１１がセレクト信号伝送路として機能し、電源用ボンディングパッドＶｓがセレクト信号入力端子ＣＳとして機能する。
本実施の形態の発光装置２１０では、前述した発光装置１０において設けられているＣＳ抵抗ＲＣＳの役割を、駆動ＩＣであるセレクト信号駆動ＩＣ２３２に設けることを特徴としている。
図１６は、セレクト信号駆動ＩＣ２３２の一部の構成の一例を示す図である。セレクト信号駆動ＩＣ２３２は、ハイレベルおよびローレベルを有する第１信号であるセレクト信号の前記ハイレベルまたは前記ローレベルの電位を設定する設定部２３３を備える。本実施の形態では、設定部２３３は、セレクト信号のローレベルの電位を設定する。またセレクト信号駆動ＩＣ２３２は、設定部２３３に応じた信号レベルのセレクト信号を出力可能な出力部２３４を備える。設定部２３３は、第１信号レベル設定部である。
設定部２３３は、直列接続され、中途の接続部２３５から前記セレクト信号のローレベルの電位を設定するための電圧を出力する、複数の抵抗器Ｒからなる。本実施の形態では、複数の抵抗器Ｒは、２つの抵抗器Ｒａ，Ｒｂによって実現される。抵抗器Ｒａの一端２３６には、予め定める電位Ｖｐが与えられ、抵抗器Ｒａと抵抗器Ｒｂとの接続部２３５は、後述する演算増幅器の非反転入力端子に接続される。前記予め定める電位Ｖｐは、たとえば５ボルトに選ばれる。また抵抗器Ｒｂの他端は、グランドに接続される。グランドの電位は、たとえば０ボルトに選ばれる。
出力部２３４は、各発光素子アレイチップＭ１〜Ｍｐにそれぞれ対応するセレクト信号出力端子ν１〜νｐを個別に有する電圧切換部ＣＳＧ１〜ＣＳＧｐと、設定部２３３に接続され、設定部２３３の前記接続部２３５から出力される電圧に応じてセレクト信号のローレベルの電圧を生成する電圧生成部２３７とを備える。電圧切換部ＣＳＧ１〜ＣＳＧｐについて、複数のものを総称する場合または不特定のものを指す場合に、単に電圧切換部ＣＳＧと記載する場合がある。
電圧切換部ＣＳＧは、２つのスイッチ素子Ｓｗ１，Ｓｗ２と、インバータＮＯＴとを含んで構成される。スイッチ素子Ｓｗ１，Ｓｗ２は、電界効果型トランジスタによって構成される。スイッチ素子Ｓｗ１，Ｓｗ２は、電圧切換部ＣＳＧにスイッチ駆動信号が与えられたときに、相補的にオンオフするように接続されている。具体的には、スイッチ素子Ｓｗ１のドレインには、セレクト信号のハイレベルの電位となる予め定める電位Ｖｃｓｇが与えられ、スイッチ素子Ｓｗ１のソースには、スイッチ素子Ｓｗ２のドレインが接続される。スイッチ素子Ｓｗ２のソースは、各電圧切換部ＣＳＧにおいて共通に、信号線２４１に接続される。スイッチ素子Ｓｗ１のソースおよびスイッチ素子Ｓｗ２のドレインは、セレクト信号出力端子νに接続される。
またスイッチ素子Ｓｗ１のゲートは、インバータＮＯＴに接続される。スイッチ素子Ｓｗ１のゲートにはインバータＮＯＴを介してスイッチ駆動信号が与えられ、またスイッチ素子Ｓｗ２のゲートには前記スイッチ駆動信号が直接与えられる。スイッチ駆動信号は、セレクト信号駆動ＩＣ２３２の制御回路から与えられるＩＣの内部信号である。スイッチ駆動信号はパルス信号であり、ハイレベルおよびローレベルの部分を有する。スイッチ駆動信号がハイレベルのとき、第１スイッチ素子ＳＷ１が非導通で、かつ第２スイッチ素子ＳＷ２が導通し、スイッチ駆動信号がローレベルのとき、第１スイッチ素子ＳＷ１が導通で、かつ第２スイッチ素子ＳＷ２が非導通となる。セレクト信号駆動ＩＣ２３２の制御回路は、前述した制御部９６に応じてスイッチ駆動信号を電圧切換部ＣＳＧに与える。
電圧生成部２３７は、前記信号線２４１と、演算増幅器２４２と、抵抗器Ｒｃと、スイッチ素子Ｓｗ３とを含んで構成される。スイッチ素子Ｓｗ３は、電界効果型トランジスタによって実現される。演算増幅器２４２の反転入力端子には、信号線２４１が接続され、非反転入力端子には前記接続部２３５が接続され、出力端子にはスイッチ素子Ｓｗ３のゲートが接続される。スイッチ素子Ｓｗ３のドレインは信号線２４１に接続され、ソースはグランドに接続される。信号線２４１には、抵抗器Ｒｃの一端が接続され、抵抗器Ｒｃの他端には、予め定める電位ＶＤＤが与えられる。このような回路構成とすることによって、電圧生成部２３７では、演算増幅器２４２の非反転入力端子に与えられる電圧に応じて、信号線２４１の電圧が設定される。
前述したスイッチ駆動信号によって、スイッチ素子Ｓｗ１，Ｓｗ２が相補的に開閉され、これによって、セレクト信号出力端子νに予め定める電位Ｖｃｓｇまたは信号線２４１の電位が与えられて、セレクト信号の信号レベルがハイレベルまたはローレベルとなる。信号線２４１の電位は、予め定める電位ＶＤＤから抵抗器Ｒｃの抵抗値に、この抵抗器Ｒｃに流れる電流値を乗算して得られる電圧分だけ降下したものとなる。したがって、抵抗器Ｒａ，Ｒｂの抵抗比を変えるか、または抵抗器Ｒａの一端２３６に与えられる予め定める電位Ｖｄを変更することによって、接続部２３５から出力される電圧を変更することができ、簡単な構成で信号レベルを変更することができる。またセレクト信号駆動ＩＣ２３２は、電圧生成部２３７を設けることによって、たとえば抵抗器Ｒｂの抵抗値を０Ωとすると、図１に示した発光素子アレイチップ１を駆動するＩＣとして使用可能となり、汎用性を向上させることができる。
このようなセレクト信号駆動ＩＣ２３２から出力されるセレクト信号は、前述のセレクト信号駆動ＩＣ１３２から出力されるセレクト信号と同様の波形となるが、本実施の形態では、セレクト信号のローレベルの電位を、たとえば２．５ボルトとし、ハイレベルの電位を、たとえば５ボルトとなるように、第１および第２抵抗器Ｒａ，Ｒｂおよび抵抗器Ｒｃの抵抗値と、予め定める電位Ｖｐおよび予め定める電位ＶＤＤとが決定されている。発光素子アレイチップ２０１の動作は、前述した表１に示す真理値表で表すように動作する。
各発光素子アレイチップＭ１〜Ｍｐと、発光信号駆動ＩＣ１３０，ゲート信号駆動ＩＣ１３１，セレクト信号駆動ＩＣ２３２との間の配線の接続は、前述した図１０に示す発光装置１０と同様であるのでその説明については省略する。
以上のような発光装置２１０では、前述した発光装置１０と同様に、発光素子Ｔを選択的に発光させることができ、発光装置１０と同様の効果を達成することができる。さらに発光装置２１０では、セレクト信号の信号レベルを、発光素子アレイチップ２０１の外部に設けられる設定部２３３によって設定することができるので、ＣＳ抵抗ＲＣＳを設ける必要がなく、装置全体として抵抗素子を削減することができ、また電源ラインを削減することができ、さらにセレクト信号伝送路に流れる電流が小さくなることによって、このセレクト信号伝送路をより細く形成することができるので、発光素子アレイチップの回路を簡略化して、チップサイズを小さくすることができる。また、設定部２３３は、複数の発光素子アレイチップで共有されるセレクト信号駆動ＩＣ２３２に１つ設ければ済むため、個々の発光素子アレイチップに、設定部２３３と同様の機能を設けるのに比べて全体として発光装置の機能を低下させることなく構成を簡略化することができる。
また発光装置２１０では、スイッチ用サイリスタＳがオン状態のときにのみ、プルアップ抵抗ＲＰに電流が流れるので、前述した発光装置１０と比較して、電流消費量を低減することができる。また設定部２３３によって、セレクト信号の信号レベルを任意に設定することができるので、設計の自由度を向上させることができる。
本実施の形態では、前記設定部２３３が第１信号レベル設定部に対応するが、前記設定部２３３および出力部２３４を含んで第１信号レベル設定部としてもよい。
またセレクト信号駆動ＩＣ２３２を、図１に示した発光素子アレイチップ１を駆動するＩＣとして用いる場合、設定部２３３によってセレクト信号のハイレベルの電位を設定することができる。この場合、たとえばローレベルの電位は、グランド電位となるように電圧切換部ＣＳＧの第２スイッチ素子Ｓｗ２をグランドに接続し、第１スイッチ素子Ｓｗ１を信号線２４１に接続すればよい。
図１７は、発光素子アレイチップ２０１の動作特性を模擬的に測定するための回路図を示す。発光素子アレイチップ２０１の動作特性を模擬的に測定するために、発光素子アレイチップ１について、図１７に示すように、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳと間に、ハイレベルが５Ｖであり、ローレベルが任意レベルの電圧ＶLowとなる電圧を印加して、動作確認を行った。
図１８は、図１７の回路における動作特性の一例を示すグラフである。図１８において、横軸は時間（単位；５００ナノ秒（ｎｓ）／ｄｉｖ）、縦軸は信号レベル（単位；ボルト（Ｖ））を示している。図１８において、二点鎖線は電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳと間に印加される電圧Ｖｃｃ−ｃｓを示し、破線はゲート信号入力端子Ｇ１の電位を示し、一点鎖線はゲート信号入力端子Ｇ２の電位を示し、実線は発光信号入力端子Ａ１に接続される発光用サイリスタＴ１〜Ｔ４のアノードの電位を表す。なお、測定は図１７に示した１番目の発光素子ブロックＢ１およびゲート信号入力端子Ｇ１，Ｇ２について行っているが、他の素子についても同様の結果が得られる。
図１８に示した動作特性の測定では、発光信号としてハイ（Ｈ）レベルの２０ｍＡ（駆動電圧が約２．４Ｖ）の電流を与え、発光信号を与えていないときは、ロー（Ｌ）レベルであって、発光用サイリスタＴに電流が流れない状態（０Ｖ、０ｍＡ）とする。また、ゲート信号としてゲート信号入力端子Ｇにハイ（Ｈ）レベルの５Ｖの電圧を与え、ゲート信号を与えていないときは、ロー（Ｌ）レベルであって０Ｖの電位が印加されている状態とする。負荷抵抗ＲＬ１，ＲＬ２、プルアップ抵抗ＰＲ１およびＣＳ抵抗ＲＣＳ１は、図３に示したものと同じに設定し、好ましい形態として用いる電流制限抵抗ＲＩの抵抗値は、１０００Ωとした。
また図１８に示した動作特性の測定では、「ＣＳＡ Ｄｅｌａｙ」を１２０ｎｓとし、「ＧＡ Ｄｅｌａｙ」を１４０ｎｓとしている。ここで「ＣＳＡ Ｄｅｌａｙ」とは、Ｖｃｃ−ｃｓ信号がローレベルになってからＧＡ１信号がハイレベルになるまでに必要な時間で、発光素子アレイチップの内部での各信号ライン（信号伝送路）の電位が時定数による遅れでローレベルになるまでに必要な時間を表す。また「ＧＡ Ｄｅｌａｙ」とは、ＧＡ信号間（例えばＧＡ１をローレベルにしてからＧＡ２をハイレベルにするまでの時間）で設ける必要がある時間で、ＧＡ１をローレベルにするとＧＡ１にスイッチ素子に接続された信号伝送路の電位が０Ｖから所定の電位（例えば２．５Ｖ）に戻るが、これも時定数によって遅れが生じるため、信号伝送路の電位が０Ｖから所定の電位に戻るために必要な時間を表す。またクロック周波数は１００メガヘルツ（ＭＨｚ）としている。
まず、図１８に示すｔｎ１の時間帯では、ゲート信号入力端子Ｇ１の電圧がハイレベル（５Ｖ）に設定され、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳとの間に印加される電圧がローレベル（２．５Ｖ）に設定され、発光信号入力端子Ａに印加される電流がハイレベル（２０ｍＡ）に設定される。ｔｎ１の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられているので、スイッチ用サイリスタＳ１はオン状態に遷移する。さらに、発光用サイリスタＴ１のアノードａ１にもハイレベル（２０ｍＡ）の発光信号が与えられることによって、発光用サイリスタＴ１がオン状態に遷移して発光する。このように発光用サイリスタＴ１がオン状態の場合、実線で示される発光用サイリスタＴ１のアノードの電位は、発光用サイリスタＴの駆動電圧レベルである約２．４Ｖを示している。
次に、図１８に示すｔｎ２の時間帯では、ゲート信号入力端子Ｇ２の電圧がハイレベル（５Ｖ）に設定され、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳとの間に印加される電圧がローレベル（２．５Ｖ）に設定され、発光信号入力端子Ａに印加される電流がハイレベル（２０ｍＡ）に設定される。ｔｎ２の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられているので、スイッチ用サイリスタＳ２はオン状態に遷移する。さらに、発光用サイリスタＴ２のアノードにもハイレベル（２０ｍＡ）の発光信号が与えられることによって、発光用サイリスタＴ２がオン状態に遷移して発光する。このように発光用サイリスタＴ２がオン状態の場合、実線で示される発光用サイリスタＴ２のアノードの電位は、発光用サイリスタＴの駆動電圧レベルである約２．４Ｖを示している。
次に、図１８に示すｔｎ３の時間帯では、ゲート信号入力端子Ｇ１の電圧がハイレベル（５Ｖ）に設定され、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳとの間に印加される電圧がハイレベル（５Ｖ）に設定され、発光信号入力端子Ａに印加される電流がハイレベル（２０ｍＡ）に設定される。ｔｎ３の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられても、スイッチ用サイリスタＳ１はオン状態に遷移しない。さらに、発光用サイリスタＴ１のアノードにもハイレベル（２０ｍＡ）の発光信号が与えられても、発光用サイリスタＴ１がオン状態に遷移せず発光しない。このように発光用サイリスタＴ１がオフ状態の場合、実線で示される発光用サイリスタＴ１のアノードの電位は、発光用サイリスタＴの駆動電圧レベルである約２．４Ｖよりも約０．７〜０．８Ｖ高くなる。
次に、図１８に示すｔｎ４の時間帯では、ゲート信号入力端子Ｇ２の電圧がハイレベル（５Ｖ）に設定され、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳとの間に印加される電圧がハイレベル（５Ｖ）に設定され、発光信号入力端子Ａに印加される電流がハイレベル（２０ｍＡ）に設定される。ｔｎ４の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられても、スイッチ用サイリスタＳ２はオン状態に遷移しない。さらに、発光用サイリスタＴ２のアノードにもハイレベル（２０ｍＡ）の発光信号が与えられても、発光用サイリスタＴ２がオン状態に遷移せず発光しない。このように発光用サイリスタＴ２がオフ状態の場合、実線で示される発光用サイリスタＴ２のアノードの電位は、発光用サイリスタＴの駆動電圧レベルである約２．４Ｖよりも約０．７〜０．８Ｖ高くなる。
以上の動作特性は、発光装置２１０において、セレクト信号をハイレベル（５Ｖ）およびローレベル（０Ｖ）で切り替えてセレクト信号入力端子ＣＳに与える場合と同様である。したがって、発光装置２１０においても、セレクト信号、ゲート信号および発光信号の３つの信号の全てがハイレベルのときにのみ発光用サイリスタＴが発光し、３つの信号のうちの１つでもローレベルであれば発光用サイリスタＴは発光しないことが分かる。
なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。たとえば、前述した画像形成装置８７における発光装置１０を、前述した発光装置２１０に換えて構成してもよく、このような構成としても同様の効果を達成することができ、さらに発光装置を小形化することができるので、さらに高解像度の画像を形成することができるようになる。
本発明は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本発明の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本発明の範囲内のものである。

Claims (17)

1. （ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
   （ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
   （ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
   前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
   前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
   前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに、第１および第２の抵抗体を含んで構成され、
   （ｉ）カソードを共通の電極とする場合は、
   前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
   前記第１の抵抗体の他端には、共通の電極に対して正の電圧が印加され、
   前記第１電極は、第２の抵抗体の他端であり、
   前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
   前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
   前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
   前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
   （ｉｉ）アノードを共通の電極とする場合は、
   前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
   前記第１の抵抗体の他端には、共通の電極に対して負の電圧が印加され、
   前記第１電極は、第２の抵抗体の他端であり、
   前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
   前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
   前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
   前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする発光素子アレイ。
2. 前記複数の発光素子は、前記第３電極が相互に電気的に接続されるｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
   同じ発光素子ブロックに含まれる各発光素子の前記第２制御電極は、異なる前記信号伝送路に接続されることを特徴とする請求項１記載の発光素子アレイ。
3. 前記複数の発光素子は、一列に配列され、
   前記発光素子ブロックは、ｎ−１（ｎは、４以上の整数）個の発光素子から構成され、
   前記発光素子の配列方向の一方から他方に向かって奇数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ１（ｉ１は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ１（ｊ１は、１以上かつｎ−１以下の整数）番目の前記信号伝送路とが、ｉ１＝ｊ１を満たすように接続され、
   前記発光素子の前記配列方向の前記一方から前記他方に向かって偶数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ２（ｉ２は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ２（ｊ２は、２以上かつｎ以下の整数）番目の前記信号伝送路とが、ｉ２＋ｊ２＝ｎ＋１を満たすように接続されることを特徴とする請求項２記載の発光素子アレイ。
4. 基板と、前記基板の一表面上に設けられるボンディングパッドとを含む請求項２または３記載の発光素子アレイであって、
   前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
   前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
   前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
   前記第１電極に接続される第１ボンディングパッドと、
   前記各第２電極にそれぞれ接続される第２ボンディングパッドと、
   前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられ、発光素子の数よりも少ない数の第３ボンディングパッドとを有し、
   前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイ。
5. 前記各第２電極に第３の抵抗体がそれぞれ接続され、前記第３の抵抗体を介して前記第２信号が前記第２電極に与えられることを特徴とする請求項１〜４のいずれか１つに記載の発光素子アレイ。
6. 前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする請求項１〜５のいずれか１つに記載の発光素子アレイ。
7. 前記のスイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光部または減光部を含むことを特徴とする請求項１〜６のいずれか１つに記載の発光素子アレイ。
8. 請求項１〜７のいずれか１つに記載の複数の発光素子アレイと、
   前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
   前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
   前記第３信号と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含むことを特徴とする発光装置。
9. （ａ）第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
   （ｂ）前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
   （ｃ）第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
   前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
   前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されており、
   前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに抵抗体を含んで構成され、
   （ｉ）カソードを共通の電極とする場合は、
   前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記抵抗体の一端と接続され、
   前記第１電極は、前記抵抗体の他端であり、
   前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
   前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
   前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
   前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
   （ｉｉ）アノードを共通の電極とする場合は、
   前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記抵抗体の一端と接続され、
   前記第１電極は、前記抵抗体の他端であり、
   前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
   前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
   前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
   前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極である発光素子アレイを複数備える発光素子アレイ部と、
   前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
   前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
   前記第３信号と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含み、
   前記第１の駆動回路は、ハイレベルおよびローレベルを有する前記第１信号の前記ハイレベルまたは前記ローレベルの電位を設定する第１信号レベル設定部を有することを特徴とする発光装置。
10. 前記複数の発光素子は、前記第３電極が相互に電気的に接続されるｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
    同じ発光素子ブロックに含まれる各発光素子の前記第２制御電極は、異なる前記信号伝送路に接続されることを特徴とする請求項９記載の発光装置。
11. 前記複数の発光素子は、一列に配列され、
    前記発光素子ブロックは、ｎ−１（ｎは、４以上の整数）個の発光素子から構成され、
    前記発光素子の配列方向の一方から他方に向かって奇数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ１（ｉ１は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ１（ｊ１は、１以上かつｎ−１以下の整数）番目の前記信号伝送路とが、ｉ１＝ｊ１を満たすように接続され、
    前記発光素子の前記配列方向の前記一方から前記他方に向かって偶数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ２（ｉ２は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ２（ｊ２は、２以上かつｎ以下の整数）番目の前記信号伝送路とが、ｉ２＋ｊ２＝ｎ＋１を満たすように接続されることを特徴とする請求項１０記載の発光装置。
12. 基板と、前記基板の一表面上に設けられるボンディングパッドとを含む請求項９または１０記載の発光装置であって、
    前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
    前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
    前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
    前記第１電極に接続される第１ボンディングパッドと、
    前記各第２電極にそれぞれ接続される第２ボンディングパッドと、
    前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられ、発光素子の数よりも少ない数の第３ボンディングパッドとを有し、
    前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光装置。
13. 前記各第２電極に第２の抵抗体がそれぞれ接続され、前記第２の抵抗体を介して前記第２信号が前記第２電極に与えられることを特徴とする請求項９〜１２のいずれか１つに記載の発光装置。
14. 前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする請求項９〜１３のいずれか１つに記載の発光装置。
15. 前記のスイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光部または減光部を含むことを特徴とする請求項９〜１４のいずれか１つに記載の発光装置。
16. 前記第１信号レベル設定部は、直列接続され、中途の接続部から前記電位を設定するための電圧を出力する、複数の抵抗器からなることを特徴とする請求項９〜１５のいずれか１つに記載の発光装置。
17. 請求項８〜１６のいずれか１つに記載の発光装置と、
    感光体ドラムに前記発光装置の発光素子からの光を集光する集光部と、
    前記発光装置からの光が前記集光部によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給部と、
    感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写部と、
    記録シートに転写された現像剤を定着させる定着部とを含み、
    前記第１、第２および第３駆動回路は、画像情報に基づいて前記第１、第２および第３信号をそれぞれ供給することを特徴とする画像形成装置。

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