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JP5065401B2 - 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法 - Google Patents

不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法 Download PDF

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Description

本発明は、不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法に関する。より詳しくは、同じ極性の電気パルスの電圧レベルの差を利用して抵抗変化型素子へとデータが書き込まれる不揮発性記憶装置および該不揮発性記憶装置へのデータ書込方法に関する。
不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。
現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フローティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細加工が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要がある。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、高速化にも限界があった。
これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によって情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性メモリとしては、MRAM(Magnetic RAM)や、PRAM(Phase-Change RAM)や、ReRAM (Resistive RAM)などが提案されている。
特許文献１は、ペロブスカイト構造の酸化物を用いたReRAM素子の制御方法の一例を開示する。以下、このReRAM素子の制御方法について図を参照しつつ説明する。
図１２乃至図１４は、特許文献１に開示されたメモリセルの制御方法を示す図である。メモリセル９は、抵抗変化型素子１と、選択トランジスタ２とを備えている。抵抗変化型素子１の一方の端子と選択トランジスタ２の一方の主端子（ドレインまたはソース）とは互いに電気的に接続されている。選択トランジスタ２の他方の主端子（ソースまたはドレイン）は、ソース線６によりソース線端子３と電気的に接続されている。抵抗変化型素子１の他方の端子はビット線８によりビット線端子５と電気的に接続されている。選択トランジスタ２のゲートはワード線７によりワード線端子４と電気的に接続されている。データを書き込む場合（“１”を書き込む場合）、消去する場合（“０”を書き込む場合）、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子４には高レベルのオン電圧が印加され、選択トランジスタ２が導通状態にされる。
図１２は特許文献１のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線６は０Ｖに設定（接地）され、ビット線８に所定の書き込み電圧振幅の正極性の書き込みパルスが印加され、抵抗変化型素子１に所望のデータが書き込まれる。多値情報が抵抗変化型素子１へ書き込まれる場合は、書き込みパルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば４値データが１つの抵抗変化型素子１に書き込まれる場合には、書き込みデータのそれぞれの値に対応して決定される所定の４つの電圧振幅の内の１つが選択されて書き込み動作が行われる。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する１つ電圧振幅レベルおよびパルス幅が存在する。
図１３は特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。ビット線は０Ｖに設定（接地）され、ソース線に所定の消去電圧振幅の正極性の消去パルスが印加される。消去パルスが印加されることにより、抵抗変化型素子１の電気抵抗は最小の値となる。特許文献１には、複数のビット線が０Ｖに設定された状態で、特定のソース線に消去パルスが印加されると、その複数のビット線とソース線に接続する複数のメモリセルが同時に一括消去されることが開示されている。
図１４は特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。抵抗変化型素子１に記憶されたデータを読み出す場合は、ソース線６が０Ｖに設定（接地）され、選択したビット線８へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線８のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。
非特許文献１では、同極性で電圧やパルス幅の異なる電圧パルスが印加されることによって高抵抗状態と低抵抗状態との間を遷移するReRAM素子が開示されている。非特許文献１のReRAM素子には、抵抗変化材料にTMO (Transition Metal Oxide)が用いられている。このReRAM素子は、同極性の電気パルスにより高抵抗状態にも低抵抗状態にも変化させることができる。図１５は、非特許文献１のReRAM素子の電圧−電流特性を示す図である。図に示すように、高抵抗状態から低抵抗状態へと変化させる“セット”においては、電流制限をしないと高抵抗状態から低抵抗状態へと変化したときにそれまでより多くの電流が流れてしまう。この場合、意図に反して低抵抗状態から高抵抗状態へと抵抗状態が再び変化してしまったり（誤動作）、過電流により素子が破壊されたりする場合がある。よって、所定の第１の電流値で電流制限（Set Current Compliance）をかける必要がある。低抵抗状態から高抵抗状態へと変化させる“リセット”においては、前記第１の電流値以上の大きな第２の電流値で電流が流される。
以上のように、同極性の電圧印加によって高抵抗状態にも低抵抗状態にも変化するReRAM素子に対しては、抵抗変化せしめるドライバ回路は前記の第１の電流値と第２の電流値とを素子の抵抗状態に応じて使い分けて制御する必要がある。
特開２００４−１８５７５６号公報
前記従来の構成において実際にメモリセルアレイを構築しようとすると、動作の信頼性が不十分になりやすく、またデバイスの寿命が短くなりやすいという問題を有していた。
本発明は上記のような課題を解決するためになされたもので、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置において動作の信頼性を向上すること、およびデバイスの長寿命化を図ることを目的としている。
本発明者は、抵抗変化型素子を用いた不揮発性記憶装置において、動作の信頼性や寿命を向上させるべく鋭意検討を行った。その結果、以下の点に気づいた。
すなわち、複数の抵抗変化型素子をアレイ状に配列してメモリセルアレイを構成する場合、製造過程等に由来して、抵抗変化型素子自体の特性にばらつきが生じる。また、配線抵抗や選択トランジスタを含めた寄生抵抗が無視できない場合も多い。このため、アレイに印加される電圧が同じであっても、個々の抵抗変化型素子へ実際に印加される電圧はばらついてしまう。そうすると、所定の電圧を印加しても抵抗値が変化しない抵抗変化型素子が生じ、動作の信頼性が低下する。
ここで、全ての抵抗変化型素子の抵抗値を確実に変化させられるように、抵抗値が変化する電圧が最も高い抵抗変化型素子に合わせて、印加電圧を高めに設定することも考えられる。しかしながら、かかる態様では低い電圧で抵抗値が変化する抵抗変化型素子に対しても高い電圧が印加されることとなり、抵抗変化型素子へのストレスが増大して寿命の低下を招く。
かかる知見を踏まえ、本発明者は、抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において、抵抗変化型素子に印加される電圧が、抵抗変化型素子の抵抗値が変化する電圧のばらつき分布の下限から上限の間で所定の範囲になるように、抵抗変化型素子と直列に接続された電流経路の抵抗値を所定の範囲で時間と共に変化させることに想到した。これにより、個々の抵抗変化型素子に応じた最適な書込み電圧が自動的に選択されることになる。よって、それぞれの抵抗変化型素子の抵抗状態を確実に変化させることで動作の信頼性を向上させると共に、素子へ余分な負荷を防止して装置の寿命を向上させることが可能となる。
すなわち上記課題を解決するために、本発明に係る不揮発性記憶装置は、第１端と第２端とを有し前記第１端と前記第２端との間の電気抵抗の変化に基づいて情報を記憶する複数の抵抗変化型素子を有するメモリセルアレイと、第１出力端子と第２出力端子とを備え、前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加回路と、前記メモリセルアレイから所望の抵抗変化型素子を選択して選択抵抗変化型素子とし、前記選択抵抗変化型素子の第１端と前記第１出力端子とを電気的に接続するとともに、前記選択抵抗変化型素子の第２端を前記第２の出力端子と電気的に接続する選択回路と、前記第１出力端子と前記選択抵抗変化型素子の第１端とを接続する電流経路上の点を基準ノードとし、前記第２出力端子と前記基準ノード間の電位をノード電位とし、前記第１出力端子と前記基準ノードとを電気的に接続する電流経路を直列電流経路とするときに前記直列電流経路の抵抗値を任意に設定する直列抵抗設定器と、前記直列抵抗設定器を制御して前記直列電流経路の抵抗値を設定する制御回路とを備え、前記ノード電位は、前記第１及び第２出力端子間の電圧を、少なくとも前記直列抵抗設定器の抵抗値と前記選択抵抗変化型素子の抵抗値によって分圧することで得られ、前記抵抗変化型素子の各々は、低抵抗状態にあるときには前記ノード電位が、前記抵抗変化型素子の各々に対応して決まる第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性であり、かつ、前記抵抗変化型素子の各々に対応して決まりかつ前記第１の電圧レベルより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、さらに前記制御回路が、以下の（Ａ）または（Ｂ）の制御のうち少なくとも一方を行なうように構成されている、不揮発性記憶装置。
（Ａ）前記抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時に、前記ノード電位が前記メモリセルアレイにおける前記第１の電圧レベルのばらつき分布の下限から上限の間で所定の範囲になるように、前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる。
（Ｂ）前記抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時に、前記ノード電位が前記メモリセルアレイにおける前記第２の電圧レベルのばらつき分布の下限から上限の間で所定の範囲になるように、前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる。
かかる構成では、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置において、製造過程で生じる抵抗変化型素子自体のばらつきや、抵抗変化型素子のメモリセルアレイ上での位置の違いによって生じる特性の違いに応じて、個々の抵抗変化型素子に最適な電圧の電気パルスを印加することが可能となる。よって、該不揮発性記憶装置における動作の信頼性を向上すること、およびデバイスの長寿命化を図ることが可能となる。
上記不揮発性記憶装置において、前記基準ノードと前記第２出力端子との間を前記抵抗変化型素子と並列に電気的に接続するように設けられた並列電流経路と、前記並列電流経路の抵抗値を任意に設定する並列抵抗設定器とを備え、前記制御回路は、前記抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時、および抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時の、少なくとも一方において、前記並列電流経路の抵抗値を所定の範囲で時間と共に変化させるように前記並列抵抗設定器を制御することにより前記ノード電位を選択的に調整するように構成されていてもよい。
かかる構成では、抵抗変化型素子と並列に設けられた電流経路の抵抗値を適宜調整することによりノード電位を制御することができる。よって、不揮発性記憶装置における動作の信頼性がさらに向上され、デバイスのさらなる長寿命化を図ることが可能となる。
上記不揮発性記憶装置において、前記直列抵抗設定器は、複数の抵抗素子を備え、前記抵抗素子を選択的に前記直列電流経路に並列接続することにより前記直列電流経路の抵抗値を前記所定の範囲で時間と共にステップ状に変化させるように構成されていてもよい。
かかる構成では、複数の抵抗素子を備えるという簡潔な構成により直列電流経路の抵抗値を所定の範囲でステップ状に変化させることが可能となる。
上記不揮発性記憶装置において、さらに制御装置を備え、前記制御装置は、前記直列抵抗設定器を制御することにより、抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において抵抗変化型素子への電気パルスの印加が開始されてから終了するまでの間に前記直列電流経路の抵抗値を前記所定の範囲で時間と共に変化させるように構成されていてもよい。
かかる構成では、高抵抗化または低抵抗化を行なう際、電気パルス印加時に直列電流経路の抵抗値を変化させるという簡潔な方法で、個々の抵抗変化型素子に最適な電圧の電気パルスを印加することが可能となる。
上記不揮発性記憶装置において、さらに制御装置を備え、前記制御装置は、前記直列抵抗設定器を制御することにより、抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において前記直列電流経路の抵抗値を前記所定の範囲で時間と共にステップ状に変化させ、前記直列電流経路の抵抗値を１ステップ変化させるごとに前記電気パルス印加装置を制御して所定の電気パルスを出力させるように構成されていてもよい。
かかる構成では、個々の抵抗変化型素子に電気パルスを印加する時に直列電流経路の抵抗値を変化させるという簡潔な方法で、個々の抵抗変化型素子に最適な電圧の電気パルスを印加することが可能となる。
上記不揮発性記憶装置において、前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続する電流経路を抵抗変化電流経路とし、前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続する電流経路を並列電流経路とするとき、前記並列電流経路の抵抗値を設定するための並列抵抗設定器とを備え、前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記ノード電位がその絶対値において前記第１の電圧レベル以上となり前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記ノード電位がその絶対値において前記第２の電圧レベル以上となり前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第１の電気パルスが出力されていても前記ノード電位がその絶対値において前記第２の電圧レベル以上にならず前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第２の電気パルスが出力されていても前記ノード電位がその絶対値において前記第１の電圧レベル以上にならない抵抗値となるように、前記直列抵抗設定器が前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器が前記並列電流経路の抵抗値を設定可能に構成されていてもよい。
かかる構成では、データ書き込み時に一括消去が不要であって、処理速度が向上された不揮発性記憶装置を提供できる。同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる。
上記不揮発性記憶装置において、前記メモリセルアレイにおける前記第１の電圧レベルのばらつき分布と前記第２の電圧レベルのばらつき分布とが重なり合っており、さらに、前記選択装置により選択された抵抗変化型素子が低抵抗状態から高抵抗状態に変化したことを検出する抵抗変化検出装置と、制御装置とを備え、前記制御装置は、前記ノード電位が前記メモリセルアレイにおける前記第１の電圧レベルのばらつき分布の下限から徐々に上昇するように前記直列抵抗設定器により前記直列電流経路の抵抗値を前記所定の範囲で時間と共に変化させつつ、抵抗変化検出装置により前記抵抗変化型素子の抵抗状態を監視し、前記抵抗変化型素子が高抵抗化したことを検出した時点で、前記抵抗変化型素子への電気パルスの入力を停止する、または前記直列電流経路の抵抗値の変化を停止するように構成されていてもよい。
かかる構成では、メモリセルアレイにおける高抵抗化電圧のばらつきと低抵抗化電圧のばらつきとが重なり合う場合であっても、低抵抗状態にあった抵抗変化型素子が高抵抗状態に変化したあと、再度低抵抗状態に戻ってしまうという誤動作を防止することが可能となる。よって、不揮発性記憶装置における動作の信頼性がさらに向上される。
また、本発明の不揮発性記憶装置へのデータ書込方法は、電気抵抗の変化に基づいて情報を記憶する複数の抵抗変化型素子を有するメモリセルアレイと、第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、前記第１出力端子に接続され、前記メモリセルアレイから所望の抵抗変化型素子を選択してその抵抗変化型素子を前記第１出力端子と接続する選択装置とを備えた不揮発性記憶装置へのデータ書込方法であって、前記第１出力端子と前記選択装置とを接続する電流経路上のある点を基準ノードとし、前記第１出力端子と前記基準ノードとを電気的に接続する電流経路を直列電流経路とするとき、前記抵抗変化型素子の各々は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位がその抵抗変化型素子に対応して決まる第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きなその抵抗変化型素子に対応して決まる第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において、前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる。
かかる構成では、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置において、製造過程で生じる抵抗変化型素子自体のばらつきや、抵抗変化型素子のメモリセルアレイ上での位置の違いによって生じる特性の違いに応じて、個々の抵抗変化型素子に最適な電圧の電気パルスを印加することが可能となる。よって、該不揮発性記憶装置における動作の信頼性を向上すること、およびデバイスの長寿命化を図ることが可能となる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置において動作や信頼性を向上すること、およびデバイスの長寿命化を図ることができる。
図１は、不揮発性記憶装置の一例を示した配線図である。 図２は、第１の構成において低抵抗状態から高抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子２２を流れる電流およびノード電位の変化を模式的に示すグラフである。 図３は、第１の構成において高抵抗状態から低抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子２２を流れる電流およびノード電位の変化を模式的に示すグラフである。 図４は、第２の構成による不揮発性記憶装置の一例を示したブロック図である。 図５は、本発明の第１実施形態による不揮発性記憶装置の一例を示したブロック図である。 図６は、メモリセルアレイにおける各抵抗変化型素子の高抵抗化電圧と低抵抗化電圧の分布を示す概念図である。 図７は、本発明の第１実施形態における直列抵抗切換回路の回路構成を示す概念図である。 図８は、表１に示した各ＳＷモードで電気パルスを印加した場合のノード電位を示すグラフである。 図９は、表１に示した各ＳＷモードで電気パルスを印加した場合の抵抗変化型素子の流れる電流（素子電流）を示すグラフである。 図１０は、ばらつきが大きい場合の、メモリセルアレイにおける各抵抗変化型素子の高抵抗化電圧と低抵抗化電圧の分布を示す概念図である。 図１１は、本発明の第２実施形態による不揮発性記憶装置の一例を示したブロック図である。 図１２は、特許文献１のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。 図１３は、特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。 図１４は、特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。 図１５は、非特許文献１のReRAM素子の電圧−電流特性を示す図である。
以下、本発明の原理および実施の形態を、図面を参照しながら説明する。
（本発明の原理）
［第１の構成］
図１は、不揮発性記憶装置の一例を示した配線図である。以下、図１を参照しながら、本発明の不揮発性記憶装置の基礎となる原理について説明する。
図１に示すように、不揮発性記憶装置１００は、主な構成要素として、直列抵抗切換回路１０（直列抵抗設定器）と、メモリセル２０と、並列抵抗切換回路３０（並列抵抗設定器）と、書き込みパルス駆動回路５０（電気パルス印加装置）とを備えている。
直列抵抗切換回路１０は、低抵抗側直列選択スイッチ１１と低抵抗側直列抵抗１２とを備えた低抵抗側の回路と、高抵抗側直列選択スイッチ１３と高抵抗側直列抵抗１４とを備えた高抵抗側の回路とを備えている。両回路は第２ノード９２および第３ノード９３に互いに並列に接続（接続とは電気的に接続されていることをいう、以下同じ）されている。第２ノード９２は、第１端子９１に接続されている。第３ノード９３は、第４ノード９４（基準ノード）に接続されている。低抵抗側直列選択スイッチ１１と高抵抗側直列選択スイッチ１３とは、それぞれ制御装置（図示せず）により選択的にＯＮ／ＯＦＦできるように構成されている。低抵抗側直列選択スイッチ１１がＯＮの時には高抵抗側直列選択スイッチ１３がＯＦＦにされる。高抵抗側直列選択スイッチ１３がＯＮの時には低抵抗側直列選択スイッチ１１がＯＦＦにされる。なお、第２ノード９２および第３ノード９３はあくまで例示的にノードとして示したに過ぎない。第１端子９１および第４ノード９４から直接２つの回路（低抵抗側と高抵抗側）が分岐していてもよい。
メモリセル２０は、選択トランジスタ２１と、抵抗変化型素子２２とを備えている。選択トランジスタ２１の一方の主端子（ソースあるいはドレイン）は第４ノード９４に接続され、他方の主端子は抵抗変化型素子２２の一端（第１端）に接続され、ゲートは第６端子９６に接続されている。抵抗変化型素子２２の他端（第２端）は、メモリ側抵抗４０を介して第９端子９９に接続されている。第９端子９９は接地（接地点の電位を０Ｖとする、以下同様）されている。選択トランジスタ２１は、制御装置（図示せず）の制御によってＯＮ／ＯＦＦされる。図では説明のためメモリセル２０を１個のみ記載しているが、複数のメモリセル２０を備えたメモリセルアレイを構成してもよい。メモリセルアレイの中から選択トランジスタ２１を用いて特定のメモリセル２０を選択する方法としては、周知の技術が使用できる。
並列抵抗切換回路３０は、低抵抗側並列抵抗３１と低抵抗側並列選択スイッチ３２とを備えた低抵抗側の回路と、高抵抗側並列抵抗３３と高抵抗側並列選択スイッチ３４とを備えた高抵抗側の回路とを備えている。両回路は第５ノード９５に互いに並列に接続されている。両回路の他端にはそれぞれ第７端子９７および第８端子９８があり、いずれも接地されている。低抵抗側並列選択スイッチ３２と高抵抗側並列選択スイッチ３４とは、それぞれ制御装置（図示せず）により選択的にＯＮ／ＯＦＦできるように構成されている。低抵抗側並列選択スイッチ３２がＯＮの時には高抵抗側並列選択スイッチ３４がＯＦＦにされる。高抵抗側並列選択スイッチ３４がＯＮの時には低抵抗側並列選択スイッチ３２がＯＦＦにされる。なお、第５ノード９５はあくまで例示的にノードとして示したに過ぎない。第４ノード９４から直接２つの回路（低抵抗側と高抵抗側）が分岐していてもよい。
書き込みパルス駆動回路５０は第１出力端子５１と第２出力端子５２とを備える。書き込みパルス駆動回路５０は、制御装置（図示せず）の制御によって、第１出力端子５１と第２出力端子５２との間に、所定の電圧および時間幅の電気パルスを印加する。第１出力端子５１は第１端子９１に接続され、第２出力端子５２は接地されている。
選択トランジスタ２１は、例えばＭＯＳ−ＦＥＴなどのトランジスタで構成される。選択トランジスタ２１のゲートに第６端子９６を介してオン電圧が印加されると、２つの主端子間の電気抵抗（正確にはインピーダンス）が減少して、選択トランジスタ２１が導通状態となる。
抵抗変化型素子２２は、ＲｅＲＡＭ素子である。ＲｅＲＡＭ素子は、電気的ストレスの印加により抵抗値（第１端と第２端との間の電気抵抗）が変化し、電気的ストレスの解除後も変化した抵抗値が保持されるという特徴を持つ。ＲｅＲＡＭ素子は、かかる性質を用いてデータの不揮発性記憶を行う。ＲｅＲＡＭ素子は、例えばＣｏＦｅ２０４、ＣｏｘＭｎ３−ｘ０４、（Ｃｏ１−ｘＺｎｘ）Ｆｅ２Ｏ４、（Ｎｉ１−ｘＺｎｘ）Ｆｅ２Ｏ４、ＮｉＣｒ２Ｏ４、Ｃｕ０．１５Ｎｉ０．８５Ｃｒ２Ｏ４、Ｍｎ３Ｏ４、ＺｎＭｎ２Ｏ４、ＺｎＶ２Ｏ４、Ｆｅ３Ｏ４、ＡｌＶ２Ｏ４、ＺｎＣｒ２Ｏ４、ＺｎＦｅ２Ｏ４、ＺｎＧａ２Ｏ４等のスピネル構造を持つ酸化物の薄膜材料や、ペロブスカイト構造を持つ酸化物、Ｎｉ、Ｔｉを用いた酸化物の薄膜材料を、所定の電極材料ではさむことで構成される。
抵抗変化型素子２２は、所定の電気パルスにより低抵抗状態と高抵抗状態との間を遷移する。各抵抗状態とデータとが対応付けられることにより、データが記憶される。高抵抗状態を“０”と対応付け、低抵抗状態を“１”と対応付ける。抵抗変化型素子２２の特徴の一つは、同一極性の電気パルスで、書き込み（“１”の書き込み）および消去（“０”の書き込み）が行われる点にある。正の電気パルスが印加される場合、低抵抗状態にある抵抗変化型素子２２は、両端に絶対値が所定の値（第１の値）と等しいかそれより大きいの正の電圧が印加されると低抵抗状態から高抵抗状態へと変化する（高抵抗化する）。さらに、高抵抗状態にある抵抗変化型素子２２は、両端に絶対値が第１の値よりも大きい別の値（第２の値）と等しいかそれより大きい正の電圧が印加されると高抵抗状態から低抵抗状態へと変化する（低抵抗化する）。負の電気パルスが印加される場合、低抵抗状態にある抵抗変化型素子２２は、両端に絶対値が所定の値（第３の値）と等しいかそれより大きいの負の電圧が印加されると低抵抗状態から高抵抗状態へと変化する。さらに、高抵抗状態にある抵抗変化型素子２２は、両端に絶対値が第１の値よりも大きい別の値（第４の値）と等しいかそれより大きい負の電圧が印加されると高抵抗状態から低抵抗状態へと変化する。なお、第１の値と第３の値は絶対値として等しくてもよく、第２の値と第４の値は絶対値として等しくてもよい。
低抵抗側直列選択スイッチ１１と、高抵抗側直列選択スイッチ１３と、低抵抗側並列選択スイッチ３２と、高抵抗側並列選択スイッチ３４とは、説明のために図面上ではスイッチとして記載しているが、ＭＯＳ−ＦＥＴなどのトランジスタで構成されてもよい。
低抵抗側直列抵抗１２と、高抵抗側直列抵抗１４と、低抵抗側並列抵抗３１と、高抵抗側並列抵抗３３と、メモリ側抵抗４０とは、説明のために図面上では固定抵抗素子として記載している。この固定抵抗素子は、スイッチ類（トランジスタのオン抵抗を含む）や配線などを含めた各電流経路上の抵抗値をまとめて示すために便宜上記載したものであるとともに、容量性のインピーダンスも含めて、当然ながら駆動する電気パルスの周波数帯域に応じた総インピーダンスの実効値として考慮されることは言うまでもない。各抵抗としては、必ずしも実際に固定抵抗素子が備えられていなくてもよく、配線抵抗やスイッチのオン抵抗や配線容量などで所望のインピーダンスが設定されてもよい（以下同様）。
以下、不揮発性記憶装置１００の特徴の一つである、各電流経路の抵抗値と電圧との関係について説明する。
第１端子９１から接地点（第２出力端子５２）までの電流経路をひとつの電流経路と考えれば、第１端子９１と第４ノード９４（基準ノード）とを結ぶ電流経路は、メモリセル２０と直列の接続関係にある。そこで、該電流経路を直列電流経路と呼ぶ。低抵抗側直列選択スイッチ１１がＯＮであり高抵抗側直列選択スイッチ１３がＯＦＦである状態において、低抵抗側直列抵抗１２を通る直列電流経路（図において９１、９２、１１、１２、９３、９４を順に結ぶ電流経路）の抵抗値をＲｓｌとする。高抵抗側直列選択スイッチ１３がＯＮであり低抵抗側直列選択スイッチ１１がＯＦＦである状態において、高抵抗側直列抵抗１４を通る直列電流経路（図において９１、９２、１３、１４、９３、９４を順に結ぶ電流経路）の抵抗値をＲｓｈとする。Ｒｓｌには、低抵抗側直列抵抗１２自身の抵抗に加え、配線抵抗や低抵抗側直列選択スイッチ１１のオン抵抗などが含まれる。また、Ｒｓｈには、高抵抗側直列抵抗１４自身の抵抗に加え、配線抵抗や高抵抗側直列選択スイッチ１３のオン抵抗などが含まれる。なお、第１出力端子５１と第１端子９１との間の抵抗は無視できるものとする。
選択トランジスタ２１がＯＮ状態にあるときの第４ノード９４（基準ノード）と第９端子９９（および第２出力端子５２）とを結ぶ電流経路（図において９４、２１、２２、４０、９９、５２を順に結ぶ電流経路）を抵抗変化電流経路と呼ぶ。抵抗変化型素子２２が低抵抗状態にある場合の抵抗変化電流経路の抵抗値をＲｒｌ、高抵抗状態にある場合の抵抗変化電流経路の抵抗値をＲｒｈとする。ＲｒｌおよびＲｒｈには、抵抗変化型素子２２自身の抵抗に加え、配線抵抗や、選択トランジスタ２１のオン抵抗、メモリ側抵抗４０の抵抗などが含まれる。
第４ノード９４（基準ノード）と接地点（第７端子９７または第８端子９８）とを結ぶ電流経路は、第１端子９１から接地点（９７、９８、９９、５２）までの電流経路を一つの電流経路と考えればメモリセル２０と並列の位置関係にある。そこで、該電流経路を並列電流経路と呼ぶ。低抵抗側並列選択スイッチ３２がＯＮであり高抵抗側並列選択スイッチ３４がＯＦＦである状態において低抵抗側並列抵抗３１を通る並列電流経路（図において９４、９５、３１、３２、９７、５２を順に結ぶ電流経路）の抵抗値をＲｐｌとする。高抵抗側並列選択スイッチ３４がＯＮであり低抵抗側並列選択スイッチ３２がＯＦＦである状態において高抵抗側並列抵抗３３を通る電流経路（図において９４、９５、３３、３４、９８、５２を順に結ぶ電流経路）の抵抗値をＲｐｈとする。Ｒｐｌには、低抵抗側並列抵抗３１自身の抵抗に加え、配線抵抗や低抵抗側並列選択スイッチ３２のオン抵抗などが含まれる。Ｒｐｈには、高抵抗側並列抵抗３３自身の抵抗に加え、配線抵抗や高抵抗側並列選択スイッチ３４のオン抵抗などが含まれる。
なお、第２出力端子５２と第７端子９７と第８端子９８と第９端子９９とはいずれも接地されているため、それぞれが互いに接続されていると考えることができる。すなわち、抵抗変化電流経路は第４ノード９４と第２出力端子５２とを抵抗変化型素子２２を介して接続する電流経路であり、並列電流経路は第４ノード９４と第２出力端子５２との間を、抵抗変化電流経路と並列に接続する電流経路ということができる。
抵抗変化型素子２２は、具体的な電流値および電圧は異なっていてもよいが、図１５で示したものと同様の電流−電圧特性を有する。第４ノード９４（基準ノード）の電位（接地電位と基準ノードとの間の電位差）を以下、ノード電位と呼ぶ。抵抗変化型素子２２が低抵抗状態から高抵抗状態へと変化するために必要となるノード電位の絶対値をＶｌｈ（第１の電圧レベル）とする。抵抗変化型素子２２が高抵抗状態から低抵抗状態へと変化するために必要となるノード電位の絶対値をＶｈｌ（第２の電圧レベル）とする。該２つのノード電位は同じ極性（符号が同じ）である。第２の電圧レベルは第１の電圧レベルよりも大きい（Ｖｈｌ＞Ｖｌｈ）。なお、各電位は接地点を基準とする（以下同様）。
抵抗変化型素子２２を低抵抗状態から高抵抗状態へと変化させるために書き込みパルス駆動回路５０が印加する電気パルス（第１の電気パルス）の電圧の絶対値をＶ１とする。高抵抗状態への変化が確実に起こるためには、第１の電気パルスが印加されたときのノード電位の絶対値がＶｌｈ以上となる必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（１）が導かれる。なお、Ｖｌｈは抵抗変化型素子２２自体（抵抗変化型素子２２の両端）に印加される電圧（絶対値）の閾値と必ずしも等しくない。すなわち抵抗変化型素子２２が高抵抗化する両端電圧に配線抵抗やトランジスタのオン抵抗などによる電圧降下分を含めた電圧であるため、ノード電位の絶対値がＶｌｈであっても、抵抗変化型素子２２に印加される電圧の絶対値はＶｌｈよりも小さくなる場合がある。
Figure 0005065401
 抵抗変化型素子２２はメモリセルアレイ上に複数設けられるため抵抗変化特性にバラツキが生じてしまう。これらに対して、一定幅の電気パルスを印加した場合、より高速動作する素子では前述の幅のうち前半部で十分に抵抗変化する素子も存在する。この場合においては、素子が高抵抗状態へと変化した後でも、書き込みパルス駆動回路５０からは絶対値がＶ１の電圧が印加される。抵抗変化型素子２２が低抵抗状態に戻ったり破壊されることを防止するためには、素子が高抵抗状態に移行した後には速やかにノード電位の絶対値をＶｈｌ未満とする必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（２）が導かれる。
Figure 0005065401
 式（２）を満足すると、抵抗変化型素子２２の抵抗値が上昇しても、並列電流経路に電流を逃がすことができるため、ノード電位の絶対値の急増加を防ぐことができる。
抵抗変化型素子２２を高抵抗状態から低抵抗状態へと変化させるために書き込みパルス駆動回路５０が印加する電気パルス（第２の電気パルス）の電圧の絶対値をＶ２とする。低抵抗状態への変化が確実に起こるためには、第２の電気パルスが印加されたときのノード電位の絶対値がＶｈｌ以上となる必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（３）が導かれる。なお、Ｖｈｌは抵抗変化型素子２２自体（抵抗変化型素子２２の両端）に印加される電圧（絶対値）の閾値と必ずしも等しくない。すなわち抵抗変化型素子２２が低抵抗化する両端電圧に配線抵抗やトランジスタのオン抵抗などによる電圧降下分を含めた電圧であるため、ノード電位の絶対値がＶｈｌであっても、抵抗変化型素子２２に印加される電圧の絶対値はＶｈｌよりも小さくなる場合がある。
Figure 0005065401
 さらに前記と同様な理由により、素子の抵抗変化特性のバラツキによって、高速動作する抵抗変化型素子２２においては、素子が低抵抗状態へと変化した後でも、書き込みパルス駆動回路５０からは絶対値がＶ２の電圧が印加される。抵抗変化型素子２２が高抵抗状態に戻ったり破壊されることを防止するためには、素子が低抵抗状態に移行した後には速やかにノード電位の絶対値をＶｌｈ未満とする必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（４）が導かれる。
Figure 0005065401
 式（４）を満足すると、抵抗変化型素子２２の抵抗値が低下しても、直列電流経路で十分な電位降下が生じるため、抵抗変化型素子２２を流れる電流の急上昇（あるいは、抵抗変化電流経路の抵抗値に対し、ノード電位の絶対値が相対的に急増加すること）を防ぐことができる。
不揮発性記憶装置１００では、以上の条件を全て満たすように、Ｒｓｌ、Ｒｓｈ、Ｒｐｌ、Ｒｐｈ、Ｒｒｌ、Ｒｒｈ、Ｖｌｈ、Ｖｈｌ、Ｖ１、Ｖ２が設定される。かかる構成によれば、同一極性の電気パルスを用いた抵抗変化型素子へのデータの書き込みにおいて、抵抗状態が変化した後に抵抗変化型素子に印加される電圧の絶対値を適切な範囲に調整できる。すなわち、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。よって、抵抗状態が変化した後の再変化（元の抵抗状態に戻ってしまうこと）や抵抗変化型素子の破壊を確実に防止できる。
所望の固定抵抗素子を用いたり、スイッチにトランジスタを用いた上でトランジスタのオン抵抗を調整したり、抵抗変化型素子２２や配線の材料や厚みなどを調整したりすることで、各電流経路の抵抗値や電位の調整を容易に行うことが可能である。
なお、式（２）のＶｈｌおよび式（４）のＶｌｈは、抵抗変化型素子２２の破壊や抵抗状態の再変化を防止するための条件であって、必ずしもＶｈｌ、Ｖｌｈに一致する必要はない。ある程度の余裕をもたせ、より絶対値の小さな電圧としてもよい。例えば、Ｖｈｍａｘ＜Ｖｈｌとして、式（２）から導かれる以下の式（５）に基づいて回路が設計されてもよい。
Figure 0005065401
 Ｖｌｍａｘ＜Ｖｌｈとして、式（４）から導かれる以下の式（６）に基づいて回路が設計されてもよい。
Figure 0005065401
 かかる構成では、抵抗状態が変化した後の抵抗変化型素子に印加される電位の絶対値を十分に小さく抑えることが可能になり、抵抗変化型素子の破壊や抵抗状態の再変化をより確実に防止できる。
以下、具体的な数値を例示しつつ、不揮発性記憶装置１００の動作について説明する。ただし、それぞれの数値はあくまで単なる例示であって、他の値も取りうることは言うまでもない。また、本例では説明を簡単にするために容量性のインピーダンスは無いものとする。
Ｒｒｌが５ｋΩ、Ｒｒｈが５０ｋΩとして、抵抗変化電流経路の抵抗値が１桁変化する場合を考える。Ｖｌｈは２．０Ｖ、Ｖｈｌは３．５Ｖとする。かかる構成では、低抵抗状態にある抵抗変化型素子２２を高抵抗状態へと変化させるためには、２．０［Ｖ］÷５［ｋΩ］＝４００［μＡ］の電流を流す必要がある。高抵抗状態にある抵抗変化型素子２２を低抵抗状態へと変化させるためには、３．５［Ｖ］÷５０［ｋΩ］＝７０［μＡ］の電流を流す必要がある。
制御装置は、データを書き込むべきメモリセル２０のアドレスおよび書き込みデータを上流のシステムから受け取ると、カラムデコーダ（図示せず）およびロウデコーダ（図示せず）などを介し、特定のメモリセル２０を選択する。選択されたメモリセル２０の選択トランジスタ２１は導通状態とされる。さらに制御装置は、スイッチ類の制御を行う。書き込みデータが“０”の場合には、抵抗変化型素子２２を高抵抗状態へと変化させるため、低抵抗側直列選択スイッチ１１および低抵抗側並列選択スイッチ３２がＯＮにされ、高抵抗側直列選択スイッチ１３および高抵抗側並列選択スイッチ３４がＯＦＦにされる。一方、書き込みデータが“１”の場合には、抵抗変化型素子２２を低抵抗状態へと変化させるため、高抵抗側直列選択スイッチ１３および高抵抗側並列選択スイッチ３４がＯＮにされ、低抵抗側直列選択スイッチ１１および低抵抗側並列選択スイッチ３２がＯＦＦにされる。スイッチの制御が終わると、制御装置は書き込みパルス駆動回路５０を制御して、書き込みパルスを第１出力端子５１と第２出力端子５２との間に出力する。
まず、低抵抗状態から高抵抗状態へ変化させる場合を考える。高抵抗状態へ変化させる場合は、変化した後に抵抗値が上昇するために電圧の絶対値が大きくなりやすい。かかる事情を想定して、ここでは余裕をもたせるべく式（５）が用いられる。Ｖ１は５Ｖ、Ｒｐｌは半導体プロセス上実現可能な値として２ｋΩに設定される。ＶｌｍａｘはＶｌｈより１Ｖ小さく設定される。式（１）および式（５）にそれぞれの値を代入すると、以下の条件が導かれる。
１９２３［Ω］＜Ｒｓｌ≦２１４３［Ω］
例えば、Ｖｌｈが２．０Ｖに近くなるようにＲｓｌは２１００［Ω］に設定される。以上の条件によれば、抵抗変化型素子２２が低抵抗状態にあるときに、書き込みパルス駆動回路５０から第１端子９１に絶対値が５Ｖの電気パルスを印加すると、ノード電位の絶対値は２．０Ｖとなり高抵抗状態へと変化する。抵抗変化型素子２２が高抵抗状態へと変化した後は、ノード電位の絶対値が２．４ＶとなりＶｈｌ（３．５Ｖ）を十分下回ることになる。よって、低抵抗状態への再変化は起こらない。
図２は、第１の構成において低抵抗状態から高抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子２２を流れる電流およびノード電位の変化を模式的に示すグラフである。横軸は時間であるが、時間の単位は抵抗変化型素子２２の応答速度によって様々である。このため、時間を規格化してステップ数で示す。例えば、１ステップは１００ｎｓになることもあるし、１０μｓになることもある。図に示すように、抵抗変化型素子２２が低抵抗状態にあるときに、書き込みパルス駆動回路５０により絶対値が５Ｖの電気パルスが出力されると、抵抗変化型素子２２は高抵抗状態へと変化する。抵抗状態が変化した後も、ノード電位の絶対値はＶｈｌを上回るほど増加せず、低抵抗状態への再変化は起こらない。
次に、高抵抗状態から低抵抗状態へ変化させる場合を考える。Ｖ２は５Ｖ、Ｒｐｈは半導体プロセス上実現可能な値として例えば３０ｋΩに設定される。式（３）および式（４）にそれぞれの値を代入すると、以下の条件が導かれる。
６４２９［Ω］＜Ｒｓｌ≦８０３６［Ω］
例えば、Ｖｈｌが３．５Ｖに近くなるようにＲｓｈは８０００［Ω］に設定される。以上の条件によれば、抵抗変化型素子２２が高抵抗状態にあるときに、書き込みパルス駆動回路５０から第１端子９１にの絶対値が５Ｖの電気パルスを印加すると、ノード電位の絶対値は３．５Ｖとなり低抵抗状態へと変化する。抵抗変化型素子２２が低抵抗状態へと変化した後は、ノード電位の絶対値が１．７ＶとなりＶｌｈ（２．０Ｖ）を十分下回ることになる。よって、高抵抗状態への再変化は起こらない。
図３は、第１の構成において高抵抗状態から低抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子２２を流れる電流およびノード電位の変化を模式的に示すグラフである。横軸については図２と同様にステップ数で示す。図に示すように、抵抗変化型素子２２が高抵抗状態にあるときに、書き込みパルス駆動回路５０により絶対値が５Ｖの電気パルスが出力されると、抵抗変化型素子２２は低抵抗状態へと変化する。抵抗状態が変化した後も、ノード電位の絶対値はＶｌｈを上回るほど増加せず、高抵抗状態への再変化は起こらない。
また、図２に示すように、高抵抗状態へ変化した後に、書き込みパルス駆動回路５０がにより再び絶対値が５Ｖの電気パルスが印加されても、ノード電位の絶対値はＶｈｌを上回るほど増加せず、低抵抗状態への再変化は起こらない。あるいは、図３に示すように、低抵抗状態へ変化した後に、書き込みパルス駆動回路５０により再び絶対値が５Ｖの電気パルスが印加されても、ノード電位の絶対値はＶｌｈを上回るほど増加せず、高抵抗状態への再変化は起こらない。このことは、不揮発性記憶装置１００が特段の配慮なしに上書き可能であることを示す。すなわち、従来の不揮発性記憶装置では書き込み前に記憶されているデータを読み出して、書き込もうとする値と比較し、抵抗状態を変化させる必要のないメモリセルに対しては電気パルスを印加しないという動作が必要であった。事前の読み出しが不要となるため処理速度が向上する。従来のようにデータ書き込み時に一度低抵抗状態にリセット（一括消去）する必要もないため、必要以上に素子にストレスを与えることがなくなる。よって、信頼性の高い不揮発性記憶装置が提供可能となる。
以上のような構成および動作により、不揮発性記憶装置１００は、データ書き込み時に一括消去が不要であって、処理速度が向上された不揮発性記憶装置を提供することができる。また不揮発性記憶装置１００は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、書き込み時の誤動作や素子の破壊を確実に防止できる。
なお、上記の数値はあくまで一例であって、用いる式や具体的な数値は任意に選択あるいは設定できる。抵抗状態とデータ（記憶する値）の対応関係は任意であり、高抵抗状態が“１”に対応し、低抵抗状態が“０”に対応していてもよい。あるいは、３個以上の抵抗状態を設定して、多値メモリとして機能させてもよい。
抵抗変化型素子の特性として同一極性の電気パルスにより低抵抗状態および高抵抗状態への書き込みが可能であればよい。実際に書き込みに用いられる電気パルスは、低抵抗状態への変化と高抵抗状態への変化とで極性が異なっていてもよい。
Ｖ１とＶ２は必ずしも等しい必要はなく、異なる値でもよい。ただし、装置構成や動作制御を単純化する点からは、Ｖ１とＶ２が等しいことが望ましい。
［第２の構成］
第１の構成は、直列電流経路と並列電流経路が一般的な固定抵抗素子とスイッチで構成され、さらに書き込みパルス駆動回路５０によりパルスの印加が行われるものである。これに対し第２の構成は、直列電流経路と並列電流経路の抵抗とスイッチがトランジスタ自身のオン抵抗とスイッチング機能により実現され、該トランジスタのＯＮ／ＯＦＦにより電気パルスの発生と入力が行われる。
図４は、第２の構成による不揮発性記憶装置の一例を示したブロック図である。以下、図４を参照しながら、本発明の不揮発性記憶装置の基礎となる原理について説明する。
図４に示すように、不揮発性記憶装置２００は、直列抵抗切換回路１５（直列抵抗設定器）と、メモリセル２０と、並列抵抗切換回路３５（並列抵抗設定器）と、ライトパルス生成回路６０（電気パルス印加装置）と、ライトデータデコーダ６２と、ホストインターフェース回路６４とを備えている。
直列抵抗切換回路１５は、低抵抗側直列トランジスタ１６と高抵抗側直列トランジスタ１７とを備えている。低抵抗側直列トランジスタ１６を備えた低抵抗側の回路が第２ノード８２および第３ノード８３に接続されている。さらに該回路と並列に、高抵抗側直列トランジスタ１７を備えた高抵抗側の回路が第２ノード８２および第４ノード８４に接続されている。第２ノード８２は、第１端子８１に接続されている。第３ノード８３と第４ノード８４とは相互に接続されている。低抵抗側直列トランジスタ１６と高抵抗側直列トランジスタ１７とは、ライトパルス生成回路６０により選択的にＯＮ／ＯＦＦされるように、それぞれライトパルス生成回路６０に接続されている。低抵抗側直列トランジスタ１６がＯＮの時には高抵抗側直列トランジスタ１７がＯＦＦにされる。高抵抗側直列トランジスタ１７がＯＮの時には低抵抗側直列トランジスタ１６がＯＦＦにされる。低抵抗側直列トランジスタ１６と高抵抗側直列トランジスタ１７とは、ここではＰ型のＭＯＳ−ＦＥＴが用いられる。なお、第２ノード８２はあくまで例示的にノードとして示したに過ぎない。第１端子８１から直接２つの回路（低抵抗側と高抵抗側）が分岐していてもよい。第３ノード８３と第４ノード８４とは、１個のノードであってもよい。
メモリセル２０は、第１の構成のメモリセル２０と同様であるので詳細な説明を省略する。選択トランジスタ２１の主端子の一方が、第３ノード８３および第４ノード８４に接続される。また、第７端子８７は第１の構成の第６端子９６と、第８端子８８は第１の構成の第９端子９９と同様である。
並列抵抗切換回路３５は、低抵抗側並列トランジスタ３６と高抵抗側並列トランジスタ３７とを備えている。低抵抗側並列トランジスタ３６を備えた低抵抗側の回路が第３ノード８３および第５ノード８５に接続されている。さらに、該回路と並列に、高抵抗側並列トランジスタ３７を備えた高抵抗側の回路が第４ノード８４および第５ノード８５に接続されている。第５ノード８５は、第６端子８６に接続されている。第６端子８６は接地されている。低抵抗側並列トランジスタ３６と高抵抗側並列トランジスタ３７とは、ライトパルス生成回路６０により選択的にＯＮ／ＯＦＦされるように、それぞれライトパルス生成回路６０に接続されている。低抵抗側並列トランジスタ３６がＯＮの時には高抵抗側並列トランジスタ３７がＯＦＦにされる。高抵抗側並列トランジスタ３７がＯＮの時には低抵抗側並列トランジスタ３６がＯＦＦにされる。低抵抗側並列トランジスタ３６と高抵抗側並列トランジスタ３７とは、ここではＮ型のＭＯＳ−ＦＥＴが用いられる。なお、第５ノード８５はあくまで例示的にノードとして示したに過ぎない。第６端子８６から直接２つの回路（低抵抗側と高抵抗側）が分岐していてもよい。
第１端子８１は電源（図示せず）に接続されており、所定の電圧（例えば＋５Ｖ）が印加されている。電源は２つの端子を備え、一方が第１端子８１に接続され、他方が接地される。すなわち、電源の該他方の端子は、第６端子８６と第８端子８８とに接続されていることになる。なお、電源の印加電圧は適宜変更されてもよい。
ライトパルス生成回路６０は、低抵抗側直列トランジスタ１６と高抵抗側直列トランジスタ１７と低抵抗側並列トランジスタ３６と高抵抗側並列トランジスタ３７のそれぞれのゲートに接続されている。ライトパルス生成回路６０は、入力される書き込みデータに基づいて各トランジスタのゲートに印加する電圧を制御することにより、各トランジスタのＯＮ／ＯＦＦを制御する制御回路である。
ライトデータデコーダ６２は、入力される信号からデータを書き込むべきメモリセル２０のアドレスおよび書き込みデータを復号するデコーダである。アドレスはロウデコーダ（図示せず）およびカラムデコーダ（図示せず）に入力される。書き込みデータはライトパルス生成回路６０に入力される。
ホストインターフェース回路６４は、外部インターフェース（図示せず）を介して外部のシステムから入力される入出力データおよび制御コマンドに基づいて、信号をライトデータデコーダ６２に入力するインターフェースである。
以下、不揮発性記憶装置２００の特徴の一つである、各電流経路の抵抗値と電圧との関係について説明する。なお説明を単純化するため、第３ノード８３と第４ノード８４との間の抵抗は無視でき、両ノードは等電位にあるものとする。第３ノード８３および第４ノード８４が基準ノードとなる。
第１端子８１から第８端子８８までの電流経路をひとつの電流経路と考えれば、第１端子８１と第３ノード８３（基準ノード）または第４ノード８４（基準ノード）とを結ぶ電流経路は、メモリセル２０と直列の位置関係にある。そこで、該電流経路を直列電流経路と呼ぶ。低抵抗側直列トランジスタ１６がＯＮである状態において低抵抗側直列トランジスタ１６を通る直列電流経路（図４において８１、８２、１６、８３を順に結ぶ電流経路）の抵抗値をＲｓｌとする。高抵抗側直列トランジスタ１７がＯＮである状態において高抵抗側直列トランジスタ１７を通る直列電流経路（図４において８１、８２、１７、８４を順に結ぶ電流経路）の抵抗値をＲｓｈとする。Ｒｓｌには、低抵抗側直列トランジスタ１６自身のオン抵抗に加え、配線抵抗などが含まれる。また、Ｒｓｈには、高抵抗側直列トランジスタ１７自身のオン抵抗に加え、配線抵抗などが含まれる。ＲｓｌおよびＲｓｈは、各トランジスタのゲート幅とゲート長や配線の太さと材質などを調整することにより所望の値に容易に設定することが可能である。
選択トランジスタ２１がＯＮ状態にあるときの第３ノード８３（基準ノード）または第４ノード８４（基準ノード）と第８端子８８とを結ぶ電流経路（図４において８４、８３、２１、２２、４０、８８を順に結ぶ電流経路）を抵抗変化電流経路と呼ぶ。抵抗変化型素子２２が低抵抗状態にある場合の抵抗値をＲｒｌ、高抵抗状態にある場合の抵抗値をＲｒｈとする。ＲｒｌおよびＲｒｈには、抵抗変化型素子２２自身の抵抗に加え、配線抵抗や、選択トランジスタ２１のオン抵抗、メモリ側抵抗４０の抵抗が含まれる。
第３ノード８３（基準ノード）または第４ノード８４（基準ノード）と接地点（第６端子９６）とを結ぶ電流経路は、第１端子８１から接地点までの電流経路をひとつの電流経路と考えれば、メモリセル２０と並列の位置関係にある。そこで、該電流経路を並列電流経路と呼ぶ。低抵抗側並列トランジスタ３６がＯＮである状態において低抵抗側並列トランジスタ３６を通る並列電流経路（図４において８３、３６、８５、８６を順に結ぶ電流経路）の抵抗値をＲｐｌとする。高抵抗側並列トランジスタ３７がＯＮである状態において高抵抗側並列トランジスタ３７を通る電流経路（図４において８４、３７、８５、８６を順に結ぶ電流経路）の抵抗値をＲｐｈとする。Ｒｐｌには、低抵抗側並列トランジスタ３６自身のオン抵抗に加え、配線抵抗などが含まれる。Ｒｐｈには、高抵抗側並列トランジスタ３７自身のオン抵抗に加え、配線抵抗などが含まれる。ＲｐｌおよびＲｐｈは、各トランジスタのゲート幅とゲート長や配線の太さと材質などを調整することにより所望の値に容易に設定することが可能である。
なお、電源の一方の端子と、第６端子８６と、第８端子８８とはいずれも接地されているため、それぞれが互いに接続されていると考えることができる。すなわち、抵抗変化電流経路は、基準ノードおよび電源を抵抗変化型素子２２を介して接続する電流経路ということができる。並列電流経路は基準ノードおよび電源を抵抗変化電流経路と並列に接続する電流経路ということができる。
抵抗変化型素子２２は、具体的な電流値および電圧は異なっていてもよいが、図１５で示したものと同様の電流−電圧特性を有する。以下、第３ノード８３（基準ノード）および第４ノード８４（基準ノード）の電位をノード電位と呼ぶ。抵抗変化型素子２２が低抵抗状態から高抵抗状態へと変化するために必要となるノード電位の絶対値をＶｌｈ（第１の電圧レベル）とする。抵抗変化型素子２２が高抵抗状態から低抵抗状態へと変化するために必要となるノード電位の絶対値をＶｈｌ（第２の電圧レベル）とする。該２つのノード電位は同じ極性（符号が同じ）である。第２の電圧レベルは第１の電圧レベルよりも大きい（Ｖｈｌ＞Ｖｌｈ）。
以上のような構成において、第１の構成で説明した式（１）ないし式（４）を満たすように各電流経路の抵抗値や電圧が設定される。かかる構成によれば、同一極性の電気パルスを用いた抵抗変化型素子へのデータ書き込みにおいて、抵抗状態が変化した後に抵抗変化型素子に印加される電圧の絶対値を適切な範囲に調整できる。よって、抵抗状態が変化した後の再変化（元の抵抗状態に戻ってしまうこと）や素子の破壊を防止できる。
あるいは、式（５）ないし式（６）を満たすように設定が行われてもよい。かかる構成では、抵抗状態が変化した後の抵抗変化型素子２２に印加される電位の絶対値をさらに小さく抑えることが可能になり、抵抗変化型素子の破壊や抵抗状態の再変化をさらに確実に防止できる。
以下、不揮発性記憶装置２００の動作について説明する。
外部のシステムは、外部通信路を介してホストインターフェース回路６４へと入出力データおよび制御コマンドを入力する。ホストインターフェース回路６４は、受け取ったデータおよびコマンドに基づいて、信号をライトデータデコーダ６２へ入力する。
ライトデータデコーダ６２は、受け取った信号を復号して、データを書き込むべきメモリセル２０のアドレスと書き込みデータとを特定する。ライトデータデコーダ６２は、特定されたアドレスに基づいてカラムデコーダ（図示せず）およびロウデコーダ（図示せず）を制御し、特定のメモリセル２０を選択する。このとき、メモリセル２０の選択トランジスタ２１は導通状態とされる。
さらにライトデータデコーダ６２は、復号された書き込みデータをライトパルス生成回路６０へと入力する。ライトパルス生成回路６０は、低抵抗側直列トランジスタ１６および高抵抗側直列トランジスタ１７を所定の時間だけＯＮにすることでメモリセル２０および並列抵抗切換回路３５へ所定の電気パルスを入力する。また、各トランジスタのＯＮ／ＯＦＦを制御することで、直列抵抗切換回路１５および並列抵抗切換回路３５の抵抗を切り換える。
具体的にはライトパルス生成回路６０は以下のように動作する。すなわち、書き込みデータが“０”である場合、抵抗変化型素子２２が高抵抗状態へと変化させられる。ライトパルス生成回路６０は、所定の時間幅で直列トランジスタ１６が十分導通状態となる様に第2ノード８２とゲート間に所定の電圧振幅が印加されるようなトランジスタ１６用高抵抗化パルスを低抵抗側直列トランジスタ１６のゲートに入力する。一方、ライトパルス生成回路６０は、該所定の時間幅で並列トランジスタ３６が十分導通状態となる様に第５ノード８５とゲート間に所定の電圧振幅が印加されるようなトランジスタ３６用高抵抗化パルスを低抵抗側並列トランジスタ３６に入力する。同時に、ライトパルス生成回路６０は、高抵抗側直列トランジスタ１７および高抵抗側並列トランジスタ３７を非導通状態とするような電位をゲートに印加する。かかる動作により、電源から入力される電圧（絶対値はＶ１）が、該所定の時間幅だけ第１端子８１と第８端子８８との間および第１端子８１と第６端子８６との間に印加される。よって、第１の構成で説明したように、抵抗変化型素子２２が低抵抗状態から高抵抗状態へと変化する。もともと高抵抗状態であった場合には、そのまま高抵抗状態が維持される。
書き込みデータが“１”である場合、抵抗変化型素子２２が低抵抗状態へと変化させられる。ライトパルス生成回路６０は、所定の時間幅で直列トランジスタ１７が十分導通状態となる様に第２ノード８２とゲート間に所定の電圧振幅が印加されるようなトランジスタ１７用低抵抗化パルスを高抵抗側直列トランジスタ１７のゲートに入力する。一方、ライトパルス生成回路６０は、該所定の時間幅で並列トランジスタ３７が十分導通状態となる様に第５ノード８５とゲート間に所定の電圧振幅が印加されるようなトランジスタ３７用低抵抗化パルスを高抵抗側並列トランジスタ３７に入力する。同時に、ライトパルス生成回路６０は、低抵抗側直列トランジスタ１６および低抵抗側並列トランジスタ３６を非導通状態とするような電位をゲートに印加する。かかる動作により、電源から入力される電圧（絶対値はＶ２）が、該所定の時間幅だけ第１端子８１と第８端子８８との間および第１端子８１と第６端子８６との間に印加される。よって、第１の構成で説明したように、抵抗変化型素子２２が高抵抗状態から低抵抗状態へと変化する。もともと低抵抗状態であった場合には、そのまま低抵抗状態が維持される。
第２の構成における動作時の電圧や電流の変化パターンは、第１の構成と同様であるので説明を省略する。第２の構成における抵抗値および電圧などの具体的な数値についても、第１の構成と同様の値とすることができるので説明を省略する。
以上のような構成および動作により、第２の構成による不揮発性記憶装置２００も第１の構成と同様の効果を奏する。
さらに第２の構成では、直列電流経路および並列電流経路の抵抗値が、トランジスタのゲート幅とゲート長を調整することにより所望の値へ容易に設定できる。よって、半導体プロセスを用いた集積化技術を用いて各電流経路の抵抗値を容易に調整できるという利点を有する。
［第１の構成および第２の構成で生じる課題と本発明の原理］
以上のように、第１の構成および第２の構成では、抵抗変化型素子が一個であることを原則として説明した。該抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる場合と、高抵抗状態から低抵抗状態へと変化させる場合のそれぞれに対応して、直列抵抗切換回路１０と並列抵抗切換回路３０とがそれぞれ２個の抵抗値が択一的に選択される。しかしながら、複数の抵抗変化型素子をアレイ状に配列してメモリセルアレイを構成する場合、抵抗変化型素子自体の特性に製造過程等に由来したばらつきが生じる。また、配線抵抗や選択トランジスタを含めた寄生抵抗が無視できない場合も多い。電気パルス印加回路が出力する電気パルスの電圧が同じであっても、メモリセルアレイ上における抵抗変化型素子の位置の違いによって、抵抗変化型素子へ実際に印加される電気パルスの電圧も異なる場合がある。かかる原因により、抵抗変化型素子のそれぞれについて、ＶｌｈやＶｈｌにばらつきが生じる。
書き込み時のノード電位が全ての抵抗変化型素子について共通である場合、ある抵抗変化型素子に対しては抵抗値を変化させるのに十分な電圧であっても、他の抵抗変化型素子に対しては抵抗値を変化させることができない場合（書き込み不良）が生じうる。ＶｌｈやＶｈｌが最も高い抵抗変化型素子に合わせて電気パルス印加回路の出力する電気パルスの電圧を決定するという方法も考えられる。しかし、かかる方法を採用した場合には、ＶｌｈやＶｈｌが大幅に低い抵抗変化型素子に対しては過大な電圧が印加されることとなり、素子が破壊されたり、抵抗値が変化した後で再度抵抗値が元に戻ってしまったりする場合がある。電気パルスを印加しても抵抗値が変化しなかったり（書き込み不良）、破壊される素子が発生したり、抵抗値が元に戻ってしまうなどすれば、不揮発性記憶装置としての動作の安定性や信頼性は著しく低下する。回路のレイアウトを工夫したり、ドライバ回路を複数設けてアレイを小規模なエリアに分割して、一つのドライバ回路が受け持つ制御エリアを小さくするといった工夫により、かかる問題もある程度は改善できる。しかしばらつきをゼロにすることは不可能である。
本発明は、以上のような課題を解決して、不揮発性記憶装置の動作の信頼性を向上させ、デバイスの長寿命化を図ることを目的とする。具体的には、例えば第１の構成や第２の構成において抵抗変化型素子を複数の抵抗変化型素子を有するメモリセルアレイとした上で、該メモリセルアレイにおいて選択された抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において、書き込むべき値に応じて直列電流経路の抵抗値を所定の範囲で変化させる。かかる動作を実現すべく、直列抵抗設定器は抵抗値を所定の範囲（ＶｈｌやＶｌｈのばらつきの範囲）で変化させることができるように構成される。
（第１実施形態）
［構成］
図５は、本発明の第１実施形態による不揮発性記憶装置の一例を示したブロック図である。以下、図５を参照しながら、本実施形態の不揮発性記憶装置３００について説明する。なお、第１の構成（図１）との間で共通する構成要素および第２の構成（図５）との間で共通する構成要素については、同一の符号および名称を付して説明を省略する。
図に示すように、不揮発性記憶装置３００は、主な構成要素として、メモリセルアレイ７０と、ロウデコーダ６６と、ワード線ドライバ６８（第２選択回路）と、マルチスイッチ回路７５（第１選択回路）と、直列抵抗切換回路３１０と、並列抵抗切換回路３０と、書き込みパルス駆動回路５０と、読み出し比較判定回路７２と、スイッチコントローラ７４と、制御装置８０と、通信バス３１１とを備えている。
メモリセルアレイ７０は複数のメモリセル２０を有する。メモリセルアレイ７０においてメモリセル２０はｍ行ｎ列の行列状に配列されている。各行に属するメモリセル２０が備える選択トランジスタ２１のゲートは、それぞれ各行ごとに一本ずつ配設されたワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍに接続されている。各列に属するメモリセル２０の選択トランジスタ２１の一方の主端子は、それぞれ各列ごとに一本ずつ配設されたｎ本のビット線ＢＬ１、ＢＬ２、・・・、ＢＬｎに接続されている。各列に属するメモリセル２０の選択トランジスタ２１の他方の主端子は、抵抗変化型素子２２を介して、各列ごとに配設されたソース線ＳＬ１、ＳＬ２、・・・、ＳＬｎに接続されている。ソース線ＳＬ１、ＳＬ２、・・・、ＳＬｎは接地されている。
ワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍは、ワード線ドライバ６８に接続されている。ワード線ドライバ６８は、ロウデコーダ６６と通信可能に接続され、ロウデコーダ６６の制御に基づいて特定のワード線（選択ワード線）にオン電圧を印加する。選択ワード線にオン電圧が印加されると、そのワード線に接続された全てのトランジスタがオン状態になり、その行にある各メモリセルへのアクセスが可能になる。ロウデコーダ６６は、制御装置８０と通信可能に接続されている。ロウデコーダ６６は、制御装置８０から受け取ったＲＯＷ信号に基づいて、ワード線ドライバ６８を制御する。
ビット線ＢＬ１、ＢＬ２、・・・、ＢＬｎは、マルチスイッチ回路７５に接続されている。マルチスイッチ回路７５は、スイッチコントローラ７４（カラムデコーダ）と通信可能に接続されている。マルチスイッチ回路７５は、複数のスイッチＳｂ１ｗ、Ｗｂ２ｗ、・・・、ＳｂｎｗおよびスイッチＳｂ１ｒ、Ｓｂ２ｒ、・・・、Ｓｂｎｒ（例えばＦＥＴ）を備えており、スイッチコントローラ７４の制御に基づいて特定のビット線（選択ビット線）を、スイッチＳｂ１ｗ、Ｗｂ２ｗ、・・・、Ｓｂｎｗにより第４ノード９４（基準ノード）に択一的に接続し、スイッチＳｂ１ｒ、Ｓｂ２ｒ、・・・、Ｓｂｎｒにより読み出し比較判定回路７２に択一的に接続する。読み出し比較判定回路７２は制御装置８０と通信可能に接続されている。選択ビット線が第４ノード９４と接続されたときには、選択ビット線の電位はノード電位と等しくなる。選択ビット線と選択ワード線の双方に対応するメモリセルの抵抗変化型素子が、選択抵抗変化型素子となる。
第４ノード９４は、直列抵抗切換回路３１０を介して書き込みパルス駆動回路５０に接続され、並列抵抗切換回路３０を介して接地（第７端子９７、第８端子９８）される。書き込みパルス駆動回路５０は制御装置８０と通信可能に接続されている。
スイッチコントローラ７４は、直列抵抗切換回路３１０と、並列抵抗切換回路３０と、マルチスイッチ回路７５と、制御装置８０とに、通信可能に接続されている。スイッチコントローラ７４は、制御装置８０から受け取った信号に基づいて、直列抵抗切換回路３１０と、並列抵抗切換回路３０と、マルチスイッチ回路７５とが備える各スイッチのＯＮ／ＯＦＦを制御する。
読み出し比較判定回路７２は、選択されたメモリセルに所定の読み出し電圧パルスを印加し、そのときに流れる電流を検出してメモリセルに記憶されたデータを読み出して、制御装置８０へ出力する。
通信バス３１１は、外部との通信バスである。通信バス３１１を介して不揮発性記憶装置３００への電源供給、動作コマンド、書込データ及び読出しデータの入出力が行なわれる。
制御装置８０は、例えばマイコンなどにより構成される。制御装置８０は、通信バス３１１を介して外部システム（図示せず）から制御コマンド、アドレスデータ、書き込みデータを受け取り、メモリセルから読み出したデータを外部システムへと出力する。また、書き込みおよび読み出し時には該アドレスデータのデコードを行い、マルチスイッチ回路７５およびロウデコーダ６６を制御して、メモリセルの中から特定の抵抗変化型素子を選択する。
直列抵抗切換回路３１０は、互いに並列にかつ互いに独立して第２ノード９２と第３ノード９３とを接続可能に配設された複数の抵抗素子を備えており、スイッチコントローラ７４の制御に基づいて該抵抗素子を選択的にオンとすることにより直列電流経路の抵抗値を所定の範囲でステップ状に変化させる。直列抵抗切換回路３１０の詳細な構成について以下詳細に説明する。
［ＶｌｈおよびＶｈｌのばらつきと直列電流経路の抵抗値］
上述の通り、抵抗変化型素子でメモリセルアレイを構成すると、製造時のばらつきやメモリセルアレイ上の位置などにより、抵抗変化型素子のそれぞれについてＶｌｈ（高抵抗化電圧）やＶｈｌ（低抵抗化電圧）にばらつきが生じる。
図６は、メモリセルアレイにおける各抵抗変化型素子の高抵抗化電圧と低抵抗化電圧の分布を示す概念図である。図中、実線は高抵抗化電圧（Ｖｌｈ）の分布を示しており、２．０Ｖを中心として１．５Ｖから２．５Ｖまでばらついている。点線は低抵抗化電圧（Ｖｈｌ）の分布を示しており３．５Ｖを中心として３．０Ｖから４．０Ｖまでばらついている。
図６のような分布を持つメモリセルアレイにおいて、全ての抵抗変化型素子につき確実に抵抗値を変化させるべく、どの抵抗変化型素子に対しても分布の上限にあたる電圧を印加してもよい。具体的には、高抵抗化するときにはノード電位が２．５Ｖとなるように、低抵抗化するときにはノード電位が４．０Ｖとなるように、直列電流経路の抵抗値を制御するという方法を取りうる。しかしながら、必要以上に高い電圧を印加すると、素子に与えるストレスが過大となり、抵抗変化型素子の短寿命化を招いてしまう。
他の方法として、最も度数の多くなる電圧や分布の中心付近の電圧を印加する方法も考えられる。しかしながら、この場合には電気パルスが印加されても抵抗値が変化しない素子が発生し、動作の信頼性が低下する。書き込み不良となる素子を使用しないことにしてもよいが、その場合には記憶容量が低下する。
以上の問題を解決すべく本実施の形態では、直列抵抗切換回路３１０が直列電流経路の抵抗値を所定の範囲でステップ状に変化させる。図７は、本発明の第１実施形態における直列抵抗切換回路の回路構成を示す概念図である。図７に示すように、直列抵抗切換回路３１０は、Ｒｓｈ用ラダー抵抗グループ３１２とＲｓｌ用ラダー抵抗グループ３１３とを備えている。
Ｒｓｈ用ラダー抵抗グループ３１２は、Ｒｓｈａの抵抗値を有する抵抗素子Ｒ１ａとこれに直列に接続されたスイッチＳＷ１ａとを有する第１の抵抗経路と、Ｒｓｈｂの抵抗値を有する抵抗素子Ｒ１ｂとこれに直列に接続されたスイッチＳＷ１ｂとを有する第２の抵抗経路と、Ｒｓｈｃの抵抗値を有する抵抗素子Ｒ１ｃとこれに直列に接続されたスイッチＳＷ１ｃとを有する第３の抵抗経路と、Ｒｓｈｄの抵抗値を有する抵抗素子Ｒ１ｄとこれに直列に接続されたスイッチＳＷ１ｄとを有する第４の抵抗経路と、Ｒｓｈｅの抵抗値を有する抵抗素子Ｒ１ｅとこれに直列に接続されたスイッチＳＷ１ｅとを有する第５の抵抗経路とを備えている。
Ｒｓｌ用ラダー抵抗グループ３１３は、Ｒｓｌａの抵抗値を有する抵抗素子Ｒ２ａとこれに直列に接続されたスイッチＳＷ２ａとを有する第６の抵抗経路と、Ｒｓｌｂの抵抗値を有する抵抗素子Ｒ２ｂとこれに直列に接続されたスイッチＳＷ２ｂとを有する第７の抵抗経路と、Ｒｓｌｃの抵抗値を有する抵抗素子Ｒ２ｃとこれに直列に接続されたスイッチＳＷ２ｃとを有する第８の抵抗経路と、Ｒｓｌｄの抵抗値を有する抵抗素子Ｒ２ｄとこれに直列に接続されたスイッチＳＷ２ｄとを有する第９の抵抗経路と、Ｒｓｌｅの抵抗値を有する抵抗素子Ｒ２ｅとこれに直列に接続されたスイッチＳＷ２ｅとを有する第１０の抵抗経路とを備えている。
スイッチＳＷ１ａ〜ＳＷ１ｅ、スイッチＳＷ２ａ〜ＳＷ２ｅは、それぞれスイッチコントローラ７４と通信可能に接続されており、それぞれ独立してオンオフが可能に構成されている。直列抵抗切換回路３１０は、制御装置８０およびスイッチコントローラ７４の制御に基づいて、オンとするスイッチＳＷ１ａ〜ＳＷ１ｅ、スイッチＳＷ２ａ〜ＳＷ２ｅの組合せを切り替えることで、直列電流経路の抵抗値を所定の範囲で時間と共に変化させつつ、第１の構成で示したＲｓｈおよびＲｓｌを実現する。
なお、上述の説明では直列抵抗切換回路を固定抵抗素子とスイッチ素子とで構成するものとして記載したが、例えばＦＥＴのオン抵抗を固定抵抗素子の代わりに用いてもよい。この場合、固定抵抗素子とスイッチ素子は１個のＦＥＴで実現される。この場合、ＦＥＴがスイッチを兼ねた抵抗素子として機能する。ＦＥＴのオン抵抗は固定抵抗素子の抵抗値に相当する。ＦＥＴのオン抵抗はゲート幅やゲート長などによって容易に調整できるので、半導体プロセスとの親和性が高く実用性も大きい。
本実施形態において、Ｒｓｈａ〜Ｒｓｈｅは以下の式を満たす。
Ｒｓｈａ＝（Ｒｓｈｂ／２）×α＝（Ｒｓｈｃ／４）×α＝（Ｒｓｈｄ／８）×α＝（Ｒｓｈｅ／１６）×α
本実施形態において、Ｒｓｌａ〜Ｒｓｌｅは以下の式を満たす。
Ｒｓｌａ＝（Ｒｓｌｂ／２）×β＝（Ｒｓｌｃ／４）×β＝（Ｒｓｌｄ／８）×β＝（Ｒｓｌｅ／１６）×β
以下、具体的な設計方法について説明する。抵抗変化型素子２２が高抵抗状態にある場合の抵抗値Ｒｒｈ（抵抗変化電流経路の抵抗値）の平均値が５０ｋΩ、抵抗変化型素子２２が低抵抗状態にある場合の抵抗値Ｒｒｌ（抵抗変化電流経路の抵抗値）の平均値が５ｋΩとして、抵抗変化電流経路の抵抗値が１桁変化する場合を考える。抵抗変化型素子のばらつきを考慮してＶ１＝Ｖ２＝６Ｖとしておく。
まず、高抵抗化する場合を考える。高抵抗化した後は抵抗変化型素子２２が低抵抗化するのを防止する必要がある。低抵抗化電圧Ｖｈｌのばらつきの下限値（３．０Ｖ）を超えてしまうと低抵抗化してしまう抵抗変化型素子が発生するため、３．０Ｖよりもノード電位を低くする必要がある。したがって、Ｖｈｍａｘ＝３．０Ｖとなる。Ｒｐｌ＝２０００Ωとすると、式（５）より、以下の条件が導かれる。
Ｒｓｌ≧１９２３Ω
高抵抗化電圧Ｖｌｈのばらつきの上限値は２．５Ｖであるから、式（１）より、以下の条件が導かれる。
Ｒｓｌ≦２０００Ω
高抵抗化電圧Ｖｌｈのばらつきの下限値は１．５Ｖであるから、式（１）より、以下の条件が導かれる。
Ｒｓｌ≦４２８６Ω
まとめると、Ｒｓｌを１９２３Ω以上とすることで高抵抗化後のノード電位を３．０Ｖ以下に制御することが可能となる。Ｒｓｌを４２８６Ωから２０００Ωに段階的に制御することで、抵抗変化型素子が低抵抗状態にある場合のノード電位を１．５Ｖから２．５Ｖまでスイープさせることができる。２０００Ω〜４２８６ΩというＲｓｌの範囲は、いずれも１９２３Ω以上という条件を満たすので、高抵抗化した後は、ノード電位が３．０Ｖ以下に保たれる。よって、高抵抗化後の低抵抗状態への再変化を防止しつつ、抵抗値変化の前後に亘って必要以上に高い電圧が抵抗変化型素子に印加されることを防止できる。
次に、低抵抗化する場合を考える。低抵抗化した後は抵抗変化型素子２２が高抵抗化するのを防止する必要がある。高抵抗化電圧Ｖｌｈのばらつきの下限値（１．５Ｖ）を超えてしまうと低抵抗化してしまう抵抗変化型素子が発生するため、１．５Ｖよりもノード電位を低くする必要がある。したがって、Ｖｌｍａｘ＝１．５Ｖとなる。Ｒｐｈ＝６５０００Ωとすると、式（６）より、以下の条件が導かれる。
Ｒｓｈ≧１３９２９Ω
低抵抗化電圧Ｖｈｌのばらつきの上限値は４．０Ｖであるから、式（３）より、以下の条件が導かれる。
Ｒｓｈ≦１４１３０Ω
低抵抗化電圧Ｖｈｌのばらつきの下限値は３．０Ｖであるから、式（３）より、以下の条件が導かれる。
Ｒｓｈ≦２８２６１Ω
まとめると、Ｒｓｈを１３９２９Ω以上とすることで低抵抗化後のノード電位を１．５Ｖ以下に制御することが可能となる。Ｒｓｈを２８２６１Ωから１４１３０Ωに段階的に制御することで、抵抗変化型素子が低抵抗状態にある場合のノード電位を３．０Ｖから４．０Ｖまでスイープさせることができる。１４１３０Ω〜２８２６１ΩというＲｓｌの範囲は、いずれも１３９２９Ω以上という条件を満たすので、低抵抗化した後は、ノード電位が１．５Ｖ以下に保たれる。よって、低抵抗化後の高抵抗状態への再変化を防止しつつ、抵抗値変化の前後に亘って必要以上に高い電圧が抵抗変化型素子に印加されることを防止できる。
表１は、本発明の第１実施形態における直列抵抗切換回路の切り換えモードを示す表である。
Figure 0005065401
表１に示すように、Ｒ１ａの抵抗値（Ｒｓｈａ）は４３００Ω、Ｒ１ｂの抵抗値（Ｒｓｈｂａ）は６８８０Ω、Ｒ１ｃの抵抗値（Ｒｓｈｃ）は１３７６０Ω、Ｒ１ｄの抵抗値（Ｒｓｈｄ）は２７５２０Ω、Ｒ１ｅの抵抗値（Ｒｓｈｅ）は５５０４０Ω、Ｒ２ａ（Ｒｓｌａ）の抵抗値は２８５００Ω、Ｒ２ｂの抵抗値（Ｒｓｌｂ）は５１３００Ω、Ｒ２ｃの抵抗値（Ｒｓｌｃ）は１０２６００Ω、Ｒ２ｄの抵抗値（Ｒｓｌｄ）は２０５２００Ω、Ｒ２ｅの抵抗値（Ｒｓｌｅ）は４１０４００Ωに設定されている。αは１．２５に、βはおよそ１．１１に設定されている。容易な計算であるので詳細は省略する。以上のような抵抗値とすることで、ＳＷモード１〜３２のそれぞれにおける直列電流経路の合成抵抗値は最右列に示した通りとなる。
なお、直列抵抗切換回路３１０が備える抵抗経路の数や各抵抗素子の具体的な抵抗値は上述のものに限定されない。例えば、Ｒｓｈ用ラダー抵抗グループ３１２およびＲｓｌ用ラダー抵抗グループ３１３が備える抵抗経路はそれぞれ２個のみであってもよい。
図８は、表１に示した各ＳＷモードで電気パルスを印加した場合のノード電位を示すグラフである。図９は、表１に示した各ＳＷモードで電気パルスを印加した場合の抵抗変化型素子の流れる電流（素子電流）を示すグラフである。図中、太線は抵抗変化型素子が高抵抗状態にある場合を示し、細線は抵抗変化型素子が低抵抗状態にある場合を示す。ＳＷモード１〜１６が高抵抗化する場合のモードであり、ＳＷモード１７〜３２が低抵抗化する場合のモードである。
図８を見れば分かるように、ＳＷモードを１から順に１６まで切り換えていくことにより、すなわち直列電流経路の合成抵抗値を時間と共に変化（ここでは低減）させることにより、高抵抗化電圧のばらつきの下限（１．５Ｖ）から上限（２．５Ｖ）にかけてステップ状にノード電位が上昇していく。また、ＳＷモード１〜１６のいずれのモードにおいても、高抵抗化した後のノード電位は３．０Ｖを超えることはない。図９を見れば分かるように、ＳＷモード１〜１６のいずれのモードにおいても、高抵抗化した後は抵抗変化型素子に流れる電流が小さく制限され、抵抗変化型素子へのストレスも低減されている。抵抗変化型素子を高抵抗化する場合には、ＳＷモードを１から順に１６まで切り換えて、ノード電位を低い値から高い値へと順にスイープさせる。低い電圧から始めて、徐々に高い電圧が抵抗変化型素子に印加される。かかる動作により、それぞれの抵抗変化型素子に最も適した電圧値で高抵抗化が行なわれることになる。高抵抗化後は並列電流経路へと電流を逃がすことでストレスが低減される。
図８を見れば分かるように、ＳＷモードを１７から順に３２まで切り換えていくことにより、すなわち直列電流経路の合成抵抗値を時間と共に変化（ここでは低減）させることにより、低抵抗化電圧のばらつきの下限（３．０Ｖ）から上限（４．０Ｖ）にかけてステップ状にノード電位が上昇していく。また、ＳＷモード１７〜３２のいずれのモードにおいても、低抵抗化した後のノード電位は１．５Ｖを超えることはない。図９を見れば分かるように、ＳＷモード１７〜３２のいずれのモードにおいても、低抵抗化した後でも抵抗変化型素子に流れる電流は小さく制限され、抵抗変化型素子へのストレスも低減されている。抵抗変化型素子を低抵抗化する場合には、ＳＷモードを１７から順に３２まで切り換えて、ノード電位を低い値から高い値へと順にスイープさせる。低い電圧から始めて、徐々に高い電圧が抵抗変化型素子に印加される。かかる動作により、それぞれの抵抗変化型素子に最も適した電圧値で低抵抗化が行なわれることになる。低抵抗化後も直列電流経路で電位を降下させることで電流が抑制され、ストレスが低減される。
なお、高抵抗化および低抵抗化を行なう場合、電気パルスが抵抗変化型素子に印加されている最中にＳＷモードの切り換えが行なわれてもよいし、１個の抵抗変化型素子に対して所定のパルス幅の電気パルスが複数印加されることとし、各パルスの合間にＳＷモードの切り換えが行なわれてもよい。ＳＷモードを固定したまま複数の抵抗変化型素子に電気パルスを印加し、その後にＳＷモードを切り換えて新しいＳＷモードで同じ複数の抵抗変化型素子に電気パルスを印加してもよい。すなわち、複数の抵抗変化型素子をひとまとめにしてＳＷモードを切り換えてもよい。抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において、所定の範囲で直列電流経路の抵抗値を変化させるものであればよく、具体的な電圧印加の方法やＳＷモードの切り換えタイミングなどは限定されない。
［動作およびデータ書き込み方法］
以下、不揮発性記憶装置３００の動作およびデータ書き込み方法について、図５を参照しつつ説明する。なお、以下の説明ではワード線ＷＬ１とビット線ＢＬ１とに接続されたメモリセルを選択メモリセルとする。
制御装置８０は、受け取ったアドレスからロウ（行）情報を抽出し、得られた情報に基づいてＲＯＷ信号をロウデコーダ６６へと送る。ロウデコーダ６６は、受け取ったＲＯＷ信号をデコードして行アドレスをワード線ドライバ６８へと出力する。ワード線ドライバ６８は、受け取った行アドレスに基づいて、ワード線ＷＬ１にオン電圧を印加する。ワード線ＷＬ１に接続された全ての選択トランジスタ２１が導通状態になり、その行にあるそれぞれのメモリセル２０がアクセス可能な状態になる。
制御装置８０は、受け取ったアドレスからカラム（列）情報を抽出し、得られた情報に基づいてＣＯＬＵＭＮ信号と、制御コマンドが「書き込み」または「読み出し」のいずれであるかを示す信号（ＭＯＤＥ）をスイッチコントローラ７４へと送る。
スイッチコントローラ７４は、受け取ったＣＯＬＵＭＮ信号をデコードして列アドレスを取得する。スイッチコントローラ７４は、得られた列アドレスに基づいてマルチスイッチ回路７５を制御し、ビット線ＢＬ１と第４ノード９４または比較判定回路７２を接続する。すなわち、ＭＯＤＥ信号が「書き込み」を示す場合には、ビット線ＢＬ１が直列抵抗切換回路１０を介して書き込みパルス駆動回路５０と接続され、また並列抵抗切換回路３０を介して接地される。
以上のように本実施形態では、ワード線ＷＬ１とビット線ＢＬ１とが選択されることで、特定のメモリセル２０が選択される。ビット線７１の選択は、スイッチコントローラ７４がスイッチＳｂ１ｗをオンにすることで行なわれる。
スイッチの制御とメモリセルの選択が終わると、データの書き込みまたは読み出しが行われる。ＭＯＤＥ信号が「書き込み」である場合には、制御装置８０が書き込みパルス駆動回路５０を制御して、所定の電圧を第１出力端子５１と第２出力端子２との間に出力する。スイッチコントローラ７４は、受け取った書き込みデータの値に基づいて直列抵抗切換回路３１０および並列抵抗切換回路３０のスイッチを制御する。すなわち、書き込みデータが“０”の場合には高抵抗状態へと変化させるため、低抵抗側並列選択スイッチ３２がＯＮにされ、高抵抗側並列選択スイッチ３４がＯＦＦにされる。そして、直列抵抗切換回路３１０のＳＷモードが１６から１へと順次切り換えられる。これにより、直列抵抗切換回路３１０の抵抗値が４３００Ωから１９８０Ωへとステップ的に変化し、ノード電位はＶｌｈの下限（１．５Ｖ）から上限（２．５Ｖ）へとステップ的に変化する。一方、書き込みデータが“１”の場合には抵抗変化型素子２２を低抵抗状態へと変化させるため、高抵抗側並列選択スイッチ３４がＯＮにされ、低抵抗側並列選択スイッチ３２がＯＦＦにされる。そして、直列抵抗切換回路３１０のＳＷモードが３２から１７へと順次切り換えられる。これにより、直列抵抗切換回路３１０の抵抗値が２８５００Ωから１３９５９Ωへとステップ的に変化し、ノード電位はＶｈｌの下限（３．０Ｖ）から上限（４．０Ｖ）へとステップ的に変化する。
データを書き込む場合には、かかる動作により、所望のメモリセル２０にデータが書き込まれる。抵抗値や電圧の関係と書き込み動作の原理については、第１の構成と同様であるので説明を省略する。
データを読み出す場合には、ＭＯＤＥ信号が「読み出し」を示す。制御装置８０はスイッチコントローラ７４を制御し、スイッチＳｂ１ｒをオンとして、ビット線ＢＬ１を読み出し比較判定回路７２に接続する。比較判定回路７２を制御して、選択されたメモリセル２０に所定の読み出し用の電気パルスを印加し、そのときに流れる電流を検出して判定する。この検出回路自体は非常に一般的な既知の技術であるので詳細な説明を省略するが、カレントミラーなどの検出回路によって検出する例が一般的である。そして判定結果（読み出されたデータ）は、制御装置８０を介して外部システムへと出力される。
［効果］
以上のような構成および動作により、本発明の第１実施形態による不揮発性記憶装置３００は、第１の構成および第２の構成と同様の効果を奏する。
不揮発性記憶装置３００はさらに以下のような効果も奏する。直列抵抗切換回路が、抵抗値を所定の範囲でステップ的に変化させることができるように構成されているため、メモリセルアレイにおける抵抗変化型素子のそれぞれに対する高抵抗化電圧や低抵抗化電圧のばらつきに対応して、ノード電位を広い範囲で制御することが可能となる。したがって、書き込み不良を防止でき、記憶容量の低下も防ぐことができる。動作の信頼性を向上することも可能となる。ストレスを個々の抵抗変化型素子に応じて最小限に抑えることで、抵抗変化型素子の寿命も向上できる。
また、高抵抗化および低抵抗化のそれぞれにおいて、ノード電位を下限から上限へとスイープすることで、抵抗変化型素子のそれぞれに最適な電圧を抵抗変化型素子自身が選択して抵抗値を変化させる。かかる動作により、ストレスを個々の抵抗変化型素子ごとに最小限に抑制し、抵抗変化型素子あるいはメモリセルアレイの長寿命化を図ることができる。
本実施形態では、ＶｌｈやＶｈｌのばらつきに応じて所定のステップで電圧をスイープする。各ステップの間の電圧の差が一定だとすれば、ＶｌｈやＶｈｌのばらつきが大きいほどデータを書き込むためのステップ数は多くなる。各ステップで消費される時間が同じとすれば、ＶｌｈやＶｈｌのばらつきの大きい記憶装置では書き込み速度が遅く、ＶｌｈやＶｈｌのばらつきの小さい記憶装置ではステップ数が少なくなるために高速な書き込みが可能となる。メモリ装置の量産工程において、書き込み速度の速いものは高付加価値の高価な製品として出荷でき、書き込み速度の遅いものはより安価な製品として出荷できる。本実施形態では、最終検査工程でばらつきの少ないメモリセルアレイであることが判明した場合には、ノード電位の変化幅が小さく（ステップ数が少なく）なるように制御装置８０を設定して高速な製品として完成させることができる。ばらつきの大きいメモリセルアレイであることが判明した場合には、ノード電位の変化幅が大きく（ステップ数が多く）なるように制御装置８０を設定して低速な製品として完成させることができる。かかる方法により、量産の無駄を最小限に抑えた製造プロセスが実現できる。
また、本実施形態では記憶装置の内部に制御装置を備えているため、外部システムは単に動作コマンド、アドレス、書き込みデータを入力するだけでデータの書き込みと読み出しが可能となる。よって、不揮発性記憶装置３００は様々なインターフェースや通信規則を有する外部システムに柔軟に対応可能となる。
［変形例］
本実施形態でも、第１の構成および第２の構成と同様な変形例が可能である。
また、ＶｌｈとＶｈｌの一方のみでばらつきが大きく、他方についてはばらつきが小さい場合には、高抵抗化および低抵抗化のいずれか一方においてのみノード電位のスイープが行なわれてもよい。例えば、Ｖｌｈのばらつきが大きく、Ｖｈｌがほぼ一定である場合には、高抵抗化する場合にのみノード電位のスイープが行なわれてもよい。逆にＶｈｌのばらつきが大きく、Ｖｌｈがほぼ一定である場合には、低抵抗化する場合にのみノード電位のスイープが行なわれてもよい。
（第２実施形態）
［構成］
第１実施形態は、図６に示したように、Ｖｌｈの分布とＶｈｌの分布とが重なり合わないという仮定の下で装置が構成された。しかしながら、この２つの分布が重なり合う場合がある。分布が重なり合うと、第１実施形態のような構成では適切な制御が困難となる。図１０は、ばらつきが大きい場合の、メモリセルアレイにおける各抵抗変化型素子の高抵抗化電圧と低抵抗化電圧の分布を示す概念図である。図１０のようにばらつきが大きい場合、高抵抗化後の低抵抗状態への再変化や低抵抗化後の高抵抗状態への再変化といった誤動作が生じやすい。例えば、Ｖｌｈの分布の下限付近（１．５Ｖ）で高抵抗化が起こる抵抗変化型素子を考える。同一の抵抗変化型素子であれば、抵抗変化層（例えば酸化物の薄膜層）の厚みや寄生抵抗などは同じであるので、低抵抗化もまたＶｈｌの分布の下限付近（２．７Ｖ）で起こると推察される。この抵抗変化型素子を高抵抗化させる場合、ノード電位が１．５Ｖに設定された段階で高抵抗化が生じる。第１実施形態では高抵抗化が生じた後も直列抵抗切換回路３１０のモードは切り換えられ、ノード電位が最も高くなるまで電圧の印加が続けられる。モードの切り換えに伴ってノード電位が２．７Ｖを超えると、抵抗変化型素子は低抵抗状態に戻ってしまう。ばらつきが大きければ、それだけスイープする電圧の範囲も広くなり、抵抗値が意図していないのに変化してしまう危険がある。第２実施形態は、かかる問題を回避することを主な目的としている。
図１１は、本発明の第２実施形態による不揮発性記憶装置の一例を示したブロック図である。以下、図１１を参照しながら、本実施形態の不揮発性記憶装置４００について説明する。なお、第１実施形態（図５）との間で共通する構成要素については同一の符号および名称を付して説明を省略する。
第１実施形態の不揮発性記憶装置３００はソース線が直接接地されていたのに対し、第２実施形態の不揮発性記憶装置４００は、図に示すように、ソース線が素子電流検出抵抗７６を介して接地されている。素子電流検出抵抗７６の抵抗値は、抵抗変化型素子２２の抵抗値よりも小さく設定されている。素子電流検出抵抗７６の両端電圧は増幅回路７７により所定の増幅がなされ、コンパレータ７８で所定の電圧と比較されて比較結果が制御装置８０へと送られる。素子電流検出抵抗７６と増幅回路７７とコンパレータ７８とで素子状態検出回路７９が構成される。素子状態検出回路７９は、書き込み中の素子が高抵抗状態にあるか低抵抗状態にあるかを判断して、結果を制御装置８０へ送る。
［動作およびデータ書き込み方法］
低抵抗化する場合には、抵抗値の変化に伴いノード電位は大きく低下するため、Ｖｌｈの分布の下限よりも低くなる。よって、Ｖｌｈの下限とＶｈｌの上限とが重なっていても制御上は支障がない。
高抵抗化する場合には、抵抗値の変化に伴いノード電位は上昇する。ノード電位をＶｌｈの上限までスイープしてしまうと、抵抗変化型素子が低抵抗状態に戻ってしまう危険がある。本実施形態では、抵抗変化型素子が高抵抗化したことを素子状態検出回路７９により検出して、制御装置８０によりスイープを停止し、次のアドレスの書き込みへと移行する。かかる制御により、高抵抗化後の低抵抗状態への再変化を防止しつつ、抵抗値変化の前後に亘って必要以上に高い電圧が抵抗変化型素子に印加されることを防止できる。電圧のスイープの停止は、直列抵抗切換回路３１０のスイッチングを停止する（直列電流経路の抵抗値の変化を停止する）ことによって行われてもよいし、書き込みパルス駆動回路５０による電気パルスの出力（抵抗変化型素子への電気パルスの入力）を停止することによって行なわれてもよい。
その他の具体的な動作は第１実施形態と同様であるので、詳細な説明は省略する。
［効果］
以上のような構成および動作により、本発明の第２実施形態による不揮発性記憶装置４００は、第１実施形態と同様の効果を奏する。
不揮発性記憶装置４００はさらに以下のような効果も奏する。制御装置８０が素子状態検出回路７９の検出結果に基づいて、抵抗変化型素子の抵抗状態が変化した段階でノード電位のスイープを中止するため、高抵抗化後の低抵抗状態への再変化を防止しつつ、抵抗値変化の前後に亘って必要以上に高い電圧が抵抗変化型素子に印加されることを防止できる。よって、動作の信頼性をさらに向上すること、およびデバイスの長寿命化を図ることが可能となる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の不揮発性記憶装置は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置において動作の信頼性を向上すること、およびデバイスの長寿命化を図ることができる不揮発性記憶装置として有用である。また、本発明の不揮発性記憶装置へのデータ書き込み方法は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置へのデータ書き込み方法において動作の安定性や信頼性を向上すること、およびデバイスの長寿命化を図ることができる不揮発性記憶装置へのデータ書き込み方法として有用である。
１ 抵抗変化型素子
２ 選択トランジスタ
３ ソース線端子
４ ワード線端子
５ ビット線端子
６ ソース線
７ ワード線
８ ビット線
９ メモリセル
１０ 直列抵抗切換回路
１１ 低抵抗側直列選択スイッチ
１２ 低抵抗側直列抵抗
１３ 高抵抗側直列選択スイッチ
１４ 高抵抗側直列抵抗
１５ 直列抵抗切換回路
１６ 低抵抗側直列トランジスタ
１７ 高抵抗側直列トランジスタ
２０ メモリセル
２１ 選択トランジスタ
２２ 抵抗変化型素子
３０ 並列抵抗切換回路
３１ 低抵抗側並列抵抗
３２ 低抵抗側並列選択スイッチ
３３ 高抵抗側並列抵抗
３４ 高抵抗側並列選択スイッチ
３５ 並列抵抗切換回路
３６ 低抵抗側並列トランジスタ
３７ 高抵抗側並列トランジスタ
４０ メモリ側抵抗
５０ 書き込みパルス駆動回路
５１ 第１出力端子
５２ 第２出力端子
６０ ライトパルス生成回路
６２ ライトデータデコーダ
６４ ホストインターフェース回路
６６ ロウデコーダ
６８ ワード線ドライバ
６９ ワード線
７０ メモリセルアレイ
７１ ビット線
７２ 読み出し比較判定回路
７３ ソース線
７４ スイッチコントローラ
７５ マルチスイッチ回路
７６ 素子電流検出抵抗
７７ 増幅回路
７８ コンパレータ
７９ 素子状態検出回路
８０ 制御装置
８１ 第１端子
８２ 第２ノード
８３ 第３ノード
８４ 第４ノード
８５ 第５ノード
８６ 第６端子
８７ 第７端子
８８ 第８端子
９１ 第１端子
９２ 第２ノード
９３ 第３ノード
９４ 第４ノード
９５ 第５ノード
９６ 第６端子
９７ 第７端子
９８ 第８端子
９９ 第９端子
１００ 不揮発性記憶装置
２００ 不揮発性記憶装置
３００ 不揮発性記憶装置
３１０ 直列抵抗切換回路
３１１ 通信バス
３１２ Ｒｓｈ用ラダー抵抗グループ
３１３ Ｒｓｌ用ラダー抵抗グループ
４００ 不揮発性記憶装置

Claims (9)

  1. 第１端と第２端とを有し前記第１端と前記第２端との間の電気抵抗の変化に基づいて情報を記憶する複数の抵抗変化型素子を有するメモリセルアレイと、
    第１出力端子と第２出力端子とを備え、前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加回路と、
    前記メモリセルアレイから所望の抵抗変化型素子を選択して選択抵抗変化型素子とし、前記選択抵抗変化型素子の第１端と前記第１出力端子とを電気的に接続するとともに、前記選択抵抗変化型素子の第２端を前記第２の出力端子と電気的に接続する選択回路と、
    前記第１出力端子と前記選択抵抗変化型素子の第１端とを接続する電流経路上の点を基準ノードとし、前記第２出力端子と前記基準ノード間の電位をノード電位とし、前記第１出力端子と前記基準ノードとを電気的に接続する電流経路を直列電流経路とするときに前記直列電流経路の抵抗値を任意に設定する直列抵抗設定器と、
    前記直列抵抗設定器を制御して前記直列電流経路の抵抗値を設定する制御回路とを備え、
    前記ノード電位は、前記第１及び第２出力端子間の電圧を、少なくとも前記直列抵抗設定器の抵抗値と前記選択抵抗変化型素子の抵抗値によって分圧することで得られ、
    前記抵抗変化型素子の各々は、低抵抗状態にあるときには前記ノード電位が、前記抵抗変化型素子の各々に対応して決まる第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性であり、かつ、前記抵抗変化型素子の各々に対応して決まりかつ前記第１の電圧レベルより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、
    さらに前記制御回路が、以下の（Ａ）または（Ｂ）の制御のうち少なくとも一方を行なうように構成されている、不揮発性記憶装置。
    （Ａ）前記抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時に、前記抵抗変化型素子が低抵抗状態にあるときは前記ノード電位が前記メモリセルアレイにおける前記第１の電圧レベルのばらつき分布の下限から上限の間で所定の範囲になり、前記抵抗変化型素子が高抵抗状態に変化した後は前記ノード電位が前記第２の電圧レベルのばらつき分布の下限未満になるように、かつ、読み出しを行うことなしに、前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる。
    （Ｂ）前記抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時に、前記抵抗変化型素子が高抵抗状態にあるときは前記ノード電位が前記メモリセルアレイにおける前記第２の電圧レベルのばらつき分布の下限から上限の間で所定の範囲になり、前記抵抗変化型素子が低抵抗状態に変化した後は前記ノード電位が前記第１の電圧レベルのばらつき分布の下限未満になるように、かつ、読み出しを行うことなしに、前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる。
  2. 第１端と第２端とを有し前記第１端と前記第２端との間の電気抵抗の変化に基づいて情報を記憶する複数の抵抗変化型素子を有するメモリセルアレイと、
    第１出力端子と第２出力端子とを備え、前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加回路と、
    前記メモリセルアレイから所望の抵抗変化型素子を選択して選択抵抗変化型素子とし、前記選択抵抗変化型素子の第１端と前記第１出力端子とを電気的に接続するとともに、前記選択抵抗変化型素子の第２端を前記第２の出力端子と電気的に接続する選択回路と、
    前記第１出力端子と前記選択抵抗変化型素子の第１端とを接続する電流経路上の点を基準ノードとし、前記第２出力端子と前記基準ノード間の電位をノード電位とし、前記第１出力端子と前記基準ノードとを電気的に接続する電流経路を直列電流経路とするときに前記直列電流経路の抵抗値を任意に設定する直列抵抗設定器と、
    前記直列抵抗設定器を制御して前記直列電流経路の抵抗値を設定する制御回路とを備え、
    前記ノード電位は、前記第１及び第２出力端子間の電圧を、少なくとも前記直列抵抗設定器の抵抗値と前記選択抵抗変化型素子の抵抗値によって分圧することで得られ、
    前記抵抗変化型素子の各々は、低抵抗状態にあるときには前記ノード電位が、前記抵抗変化型素子の各々に対応して決まる第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性であり、かつ、前記抵抗変化型素子の各々に対応して決まりかつ前記第１の電圧レベルより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、
    さらに前記制御回路が、以下の（Ａ）または（Ｂ）の制御のうち少なくとも一方を行なうように構成されている、不揮発性記憶装置。
    （Ａ）前記抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時に、前記抵抗変化型素子が低抵抗状態にあるときは前記ノード電位が前記メモリセルアレイにおける前記第１の電圧レベルのばらつき分布の下限から上限の間で所定の範囲になり、前記抵抗変化型素子が高抵抗状態に変化した後は前記ノード電位が前記第２の電圧レベルのばらつき分布の下限未満になるように、電気パルスが前記抵抗変化型素子に印加されている最中に前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる。
    （Ｂ）前記抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時に、前記抵抗変化型素子が高抵抗状態にあるときは前記ノード電位が前記メモリセルアレイにおける前記第２の電圧レベルのばらつき分布の下限から上限の間で所定の範囲になり、前記抵抗変化型素子が低抵抗状態に変化した後は前記ノード電位が前記第１の電圧レベルのばらつき分布の下限未満になるように、電気パルスが前記抵抗変化型素子に印加されている最中に前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる。
  3. 前記基準ノードと前記第２出力端子との間を前記抵抗変化型素子と並列に電気的に接続するように設けられた並列電流経路と、
    前記並列電流経路の抵抗値を任意に設定する並列抵抗設定器とを備え、
    前記制御回路は、前記抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時、および抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時の、少なくとも一方において、前記並列電流経路の抵抗値を前記所定の範囲で時間と共に変化させるように前記並列抵抗設定器を制御することにより前記ノード電位を選択的に調整するように構成されている、請求項１または２に記載の不揮発性記憶装置。
  4. 前記直列抵抗設定器は、複数の抵抗素子を備え、前記抵抗素子を選択的に前記直列電流経路に並列接続することにより前記直列電流経路の抵抗値を前記所定の範囲で時間と共にステップ状に変化させるように構成されている、請求項１または２に記載の不揮発性記憶装置。
  5. さらに制御装置を備え、前記制御装置は、前記直列抵抗設定器を制御することにより、抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において抵抗変化型素子への電気パルスの印加が開始されてから終了するまでの間に前記直列電流経路の抵抗値を前記所定の範囲で時間と共に変化させるように構成されている、請求項１または２に記載の不揮発性記憶装置。
  6. さらに制御装置を備え、前記制御装置は、前記直列抵抗設定器を制御することにより、抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において前記直列電流経路の抵抗値を前記所定の範囲で時間と共にステップ状に変化させ、前記直列電流経路の抵抗値を１ステップ変化させるごとに前記電気パルス印加装置を制御して所定の電気パルスを出力させるように構成されている、請求項１または２に記載の不揮発性記憶装置。
  7. 前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続する電流経路を抵抗変化電流経路とし、
    前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続する電流経路を並列電流経路とするとき、
    前記並列電流経路の抵抗値を設定するための並列抵抗設定器とを備え、
    前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、
    前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記ノード電位がその絶対値において前記第１の電圧レベル以上となり
    前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記ノード電位がその絶対値において前記第２の電圧レベル以上となり
    前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第１の電気パルスが出力されていても前記ノード電位がその絶対値において前記第２の電圧レベル以上にならず
    前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第２の電気パルスが出力されていても前記ノード電位がその絶対値において前記第１の電圧レベル以上にならない抵抗値となるように、
    前記直列抵抗設定器が前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器が前記並列電流経路の抵抗値を設定可能に構成されている、請求項１または２に記載の不揮発性記憶装置。
  8. 電気抵抗の変化に基づいて情報を記憶する複数の抵抗変化型素子を有するメモリセルアレイと、第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、前記第１出力端子に接続され、前記メモリセルアレイから所望の抵抗変化型素子を選択してその抵抗変化型素子を前記第１出力端子と接続する選択装置とを備えた不揮発性記憶装置へのデータ書込方法であって、
    前記第１出力端子と前記選択装置とを接続する電流経路上のある点を基準ノードとし、前記第１出力端子と前記基準ノードとを電気的に接続する電流経路を直列電流経路とするとき、
    前記抵抗変化型素子の各々は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位がその抵抗変化型素子に対応して決まる第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きなその抵抗変化型素子に対応して決まる第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、
    抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において、読み出しを行うことなしに、前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる、不揮発性記憶装置へのデータ書込方法。
  9. 電気抵抗の変化に基づいて情報を記憶する複数の抵抗変化型素子を有するメモリセルアレイと、第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、前記第１出力端子に接続され、前記メモリセルアレイから所望の抵抗変化型素子を選択してその抵抗変化型素子を前記第１出力端子と接続する選択装置とを備えた不揮発性記憶装置へのデータ書込方法であって、
    前記第１出力端子と前記選択装置とを接続する電流経路上のある点を基準ノードとし、前記第１出力端子と前記基準ノードとを電気的に接続する電流経路を直列電流経路とするとき、
    前記抵抗変化型素子の各々は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位がその抵抗変化型素子に対応して決まる第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きなその抵抗変化型素子に対応して決まる第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、
    抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる時および抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させる時の少なくとも一方において、電気パルスが前記抵抗変化型素子に印加されている最中に前記直列電流経路の抵抗値を所定の範囲で時間と共に変化させる、不揮発性記憶装置へのデータ書込方法。
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