[go: up one dir, main page]

JP4745395B2 - 抵抗変化型記憶装置 - Google Patents

抵抗変化型記憶装置 Download PDF

Info

Publication number
JP4745395B2
JP4745395B2 JP2008527647A JP2008527647A JP4745395B2 JP 4745395 B2 JP4745395 B2 JP 4745395B2 JP 2008527647 A JP2008527647 A JP 2008527647A JP 2008527647 A JP2008527647 A JP 2008527647A JP 4745395 B2 JP4745395 B2 JP 4745395B2
Authority
JP
Japan
Prior art keywords
resistance
current path
value
variable
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008527647A
Other languages
English (en)
Other versions
JPWO2008059946A1 (ja
Inventor
佳一 加藤
一彦 島川
志強 魏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2008527647A priority Critical patent/JP4745395B2/ja
Publication of JPWO2008059946A1 publication Critical patent/JPWO2008059946A1/ja
Application granted granted Critical
Publication of JP4745395B2 publication Critical patent/JP4745395B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、抵抗変化型記憶装置に関する。より詳しくは、同じ極性の電気パルスの電圧レベルの差を利用して抵抗変化型素子へとデータが書き込まれる抵抗変化型記憶装置に関する。
不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つＳＲＡＭのようにロジック動作と同等な速度でデータを記憶するような高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。
現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フローティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細加工が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要がある。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、前述の要望である高速化にも限界があった。
これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によって情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性メモリとしては、MRAM(Magnetic RAM)や、PRAM(Phase-Change RAM)や、ReRAM (Resistive RAM)などが提案されている。特に、ReRAMは電気パルスによって抵抗値が変化する単純な現象であることに加え、書込みが数十ｎｓｅｃ以下になるような高速性能が報告されている。つまり、ReRAMを用いれば、前述のＳＲＡＭの高速性を維持したまま不揮発の機能を付加したような究極のメモリ装置が提供できる可能性がある。
特許文献１は、ペロブスカイト構造の酸化物を用いたReRAM素子（以下、抵抗変化型素子ともいう）の制御方法の一例を開示する。以下、このReRAM素子の制御方法について図を参照しつつ説明する。
図９乃至図１１は、特許文献１に開示されたメモリセルの制御方法を示す図である。メモリセル９は、抵抗変化型素子１と、選択トランジスタ２とを備えている。抵抗変化型素子１の一方の端子と選択トランジスタ２の一方の主端子（ドレインまたはソース）とは互いに電気的に接続されている。選択トランジスタ２の他方の主端子（ソースまたはドレイン）は、ソース線６によりソース線端子３と電気的に接続されている。抵抗変化型素子１の他方の端子はビット線８によりビット線端子５と電気的に接続されている。選択トランジスタ２のゲートはワード線７によりワード線端子４と電気的に接続されている。データを書き込む場合（“１”を書き込む場合）、消去する場合（“０”を書き込む場合）、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子４には高レベルのオン電圧が印加され、選択トランジスタ２が導通状態にされる。
図９は特許文献１のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線６は０Ｖに設定（接地）され、ビット線８に所定の書き込み電圧振幅の正極性の書き込みパルスが印加され、抵抗変化型素子１に所望のデータが書き込まれる。多値情報が抵抗変化型素子１へ書き込まれる場合は、書き込みパルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば４値データが１つの抵抗変化型素子１に書き込まれる場合には、書き込みデータのそれぞれの値に対応して決定される所定の４つの電圧振幅の内の１つが選択されて書き込み動作が行われる。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する１つ電圧振幅レベルおよびパルス幅が存在する。
図１０は特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。ビット線は０Ｖに設定（接地）され、ソース線に所定の消去電圧振幅の正極性の消去パルスが印加される。消去パルスが印加されることにより、抵抗変化型素子１の電気抵抗は最小の値となる。特許文献１には、複数のビット線が０Ｖに設定された状態で、特定のソース線に消去パルスが印加されると、その複数のビット線とソース線に接続する複数のメモリセルが同時に一括消去されることが開示されている。
図１１は特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。抵抗変化型素子１に記憶されたデータを読み出す場合は、ソース線６が０Ｖに設定（接地）され、選択したビット線８へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線８のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。
非特許文献１では、同極性で電圧やパルス幅の異なる電圧パルスが印加されることによって高抵抗状態と低抵抗状態との間を遷移するReRAM素子が開示されている。非特許文献１のReRAM素子には、抵抗変化材料にTMO (Transition Metal Oxide)が用いられている。このReRAM素子は、同極性の電気パルスにより高抵抗状態にも低抵抗状態にも変化させることができる。図１２は、非特許文献１のReRAM素子の電圧−電流特性を示す図である。図に示すように、高抵抗状態から低抵抗状態へと変化させる“セット”においては、電流制限をしないと高抵抗状態から低抵抗状態へと変化したときにそれまでより多くの電流が流れてしまう。この場合、一旦、ReRAM素子を高抵抗状態から低抵抗状態へと変化させたにも関わらず、意図に反して低抵抗状態から高抵抗状態へと抵抗状態が再び変化してしまったり（誤動作）、過電流により素子が破壊されたりする場合がある。よって、所定の第１の電流値（図１２の電流制限における電流の上限値）で電流制限（Set Current Compliance）をかける必要があることが同文献には開示されている。
特開２００４−１８５７５６号公報 Baek、 J.G. et al.、 2004、 "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses"、 0-7803-8684-1/04/$20.00 IEEE
前記した従来技術のうち、現在主流の不揮発性メモリ装置であるフラッシュメモリは、データを書き込む前に一括消去を行うため、処理速度が遅くなるという問題を有していた。このため、不揮発性とＳＲＡＭと同程度の高速性とを両立することができなかった。
上述の通り、抵抗変化型素子を用いれば高速な不揮発性メモリを実現できる可能性がある。しかし、非特許文献１のような抵抗変化型記憶素子では、同一極性の電気パルスで複数の抵抗状態の間を遷移するため、誤動作や素子の破壊を防止するために抵抗値の減少直後での電流制限が必要となり、装置の構成が複雑化するという問題を有していた。また、かかる複雑な構成を採用したとしても、データ書き込み時の誤動作や素子の破壊を完全に防止できないという問題を有していた。
本発明は上記のような課題を解決するためになされたもので、データ書き込み時に一括消去が不要な抵抗変化型素子を用いることによって、処理速度が向上された抵抗変化型記憶装置を提供することを最終的な目的としている。そのために本発明は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置を提供することを目的としている。
本発明者らは、抵抗変化型素子を用いた不揮発性メモリ装置（抵抗変化型記憶装置）において、データ書き込み時の誤動作や素子の破壊を確実に防止すべく鋭意検討を行なった。その結果、以下の知見が得られた。
上述の通り、非特許文献１に記載されている抵抗変化型素子において、高抵抗状態から低抵抗状態へと変化させる“セット”では、第１の電流値で電流制限をかける必要がある。一方で、低抵抗状態から高抵抗状態へと変化させる“リセット”においては、前記第１の電流値より大きな第２の電流値（図１２において素子が低抵抗状態から高抵抗状態へと変化しているときの電流値）で電流が流される必要がある。
つまり、非特許文献１の抵抗変化型素子では、同極性の電圧印加によって高抵抗状態にも低抵抗状態にも変化する（ユニポーラ型あるいはノンポーラ型）ため、データを書き込む際に、前記の第１の電流容量（“セット”の場合）と第２の電流容量（“リセット”の場合）とを使い分けて制御する必要がある。しかしながら、第１の電流容量による電流制限だけでは誤動作が生じることが分かった。以下、詳細を述べる。
不揮発性記憶装置の書込みに用いられるドライブ回路には、一般に１個以上のトランジスタが含まれる。近年の微細な半導体プロセスにおけるトランジスタでは、そのオン抵抗を完全にゼロとすることは困難である。オン抵抗は、ゲート幅にもよるが、数百Ωから数キロΩになる。よって、ドライブ回路の出力インピーダンスも、数百Ω以上とならざるを得ない。一方、抵抗変化型素子の抵抗値は、典型的には、低抵抗状態において数百Ωから数キロΩであり、高抵抗状態において数十キロΩから数百キロΩである。
素子の両端に印加される電圧は、ドライブ回路においてトランジスタを除外した電圧源そのものの出力電圧と、トランジスタと素子との間の分圧関係（抵抗値による印加電圧の分配関係）とで決まる。ここで素子が低抵抗状態にある場合、低抵抗状態の素子の抵抗値（数百Ωから数キロΩ）とドライブ回路に含まれるトランジスタのオン抵抗（数百Ωから数キロΩ）とが比較的近いために、素子に印加される電圧は電圧源そのものの出力電圧よりもかなり低くなる。低抵抗状態にある抵抗変化型素子を高抵抗状態へと変化させるためには、ある所定の電圧（閾値）以上の電圧を素子の両端に印加する必要がある。よって、低抵抗状態から高抵抗状態への書込み（“リセット”）においては、書込みに必要な電圧を素子に印加するために、該閾値を大幅に上回る電圧を電圧源から出力する必要がある。
かかる高電圧が出力された状態で、素子が低抵抗状態から高抵抗状態へと変化すると、問題が生じる。すなわち、高抵抗状態にある素子の抵抗値（数十キロΩから数百キロΩ）はドライブ回路に含まれるトランジスタのオン抵抗（数百Ωから数キロΩ）を大幅に上回るから、出力された電圧はほぼそのまま素子に印加されることになる。最悪の場合、素子の両端に印加される電圧は、素子が低抵抗状態から高抵抗状態に変化するのに伴って、素子の抵抗値と第２の電流容量との積に相当する電圧値まで急激に上昇してしまう。上昇した電圧が素子を高抵抗状態から低抵抗状態に変化させるのに必要な電圧を超えれば、誤動作が生じる。すなわち、一旦、素子を低抵抗状態から高抵抗状態へと変化させたにも関わらず、意図に反して高抵抗状態から低抵抗状態へと戻ってしまう。あるいは、過剰な電圧が印加されることにより素子が破壊されるおそれもある。このような、“リセット”時における誤動作や素子の破壊という問題は、従来の文献には開示がなく、本発明者らが独自に発見したものである。
以上まとめれば、同極性の電圧印加によって高抵抗状態にも低抵抗状態にも変化するタイプ（ユニポーラ型／ノンポーラ型）の抵抗変化型素子を用いた不揮発性記憶装置においては、誤動作や素子の破壊を防止するため、高抵抗状態から低抵抗状態へと変化させる“セット”時においては適切な電流制限を行ない、低抵抗状態から高抵抗状態へと変化させる“リセット”時においては適切な電圧制限を行なう必要がある。さらに、かかる機能を簡潔な装置構成により実現することが望ましい。
上記課題を解決するために、本発明に係る抵抗変化型記憶装置は、電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、基準ノードと、前記第１出力端子と前記基準ノードとを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路と、前記直列電流経路の抵抗値を設定するための直列抵抗設定器と、前記並列電流経路の抵抗値を設定するための並列抵抗設定器とを備え、前記抵抗変化型素子は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位が第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記ノード電位がその絶対値において前記第１の電圧レベル以上となり前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記ノード電位がその絶対値において前記第２の電圧レベル以上となり前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第１の電気パルスが出力されていても前記ノード電位がその絶対値において前記第２の電圧レベル以上にならず前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第２の電気パルスが出力されていても前記ノード電位がその絶対値において前記第１の電圧レベル以上にならない抵抗値となるように、前記直列抵抗設定器が前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器が前記並列電流経路の抵抗値を設定可能に構成されている。
かかる構成では、データ書き込み時に一括消去が不要であって、処理速度が向上された抵抗変化型記憶装置を提供する。また、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる。
上記抵抗変化型装置において、前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させるときの前記直列電流経路の抵抗値をＲｓｌ、前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させるときの前記直列電流経路の抵抗値をＲｓｈ、前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させるときの前記並列電流経路の抵抗値をＲｐｌ、前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させるときの前記並列電流経路の抵抗値をＲｐｈ、前記抵抗変化型素子が前記低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値をＲｒｌ、前記抵抗変化型素子が前記高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値をＲｒｈ、前記第１の電気パルスが出力されるときの前記第２出力端子を基準とする前記第１出力端子の電位の絶対値をＶｌ、前記第２の電気パルスが出力されるときの前記第２出力端子を基準とする前記第１出力端子の電位の絶対値をＶ２、前記第１の電圧レベルの絶対値をＶｌｈ、前記第２の電圧レベルの絶対値をＶｈｌ、としたときに、下記の式（１）乃至式（４）
Figure 0004745395
Figure 0004745395
Figure 0004745395
Figure 0004745395
 を満たすこととしてもよい。
かかる構成では、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。よって、データ書き込み時の誤動作や素子の破壊をより確実に防止できる。
上記抵抗変化型装置において、前記直列抵抗設定器は、固定抵抗素子とスイッチとを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記複数の電流経路におけるスイッチを択一的にＯＮ状態とすることにより前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器は、固定抵抗素子とスイッチとを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記複数の電流経路におけるスイッチを択一的にＯＮ状態とすることにより前記並列電流経路の抵抗値を設定可能に構成されていてもよい。
かかる構成では、固定抵抗素子を用いることにより、各電流経路の抵抗値を容易に調整できる。
上記抵抗変化型装置において、前記直列抵抗設定器は、トランジスタを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記電流経路のそれぞれのトランジスタのＯＮ抵抗がそれぞれ異なっており、前記トランジスタを択一的にＯＮ状態とすることにより前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器は、トランジスタを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記電流経路のそれぞれのトランジスタのＯＮ抵抗がそれぞれ異なっており、前記トランジスタを択一的にＯＮ状態とすることにより前記並列電流経路の抵抗値を設定可能に構成されていてもよい。
かかる構成では、トランジスタは抵抗としてもスイッチとしても機能するため、回路構成を単純化できる。さらに、直列電流経路および並列電流経路の抵抗値は、トランジスタのゲート幅とゲート長を調整することにより所望の値へ容易に設定できる。よって、半導体プロセスを用いた集積化技術を用いて各電流経路の抵抗値を容易に調整できる
上記抵抗変化型装置において、さらに制御装置を備え、前記電気パルス印加装置が電気パルスを出力する際に、前記制御装置が、外部から入力される信号に基づいて、前記直列抵抗設定器と前記並列抵抗設定器とを制御することにより、前記直列電流経路の抵抗値および前記並列電流経路の抵抗値を設定してもよい。
かかる構成では、内部に制御装置を備えているため、外部システムは単に動作コマンド、アドレス、書き込みデータを入力するだけでデータの書き込みと読み出しが可能となる。よって、抵抗変化型記憶装置が様々なインターフェースや通信規則を有する外部システムに柔軟に対応可能となる。
また、本発明のライトワンス型抵抗変化型記憶装置は、電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、基準ノードと、前記第１出力端子と前記基準ノードとを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路とを備え、前記抵抗変化型素子は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位が第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記ノード電位がその絶対値において前記第１の電圧レベル以上となり前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第１の電気パルスが出力されていても前記ノード電位がその絶対値において前記第２の電圧レベル以上にならない抵抗値である。
かかる構成では、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、さらに簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止可能となる。また、並列電流経路を備えることにより、抵抗変化型素子の抵抗値が変動してもノード電位の絶対値を安定させることができ、信頼性を向上することができる。
また、本発明のライトワンス型抵抗変化型記憶装置は、電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、基準ノードと、前記第１出力端子と前記基準ノードとを電気的に接続する直列電流経路と、前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路とを備え、前記抵抗変化型素子は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位が第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記ノード電位がその絶対値において前記第２の電圧レベル以上となり前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第２の電気パルスが出力されていても前記ノード電位がその絶対値において前記第１の電圧レベル以上にならない抵抗値である。
かかる構成では、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、さらに簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止可能となる。また、並列電流経路を備えることにより、抵抗変化型素子の抵抗値が変動してもノード電位の絶対値を安定させることができ、信頼性を向上することができる。
また、本発明のライトワンス型抵抗変化型記憶装置は、それぞれ第１抵抗端子と第２抵抗端子とを備え前記第１抵抗端子と前記第２抵抗端子との間の電気抵抗の変化に基づいて情報を記憶する複数の抵抗変化型素子と、第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、前記第１出力端子とそれぞれの抵抗変化型素子の第１抵抗端子とを電気的に接続する複数の直列電流経路と、それぞれ前記抵抗変化型素子を有しその抵抗変化型素子の前記第１抵抗端子と前記第２出力端子とをその抵抗変化型素子を介して電気的に接続する複数の抵抗変化電流経路とを備え、前記抵抗変化型素子は、それぞれ、高抵抗状態にあるときに前記第２出力端子を基準とする前記直列電流経路上の所定の点における電位が第３の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記高抵抗状態よりも抵抗値が低い低抵抗状態へと変化し、かつ、前記低抵抗状態にあるときに前記電位が前記第３の電圧レベルと同じ極性でありかつより絶対値の小さな第４の電圧レベルをその絶対値において超えた場合に前記低抵抗状態から前記高抵抗状態へと変化する特性を有しており、全ての前記抵抗変化型素子について、前記直列電流経路の抵抗値をＲｓ、前記抵抗変化型素子が前記低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値をＲｒｌ、前記抵抗変化型素子が前記高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値をＲｒｈ、前記第３の電気パルスが出力されるときの前記第２出力端子を基準とする前記第１出力端子の電位の絶対値をＶ３、前記第３の電圧レベルの絶対値をＶｈｌ’、前記第４の電圧レベルの絶対値をＶｌｈ’、としたときに、Ｒｒｈ／ＲｒｌがＶｈｌ’／Ｖｌｈ’より十分に大きく、かつ、下記の式（７）および式（８）
Figure 0004745395
Figure 0004745395
を満たすこととしてもよい。
かかる構成では、ライトワンス型とし、かつ高抵抗状態を初期状態として低抵抗状態への変化のみを行わせることで、並列電流経路が省略可能となる。よって、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、極めて簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止できる。また、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。よって、データ書き込み時の誤動作や素子の破壊をより確実に防止できる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、データ書き込み時に一括消去が不要であって、処理速度が向上された抵抗変化型記憶装置を提供することができる。また、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置を提供することができる。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（第１実施形態）
［構成］
図１は、本発明の第１実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図１を参照しながら、本実施形態の抵抗変化型記憶装置１００について説明する。
図１に示すように、抵抗変化型記憶装置１００は、主な構成要素として、直列抵抗切換回路１０（直列抵抗設定器）と、メモリセル２０と、並列抵抗切換回路３０（並列抵抗設定器）と、書き込みパルス駆動回路５０（電気パルス印加装置）とを備えている。
直列抵抗切換回路１０は、低抵抗側直列選択スイッチ１１と低抵抗側直列抵抗１２とを備えた低抵抗側の回路と、高抵抗側直列選択スイッチ１３と高抵抗側直列抵抗１４とを備えた高抵抗側の回路とを備えている。両回路は第２ノード９２および第３ノード９３に互いに並列に接続（接続とは電気的に接続されていることをいう、以下同じ）されている。第２ノード９２は、第１端子９１に接続されている。第３ノード９３は、第４ノード９４（基準ノード）に接続されている。低抵抗側直列選択スイッチ１１と高抵抗側直列選択スイッチ１３とは、それぞれ制御装置（図示せず）により選択的にＯＮ／ＯＦＦできるように構成されている。低抵抗側直列選択スイッチ１１がＯＮの時には高抵抗側直列選択スイッチ１３がＯＦＦにされる。高抵抗側直列選択スイッチ１３がＯＮの時には低抵抗側直列選択スイッチ１１がＯＦＦにされる。なお、第２ノード９２および第３ノード９３はあくまで例示的にノードとして示したに過ぎない。第１端子９１および第４ノード９４から直接２つの回路（低抵抗側と高抵抗側）が分岐していてもよい。
メモリセル２０は、選択トランジスタ２１と、抵抗変化型素子２２とを備えている。選択トランジスタ２１の一方の主端子（ソースあるいはドレイン）は第４ノード９４に接続され、他方の主端子は抵抗変化型素子２２の一端に接続され、ゲートは第６端子９６に接続されている。抵抗変化型素子２２の他端は、メモリ側抵抗４０を介して第９端子９９に接続されている。第９端子９９は接地されている。選択トランジスタ２１は、制御装置（図示せず）の制御によってＯＮ／ＯＦＦされる。図では説明のためメモリセル２０を１個のみ記載しているが、複数のメモリセル２０を備えたメモリセルアレイを構成してもよい。メモリセルアレイの中から選択トランジスタ２１を用いて特定のメモリセル２０を選択する方法としては、周知の技術が使用できる。
並列抵抗切換回路３０は、低抵抗側並列抵抗３１と低抵抗側並列選択スイッチ３２とを備えた低抵抗側の回路と、高抵抗側並列抵抗３３と高抵抗側並列選択スイッチ３４とを備えた高抵抗側の回路とを備えている。両回路は第５ノード９５に互いに並列に接続されている。両回路の他端にはそれぞれ第７端子９７および第８端子９８があり、いずれも接地されている。低抵抗側並列選択スイッチ３２と高抵抗側並列選択スイッチ３４とは、それぞれ制御装置（図示せず）により選択的にＯＮ／ＯＦＦできるように構成されている。低抵抗側並列選択スイッチ３２がＯＮの時には高抵抗側並列選択スイッチ３４がＯＦＦにされる。高抵抗側並列選択スイッチ３４がＯＮの時には低抵抗側並列選択スイッチ３２がＯＦＦにされる。なお、第５ノード９５はあくまで例示的にノードとして示したに過ぎない。第４ノード９４から直接２つの回路（低抵抗側と高抵抗側）が分岐していてもよい。
書き込みパルス駆動回路５０は第１出力端子５１と第２出力端子５２とを備える。書き込みパルス駆動回路５０は、制御装置（図示せず）の制御によって、第１出力端子５１と第２出力端子５２との間に、所定の電圧および時間幅の電気パルスを印加する。第１出力端子５１は第１端子９１に接続され、第２出力端子５２は接地されている。
選択トランジスタ２１は、本実施形態では例えばＭＯＳ−ＦＥＴなどのトランジスタで構成される。選択トランジスタ２１のゲートに第６端子９６を介してオン電圧が印加されると、２つの主端子間の電気抵抗（正確にはインピーダンス）が減少して、選択トランジスタ２１が導通状態となる。
抵抗変化型素子２２は、本実施形態ではＲｅＲＡＭ素子である。ＲｅＲＡＭ素子は、電気的ストレスの印加により抵抗値が変化し、電気的ストレスの解除後も変化した抵抗値が保持されるという特徴を持つ。ＲｅＲＡＭ素子は、かかる性質を用いてデータの不揮発性記憶を行う。ＲｅＲＡＭ素子は、例えばＣｏＦｅ２０４、ＣｏｘＭｎ３−ｘ０４、（Ｃｏ１−ｘＺｎｘ）Ｆｅ２Ｏ４、（Ｎｉ１−ｘＺｎｘ）Ｆｅ２Ｏ４、ＮｉＣｒ２Ｏ４、Ｃｕ０．１５Ｎｉ０．８５Ｃｒ２Ｏ４、Ｍｎ３Ｏ４、ＺｎＭｎ２Ｏ４、ＺｎＶ２Ｏ４、Ｆｅ３Ｏ４、ＡｌＶ２Ｏ４、ＺｎＣｒ２Ｏ４、ＺｎＦｅ２Ｏ４、ＺｎＧａ２Ｏ４等のスピネル構造を持つ酸化物の薄膜材料や、ペロブスカイト構造を持つ酸化物、Ｎｉ、Ｔｉを用いた酸化物の薄膜材料を、所定の電極材料ではさむことで構成される。
本実施形態の抵抗変化型素子２２は、所定の電気パルスにより低抵抗状態と高抵抗状態との間を遷移する。各抵抗状態とデータとが対応付けられることにより、データが記憶される。本実施形態では、高抵抗状態を“０”と対応付け、低抵抗状態を“１”と対応付けるものとする。抵抗変化型素子２２の特徴の一つは、同一極性の電気パルスで、書き込み（“１”の書き込み）および消去（“０”の書き込み）が行われる点にある。正の電気パルスが印加される場合、低抵抗状態にある抵抗変化型素子２２は、両端に絶対値が所定の値（第１の値）と等しいかそれより大きいの正の電圧が印加されると低抵抗状態から高抵抗状態へと変化する。さらに、高抵抗状態にある抵抗変化型素子２２は、両端に絶対値が第１の値よりも大きい別の値（第２の値）と等しいかそれより大きい正の電圧が印加されると高抵抗状態から低抵抗状態へと変化する。負の電気パルスが印加される場合、低抵抗状態にある抵抗変化型素子２２は、両端に絶対値が所定の値（第３の値）と等しいかそれより大きいの負の電圧が印加されると低抵抗状態から高抵抗状態へと変化する。さらに、高抵抗状態にある抵抗変化型素子２２は、両端に絶対値が第１の値よりも大きい別の値（第４の値）と等しいかそれより大きい負の電圧が印加されると高抵抗状態から低抵抗状態へと変化する。なお、第１の値と第３の値は絶対値として等しくてもよく、第２の値と第４の値は絶対値として等しくてもよい。
低抵抗側直列選択スイッチ１１と、高抵抗側直列選択スイッチ１３と、低抵抗側並列選択スイッチ３２と、高抵抗側並列選択スイッチ３４とは、説明のために図面上ではスイッチとして記載しているが、ＭＯＳ−ＦＥＴなどのトランジスタで構成されてもよい。
低抵抗側直列抵抗１２と、高抵抗側直列抵抗１４と、低抵抗側並列抵抗３１と、高抵抗側並列抵抗３３と、メモリ側抵抗４０とは、説明のために図面上では固定抵抗素子として記載している。この固定抵抗素子は、スイッチ類（トランジスタのオン抵抗を含む）や配線などを含めた各電流経路上の抵抗値をまとめて示すために便宜上記載したものであるとともに、容量性のインピーダンスも含めて、当然ながら駆動する電気パルスの周波数帯域に応じた総インピーダンスの実効値として考慮されることは言うまでもない。各抵抗としては、必ずしも実際に固定抵抗素子が備えられていなくてもよく、配線抵抗やスイッチのオン抵抗や配線容量などで所望のインピーダンスが設定されてもよい（以下、全ての実施形態において同様）。
以下、抵抗変化型記憶装置１００の特徴の一つである、各電流経路の抵抗値と電圧との関係について説明する。
第１端子９１から接地点（第２出力端子５２）までの電流経路をひとつの電流経路と考えれば、第１端子９１と第４ノード９４（基準ノード）とを結ぶ電流経路は、メモリセル２０と直列の接続関係にある。そこで、該電流経路を直列電流経路と呼ぶ。低抵抗側直列選択スイッチ１１がＯＮであり高抵抗側直列選択スイッチ１３がＯＦＦである状態において、低抵抗側直列抵抗１２を通る直列電流経路（図において９１、９２、１１、１２、９３、９４を順に結ぶ電流経路）の抵抗値をＲｓｌとする。高抵抗側直列選択スイッチ１３がＯＮであり低抵抗側直列選択スイッチ１１がＯＦＦである状態において、高抵抗側直列抵抗１４を通る直列電流経路（図において９１、９２、１３、１４、９３、９４を順に結ぶ電流経路）の抵抗値をＲｓｈとする。Ｒｓｌには、低抵抗側直列抵抗１２自身の抵抗に加え、配線抵抗や低抵抗側直列選択スイッチ１１のオン抵抗などが含まれる（書き込みパルス駆動回路５０のインピーダンスが考慮される場合には、該インピーダンスも含まれる）。また、Ｒｓｈには、高抵抗側直列抵抗１４自身の抵抗に加え、配線抵抗や高抵抗側直列選択スイッチ１３のオン抵抗などが含まれる（書き込みパルス駆動回路５０のインピーダンスが考慮される場合には、該インピーダンスも含まれる）。なお、第１出力端子５１と第１端子９１との間の抵抗は無視できるものとする。なお、書き込みパルス駆動回路５０のインピーダンスをゼロとして、書き込みパルス駆動回路５０が出力するパルス電圧と直列抵抗切換回路１０で選択されたインピーダンスで決定される最大電流、が素子に流される最大電流容量（ドライブ回路としての電流容量）となる。書き込みパルス駆動回路５０のインピーダンスがゼロでない場合には、適宜インピーダンスは直列電流経路の抵抗の一部となり、所定の電流容量が実現されることは言うまでもない。
選択トランジスタ２１がＯＮ状態にあるときの第４ノード９４（基準ノード）と第９端子９９（および第２出力端子５２）とを結ぶ電流経路（図において９４、２１、２２、４０、９９、５２を順に結ぶ電流経路）を抵抗変化電流経路と呼ぶ。抵抗変化型素子２２が低抵抗状態にある場合の抵抗変化電流経路の抵抗値をＲｒｌ、高抵抗状態にある場合の抵抗変化電流経路の抵抗値をＲｒｈとする。ＲｒｌおよびＲｒｈには、抵抗変化型素子２２自身の抵抗に加え、配線抵抗や、選択トランジスタ２１のオン抵抗、メモリ側抵抗４０の抵抗などが含まれる。
第４ノード９４（基準ノード）と接地点（第７端子９７または第８端子９８）とを結ぶ電流経路は、第１端子９１から接地点（９７、９８、９９、５２）までの電流経路を一つの電流経路と考えればメモリセル２０と並列の位置関係にある。そこで、該電流経路を並列電流経路と呼ぶ。低抵抗側並列選択スイッチ３２がＯＮであり高抵抗側並列選択スイッチ３４がＯＦＦである状態において低抵抗側並列抵抗３１を通る並列電流経路（図において９４、９５、３１、３２、９７、５２を順に結ぶ電流経路）の抵抗値をＲｐｌとする。高抵抗側並列選択スイッチ３４がＯＮであり低抵抗側並列選択スイッチ３２がＯＦＦである状態において高抵抗側並列抵抗３３を通る電流経路（図において９４、９５、３３、３４、９８、５２を順に結ぶ電流経路）の抵抗値をＲｐｈとする。Ｒｐｌには、低抵抗側並列抵抗３１自身の抵抗に加え、配線抵抗や低抵抗側並列選択スイッチ３２のオン抵抗などが含まれる。Ｒｐｈには、高抵抗側並列抵抗３３自身の抵抗に加え、配線抵抗や高抵抗側並列選択スイッチ３４のオン抵抗などが含まれる。
なお、第２出力端子５２と第７端子９７と第８端子９８と第９端子９９とはいずれも接地されているため、それぞれが互いに接続されていると考えることができる。すなわち、抵抗変化電流経路は第４ノード９４と第２出力端子５２とを抵抗変化型素子２２を介して接続する電流経路であり、並列電流経路は第４ノード９４と第２出力端子５２との間を、抵抗変化電流経路と並列に接続する電流経路ということができる。
抵抗変化型素子２２は、具体的な電流値および電圧は異なっていてもよいが、図１２で示したものと同様の電流−電圧特性を有する。第４ノード９４（基準ノード）の電位を以下、ノード電位と呼ぶ。抵抗変化型素子２２が低抵抗状態から高抵抗状態へと変化するために必要となるノード電位の絶対値をＶｌｈ（第１の電圧レベル）とする。抵抗変化型素子２２が高抵抗状態から低抵抗状態へと変化するために必要となるノード電位の絶対値をＶｈｌ（第２の電圧レベル）とする。該２つのノード電位は同じ極性（符号が同じ）である。本実施形態では、第２の電圧レベルは第１の電圧レベルよりも大きい（Ｖｈｌ＞Ｖｌｈ）。なお、各電位は接地点を基準とする（以下同様）。
抵抗変化型素子２２を低抵抗状態から高抵抗状態へと変化させるために書き込みパルス駆動回路５０が印加する電気パルス（第１の電気パルス）の電圧の絶対値をＶ１とする。なお、書き込みパルス駆動回路５０が印加する電気パルスの電圧は、書き込みパルス駆動回路５０のインピーダンス（書き込みパルス駆動回路５０に含まれるトランジスタのＯＮ抵抗など）による電位降下が生じる前の電圧とする（すなわち、書き込みパルス駆動回路５０のインピーダンスはゼロとする）。書き込みパルス駆動回路５０のインピーダンスがゼロでない場合には、該インピーダンスを直列電流経路の抵抗に含めて考えればよいことは言うまでもない。高抵抗状態への変化が確実に起こるためには、第１の電気パルスが印加されたときのノード電位の絶対値がＶｌｈ以上となる必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（１）が導かれる。なお、Ｖｌｈは抵抗変化型素子２２自体（抵抗変化型素子２２の両端）に印加される電圧（絶対値）の閾値と必ずしも等しくない。すなわち抵抗変化型素子２２が高抵抗化する両端電圧に配線抵抗やトランジスタのオン抵抗などによる電圧降下分を含めた電圧であるため、ノード電位の絶対値がＶｌｈであっても、抵抗変化型素子２２に印加される電圧の絶対値はＶｌｈよりも小さくなる場合がある。
Figure 0004745395
 抵抗変化型素子２２はメモリアレイ上に複数設けられるため抵抗変化特性にバラツキが生じてしまう。これらに対して、一定幅の電気パルスを印加した場合、より高速動作する素子では前述の幅のうち前半部で十分に抵抗変化する素子も存在する。この場合においては、素子が高抵抗状態へと変化した後でも、書き込みパルス駆動回路５０からは絶対値がＶ１の電圧が印加される。抵抗変化型素子２２が低抵抗状態に戻ったり破壊されることを防止するためには、素子が高抵抗状態に移行した後には速やかにノード電位の絶対値をＶｈｌ未満とする必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（２）が導かれる。
Figure 0004745395
 式（２）を満足すると、抵抗変化型素子２２の抵抗値が上昇しても、並列電流経路に電流を逃がすことができるため、ノード電位の絶対値の急増加を防ぐことができる。
抵抗変化型素子２２を高抵抗状態から低抵抗状態へと変化させるために書き込みパルス駆動回路５０が印加する電気パルス（第２の電気パルス）の電圧の絶対値をＶ２とする。低抵抗状態への変化が確実に起こるためには、第２の電気パルスが印加されたときのノード電位の絶対値がＶｈｌ以上となる必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（３）が導かれる。なお、Ｖｈｌは抵抗変化型素子２２自体（抵抗変化型素子２２の両端）に印加される電圧（絶対値）の閾値と必ずしも等しくない。すなわち抵抗変化型素子２２が低抵抗化する両端電圧に配線抵抗やトランジスタのオン抵抗などによる電圧降下分を含めた電圧であるため、ノード電位の絶対値がＶｈｌであっても、抵抗変化型素子２２に印加される電圧の絶対値はＶｈｌよりも小さくなる場合がある。
Figure 0004745395
 さらに前記と同様な理由により、素子の抵抗変化特性のバラツキによって、高速動作する抵抗変化型素子２２においては、素子が低抵抗状態へと変化した後でも、書き込みパルス駆動回路５０からは絶対値がＶ２の電圧が印加される。抵抗変化型素子２２が高抵抗状態に戻ったり破壊されることを防止するためには、素子が低抵抗状態に移行した後には速やかにノード電位の絶対値をＶｌｈ未満とする必要がある。かかる条件の下で基準ノードの電位の絶対値と各抵抗値が満たすべき条件を演算すると、以下の式（４）が導かれる。
Figure 0004745395
 式（４）を満足すると、抵抗変化型素子２２の抵抗値が低下しても、直列電流経路で十分な電位降下が生じるため、抵抗変化型素子２２を流れる電流の急上昇（あるいは、抵抗変化電流経路の抵抗値に対し、ノード電位の絶対値が相対的に急増加すること）を防ぐことができる。
本実施形態の抵抗変化型記憶装置１００では、以上の条件を全て満たすように、Ｒｓｌ、Ｒｓｈ、Ｒｐｌ、Ｒｐｈ、Ｒｒｌ、Ｒｒｈ、Ｖｌｈ、Ｖｈｌ、Ｖ１、Ｖ２が設定される。かかる構成によれば、同一極性の電気パルスを用いた抵抗変化型素子へのデータの書き込みにおいて、抵抗状態が変化した後に抵抗変化型素子に印加される電圧の絶対値を適切な範囲に調整できる。すなわち、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。よって、抵抗状態が変化した後の再変化（元の抵抗状態に戻ってしまうこと）や抵抗変化型素子の破壊を確実に防止できる。
本実施形態では、所望の固定抵抗素子を用いたり、スイッチにトランジスタを用いた上でトランジスタのオン抵抗を調整したり、抵抗変化型素子２２や配線の材料や厚みなどを調整したりすることで、各電流経路の抵抗値や電位の調整を容易に行うことが可能である。
なお、式（２）のＶｈｌおよび式（４）のＶｌｈは、抵抗変化型素子２２の破壊や抵抗状態の再変化を防止するための条件であって、必ずしもＶｈｌ、Ｖｌｈに一致する必要はない。ある程度の余裕をもたせ、より絶対値の小さな電圧としてもよい。例えば、Ｖｈｍａｘ＜Ｖｈｌとして、式（２）から導かれる以下の式（５）に基づいて回路が設計されてもよい。
Figure 0004745395
 Ｖｌｍａｘ＜Ｖｌｈとして、式（４）から導かれる以下の式（６）に基づいて回路が設計されてもよい。
Figure 0004745395
 かかる構成では、抵抗状態が変化した後の抵抗変化型素子に印加される電位の絶対値を十分に小さく抑えることが可能になり、抵抗変化型素子の破壊や抵抗状態の再変化をより確実に防止できる。
［動作］
以下、具体的な数値を例示しつつ、抵抗変化型記憶装置１００の動作について説明する。ただし、それぞれの数値はあくまで単なる例示であって、他の値も取りうることは言うまでもない。また、本例では説明を簡単にするために容量性のインピーダンスは無いものとする。
Ｒｒｌが５ｋΩ、Ｒｒｈが５０ｋΩとして、抵抗変化電流経路の抵抗値が１桁変化する場合を考える。Ｖｌｈは２．０Ｖ、Ｖｈｌは３．５Ｖとする。かかる構成では、低抵抗状態にある抵抗変化型素子２２を高抵抗状態へと変化させるためには、２．０［Ｖ］÷５［ｋΩ］＝４００［μＡ］の電流を流す必要がある。高抵抗状態にある抵抗変化型素子２２を低抵抗状態へと変化させるためには、３．５［Ｖ］÷５０［ｋΩ］＝７０［μＡ］の電流を流す必要がある。
制御装置は、データを書き込むべきメモリセル２０のアドレスおよび書き込みデータを上流のシステムから受け取ると、カラムデコーダ（図示せず）およびロウデコーダ（図示せず）などを介し、特定のメモリセル２０を選択する。選択されたメモリセル２０の選択トランジスタ２１は導通状態とされる。さらに制御装置は、スイッチ類の制御を行う。書き込みデータが“０”の場合には、抵抗変化型素子２２を高抵抗状態へと変化させるため、低抵抗側直列選択スイッチ１１および低抵抗側並列選択スイッチ３２がＯＮにされ、高抵抗側直列選択スイッチ１３および高抵抗側並列選択スイッチ３４がＯＦＦにされる。一方、書き込みデータが“１”の場合には、抵抗変化型素子２２を低抵抗状態へと変化させるため、高抵抗側直列選択スイッチ１３および高抵抗側並列選択スイッチ３４がＯＮにされ、低抵抗側直列選択スイッチ１１および低抵抗側並列選択スイッチ３２がＯＦＦにされる。スイッチの制御が終わると、制御装置は書き込みパルス駆動回路５０を制御して、書き込みパルスを第１出力端子５１と第２出力端子５２との間に出力する。
まず、低抵抗状態から高抵抗状態へ変化させる場合を考える。高抵抗状態へ変化させる場合は、変化した後に抵抗値が上昇するために電圧の絶対値が大きくなりやすい。かかる事情を想定して、ここでは余裕をもたせるべく式（５）が用いられる。Ｖ１は５Ｖ、Ｒｐｌは半導体プロセス上実現可能な値として２ｋΩに設定される。ＶｌｍａｘはＶｌｈより１Ｖ小さく設定される。式（１）および式（５）にそれぞれの値を代入すると、以下の条件が導かれる。
１９２３［Ω］＜Ｒｓｌ≦２１４３［Ω］
例えば、Ｖｌｈが２．０Ｖに近くなるようにＲｓｌは２１００［Ω］に設定される。以上の条件によれば、抵抗変化型素子２２が低抵抗状態にあるときに、書き込みパルス駆動回路５０から第１端子９１に絶対値が５Ｖの電気パルスを印加すると、ノード電位の絶対値は２．０Ｖとなり高抵抗状態へと変化する。抵抗変化型素子２２が高抵抗状態へと変化した後は、ノード電位の絶対値が２．４ＶとなりＶｈｌ（３．５Ｖ）を十分下回ることになる。よって、低抵抗状態への再変化は起こらない。
図２は、低抵抗状態から高抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子２２を流れる電流およびノード電位の変化を模式的に示すグラフである。横軸は時間であるが、時間の単位は抵抗変化型素子２２の応答速度によって様々である。このため、時間を規格化してステップ数で示す。例えば、１ステップは１００ｎｓになることもあるし、１０μｓになることもある。図に示すように、抵抗変化型素子２２が低抵抗状態にあるときに、書き込みパルス駆動回路５０により絶対値が５Ｖの電気パルスが印加されると、抵抗変化型素子２２は高抵抗状態へと変化する。抵抗状態が変化した後も、ノード電位の絶対値はＶｈｌを上回るほど増加せず、低抵抗状態への再変化は起こらない。
次に、高抵抗状態から低抵抗状態へ変化させる場合を考える。Ｖ２は５Ｖ、Ｒｐｈは半導体プロセス上実現可能な値として例えば３０ｋΩに設定される。式（３）および式（４）にそれぞれの値を代入すると、以下の条件が導かれる。
６４２９［Ω］＜Ｒｓｌ≦８０３６［Ω］
例えば、Ｖｈｌが３．５Ｖに近くなるようにＲｓｈは８０００［Ω］に設定される。以上の条件によれば、抵抗変化型素子２２が高抵抗状態にあるときに、書き込みパルス駆動回路５０から第１端子９１にの絶対値が５Ｖの電気パルスを印加すると、ノード電位の絶対値は３．５Ｖとなり低抵抗状態へと変化する。抵抗変化型素子２２が低抵抗状態へと変化した後は、ノード電位の絶対値が１．７ＶとなりＶｌｈ（２．０Ｖ）を十分下回ることになる。よって、高抵抗状態への再変化は起こらない。
図３は、高抵抗状態から低抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子２２を流れる電流およびノード電位の変化を模式的に示すグラフである。横軸については図２と同様にステップ数で示す。図に示すように、抵抗変化型素子２２が高抵抗状態にあるときに、書き込みパルス駆動回路５０により絶対値が５Ｖの電気パルスが印加されると、抵抗変化型素子２２は低抵抗状態へと変化する。抵抗状態が変化した後も、ノード電位の絶対値はＶｌｈを上回るほど増加せず、高抵抗状態への再変化は起こらない。
また、図２に示すように、高抵抗状態へ変化した後に、書き込みパルス駆動回路５０がにより再び絶対値が５Ｖの電気パルスが印加されても、ノード電位の絶対値はＶｈｌを上回るほど増加せず、低抵抗状態への再変化は起こらない。あるいは、図３に示すように、低抵抗状態へ変化した後に、書き込みパルス駆動回路５０により再び絶対値が５Ｖの電気パルスが印加されても、ノード電位の絶対値はＶｌｈを上回るほど増加せず、高抵抗状態への再変化は起こらない。このことは、本実施形態の抵抗変化型記憶装置１００が特段の配慮なしに上書き可能であることを示す。すなわち、従来の抵抗変化型記憶装置では書き込み前に記憶されているデータを読み出して、書き込もうとする値と比較し、抵抗状態を変化させる必要のないメモリセルに対しては電気パルスを印加しないという動作が必要であった。本実施形態では事前の読み出しが不要となるため処理速度が向上する。従来のようにデータ書き込み時に一度低抵抗状態にリセット（一括消去）する必要もないため、必要以上に素子にストレスを与えることがなくなる。よって、信頼性の高い抵抗変化型記憶装置が提供可能となる。
［効果］
以上のような構成および動作により、本発明の第１実施形態による抵抗変化型記憶装置１００は、データ書き込み時に一括消去が不要であって、処理速度が向上された抵抗変化型記憶装置を提供することができる。また抵抗変化型記憶装置１００は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、書き込み時の誤動作や素子の破壊を確実に防止できる。
［変形例］
なお、上記の数値はあくまで一例であって、用いる式や具体的な数値は任意に選択あるいは設定できる。抵抗状態とデータ（記憶する値）の対応関係は任意であり、高抵抗状態が“１”に対応し、低抵抗状態が“０”に対応していてもよい。あるいは、３個以上の抵抗状態を設定して、多値メモリとして機能させてもよい。
抵抗変化型素子の特性として同一極性の電気パルスにより低抵抗状態および高抵抗状態への書き込みが可能であればよい。実際に書き込みに用いられる電気パルスは、低抵抗状態への変化と高抵抗状態への変化とで極性が異なっていてもよい。
Ｖ１とＶ２は必ずしも等しい必要はなく、異なる値でもよい。ただし、装置構成や動作制御を単純化する点からは、Ｖ１とＶ２が等しいことが望ましい。
配線抵抗が無視できず、メモリセルアレイ中の部位による配線抵抗の違いなどが無視できない場合がある。かかる場合には、抵抗値の異なる抵抗を用意し、電流経路の抵抗値が所望の値になるように、選択されたメモリセルに応じて直列抵抗切換器および並列抵抗切換器が適切な抵抗を選択することとしてもよい。
直列抵抗切換器および並列抵抗切換器は、必ずしも２つの抵抗値を択一的に選択する構成である必要はない。直列抵抗切換器および並列抵抗切換器の構成は、書き込むべき値に応じて直列電流経路および並列電流経路の抵抗値を所望の値に設定できるものであればどのような構成でもよい。例えば、多数の抵抗値の中からある抵抗値を選択する構成でもよいし、抵抗値を連続的に変化させる構成でもよい。
（第２実施形態）
［構成］
第１実施形態は、直列電流経路と並列電流経路が一般的な固定抵抗素子とスイッチで構成され、さらに書き込みパルス駆動回路５０によりパルスの印加が行われるものである。これに対し第２実施形態は、直列電流経路と並列電流経路の抵抗とスイッチがトランジスタ自身のオン抵抗とスイッチング機能により実現され、該トランジスタのＯＮ／ＯＦＦにより電気パルスの発生と入力が行われる点で異なっている。
図４は、本発明の第２実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図４を参照しながら、本実施形態の抵抗変化型記憶装置２００について説明する。
図４に示すように、抵抗変化型記憶装置２００は、直列抵抗切換回路１５（直列抵抗設定器）と、メモリセル２０と、並列抵抗切換回路３５（並列抵抗設定器）と、ライトパルス生成回路６０（電気パルス印加装置）と、ライトデータデコーダ６２と、ホストインターフェース回路６４とを備えている。
直列抵抗切換回路１５は、低抵抗側直列トランジスタ１６と高抵抗側直列トランジスタ１７とを備えている。低抵抗側直列トランジスタ１６を備えた低抵抗側の回路が第２ノード８２および第３ノード８３に接続されている。さらに該回路と並列に、高抵抗側直列トランジスタ１７を備えた高抵抗側の回路が第２ノード８２および第４ノード８４に接続されている。第２ノード８２は、第１端子８１に接続されている。第３ノード８３と第４ノード８４とは相互に接続されている。低抵抗側直列トランジスタ１６と高抵抗側直列トランジスタ１７とは、ライトパルス生成回路６０により選択的にＯＮ／ＯＦＦされるように、それぞれライトパルス生成回路６０に接続されている。低抵抗側直列トランジスタ１６がＯＮの時には高抵抗側直列トランジスタ１７がＯＦＦにされる。高抵抗側直列トランジスタ１７がＯＮの時には低抵抗側直列トランジスタ１６がＯＦＦにされる。低抵抗側直列トランジスタ１６と高抵抗側直列トランジスタ１７とは、ここではＰ型のＭＯＳ−ＦＥＴが用いられる。なお、第２ノード８２はあくまで例示的にノードとして示したに過ぎない。第１端子８１から直接２つの回路（低抵抗側と高抵抗側）が分岐していてもよい。第３ノード８３と第４ノード８４とは、１個のノードであってもよい。
メモリセル２０は、第１実施形態のメモリセル２０と同様であるので詳細な説明を省略する。なお本実施形態では、選択トランジスタ２１の主端子の一方が、第３ノード８３および第４ノード８４に接続される。また、第７端子８７は第１実施形態の第６端子９６と、第８端子８８は第１実施形態の第９端子９９と同様である。
並列抵抗切換回路３５は、低抵抗側並列トランジスタ３６と高抵抗側並列トランジスタ３７とを備えている。低抵抗側並列トランジスタ３６を備えた低抵抗側の回路が第３ノード８３および第５ノード８５に接続されている。さらに、該回路と並列に、高抵抗側並列トランジスタ３７を備えた高抵抗側の回路が第４ノード８４および第５ノード８５に接続されている。第５ノード８５は、第６端子８６に接続されている。第６端子８６は接地されている。低抵抗側並列トランジスタ３６と高抵抗側並列トランジスタ３７とは、ライトパルス生成回路６０により選択的にＯＮ／ＯＦＦされるように、それぞれライトパルス生成回路６０に接続されている。低抵抗側並列トランジスタ３６がＯＮの時には高抵抗側並列トランジスタ３７がＯＦＦにされる。高抵抗側並列トランジスタ３７がＯＮの時には低抵抗側並列トランジスタ３６がＯＦＦにされる。低抵抗側並列トランジスタ３６と高抵抗側並列トランジスタ３７とは、ここではＮ型のＭＯＳ−ＦＥＴが用いられる。なお、第５ノード８５はあくまで例示的にノードとして示したに過ぎない。第６端子８６から直接２つの回路（低抵抗側と高抵抗側）が分岐していてもよい。
第１端子８１は電源（図示せず）に接続されており、所定の電圧（例えば＋５Ｖ）が印加されている。電源は２つの端子を備え、一方が第１端子８１に接続され、他方が接地される。すなわち、電源の該他方の端子は、第６端子８６と第８端子８８とに接続されていることになる。なお、電源の印加電圧は適宜変更されてもよい。
ライトパルス生成回路６０は、低抵抗側直列トランジスタ１６と高抵抗側直列トランジスタ１７と低抵抗側並列トランジスタ３６と高抵抗側並列トランジスタ３７のそれぞれのゲートに接続されている。ライトパルス生成回路６０は、入力される書き込みデータに基づいて各トランジスタのゲートに印加する電圧を制御することにより、各トランジスタのＯＮ／ＯＦＦを制御する制御回路である。
ライトデータデコーダ６２は、入力される信号からデータを書き込むべきメモリセル２０のアドレスおよび書き込みデータを復号するデコーダである。アドレスはロウデコーダ（図示せず）およびカラムデコーダ（図示せず）に入力される。書き込みデータはライトパルス生成回路６０に入力される。
ホストインターフェース回路６４は、外部インターフェース（図示せず）を介して外部のシステムから入力される入出力データおよび制御コマンドに基づいて、信号をライトデータデコーダ６２に入力するインターフェースである。
以下、抵抗変化型記憶装置２００の特徴の一つである、各電流経路の抵抗値と電圧との関係について説明する。なお説明を単純化するため、第３ノード８３と第４ノード８４との間の抵抗は無視でき、両ノードは等電位にあるものとする。本実施形態では、第３ノード８３および第４ノード８４が基準ノードとなる。
第１端子８１から第８端子８８までの電流経路をひとつの電流経路と考えれば、第１端子８１と第３ノード８３（基準ノード）または第４ノード８４（基準ノード）とを結ぶ電流経路は、メモリセル２０と直列の位置関係にある。そこで、該電流経路を直列電流経路と呼ぶ。低抵抗側直列トランジスタ１６がＯＮである状態において低抵抗側直列トランジスタ１６を通る直列電流経路（図４において８１、８２、１６、８３を順に結ぶ電流経路）の抵抗値をＲｓｌとする。高抵抗側直列トランジスタ１７がＯＮである状態において高抵抗側直列トランジスタ１７を通る直列電流経路（図４において８１、８２、１７、８４を順に結ぶ電流経路）の抵抗値をＲｓｈとする。Ｒｓｌには、低抵抗側直列トランジスタ１６自身のオン抵抗に加え、配線抵抗などが含まれる。また、Ｒｓｈには、高抵抗側直列トランジスタ１７自身のオン抵抗に加え、配線抵抗などが含まれる。ＲｓｌおよびＲｓｈは、各トランジスタのゲート幅とゲート長や配線の太さと材質などを調整することにより所望の値に容易に設定することが可能である。
選択トランジスタ２１がＯＮ状態にあるときの第３ノード８３（基準ノード）または第４ノード８４（基準ノード）と第８端子８８とを結ぶ電流経路（図４において８４、８３、２１、２２、４０、８８を順に結ぶ電流経路）を抵抗変化電流経路と呼ぶ。抵抗変化型素子２２が低抵抗状態にある場合の抵抗値をＲｒｌ、高抵抗状態にある場合の抵抗値をＲｒｈとする。ＲｒｌおよびＲｒｈには、抵抗変化型素子２２自身の抵抗に加え、配線抵抗や、選択トランジスタ２１のオン抵抗、メモリ側抵抗４０の抵抗が含まれる。
第３ノード８３（基準ノード）または第４ノード８４（基準ノード）と接地点（第６端子９６）とを結ぶ電流経路は、第１端子８１から接地店までの電流経路をひとつの電流経路と考えれば、メモリセル２０と並列の位置関係にある。そこで、該電流経路を並列電流経路と呼ぶ。低抵抗側並列トランジスタ３６がＯＮである状態において低抵抗側並列トランジスタ３６を通る並列電流経路（図４において８３、３６、８５、８６を順に結ぶ電流経路）の抵抗値をＲｐｌとする。高抵抗側並列トランジスタ３７がＯＮである状態において高抵抗側並列トランジスタ３７を通る電流経路（図４において８４、３７、８５、８６を順に結ぶ電流経路）の抵抗値をＲｐｈとする。Ｒｐｌには、低抵抗側並列トランジスタ３６自身のオン抵抗に加え、配線抵抗などが含まれる。Ｒｐｈには、高抵抗側並列トランジスタ３７自身のオン抵抗に加え、配線抵抗などが含まれる。ＲｐｌおよびＲｐｈは、各トランジスタのゲート幅とゲート長や配線の太さと材質などを調整することにより所望の値に容易に設定することが可能である。
なお、電源の一方の端子と、第６端子８６と、第８端子８８とはいずれも接地されているため、それぞれが互いに接続されていると考えることができる。すなわち、抵抗変化電流経路は、基準ノードおよび電源を抵抗変化型素子２２を介して接続する電流経路ということができる。並列電流経路は基準ノードおよび電源を抵抗変化電流経路と並列に接続する電流経路ということができる。
抵抗変化型素子２２は、具体的な電流値および電圧は異なっていてもよいが、図１２で示したものと同様の電流−電圧特性を有する。以下、第３ノード８３（基準ノード）および第４ノード８４（基準ノード）の電位をノード電位と呼ぶ。抵抗変化型素子２２が低抵抗状態から高抵抗状態へと変化するために必要となるノード電位の絶対値をＶｌｈ（第１の電圧レベル）とする。抵抗変化型素子２２が高抵抗状態から低抵抗状態へと変化するために必要となるノード電位の絶対値をＶｈｌ（第２の電圧レベル）とする。該２つのノード電位は同じ極性（符号が同じ）である。本実施形態では、第２の電圧レベルは第１の電圧レベルよりも大きい（Ｖｈｌ＞Ｖｌｈ）。
以上のような構成において、実施形態１で説明した式（１）ないし式（４）を満たすように各電流経路の抵抗値や電圧が設定される。かかる構成によれば、同一極性の電気パルスを用いた抵抗変化型素子へのデータ書き込みにおいて、抵抗状態が変化した後に抵抗変化型素子に印加される電圧の絶対値を適切な範囲に調整できる。よって、抵抗状態が変化した後の再変化（元の抵抗状態に戻ってしまうこと）や素子の破壊を防止できる。
あるいは、式（５）ないし式（６）を満たすように設定が行われてもよい。かかる構成では、抵抗状態が変化した後の抵抗変化型素子２２に印加される電位の絶対値をさらに小さく抑えることが可能になり、抵抗変化型素子の破壊や抵抗状態の再変化をさらに確実に防止できる。
［動作］
以下、抵抗変化型記憶装置２００の動作について説明する。
外部のシステムは、外部通信路を介してホストインターフェース回路６４へと入出力データおよび制御コマンドを入力する。ホストインターフェース回路６４は、受け取ったデータおよびコマンドに基づいて、信号をライトデータデコーダ６２へ入力する。
ライトデータデコーダ６２は、受け取った信号を復号して、データを書き込むべきメモリセル２０のアドレスと書き込みデータとを特定する。ライトデータデコーダ６２は、特定されたアドレスに基づいてカラムデコーダ（図示せず）およびロウデコーダ（図示せず）を制御し、特定のメモリセル２０を選択する。このとき、メモリセル２０の選択トランジスタ２１は導通状態とされる。
さらにライトデータデコーダ６２は、復号された書き込みデータをライトパルス生成回路６０へと入力する。ライトパルス生成回路６０は、低抵抗側直列トランジスタ１６および高抵抗側直列トランジスタ１７を所定の時間だけＯＮにすることでメモリセル２０および並列抵抗切換回路３５へ所定の電気パルスを入力する。また、各トランジスタのＯＮ／ＯＦＦを制御することで、直列抵抗切換回路１５および並列抵抗切換回路３５の抵抗を切り換える。
具体的にはライトパルス生成回路６０は以下のように動作する。すなわち、書き込みデータが“０”である場合、抵抗変化型素子２２が高抵抗状態へと変化させられる。ライトパルス生成回路６０は、所定の時間幅で直列トランジスタ１６が十分導通状態となる様に第2ノード82とゲート間に所定の電圧振幅が印加されるようなトランジスタ１６用高抵抗化パルスを低抵抗側直列トランジスタ１６のゲートに入力する。一方、ライトパルス生成回路６０は、該所定の時間幅で並列トランジスタ３６が十分導通状態となる様に第５ノード85とゲート間に所定の電圧振幅が印加されるようなトランジスタ３６用高抵抗化パルスを低抵抗側並列トランジスタ３６に入力する。同時に、ライトパルス生成回路６０は、高抵抗側直列トランジスタ１７および高抵抗側並列トランジスタ３７を非導通状態とするような電位をゲートに印加する。かかる動作により、電源から入力される電圧（絶対値はＶ１）が、該所定の時間幅だけ第１端子８１と第８端子８８との間および第１端子８１と第６端子８６との間に印加される。よって、第１実施形態で説明したように、抵抗変化型素子２２が低抵抗状態から高抵抗状態へと変化する。もともと高抵抗状態であった場合には、そのまま高抵抗状態が維持される。
書き込みデータが“１”である場合、抵抗変化型素子２２が低抵抗状態へと変化させられる。ライトパルス生成回路６０は、所定の時間幅で直列トランジスタ１７が十分導通状態となる様に第2ノード82とゲート間に所定の電圧振幅が印加されるようなトランジスタ１７用低抵抗化パルスを高抵抗側直列トランジスタ１７のゲートに入力する。一方、ライトパルス生成回路６０は、該所定の時間幅で並列トランジスタ３７が十分導通状態となる様に第５ノード85とゲート間に所定の電圧振幅が印加されるようなトランジスタ３７用低抵抗化パルスを高抵抗側並列トランジスタ３７に入力する。同時に、ライトパルス生成回路６０は、低抵抗側直列トランジスタ１６および低抵抗側並列トランジスタ３６を非導通状態とするような電位をゲートに印加する。かかる動作により、電源から入力される電圧（絶対値はＶ２）が、該所定の時間幅だけ第１端子８１と第８端子８８との間および第１端子８１と第６端子８６との間に印加される。よって、第１実施形態で説明したように、抵抗変化型素子２２が高抵抗状態から低抵抗状態へと変化する。もともと低抵抗状態であった場合には、そのまま低抵抗状態が維持される。
第２実施形態における動作時の電圧や電流の変化パターンは、第１実施形態と同様であるので説明を省略する。第２実施形態における抵抗値および電圧などの具体的な数値についても、第１実施形態と同様の値とすることができるので説明を省略する。
［効果］
以上のような構成および動作により、本発明の第２実施形態による抵抗変化型記憶装置２００も第１実施形態と同様の効果を奏する。
さらに本実施形態では、直列電流経路および並列電流経路の抵抗値が、トランジスタのゲート幅とゲート長を調整することにより所望の値へ容易に設定できる。よって、半導体プロセスを用いた集積化技術を用いて各電流経路の抵抗値を容易に調整できるという利点を有する。
［変形例］
本実施形態でも、第１実施形態と同様な変形例が可能である。
（第３実施形態）
第１実施形態および第２実施形態の抵抗変化型記憶装置は、制御装置を備えず、外部の制御装置から入力される信号に基づいて直列抵抗切換回路および並列抵抗切換回路が直列電流経路および並列電流経路の抵抗値を切り替える。これに対し、第３実施形態は制御装置を備え、該制御装置が外部からの入力信号に基づいて、直列電流経路および並列電流経路の抵抗値を切り替える点が異なる。
［構成］
図５は、本発明の第３実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図５を参照しながら、本実施形態の抵抗変化型記憶装置３００について説明する。なお、第１実施形態（図１）と第３実施形態（図５）との間で共通する構成要素については、同一の符号および名称を付して説明を省略する。
図に示すように、抵抗変化型記憶装置３００は、主な構成要素として、メモリセルアレイ７０と、ロウデコーダ６６と、ワード線ドライバ６８と、マルチスイッチ回路７５と、直列抵抗切換回路１０と、並列抵抗切換回路３０と、書き込みパルス駆動回路５０と、読み出し比較判定回路７２と、スイッチコントローラ７４と、素子状態検出回路７９と、制御装置８０とを備えている。
メモリセルアレイ７０は複数のメモリセル２０を有する。メモリセルアレイ７０においてメモリセル２０は行列状に配列されている。各行に属するメモリセル２０が備える選択トランジスタ２１のゲートは、それぞれ各行ごとに一本ずつ配設されたワード線６９に接続されている。各列に属するメモリセル２０の選択トランジスタ２１の一方の主端子は、それぞれ各列ごとに一本ずつ配設されたビット線７１に接続されている。各列に属するメモリセル２０の選択トランジスタ２１の他方の主端子は、抵抗変化型素子２２を介して、各列ごとに配設されたソース線７３に接続されている。
それぞれのワード線６９は、ワード線ドライバ６８に接続されている。ワード線ドライバ６８は、ロウデコーダ６６と通信可能に接続され、ロウデコーダ６６の制御に基づいて特定のワード線６９にオン電圧を印加する。ロウデコーダ６６は、制御装置８０と通信可能に接続されている。ロウデコーダ６６は、制御装置８０から受け取ったＲＯＷ信号に基づいて、ワード線ドライバ６８を制御する。
それぞれのビット線７１は、マルチスイッチ回路７５に接続されている。マルチスイッチ回路７５は、スイッチコントローラ７４（カラムデコーダ）と通信可能に接続されている。マルチスイッチ回路７５は、複数のスイッチ（例えばＦＥＴ）を備えており、スイッチコントローラ７４の制御に基づいて特定のビット線７１を第４ノード９４（基準ノード）あるいは読み出し比較判定回路７２に択一的に接続する。読み出し比較判定回路７２は制御装置８０と通信可能に接続されている。
第４ノード９４は、直列抵抗切換回路１０を介して書き込みパルス駆動回路５０に接続され、並列抵抗切換回路３０を介して接地（第７端子９７、第８端子９８）される。書き込みパルス駆動回路５０は制御装置８０と通信可能に接続されている。
スイッチコントローラ７４は、直列抵抗切換回路１０と、並列抵抗切換回路３０と、マルチスイッチ回路７５と、制御装置８０とに、通信可能に接続されている。スイッチコントローラ７４は、制御装置８０から受け取った信号に基づいて、直列抵抗切換回路１０と、並列抵抗切換回路３０と、マルチスイッチ回路７５とが備える各スイッチのＯＮ／ＯＦＦを制御する。
メモリセル２０に含まれる抵抗変化型素子２２の抵抗値（低抵抗状態および高抵抗状態それぞれの抵抗値）、直列抵抗切換回路１０および並列抵抗切換回路３０に含まれる各抵抗の抵抗値、書き込みパルス駆動回路５０が印加する電気パルスの電圧、第４ノード９４の電圧などは、第１実施形態と同様であるので説明を省略する。
［動作］
以下、抵抗変化型記憶装置３００の動作について、図５を参照しつつ説明する。
制御装置８０は、例えばマイコンなどにより構成される。制御装置８０は、外部通信路（図示せず）を介して外部システム（図示せず）から制御コマンド、アドレス、書き込みデータを受け取り、メモリセルから読み出したデータを外部システムへと出力する。
制御装置８０は、受け取ったアドレスからロウ（行）情報を抽出し、得られた情報に基づいてＲＯＷ信号をロウデコーダ６６へと送る。ロウデコーダ６６は、受け取ったＲＯＷ信号をデコードして行アドレスをワード線ドライバ６８へと出力する。ワード線ドライバ６８は、受け取った行アドレスに基づいて、特定のワード線６９にオン電圧を印加する。オン電圧が印加されたワード線に接続された全ての選択トランジスタ２１が導通状態になり、その行にあるそれぞれのメモリセル２０がアクセス可能な状態になる。
制御装置８０は、受け取ったアドレスからカラム（列）情報を抽出し、得られた情報に基づいてＣＯＬＵＭＮ信号と、制御コマンドが「書き込み」または「読み出し」のいずれであるかを示す信号（ＭＯＤＥ）をスイッチコントローラ７４へと送る。
スイッチコントローラ７４は、ＭＯＤＥ信号が「書き込み」である場合には、受け取った書き込みデータの値に基づいて直列抵抗切換回路１０および並列抵抗切換回路３０のスイッチを制御する。すなわち、書き込みデータが“０”の場合には高抵抗状態へと変化させるため、低抵抗側直列選択スイッチ１１および低抵抗側並列選択スイッチ３２がＯＮにされ、高抵抗側直列選択スイッチ１３および高抵抗側並列選択スイッチ３４がＯＦＦにされる。一方、書き込みデータが“１”の場合には抵抗変化型素子２２を低抵抗状態へと変化させるため、高抵抗側直列選択スイッチ１３および高抵抗側並列選択スイッチ３４がＯＮにされ、低抵抗側直列選択スイッチ１１および低抵抗側並列選択スイッチ３２がＯＦＦにされる。
スイッチコントローラ７４は、受け取ったＣＯＬＵＭＮ信号をデコードして列アドレスを取得する。スイッチコントローラ７４は、得られた列アドレスに基づいてマルチスイッチ回路７５を制御し、特定のビット線７１と第４ノード９４または比較判定回路７２を接続する。すなわち、ＭＯＤＥ信号が「書き込み」を示す場合には、特定のビット線７１が直列抵抗切換回路１０を介して書き込みパルス駆動回路５０と接続され、また並列抵抗切換回路３０を介して接地される。一方、ＭＯＤＥ信号が「読み出し」を示す場合には、特定のビット線７１が比較判定回路７２と接続される。
以上のように本実施形態では、ワード線６９とビット線７１とが選択されることで、特定のメモリセル２０が選択される。
スイッチの制御とメモリセルの選択が終わると、データの書き込みまたは読み出しが行われる。データを書き込む場合には、制御装置８０が書き込みパルス駆動回路５０を制御して、書き込みパルスを第１出力端子５１と第２出力端子２との間に出力する。かかる動作により、所望のメモリセル２０にデータが書き込まれる。抵抗値や電圧の関係と書き込み動作の原理については、第１実施形態と同様であるので説明を省略する。
データを読み出す場合には、制御装置８０は比較判定回路７２を制御して、選択されたメモリセル２０に所定の読み出し用の電気パルスを印加し、そのときに流れる電流を検出して判定する。この検出回路自体は非常に一般的な既知の技術であるので詳細な説明を省略するが、カレントミラーなどの検出回路によって検出する例が一般的である。そして判定結果（読み出されたデータ）は、制御装置８０を介して外部システムへと出力される。
［効果］
以上のような構成および動作により、本発明の第３実施形態による抵抗変化型記憶装置３００は、第１実施形態と同様の効果を奏する。
さらに、抵抗変化型記憶装置３００は内部に制御装置を備えているため、外部システムは単に動作コマンド、アドレス、書き込みデータを入力するだけでデータの書き込みと読み出しが可能となる。よって、抵抗変化型記憶装置３００は様々なインターフェースや通信規則を有する外部システムに柔軟に対応可能となる。
［変形例］
本実施形態でも、第１実施形態と同様な変形例が可能である。
（第４実施形態）
第１実施形態乃至第３実施形態は複数回書き込みが行われる記憶装置である。これに対し第４実施形態の抵抗変化型記憶装置は、一回のみ書き込みが行われる記憶装置（ライトワンス型メモリ）である。第４実施形態では、高抵抗状態から低抵抗状態への変化のみが行われ、並列電流経路は省略されている。
［構成］
図６は、本発明の第４実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図６を参照しながら、本実施形態の抵抗変化型記憶装置４００について説明する。
抵抗変化型記憶装置４００では、出荷時における各メモリセルは高抵抗状態にセットされている。出荷時の抵抗値（高抵抗状態）が“０”に対応付けられ、電気パルスが印加されるメモリセルの抵抗値のみが、“１”に対応する抵抗値（低抵抗状態）へと変化する。高抵抗状態から低抵抗状態への変化のみが行われるため、第１実施形態の低抵抗側直列電流経路と並列電流経路とが不要となる。
本実施形態では並列電流経路が存在しないため、基準ノードが存在しない。本実施形態では、選択トランジスタ２１の一方の主端子（抵抗変化型素子２２と接続されていない側の主端子）の電位をビット線電位とし、ビット線電位を基準に抵抗値および電位が設定される。なお、ビット線電位は第１端子９１と選択トランジスタ２１とを接続する配線（ビット線）上の任意の点で定義されてもよい。
抵抗変化型素子２２は、具体的な電流値および電圧は異なっていてもよいが、図１２で示したものと同様の電流−電圧特性を有する。抵抗変化型素子２２が高抵抗状態から低抵抗状態へと変化するために必要となるビット線電位の絶対値をＶｈｌ’（第３の電圧レベル）とする。抵抗変化型素子２２が低抵抗状態から高抵抗状態へと変化するために必要となるビット線電位の絶対値をＶｌｈ’（第４の電圧レベル）とする。該２つのビット線電位は同じ極性（符号が同じ）である。本実施形態では、第３の電圧レベルは第４の電圧レベルよりも大きい（Ｖｈｌ’＞Ｖｌｈ’）。
第１端子９１とビット線電位の基準点（ここでは選択トランジスタ２１の一方の主端子）とを結ぶ電流経路（直列電流経路）の抵抗値をＲｓとする。Ｒｓには、低抵抗側直列抵抗１２に加え、配線抵抗などが含まれる。低抵抗側直列抵抗１２は抵抗素子を配設してもよいが、単に配線抵抗のみによって直列電流経路の抵抗値が所望の値に調整されてもよい。
選択トランジスタ２１がＯＮ状態にあるときのビット線電位の基準点と第９端子９９とを結ぶ電流経路（抵抗変化電流経路）の抵抗値であって、抵抗変化型素子２２が低抵抗状態にある場合の抵抗値をＲｒｌ’、高抵抗状態にある場合の抵抗値をＲｒｈ’とする。Ｒｒｌ’およびＲｒｈ’には、抵抗変化型素子２２自身の抵抗に加え、配線抵抗や、選択トランジスタ２１のオン抵抗、メモリ側抵抗４０の抵抗などが含まれる。
抵抗変化型素子２２を高抵抗状態から低抵抗状態へと変化させるために書き込みパルス駆動回路５０が印加する電気パルス（第３の電気パルス）の電圧の絶対値をＶ３とすると、ビット線電位の絶対値がＶｈｌ’以上となる必要がある。かかる条件の下で各電流経路での電位降下等を演算すると、以下の式（７）が導かれる。なお、Ｖｈｌ’は抵抗変化型素子２２自体に印加される電圧（絶対値）の閾値と必ずしも等しくない。すなわち抵抗変化型素子２２が低抵抗化する両端電圧に配線抵抗やトランジスタのオン抵抗などによる電圧降下分を含めた電圧であるため、ビット線電位の絶対値がＶｈｌ’であっても、抵抗変化型素子２２に印加される電圧の絶対値はＶｈｌ’よりも小さくなる。
Figure 0004745395
 抵抗変化型素子２２はメモリセルアレイ上に複数設けられるため抵抗変化特性にバラツキが生じてしまう。これらに対して、一定幅の電気パルスを印加した場合、より高速動作する素子では前述の幅のうち前半部で十分に抵抗変化する素子も存在する。この場合においては、素子が低抵抗状態へと変化した後でも、書き込みパルス駆動回路５０からは絶対値がＶ３の電圧が印加される。抵抗変化型素子２２高抵抗状態に戻ったり破壊されたりすることを防止するためには、素子が高抵抗状態に移行した後には速やかにノード電位の絶対値をＶｌｈ’未満とする必要がある。かかる条件の下で各電流経路での電位降下等を演算すると、以下の式（８）が導かれる。
Figure 0004745395
 すなわち本実施形態でも、各電流経路の抵抗値から演算される分圧関係を用いて、具体的な回路設計が可能となる。かかる構成により、抵抗変化型素子２２を必要に応じて確実に低抵抗状態へと変化させることができる。さらに、抵抗変化型素子２２が低抵抗状態へと変化した後は、高抵抗状態への再変化が起こらない。
［動作］
以下、具体的な数値を例示しつつ、抵抗変化型記憶装置５００の動作について説明する。Ｒｒｌが５ｋΩ、Ｒｒｈが５０ｋΩとして、抵抗変化電流経路の抵抗値が１桁変化する場合を考える。Ｖｌｈ’が２．０Ｖ、Ｖｈｌ’が３．５Ｖ、Ｖ３が５Ｖとする。これを式（７）および式（８）に代入すると、以下の条件が導かれる。
７５００［Ω］＜Ｒｓ≦２１４００［Ω］
第１実施形態と同様にＲｓを８０００Ωとする。データ書き込み時には、書き込むべき値が“１”であるメモリセル２０にデータを書き込むときだけ、書き込みパルス駆動回路５０が第３の電気パルスを第１端子９１へと印加する。抵抗変化型素子２２が高抵抗状態にあるときはビット線電位の絶対値は４．３Ｖとなり、Ｖｈｌ’を十分に上回る。よって、抵抗変化型素子２２は低抵抗状態へと変化し、データ“１”が書き込まれる。一方、抵抗変化型素子２２が低抵抗状態へと変化した後は、書き込みパルス駆動回路５０から第１端子９１に絶対値が５Ｖの電気パルスが印加されていても、ビット線電位の絶対値は１．９ＶとなりＶｌｈ’を下回る。したがって、一旦低抵抗状態へと変化した抵抗変化型素子２２が再び高抵抗状態に戻ることはない。書き込むべき値が“０”であるメモリセル２０にデータを書き込むときは、書き込みパルス駆動回路５０は電気パルスを発生せずに、そのまま次のメモリセル２０へデータを書き込む動作が行われる。以上のような動作により、抵抗変化型記憶装置５００へのライトワンス型のデータ書き込みが行われる。
本実施形態ではメモリセル２０に書き込まれるべき値が“０”の場合には電気パルスの印加が行われず、そのメモリセル２０に属する抵抗変化型素子２２の抵抗状態も変化しない。なお、本実施形態ではこのような場合でも「書き込み」が行われたものとする。
［効果］
本実施形態では、ライトワンス型とし、かつ高抵抗状態を初期状態として低抵抗状態への変化のみを行わせることで、並列電流経路が省略可能となる。よって、構成を極めて単純化することができる。すなわち、本実施形態の抵抗変化型記憶装置は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、極めて簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止できる。
［変形例］
抵抗状態とデータ（記憶する値）の対応関係は任意であり、高抵抗状態が“１”に対応し、低抵抗状態が“０”に対応していてもよい。低抵抗状態を初期状態として高抵抗状態への変化のみを行わせることで、並列電流経路が省略されてもよい。
（第５実施形態）
第４実施形態では並列電流経路が省略されていたが、第５実施形態の抵抗変化型記憶装置は、並列電流経路を有するライトワンス型メモリである。
［構成］
図７は、本発明の第５実施形態による抵抗変化型記憶装置の一例を示した配線図である。以下、図７を参照しながら、本実施形態の抵抗変化型記憶装置５００について説明する。
抵抗変化型記憶装置５００では、出荷時における各メモリセルは低抵抗状態にセットされている。出荷時の抵抗値（低抵抗状態）が“１”に対応付けられ、高抵抗状態が“０”に対応付けられる。“０”が書き込まれるメモリセル２０が選択されているときのみ、書き込みパルス駆動回路５０が第２の電気パルスを出力する。電気パルスが印加されるメモリセルにのみ“０”が書き込まれ、電気パルスが印加されなかったメモリセルのデータは“１”のままで保存される。低抵抗状態から高抵抗状態への変化のみが行われるため、第１実施形態の高抵抗側直列電流経路と高抵抗側並列電流経路とが不要となる。したがって、直列抵抗切換回路１０が低抵抗側直列抵抗１２のみとなり、並列抵抗切換回路３０が低抵抗側並列抵抗３１のみとなる。その他の点は、各電流経路の抵抗値や電位を含めて第１実施形態と同様であるので、詳細な説明を省略する。例えば、本実施形態において抵抗値と電圧が満たすべき条件は、式（１）および式（５）とすることができる。
本実施形態ではメモリセル２０に書き込まれるべき値が“１”の場合には、電気パルスの印加が行われず、そのメモリセル２０に属する抵抗変化型素子２２の抵抗状態も変化しない。本実施形態ではこのような場合でも「書き込み」が行われたものとする。
［動作］
制御装置は、データを書き込むべきメモリセル２０のアドレスおよび書き込みデータを上流のシステムから受け取ると、カラムデコーダ（図示せず）およびロウデコーダ（図示せず）などを介し、特定のメモリセル２０を選択する。このとき、メモリセル２０の選択トランジスタ２１は導通状態とされる。書き込みデータが“０”の場合には高抵抗状態への変化を行うため、制御装置は書き込みパルス駆動回路５０を制御して、書き込みパルス（第１の電気パルス）を第１出力端子５１から第１端子９１へと入力する。書き込みデータが“１”の場合には抵抗状態を変化させる必要はないため、制御装置はそのメモリセル２０に対しては電気パルスを印加しない。かかる動作により、ライトワンス型の記憶が行われる。一度データが書き込まれたメモリセル２０に対しては再度の書き込みは行われないため、最初に書き込まれたデータが以後保存される。
［第４実施形態との比較］
本実施形態の第４実施形態もライトワンス型メモリである。第４実施形態では並列電流経路を省略している点でより構成が単純である。一方、第５実施形態では並列電流経路を備えるため構成は複雑であるものの、信頼性が高まるという効果がある。以下、この効果について説明する。
製造時や動作時の不均質などにより抵抗変化型素子２２の抵抗値がばらつくために、Ｒｒｈにばらつきが生じる場合がある。このときの、ノード電位あるいはビット線電位のばらつきを考える。
本実施形態において第１実施形態と同様に、高抵抗状態から低抵抗状態へ変化させる場合における並列電流経路の抵抗値を３０ｋΩ、直列電流経路の抵抗値を８０００Ωとした場合（ケース１）を考える。かかる構成において第１の電気パルスを印加した場合のノード電位の絶対値は約３．５Ｖとなる。一方、第４実施形態においてビット線電位の絶対値が約３．５Ｖとなるように、直列電流経路の抵抗値を２０ｋΩとした場合（ケース２）を考える。
図８は、ケース１およびケース２において、他のパラメータを固定した場合の、抵抗値Ｒｒｈとノード電位（ケース１）およびビット線電位（ケース２）の関係を示すグラフである。図に示すように、Ｒｒｈが変化した場合の電位（絶対値）の変化は、ケース１の方がケース２よりも小さい。かかる結果から、並列電流経路を備えると、Ｒｒｈのばらつきに対して電位のばらつきが緩和されることが分かる。したがって、製造時や動作時の不均質などにより抵抗変化型素子２２の抵抗値がばらついたとしても、ノード電位の絶対値は大きく変動しない。よって、抵抗変化型素子２２に余分なストレスがかかりにくくなり、寿命も長くなる。すなわち本実施形態では抵抗変化型記憶装置の信頼性がさらに向上される。
なお、製造したデバイスの抵抗変化のばらつきが非常に少ない場合は並列電流経路を省略してもよい。どちらの実施形態を採用するかは、記憶装置の製造者が適宜選択することができる。
［効果］
本実施形態の抵抗変化型記憶装置は、ライトワンス型であるために直列抵抗切換回路１０や並列抵抗切換回路３０のスイッチが不要となり、抵抗もそれぞれ１種類で構成される。よって、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、第１実施形態よりもさらに簡潔な構成により、データ書き込み時の誤動作や素子の破壊を防止可能となる。また、並列電流経路を備えることにより、抵抗変化型素子の抵抗値が変動してもノード電位の絶対値を安定させることができ、信頼性を向上することができる。
［変形例］
抵抗状態とデータ（記憶する値）の対応関係は任意であり、高抵抗状態が“１”に対応し、低抵抗状態が“０”に対応していてもよい。
上述の説明では低抵抗状態から高抵抗状態への変化のみが行われることとしたが、高抵抗状態から低抵抗状態への変化のみが行われることとしてもよい。この場合、抵抗値と電圧が満たすべき条件を、式（３）および式（４）（または式（６））としてもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の抵抗変化型記憶装置は、データ書き込み時に一括消去が不要であって、処理速度が向上された抵抗変化型記憶装置として有用である。また本発明の抵抗変化型記憶装置は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置として有用である。
図１は、本発明の第１実施形態による抵抗変化型記憶装置の一例を示した配線図である。 図２は、低抵抗状態から高抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子２２を流れる電流およびノード電位の変化を模式的に示すグラフである。 図３は、高抵抗状態から低抵抗状態へ変化させる場合における電気パルス電圧と抵抗変化型素子２２を流れる電流およびノード電位の変化を模式的に示すグラフである。 図４は、本発明の第２実施形態による抵抗変化型記憶装置の一例を示した配線図である。 図５は、本発明の第３実施形態による抵抗変化型記憶装置の一例を示した配線図である。 図６は、本発明の第４実施形態による抵抗変化型記憶装置の一例を示した配線図である。 図７は、本発明の第５実施形態による抵抗変化型記憶装置の一例を示した配線図である。 図８は、ケース１およびケース２において、他のパラメータを固定した場合の、抵抗値Ｒｒｈとノード電位（ケース１）およびビット線電位（ケース２）の関係を示すグラフである。 図９は、特許文献１のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。 図１０は、特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。 図１１は、特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。 図１２は、非特許文献１のReRAM素子の電圧−電流特性を示す図である。
符号の説明
１ 抵抗変化型素子
２ 選択トランジスタ
３ ソース線端子
４ ワード線端子
５ ビット線端子
６ ソース線
７ ワード線
８ ビット線
９ メモリセル
１０ 直列抵抗切換回路
１１ 低抵抗側直列選択スイッチ
１２ 低抵抗側直列抵抗
１３ 高抵抗側直列選択スイッチ
１４ 高抵抗側直列抵抗
１５ 直列抵抗切換回路
１６ 低抵抗側直列トランジスタ
１７ 高抵抗側直列トランジスタ
２０ メモリセル
２１ 選択トランジスタ
２２ 抵抗変化型素子
３０ 並列抵抗切換回路
３１ 低抵抗側並列抵抗
３２ 低抵抗側並列選択スイッチ
３３ 高抵抗側並列抵抗
３４ 高抵抗側並列選択スイッチ
３５ 並列抵抗切換回路
３６ 低抵抗側並列トランジスタ
３７ 高抵抗側並列トランジスタ
４０ メモリ側抵抗
５０ 書き込みパルス駆動回路
５１ 第１出力端子
５２ 第２出力端子
６０ ライトパルス生成回路
６２ ライトデータデコーダ
６４ ホストインターフェース回路
６６ ロウデコーダ
６８ ワード線ドライバ
６９ ワード線
７０ メモリセルアレイ
７１ ビット線
７２ 読み出し比較判定回路
７３ ソース線
７４ スイッチコントローラ
７５ マルチスイッチ回路
７６ 素子電流検出抵抗
７７ 増幅回路
７８ コンパレータ
７９ 素子状態検出回路
８０ 制御装置
８１ 第１端子
８２ 第２ノード
８３ 第３ノード
８４ 第４ノード
８５ 第５ノード
８６ 第６端子
８７ 第７端子
８８ 第８端子
９１ 第１端子
９２ 第２ノード
９３ 第３ノード
９４ 第４ノード
９５ 第５ノード
９６ 第６端子
９７ 第７端子
９８ 第８端子
９９ 第９端子
１００ 抵抗変化型記憶装置
２００ 抵抗変化型記憶装置
３００ 抵抗変化型記憶装置
４００ 抵抗変化型記憶装置
５００ 抵抗変化型記憶装置

Claims (8)

  1. 電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、
    第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、
    基準ノードと、
    前記第１出力端子と前記基準ノードとを電気的に接続する直列電流経路と、
    前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、
    前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路と、
    前記直列電流経路の抵抗値を設定するための直列抵抗設定器と、
    前記並列電流経路の抵抗値を設定するための並列抵抗設定器とを備え、
    前記抵抗変化型素子は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位が第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、
    前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、
    前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記ノード電位がその絶対値において前記第１の電圧レベル以上となり
    前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記ノード電位がその絶対値において前記第２の電圧レベル以上となり
    前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第１の電気パルスが出力されていても前記ノード電位がその絶対値において前記第２の電圧レベル以上にならず
    前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第２の電気パルスが出力されていても前記ノード電位がその絶対値において前記第１の電圧レベル以上にならない抵抗値となるように、
    前記直列抵抗設定器が前記直列電流経路の抵抗値を設定可能に構成され、前記並列抵抗設定器が前記並列電流経路の抵抗値を設定可能に構成されている、抵抗変化型記憶装置。
  2. 前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させるときの前記直列電流経路の抵抗値をＲｓｌ、
    前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させるときの前記直列電流経路の抵抗値をＲｓｈ、
    前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させるときの前記並列電流経路の抵抗値をＲｐｌ、
    前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させるときの前記並列電流経路の抵抗値をＲｐｈ、
    前記抵抗変化型素子が前記低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値をＲｒｌ、
    前記抵抗変化型素子が前記高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値をＲｒｈ、
    前記第１の電気パルスが出力されるときの前記第２出力端子を基準とする前記第１出力端子の電位の絶対値をＶｌ、
    前記第２の電気パルスが出力されるときの前記第２出力端子を基準とする前記第１出力端子の電位の絶対値をＶ２、
    前記第１の電圧レベルの絶対値をＶｌｈ、
    前記第２の電圧レベルの絶対値をＶｈｌ、としたときに、下記の式（１）乃至式（４）
    Figure 0004745395
    Figure 0004745395
    Figure 0004745395
    Figure 0004745395
     を満たす、請求項１に記載の抵抗変化型記憶装置。
  3. 前記直列抵抗設定器は、固定抵抗素子とスイッチとを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記複数の電流経路におけるスイッチを択一的にＯＮ状態とすることにより前記直列電流経路の抵抗値を設定可能に構成され、
    前記並列抵抗設定器は、固定抵抗素子とスイッチとを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記複数の電流経路におけるスイッチを択一的にＯＮ状態とすることにより前記並列電流経路の抵抗値を設定可能に構成されている、
    請求項１に記載の抵抗変化型記憶装置。
  4. 前記直列抵抗設定器は、トランジスタを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記電流経路のそれぞれのトランジスタのＯＮ抵抗がそれぞれ異なっており、前記トランジスタを択一的にＯＮ状態とすることにより前記直列電流経路の抵抗値を設定可能に構成され、
    前記並列抵抗設定器は、トランジスタを備えた複数の電流経路が互いに並列に前記直列電流経路の上に設けられており、前記電流経路のそれぞれのトランジスタのＯＮ抵抗がそれぞれ異なっており、前記トランジスタを択一的にＯＮ状態とすることにより前記並列電流経路の抵抗値を設定可能に構成されている、
    請求項１に記載の抵抗変化型記憶装置。
  5. さらに制御装置を備え、
    前記電気パルス印加装置が電気パルスを出力する際に、前記制御装置が、外部から入力される信号に基づいて、前記直列抵抗設定器と前記並列抵抗設定器とを制御することにより、前記直列電流経路の抵抗値および前記並列電流経路の抵抗値を設定する、請求項１に記載の抵抗変化型記憶装置。
  6. 電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、
    第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、
    基準ノードと、
    前記第１出力端子と前記基準ノードとを電気的に接続する直列電流経路と、
    前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、
    前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路とを備え、
    前記抵抗変化型素子は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位が第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、
    前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、
    前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記ノード電位がその絶対値において前記第１の電圧レベル以上となり
    前記抵抗変化型素子が低抵抗状態にあって前記電気パルス印加装置が第１の電気パルスを出力したときに前記抵抗変化型素子が前記高抵抗状態へと変化した後は前記電気パルス印加装置により前記第１の電気パルスが出力されていても前記ノード電位がその絶対値において前記第２の電圧レベル以上にならない抵抗値である、ライトワンス型抵抗変化型記憶装置。
  7. 電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子と、
    第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、
    基準ノードと、
    前記第１出力端子と前記基準ノードとを電気的に接続する直列電流経路と、
    前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続する抵抗変化電流経路と、
    前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続する並列電流経路とを備え、
    前記抵抗変化型素子は、低抵抗状態にあるときには前記第２出力端子を基準とする前記基準ノードの電位であるノード電位が第１の電圧レベルをその絶対値において超えた場合に前記低抵抗状態よりも抵抗値が高い高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記ノード電位が前記第１の電圧レベルと同じ極性でありかつより絶対値の大きな第２の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有しており、
    前記直列電流経路の抵抗値と前記並列電流経路の抵抗値と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値とが、
    前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記ノード電位がその絶対値において前記第２の電圧レベル以上となり
    前記抵抗変化型素子が高抵抗状態にあって前記電気パルス印加装置が第２の電気パルスを出力したときに前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置により前記第２の電気パルスが出力されていても前記ノード電位がその絶対値において前記第１の電圧レベル以上にならない抵抗値である、ライトワンス型抵抗変化型記憶装置。
  8. それぞれ第１抵抗端子と第２抵抗端子とを備え前記第１抵抗端子と前記第２抵抗端子との間の電気抵抗の変化に基づいて情報を記憶する複数の抵抗変化型素子と、
    第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力する電気パルス印加装置と、
    前記第１出力端子とそれぞれの抵抗変化型素子の第１抵抗端子とを電気的に接続する複数の直列電流経路と、
    それぞれ前記抵抗変化型素子を有しその抵抗変化型素子の前記第１抵抗端子と前記第２出力端子とをその抵抗変化型素子を介して電気的に接続する複数の抵抗変化電流経路とを備え、
    前記抵抗変化型素子は、それぞれ、高抵抗状態にあるときに前記第２出力端子を基準とする前記直列電流経路上の所定の点における電位が第３の電圧レベルをその絶対値において超えた場合に前記高抵抗状態から前記高抵抗状態よりも抵抗値が低い低抵抗状態へと変化し、かつ、前記低抵抗状態にあるときに前記電位が前記第３の電圧レベルと同じ極性でありかつより絶対値の小さな第４の電圧レベルをその絶対値において超えた場合に前記低抵抗状態から前記高抵抗状態へと変化する特性を有しており、
    全ての前記抵抗変化型素子について、
    前記直列電流経路の抵抗値をＲｓ、
    前記抵抗変化型素子が前記低抵抗状態にあるときの前記抵抗変化電流経路の抵抗値をＲｒｌ、
    前記抵抗変化型素子が前記高抵抗状態にあるときの前記抵抗変化電流経路の抵抗値をＲｒｈ、
    前記第３の電気パルスが出力されるときの前記第２出力端子を基準とする前記第１出力端子の電位の絶対値をＶ３、
    前記第３の電圧レベルの絶対値をＶｈｌ’、
    前記第４の電圧レベルの絶対値をＶｌｈ’、としたときに、
    Ｒｒｈ／ＲｒｌがＶｈｌ’／Ｖｌｈ’より十分に大きく、かつ、下記の式（７）および式（８）
    Figure 0004745395
    Figure 0004745395
     を満たす、ライトワンス型抵抗変化型記憶装置。
JP2008527647A 2006-11-17 2007-11-16 抵抗変化型記憶装置 Expired - Fee Related JP4745395B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008527647A JP4745395B2 (ja) 2006-11-17 2007-11-16 抵抗変化型記憶装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006310913 2006-11-17
JP2006310913 2006-11-17
JP2008527647A JP4745395B2 (ja) 2006-11-17 2007-11-16 抵抗変化型記憶装置
PCT/JP2007/072254 WO2008059946A1 (en) 2006-11-17 2007-11-16 Resistance change type memory

Publications (2)

Publication Number Publication Date
JPWO2008059946A1 JPWO2008059946A1 (ja) 2010-03-04
JP4745395B2 true JP4745395B2 (ja) 2011-08-10

Family

ID=39401748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008527647A Expired - Fee Related JP4745395B2 (ja) 2006-11-17 2007-11-16 抵抗変化型記憶装置

Country Status (3)

Country Link
US (1) US7920402B2 (ja)
JP (1) JP4745395B2 (ja)
WO (1) WO2008059946A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101636792B (zh) * 2007-03-13 2013-03-13 松下电器产业株式会社 电阻变化型存储器件
US8058636B2 (en) 2007-03-29 2011-11-15 Panasonic Corporation Variable resistance nonvolatile memory apparatus
WO2010023762A1 (ja) * 2008-08-29 2010-03-04 株式会社 東芝 多値抵抗変化型メモリ
US8227788B2 (en) * 2008-11-19 2012-07-24 Panasonic Corporation Nonvolatile memory element, and nonvolatile memory device
US8270199B2 (en) * 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
US8508976B2 (en) 2009-04-30 2013-08-13 Panasonic Corporation Nonvolatile memory element and nonvolatile memory device
JP5044617B2 (ja) * 2009-08-31 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
JP5121864B2 (ja) 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
US9159411B2 (en) * 2012-07-06 2015-10-13 SK Hynix Inc. Multi-level memory apparatus and data sensing method thereof
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9548113B2 (en) * 2014-11-21 2017-01-17 Panasonic Intellectual Property Management Co., Ltd. Tamper-resistant non-volatile memory device
WO2017131651A1 (en) * 2016-01-27 2017-08-03 Hewlett Packard Enterprise Development Lp Memristive array with parallel reset control devices
US9544864B1 (en) * 2016-03-07 2017-01-10 Panasonic Liquid Crystal Display Co., Ltd. Data transmission system and receiving device
CN107437431B (zh) * 2016-05-26 2022-08-30 新唐科技日本株式会社 非易失性存储装置
US9997242B2 (en) * 2016-10-14 2018-06-12 Arm Ltd. Method, system and device for non-volatile memory device state detection
US10319437B2 (en) * 2017-09-20 2019-06-11 Sandisk Technologies Llc Apparatus and method for identifying memory cells for data refresh based on monitor cell in a resistive memory device
KR102487550B1 (ko) * 2018-06-29 2023-01-11 삼성전자주식회사 메모리 장치 및 그 동작 방법
TWI784515B (zh) 2020-05-27 2022-11-21 台灣積體電路製造股份有限公司 記憶體系統以及操作記憶體系統的方法
US11437092B2 (en) 2020-05-27 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods to store multi-level data
JP7425020B2 (ja) * 2021-06-11 2024-01-30 矢崎総業株式会社 電流検出装置及び電源装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005025914A (ja) * 2003-06-12 2005-01-27 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
WO2006137111A1 (ja) * 2005-06-20 2006-12-28 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
WO2007080840A1 (ja) * 2006-01-13 2007-07-19 Sharp Kabushiki Kaisha 不揮発性半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4049641B2 (ja) * 2002-09-06 2008-02-20 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4205938B2 (ja) 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005025914A (ja) * 2003-06-12 2005-01-27 Sharp Corp 不揮発性半導体記憶装置及びその制御方法
WO2006137111A1 (ja) * 2005-06-20 2006-12-28 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
WO2007080840A1 (ja) * 2006-01-13 2007-07-19 Sharp Kabushiki Kaisha 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
JPWO2008059946A1 (ja) 2010-03-04
US7920402B2 (en) 2011-04-05
WO2008059946A1 (en) 2008-05-22
US20100046270A1 (en) 2010-02-25

Similar Documents

Publication Publication Date Title
JP4745395B2 (ja) 抵抗変化型記憶装置
JP5065401B2 (ja) 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法
US11393530B2 (en) Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
CN101636792B (zh) 电阻变化型存储器件
US8094482B2 (en) Nonvolatile memory apparatus and nonvolatile data storage medium
US11651820B2 (en) Fast read speed memory device
JP6251885B2 (ja) 抵抗変化型不揮発性記憶装置およびその書き込み方法
CN101840730B (zh) 非易失性可变电阻元件的成型处理的控制电路及控制方法
JPWO2007145295A1 (ja) 不揮発性メモリ装置
WO2006137111A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
US10546638B2 (en) Resistive random access memory device
KR20190041924A (ko) 저항 변화 소자 어레이의 저항 변화 소자에 액세스하기 위한 디바이스 및 방법
TWI514384B (zh) 半導體記憶體裝置與其驅動方法
US9472272B2 (en) Resistive switching memory with cell access by analog signal controlled transmission gate
US10490276B2 (en) Non-volatile storage device and driving method
JP2009080901A (ja) データ記録装置
US12499940B2 (en) Changing resistance of modulation system with changing resistance of memristor to output computation result
WO2008050398A1 (en) Resistance change memory
CN116325512A (zh) 忆阻逻辑门电路
JP2013191249A (ja) 半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110419

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110511

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4745395

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees