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JP4700295B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関し、特に半導体基板上にエッチングストッパ膜としての窒化膜を有する半導体装置とその製造方法に関する。
半導体中の電荷キャリアの移動度は、応力の影響を受ける。例えばシリコン中の電子の移動度は、引張応力と共に増大し、圧縮応力と共に減少する。逆に、シリコン中の正孔の移動度は、圧縮応力と共に増大し、引張応力と共に減少する。
半導体装置の製造工程においては、通常ＭＯＳトランジスタ構造を形成し、層間絶縁膜で覆った後、層間絶縁膜を貫通してＭＯＳトランジスタの電極領域を露出するコンタクト孔形成工程を含む。コンタクト孔を制御性よく形成するため、層間絶縁膜はエッチングストッパ膜とその上の絶縁膜で形成される。エッチングストッパ膜としては、主に引張応力を示す窒化膜が用いられる。
集積回路装置の高集積化と共に、構成要素であるＭＯＳ(metal oxide semiconductor)トランジスタなどの電子素子は微細化される。微細化が進むに連れ、エッチングストッパ膜等が有する残留応力がＭＯＳトランジスタなどの電子素子の特性に及ぼす影響が顕著になる。エッチングストッパ膜として用いられる引張応力を有する窒化膜を厚くすることにより、ＭＯＳトランジスタの電流駆動能力が向上できることが報告されている（T.Ghani et al., A 90nm High Volume Manufacturing Logic technology Featuring Novel45nm Gate Length Strained Silicon CMOS Transistors, 2003 IEDM Technical Digest,pp. 978-980)。
エッチングストッパ膜である窒化膜の厚さを厚くすると、コンタクト孔を開口するエッチングの制御が難しくなる。エッチングストッパ膜である窒化膜の厚さを厚くすることなく、ｎチャネルＭＯＳトランジスタの特性を改善するためには、他の手段によってチャネル領域に与える応力を増大する手段が望まれる。
通常のＭＯＳトランジスタは、絶縁ゲート電極の側壁上にサイドウオールを形成する。エッチングストッパ膜は、サイドウォール形成後に堆積される。すなわち、エッチングストッパ膜とチャネル領域との間にはサイドウォールが存在する。サイドウォール幅を狭くすると、エッチングストッパ膜とチャネル領域とを近づける効果があろう。
図８（Ａ）は、サイドウォール幅を変化させることにより、チャネル領域に与える歪みがどのように変化するかを測定した結果を示す。横軸はサイドウォール幅を示し、縦軸は歪み（歪量の比、無単位）を示す。サイドウォール形成後に堆積するエッチングストッパ膜の膜厚を６０ｎｍ、８０ｎｍ、１００ｎｍとした場合を示す。エッチングストッパ膜の膜厚を増加すると、歪も増加する。エッチングストッパ膜の膜厚によらず、サイドウォール幅を減少させることにより、歪みは増大する。サイドウォール幅を８０ｎｍから３０ｎｍまで減少させると、チャネル領域中央に与える歪み量は約７０％増大する。
図８（Ｂ）は、サイドウォール幅を変化させ、その上に高引張応力を有するシリコン窒化膜のエッチングストッパ層を形成した時に、ｎチャネルＭＯＳＦＥＴの移動度を測定した結果を示すグラフである。ｎチャネルＭＯＳＦＥＴのゲート電極の長さは、４５ｎｍである。サイドウォール幅を８０ｎｍから、７０ｎｍ、６０ｎｍと減少させると、ｎチャネルＭＯＳＦＥＴ中の電子の移動度は、約２２０ｃｍ２／Ｖ・ｓｅｃから、約２３０ｃｍ２／Ｖ・ｓｅｃ、約２６５ｃｍ２／Ｖ・ｓｅｃへと増大している。
このように、サイドウォール幅を狭くすれば、引張応力を有する窒化膜がチャネル領域に与える影響を増大でき、電子の移動度を増大することができる。しかしながら、サイドウォール幅を狭くすれば、サイドウォール形成後にイオン注入することによって形成されるソース／ドレイン領域拡散層間の距離を縮小することとなり、短チャネル効果の増加を招く。
又、引張応力の増加は、正孔の移動度は低下させる。ＣＭＯＳＦＥＴ集積回路においては、ｎチャネルＭＯＳＦＥＴと共に、ｐチャネルＭＯＳＦＥＴが作成される。エッチングストッパ膜がチャネル領域に与える引張応力を増大させると、ｎチャネルＭＯＳＦＥＴの特性は増大するが、ｐチャネルＭＯＳＦＥＴの特性は劣化する。
特許文献１は、応力を制御した応力制御膜を用い、ｎチャネルＭＯＳＦＥＴは引張応力を有する膜で覆い、ｐチャネルＭＯＳＦＥＴは、圧縮応力を有する膜で覆うことを提案している。
図８（Ｃ）は、特許文献１の提案するＣＭＯＳ構造を概略的に示す。例えば、ｐ型のシリコン基板１１１の表面から、活性領域分離用のトレンチが形成され、酸化膜等の絶縁膜が埋め込まれて、シャロートレンチアイソレーション（ＳＴＩ）領域１１２が形成される。ＳＴＩ分離領域に画定された活性領域に、所望のイオン注入を行うことにより、ｎチャネルＭＯＳＦＥＴを形成するｐ型ウエル領域１１３、ｐチャネルＭＯＳＦＥＴを形成するｎ型ウエル領域１１４が形成される。活性領域表面を熱酸化することにより、ゲート絶縁膜１１５が形成される。ゲート絶縁膜形成後、多結晶シリコン層を堆積することにより、ゲート電極層が形成される。レジストパターンを用いてゲート電極層、ゲート絶縁層をパターニングすることにより、ｎチャネルＭＯＳＦＥＴ用ゲート電極Ｇｎ、その下のゲート絶縁膜１１５及びｐチャネルＭＯＳＦＥＴ用ゲート電極Ｇｐ、その下のゲート絶縁膜１１５がパターニングされる。ｎチャネルＭＯＳＦＥＴ領域、ｐチャネルＭＯＳＦＥＴ領域に対して、それぞれ所望のイオン注入を行うことにより、ｎチャネルＭＯＳＦＥＴ領域においては、ｎ型エクステンション領域１２１ｎ、ｐチャネルＭＯＳＦＥＴ領域においてはｐ型エクステンション領域１２１ｐが形成される。
その後、シリコン酸化膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、ゲート電極の側壁上にサイドウォールスペーサＳＷを形成する。サイドウォールスペーサ形成後、再びｎチャネルＭＯＳＦＥＴ領域、ｐチャネルＭＯＳＦＥＴ領域に所望導電型の不純物をイオン注入することにより、ｎチャネルＭＯＳＦＥＴ領域においてはｎ型ソース／ドレイン拡散層１１２、ｐチャネルＭＯＳＦＥＴ領域においてはｐ型ソース／ドレイン拡散層１１２ｐが形成される。
その後、コバルト等のシリサイド化可能な金属層を堆積し、シリサイド反応を生じさせ、不要な金属層を除去した後、シリサイド反応を完了させることにより、ゲート電極Ｇ及びソース／ドレイン領域１２２上にシリサイド層ＳＬを形成する。ｎチャネルＭＯＳＦＥＴ領域は、引張応力を有する窒化膜であるエッチトッパ層１２５ｎで覆い、ｐチャネルＭＯＳＦＥＴ領域は、圧縮応力を有する窒化膜であるエッチングストッパ層１２５ｐで覆う。
このような構成により、ｎチャネルＭＯＳＦＥＴ領域には引張応力を付与し、ｐチャネルＭＯＳＦＥＴ領域には圧縮応力を付与することができる。これらの応力により、ＭＯＳＦＥＴの特性は向上する。
特許文献２は、サイドウォールスペーサを第１の絶縁膜と第２の絶縁膜との積層で形成し、第１の絶縁膜に対して選択的エッチングを行うことにより引込部を形成し、シリサイド領域を形成した後、窒化膜、酸化膜の積層等で層間絶縁膜を形成することを開示する。
特開２００３−８６７０８号公報 特開２００４−１２７９５７号公報 T. Ghani et al．：2003 IEDM Technical Digest, pp. 978-980
本発明の目的は、応力によって性能を向上させた半導体装置とその製造方法を提供することである。
本発明の他の目的は、エッチングストッパ膜の厚さを増すことなく、サイドウォール幅を減じることなく、応力を増大することのできる半導体装置とその製造方法を提供することである。
本発明の１観点によれば、
ｐ型活性領域を含む複数の活性領域を有する半導体基板と；
前記活性領域の各々の上に形成された、ゲート絶縁膜と、その上に形成されたゲート電極とを有する絶縁ゲート電極構造と；
前記絶縁ゲート電極構造の各々の側壁上に形成されたサイドウォールと；
前記サイドウォールの各々の両側の活性領域に形成されたソース／ドレイン拡散層を有するソース／ドレイン領域と；
前記ｐ型活性領域のソース／ドレイン領域を表面から掘り下げて形成した第１のリセス領域と；
前記第１のリセス領域を埋め込んで、前記ｐ型活性領域を覆って形成され、引張応力を有する第１の窒化膜と；
を有し、前記第１のリセス領域は、隣接する前記サイドウォールの下方に入り込む部分を有する半導体装置
が提供される。
本発明の他の観点によれば、
（ａ）ｐ型活性領域を含む複数の活性領域を有するシリコン基板を準備する工程と；
（ｂ）前記複数の活性領域の各々の上に、ゲート絶縁膜とその上に配置されたゲート電極とを有する絶縁ゲート電極構造を形成する工程と；
（ｃ）前記絶縁ゲート電極構造両側の活性領域に前記活性領域の導電型と逆導電型の不純物を注入し、エクステンション領域を形成する工程と；
（ｄ）前記絶縁ゲート電極構造の側壁上にサイドウォールを形成する工程と；
（ｅ）前記ｐ型活性領域のエクステンション領域を表面から掘り下げ、さらに前記ｐ型活性領域のエクステンション領域を等方的にエッチングすることにより前記サイドウォールの下方に入り込む部分を有する第１のリセス領域を形成する工程と；
（ｆ）前記絶縁ゲート電極構造と前記サイドウォールより外側の活性領域に前記活性領域の導電型と逆導電型の不純物を注入し、ソース／ドレイン拡散層を形成する工程と；
（ｇ）前記第１のリセス領域を埋め込んで、前記ｐ型活性領域を覆って、引張応力を有する第１の窒化膜を形成する工程と；
を有する半導体装置の製造方法
が提供される。
ゲート電極両側のソース／ドレイン領域を表面から掘り下げて、リセス領域を形成し、リセス領域を埋め込んで窒化膜を形成することにより、チャネルに印加される応力が増大する。窒化膜の膜厚を増加させたり、サイドウォール幅を減少させなくても、チャネルの受ける応力（歪）を増大できる。
以下、図面を参照して本発明の実施例を説明する。
図１（Ａ）は、本発明の第１の実施例によるＣＭＯＳ半導体装置の構成を概略的に示す断面図である。半導体基板としてのｐ型シリコン基板１１の表面から、素子分離領域として、シャロートレンチが形成され、酸化膜等の絶縁膜を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）１２が形成される。
ＳＴＩ１２によって画定された活性領域内にウエル形成用の不純物が注入され、ｎチャネルＭＯＳＦＥＴ形成用ｐ型ウエル１３、ｐチャネルＭＯＳＦＥＴ形成用ｎ型ウエル１４が形成される。活性領域表面にゲート絶縁膜１５が形成され、その上にゲート電極として多結晶シリコン層が堆積され、パターニングされて絶縁ゲート電極構造が形成される。
ｐ型ウエル１３においては、ｎ型不純物が浅くイオン注入され、ｎ型エクステンション領域２１ｎが形成され、ｎ型ウエル１４においてはｐ型不純物が浅くイオン注入され、ｐ型エクステンション領域２１ｐが形成される。その後、基板全面に酸化膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、ｎチャネル、ｐチャネル両ＭＯＳＦＥＴ領域において、絶縁ゲート電極構造側壁にサイドウォールＳＷが形成される。
サイドウォール形成に続き、さらにエッチングを行なうことにより、サイドウォールＳＷの外側の領域が掘り下げられ、リセス領域Ｒが形成される。さらに、等方性エッチングを行なって、リセス領域ＲがサイドウォールＳＷ下方に入り込むようにしてもよい。
リセス領域形成後、ｐ型ウエル領域１３においては、ｎ型不純物が深く注入され、ｎ型ソース／ドレイン拡散層２２ｎが形成され、ｎ型ウエル領域１４においては、ｐ型不純物が深く注入され、ｐ型ソース／ドレイン拡散層２２ｐが形成される。
さらに、露出しているシリコン表面にコバルト等の金属層が堆積され、シリサイド反応を行わせることによってシリサイド領域ＳＬが形成される。その後、ｐ型ウエル領域１３においては、リセス領域を埋め込んで引張応力を有する窒化膜２５ｎが形成され、ｎ型ウエル領域１４においては、リセス領域を埋め込んで圧縮応力を有する窒化膜２５ｐが形成される。
このように、リセス領域を形成した後、窒化膜を埋め込むことにより、チャネル領域の歪みがどのように変化するかをシュミュレーションにより調べた。
図１（Ｂ）、（Ｃ）、（Ｄ）は、シュミュレーションの対象とした３つの形態を概略的に示す。図１（Ｂ）においては、サイドウォールＳＷの両側を異方的に掘り下げてリセスを形成した形態を示す。サイドウォールＳＷ下方に入り込む部分は無い。チャネル領域ｓ１の受ける歪をシミュレーションした。図１（Ｃ）は、図１（Ｂ）に示す各リセス領域Ｒ１を、さらにサイドウォールＳＷ下方に１０ｎｍ入りこませた形態である。チャネル領域ｓ２の受ける歪をシミュレーションした。図１（Ｄ）は、さらに一方のリセス領域ＲがサイドウォールＳＷ下方に入り込む距離を２０ｎｍに増加させた形態である。チャネル領域ｓ３の受ける歪をシミュレーションした。
図１（Ｅ）は、シュミュレーションの結果を示す。横軸はチャネル中央からの距離を単位ｎｍで示し、縦軸は歪みを示す。リセスを形成しない場合、図８（Ａ）に示すように、歪みは３×１０−３以下であった。サイドウォール両側にリセス領域Ｒ１を形成したサンプルｓ１は、チャネル中央で歪みが約３．３以上に増大した。リセス領域形成により、歪は増大すると考えられる。
サイドウォール下方に１０ｎｍ入り込むリセス領域Ｒ２を設けたサンプルｓ２は、チャネル中央での歪が、サンプルｓ１より約３０％増加している。さらに一方のサイドウォール下に入り込む長さを２０ｎｍに増加したサンプルｓ３は、チャネル中央での歪が、さらに２０％程度増大している。サイドウォール下方に入り込む距離に応じて歪みは増大すると考えられる。
このように、リセス領域を設け、リセス領域を埋め込んで窒化膜を形成することにより、チャネル領域の歪みを増大できることがシミュレーションによって確認された。
図２（Ａ）〜図５（Ｐ）は、このような半導体装置を製造する製造プロセスを示す断面図である。
図２（Ａ）に示すように、ｐ型シリコン基板１１の表面に、活性領域を画定するシャロートレンチを形成し、絶縁膜を堆積してトレンチを埋め込み、活性領域上の不要な絶縁膜を化学機械研磨（ＣＭＰ）等で除去してシャロートレンチアイソレーション（ＳＴＩ）１２を形成する。ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴを形成すべき領域をレジストマスクによって分離し、それぞれの領域に不純物をイオン注入することにより、ｐ型ウエル１３、ｎ型ウエル１４を形成する。
図２（Ｂ）に示すように、活性領域表面を熱酸化し、さらに窒化することにより、ゲート絶縁膜として、厚さ１．２ｎｍの酸化窒化シリコン膜１５を形成する。なお、ゲート絶縁膜として酸化窒化シリコン膜の他、酸化シリコン膜と窒化シリコン膜を積層したり、酸化膜上にＨｆＯ２等のｈｉｇｈ−ｋ膜を積層したりしてもよい。
図２（Ｃ）に示すように、ゲート絶縁膜１５上に例えば厚さ１４０ｎｍの多結晶シリコン層Ｇ、厚さ約５０ｎｍのキャップ酸化シリコン層１６を積層する。酸化シリコン層１６の上にホトレジストパターンＰＲ１を形成し、酸化シリコン層１６、多結晶シリコン層Ｇ、ゲート絶縁膜１５のパターニングを行なう。ホトレジストパターンＰＲ１は酸化シリコン層１６をエッチングする時のマスクとして用い、その後、酸化シリコン層１６をマスクとして多結晶シリコン層Ｇ及びゲート絶縁膜１５のパターニングを行う。ホトレジストパターンＰＲ１が残っている場合は除去する。絶縁ゲート電極構造が形成される。
図２（Ｄ）に示すように、ｎ型ウエル１４をレジストパターンで覆って、絶縁ゲート電極構造をマスクとして、ｐ型ウエル１３にｎ型不純物として例えばＡｓを加速エネルギ２ｋｅＶ、ドーズ量５×１０１４でイオン注入し、絶縁ゲート電極構造両側にｎ型の浅いエクステンション領域２１ｎを形成する。ｐ型ウエル領域１３をレジストパターンで覆って、絶縁ゲート電極構造をマスクとして、ｎ型ウエル１４にｐ型不純物として例えばＢを加速エネルギ１ｋｅＶ、ドーズ量４×１０１４でイオン注入し、絶縁ゲート電極構造両側にｐ型の浅いエクステンション領域２１ｐを形成する。注入したイオンを活性化して、深さ約３０ｎｍのエクステンション領域２１ｎ、２１ｐを得る。なお、エクステンション領域は、絶縁ゲート電極構造下側にも若干入り込むが、このような形状を含めて、「絶縁ゲート電極構造両側に」形成すると呼ぶ。
図３（Ｅ）に示すように、シリコン基板１１の表面上に厚さ約８０ｎｍの酸化シリコン層を、例えばＣＶＤにより、堆積し、リアクティブイオンエッチング（ＲＩＥ）を行うことにより、ゲート電極側壁上にのみサイドウォールＳＷとして残す。
図３（Ｆ）に示すように、ゲートＧ上の酸化膜１６が無くなるまでオーバーエッチングを行う。エッチャントとしては、例えばＣｘＨｙＦｚを用い、酸化膜とシリコンに対する選択比の低い状態でエッチングを行い、サイドウォールＳＷをマスクとして、シリコン基板表面に浅いリセス１７を形成する。例えば、深さ１〜１０ｎｍのリセス１７を形成する。サイドウォールの幅は、例えば７０ｎｍとなる。サイドウォールＳＷ両側にリセス領域が形成される。
図３（Ｇ）に示すように、リアクティブイオンエッチングに続き、例えばＨＣｌのウエットエッチングを行うことにより、シリコン基板表面を等方的にエッチングする。例えば、サイドウォールＳＷ下方に、１〜２０ｎｍ入り込むリセス１８を形成する。なお、リセス１８の表面からの深さは例えば１〜２０ｎｍに選択する。サイドウォールＳＷ両側のリセス領域１８が、サイドウォールＳＷ下側にも入り込む。
なお、キャップシリコン酸化膜１６は、省略することもできる。リアクティブエッチングと等方性エッチングの組み合わせに代え、基板表面が露出した後、等方性エッチングのみを行ってサイドウォール下に入り込む部分を有するリセスを形成することも可能であろう。
図３（Ｈ）に示すように、ｐチャネルＭＯＳＦＥＴを形成するｎ型ウエル領域１４をマスクで覆い、ｎチャネルＭＯＳＦＥＴを形成する領域に、ｎ型不純物として例えばＰを加速エネルギ１０ｋｅＶ、ドーズ量４×１０１５でイオン注入し、ｎ型ソース／ドレイン拡散層２２ｎを形成する。絶縁ゲート電極構造、サイドウォールＳＷ両側にソース／ドレイン拡散層が形成されると共に、ゲート電極にもｎ型不純物がドープされる。ソースドレイン拡散層は、サイドウォール下側に入り込む部分も有するが、このような形状を含め、「サイドウォール両側」に形成すると呼ぶ。
ｎチャネルＭＯＳＦＥＴを形成する領域をマスクで覆い、ｐチャネルＭＯＳＦＥＴを形成するｎ型ウエル領域１４に対し、ｐ型不純物として例えばＢを加速エネルギ６ｋｅＶ、ドーズ量４×１０１５でイオン注入し、ｐ型ソース／ドレイン拡散層２２ｐを形成する。ソース／ドレイン拡散層が形成されると共に、ゲート電極にもｐ型不純物がドープされる。
サイドウォールＳＷは、所望の幅を有し、サイドウォールをマスクとして形成されるソース／ドレイン拡散層は、所望の間隔を保持する。従って、短チャネル効果は抑制される。
なお、リセス形成後にソース／ドレイン拡散層を形成する場合を説明したが、ソース／ドレイン拡散層形成後にリセスを形成することも可能であろう。ｎ型シリコンとｐ型シリコンに対して異なるエッチングレートを示す等方性エッチングを用いれば、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとで、サイドウォールＳＷ下方に入り込むリセスの長さは異なるようになる。
図４（Ｉ）に示すように、上方から例えばスパッタリングによりＣо膜を堆積し、１次シリサイド反応を生じさせた後、未反応の不要金属層をウオッシュアウトし、2次シリサイド反応を行うことにより、低抵抗シリサイド層ＳＬを形成する。なお、シリサイド層は必須の構成要件ではない。
図４（Ｊ）に示すように、高引張応力を有する窒化膜２５ｎを、例えば以下の条件の熱ＣＶＤによって堆積する。ソースガスとしては、シリコンのソースガスとして、ジクロルシラン（ＤＣＳ）、シラン（ＳｉＨ４）、Ｓｉ２Ｈ４，ジシラン（Ｓｉ２Ｈ６）の混合ガスを５〜５０ｓｃｃｍ、窒素のソースガスとして、ＮＨ３を５００〜１００００ｓｃｃｍ、Ｎ２、Ａｒの混合ガスを５００〜１００００ｓｃｃｍ流し、圧力０．１〜４００ｔｏｒｒで、温度を５００〜７００℃とし、厚さ例えば８０ｎｍの窒化膜を形成する。リセス領域を埋め込んで、高引張応力の窒化膜が形成されると、チャネルに強い引張応力が印加され、大きな歪が生じる。
図４（Ｋ）に示すように、窒化膜２５ｎの上に、例えば厚さ１０ｎｍの酸化膜を例えばＴＥＯＳ等を用いて製作する。なお、酸化膜２６は、バッファとしての機能をはたせばよく、種々の方法で作成することも可能である。
図４（Ｌ）に示すように、ｎチャネルＭＯＳＦＥＴを形成する領域をレジストマスク２７で覆い、エッチャントガスとして例えばＣ４Ｆ８／Ａｒ／Ｏ２を用いた、ＲＩＥにより、露出している酸化膜２６を除去する。
図５（Ｍ）に示すように、同一のレジストマスク２７を用い、例えばエッチングガスをＣＨＦ３／Ａｒ／Ｏ２に変え、ＲＩＥにより露出している窒化膜２５ｎをエッチングして除去する。その後レジストマスク２７は除去する。ｐチャネルＭＯＳＦＥＴ構造が露出する。
図５（Ｎ）に示すように、高圧縮応力を有する窒化膜２５ｐを例えば以下の条件のプラズマＣＶＤで成膜する。ソースガスとしては、例えばＳｉＨ４を流量１００〜１０００ｓｃｃｍ、ＮＨ３を流量５００〜１００００ｓｃｃｍ、Ｎ２又はＡｒを流量５００〜１００００ｓｃｃｍ流し、圧力を０．１〜４００ｔｏｒｒに設定し、温度５００〜７００℃、ＲＦ電力１００〜１０００ＷでプラズマＣＶＤを行う。リセス領域を埋め込んで、高圧縮応力の窒化膜が形成されると、チャネルに強い圧縮応力が印加され、大きな歪が生じる。
図５（Ｏ）に示すように、ｐチャネルＭＯＳＦＥＴ領域をレジストマスク２８で覆い、ｎチャネルＭＯＳＦＥＴ領域の高圧縮応力を有する窒化膜２５ｐをエッチングして除去する。このエッチングにおいて、酸化膜２６をエッチングストッパとして利用することができる。窒化膜のエッチングは、例えばＣＨＦ３／Ａｒ／Ｏ２をエッチャントとして用いたＲＩＥにより行う。次に、露出した酸化膜２６をＣ４Ｆ８／Ａｒ／Ｏ２をエッチャントしたＲＩＥにより除去する。その後レジストマスク２８は除去する。
高引張応力の窒化膜を初めに形成し、選択的に除去した後、高圧縮応力の窒化膜を形成する場合を説明したが、順序を逆にしてもよい。また、所望の応力を有する窒化膜上の、逆極性の応力を有する窒化膜を除去したが、効果は減少するがそのまま残すことも可能である。
図５（Ｐ）に示すように、ＴＥＯＳ酸化膜又は高密度プラズマ（ＨＤＰ）酸化膜を用い、窒化膜２５ｎ、２５ｐ上に酸化膜２９を堆積する。窒化膜２５、酸化膜２９が層間絶縁膜を構成する。その後、層間絶縁膜を貫通するコンタクト孔を形成し、ソース／ドレイン電極等を引出す。
サイドウォール両側にリセス領域を形成した後、リセス領域を埋め込んで窒化膜を形成することにより、サイドウォール幅を減少したり、窒化膜の膜厚の過度に厚くすることなく、強い応力をチャネルに印加することができ、ＭＯＳＦＥＴの特性を向上できる。
以上説明した実施例においては、ｎチャネルＭＯＳＦＥＴは引張り応力を有する窒化膜で覆い、ｐチャネルＭＯＳＦＥＴは圧縮応力を有する窒化膜で覆った。ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴとも応力によって性能を向上できる。
但し、一旦成膜した窒化膜を剥離し、新たな窒化膜を堆積し、さらに不要部分を除去する工程を用いた。より簡単な工程である程度の効果を期待できる構成も望まれる。
図６（Ａ）〜図７（Ｇ）は、第２の実施例による、簡単化した工程で作成することのできるＣＭＯＳ半導体装置の製造方法を示す断面図である。先ず、図２（Ａ）〜図３（Ｅ）の工程を行い、絶縁ゲート電極構造、サイドウォール、エクステンションを形成する。
図６（Ａ）に示すように、ｐチャネルＭＯＳＦＥＴ領域を覆うホトレジストマスク３１を形成し、ｎチャネルＭＯＳＦＥＴ領域を開口内に露出する。
図６（Ｂ）に示すように、ｐチャネルＭＯＳＦＥＴ領域をホトレジストマスク３１で覆った状態で、図３（Ｆ）に示す工程と同様、ＲＩＥによりエッチングを行ない、ｎチャネルＭＯＳＦＥＴ領域のみに、サイドウォール両側のシリコン基板を表面から掘り下げたリセス領域３２を形成する。
図６（Ｃ）に示すように、図３（Ｇ）に示す工程同様、ＨＣｌのウエットエッチング等の等方的エッチングを行ない、ｎチャネルＭＯＳＦＥＴ領域のみに、サイドウォールＳＷの下方に入り込むリセス領域３３を形成する。その後、ホトレジストマスク３１を除去し、ｐチャネルＭＯＳＦＥＴ領域のキャップシリコン酸化膜１６を除去する。
図６（Ｄ）に示すように、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴに対し、それぞれ別個のイオン注入を行うことにより、ソース／ドレイン拡散層２２ｎ、２２ｐを作成する。ゲート電極もドープされる。図に示すように、ｎチャネルＭＯＳＦＥＴにはリセス領域３３が形成されているが、ｐチャネルＭＯＳＦＥＴにはリセス領域が形成されていない。
図７（Ｅ）に示すように、図４（Ｉ）に示す工程同様、シリサイド工程を行い、シリコン表面にシリサイド領域ＳＬを形成する。なお、このシリサイド工程は必須の工程ではない。
図７（Ｆ）に示すように、基板表面上に高い引張り応力を有する窒化膜２５を堆積する。ｎチャネルＭＯＳＦＥＴはリセス領域を有するため、チャネル領域は高い引張り応力を受け、大きな歪みを発生する。ｐチャネルＭＯＳＦＥＴは、リセス領域が形成されていないため、引張り応力を有する窒化膜２５によってチャネル領域が受ける応力は少ない。リセス領域を形成した場合と比べ、ｐチャネルＭＯＳＦＥＴの性能の劣化は抑制される。
図７（Ｇ）に示すように、窒化膜２５の上に酸化膜２９を形成し、層間絶縁膜を完成する。ｎチャネルＭＯＳＦＥＴは、第１の実施例同様高い引張り歪みを受け、性能が向上する。ｐチャネルＭＯＳＦＥＴは、引張り応力により性能が劣化するが、リセス領域を形成しないことにより、劣化は抑制される。簡単化された工程により、応力によって性能の向上したｎチャネルＭＯＳＦＥＴが得られる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）（１）
ｐ型活性領域を含む複数の活性領域を有する半導体基板と；
前記活性領域の各々の上に形成された、ゲート絶縁膜と、その上に形成されたゲート電極とを有する絶縁ゲート電極構造と；
前記絶縁ゲート電極構造の各々の側壁上に形成されたサイドウォールと；
前記絶縁ゲート電極構造各々の両側の活性領域に形成されたエクステンション領域と、前記サイドウォールの各々の両側の活性領域に形成されたソース／ドレイン拡散層と、を有するソース／ドレイン領域と；
前記ｐ型活性領域のソース／ドレイン領域を表面から掘り下げて形成した第１のリセス領域と；
前記第１のリセス領域を埋め込んで、前記ｐ型活性領域を覆って形成され、引張応力を有する第１の窒化膜と；
を有する半導体装置。
（付記２）（２）
前記第１のリセス領域は、隣接する前記サイドウォールの下方に入り込む部分を有する付記１記載の半導体装置。
（付記３）（３）
前記第１のリセス領域の前記サイドウォールの下方に入り込む長さは１ｎｍ〜２０ｎｍの範囲内である付記２記載の半導体装置。
（付記４）（４）
前記複数の活性領域はｎ型活性領域も含み、さらに、
前記ｎ型活性領域のソース／ドレイン領域を表面から掘り下げて形成した第２のリセス領域と；
前記第２のリセス領域を埋め込んで、前記ｎ型活性領域を覆って形成され、圧縮応力を有する第２の窒化膜と；
を有する付記２または３記載の半導体装置。
(付記５）（４）
前記第２のリセス領域は、隣接する前記サイドウォールの下方に入り込む部分を有する付記４記載の半導体装置。
(付記６）
前記第１の窒化膜は、熱ＣＶＤで形成した窒化膜であり、前記第２の窒化膜はプラズマＣＶＤで形成した窒化膜である付記４または５記載の半導体装置。
（付記７）（５）
前記第１のリセス領域と前記第２のリセス領域の前記サイドウォール下方に入り込む長さが異なる付記５記載の半導体装置。
（付記８）（６）
前記リセス領域の深さは、前記エクステンション領域の深さより浅い付記１〜７のいずれか１項記載の半導体装置。
（付記９）（７）
前記リセス領域の深さは、１ｎｍ〜２０ｎｍの範囲内である付記８記載の半導体装置。
（付記１０）（８）
前記複数の活性領域はｎ型活性領域も含み、前記ｎ型活性領域はリセス領域を有さず、前記第１の窒化膜は前記ｎ型活性領域も覆う付記１〜３のいずれか１項記載の半導体装置。
（付記１１）（９）
（ａ）ｐ型活性領域を含む複数の活性領域を有するシリコン基板を準備する工程と；
（ｂ）前記複数の活性領域の各々の上に、ゲート絶縁膜とその上に配置されたゲート電極と有する絶縁ゲート電極構造を形成する工程と；
（ｃ）前記絶縁ゲート電極構造両側の活性領域に前記活性領域の導電型と逆導電型の不純物を注入し、エクステンション領域を形成する工程と；
（ｄ）前記絶縁ゲート電極構造の側壁上にサイドウォールを形成する工程と；
（ｅ）前記ｐ型活性領域のエクステンション領域を表面から掘り下げ、第１のリセス領域を形成する工程と；
（ｆ）前記絶縁ゲート電極構造と前記サイドウォールより外側の活性領域に前記活性領域の導電型と逆導電型の不純物を注入し、ソース／ドレイン拡散層を形成する工程と；
（ｇ）前記第１のリセス領域を埋め込んで、前記ｐ型活性領域を覆って、引張応力を有する第１の窒化膜を形成する工程と；
を有する半導体装置の製造方法。
（付記１２）
前記工程(ｅ）は、隣接する前記サイドウォール下方に入り込む第１のリセス領域を形成する付記１１記載の半導体装置の製造方法。
(付記１３）
前記工程(ｅ)は、異方性エッチングと等方性エッチングとを含む付記１２記載の半導体装置の製造方法。
(付記１４）
前記工程（ｇ）は、熱ＣＶＤで前記第１の窒化膜を形成する付記１１〜１３のいずれか１項記載の半導体装置の製造方法。
（付記１５）（１０）
前記複数の活性領域がｎ型活性領域も含み、前記工程（ｅ）が同時に前記ｎ型活性領域に第２のリセス領域を形成し、前記工程（ｇ）が同時に前記ｎ型活性領域を覆う第１の窒化膜も形成し、さらに、
（ｈ）前記ｎ型活性領域上の前記第１の窒化膜を除去する工程と；
（ｉ）前記ｎ型活性領域を覆って、圧縮応力を有する第２の窒化膜を形成する工程と；
を含む付記１１〜１４のいずれか１項記載の半導体装置の製造方法。
(付記１６）
前記工程（ｉ）は、プラズマＣＶＤにより前記第２の窒化膜を形成する付記１５記載の半導体装置の製造方法。
本発明の実施例による半導体装置の断面図及びその特性を検証するためのシミュレーションモデルを示す断面図及びシミュレーション結果を示すグラフである。 第１の実施例による半導体装置の製造方法を説明する断面図である。 第１の実施例による半導体装置の製造方法を説明する断面図である。 第１の実施例による半導体装置の製造方法を説明する断面図である。 第１の実施例による半導体装置の製造方法を説明する断面図である。 本発明の第２の実施例による半導体層値の製造方法を説明するための断面図である。 本発明の第２の実施例による半導体装置の製造方法を説明する断面図である。 従来技術による半導体装置を説明するグラフ及び断面図である。
符号の説明
１１ 半導体基板
１２ シャロートレンチアイソレーション（ＳＴＩ）
１３ ｐ型ウエル
１４ ｎ型ウエル
１５ ゲート絶縁膜
Ｇ ゲート電極
１６ 酸化膜
２１ エクステンション
２２ ソース／ドレイン拡散層
ＳＷ サイドウォール
Ｒ リセス領域
ＳＬ シリサイド領域
１７、１８ リセス領域
２５ 窒化膜
２９ 酸化膜
３２、３３ リセス領域

Claims (9)

  1. ｐ型活性領域を含む複数の活性領域を有する半導体基板と；
    前記活性領域の各々の上に形成された、ゲート絶縁膜と、その上に形成されたゲート電極とを有する絶縁ゲート電極構造と；
    前記絶縁ゲート電極構造の各々の側壁上に形成されたサイドウォールと；
    前記サイドウォールの各々の両側の活性領域に形成されたソース／ドレイン拡散層を有するソース／ドレイン領域と；
    前記ｐ型活性領域のソース／ドレイン領域を表面から掘り下げて形成した第１のリセス領域と；
    前記第１のリセス領域を埋め込んで、前記ｐ型活性領域を覆って形成され、引張応力を有する第１の窒化膜と；
    を有し、前記第１のリセス領域は、隣接する前記サイドウォールの下方に入り込む部分を有する半導体装置。
  2. 前記第１のリセス領域の前記サイドウォールの下方に入り込む長さは１ｎｍ〜２０ｎｍの範囲内である請求項１記載の半導体装置。
  3. 前記複数の活性領域はｎ型活性領域も含み、さらに、
    前記ｎ型活性領域のソース／ドレイン領域を表面から掘り下げ、隣接する前記サイドウォールの下方に入り込む部分を有する第２のリセス領域と；
    前記第２のリセス領域を埋め込んで、前記ｎ型活性領域を覆って形成され、圧縮応力を有する第２の窒化膜と；
    を有する請求項１または２記載の半導体装置。
  4. 前記第１のリセス領域と前記第２のリセス領域の前記サイドウォール下方に入り込む長さが異なる請求項３記載の半導体装置。
  5. 前記ソース／ドレイン領域は、前記絶縁ゲート電極構造各々の両側の活性領域に形成されたエクステンション領域を有し、前記リセス領域の深さは、前記エクステンション領域の深さより浅い請求項１〜４のいずれか１項記載の半導体装置。
  6. 前記リセス領域の深さは、１ｎｍ〜２０ｎｍの範囲内である請求項５記載の半導体装置。
  7. 前記複数の活性領域はｎ型活性領域も含み、前記ｎ型活性領域はリセス領域を有さず、前記第１の窒化膜は前記ｎ型活性領域も覆う請求項１または２記載の半導体装置。
  8. （ａ）ｐ型活性領域を含む複数の活性領域を有するシリコン基板を準備する工程と；
    （ｂ）前記複数の活性領域の各々の上に、ゲート絶縁膜とその上に配置されたゲート電極とを有する絶縁ゲート電極構造を形成する工程と；
    （ｃ）前記絶縁ゲート電極構造両側の活性領域に前記活性領域の導電型と逆導電型の不純物を注入し、エクステンション領域を形成する工程と；
    （ｄ）前記絶縁ゲート電極構造の側壁上にサイドウォールを形成する工程と；
    （ｅ）前記ｐ型活性領域のエクステンション領域を表面から掘り下げ、さらに前記ｐ型活性領域のエクステンション領域を等方的にエッチングすることにより前記サイドウォールの下方に入り込む部分を有する第１のリセス領域を形成する工程と；
    （ｆ）前記絶縁ゲート電極構造と前記サイドウォールより外側の活性領域に前記活性領域の導電型と逆導電型の不純物を注入し、ソース／ドレイン拡散層を形成する工程と；
    （ｇ）前記第１のリセス領域を埋め込んで、前記ｐ型活性領域を覆って、引張応力を有する第１の窒化膜を形成する工程と；
    を有する半導体装置の製造方法。
  9. 前記複数の活性領域がｎ型活性領域も含み、前記工程（ｅ）が同時に前記ｎ型活性領域に第２のリセス領域を形成し、前記工程（ｇ）が同時に前記ｎ型活性領域を覆う第１の窒化膜も形成し、さらに、
    （ｈ）前記ｎ型活性領域上の前記第１の窒化膜を除去する工程と；
    （ｉ）前記ｎ型活性領域を覆って、圧縮応力を有する第２の窒化膜を形成する工程と；
    を含む請求項８記載の半導体装置の製造方法。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
US7229893B2 (en) * 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
JP4444027B2 (ja) * 2004-07-08 2010-03-31 富士通マイクロエレクトロニクス株式会社 ｎチャネルＭＯＳトランジスタおよびＣＭＯＳ集積回路装置
US7279756B2 (en) * 2004-07-21 2007-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric and quasi-metal gate, and method of forming thereof
US7335544B2 (en) * 2004-12-15 2008-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making MOSFET device with localized stressor
US7332407B2 (en) * 2004-12-23 2008-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
US7585704B2 (en) * 2005-04-01 2009-09-08 International Business Machines Corporation Method of producing highly strained PECVD silicon nitride thin films at low temperature
JP4757549B2 (ja) * 2005-06-24 2011-08-24 富士通セミコンダクター株式会社 高歪みｍｏｓトランジスタを含む半導体装置
JP5005224B2 (ja) * 2006-01-27 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5076119B2 (ja) 2006-02-22 2012-11-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
WO2007126495A1 (en) * 2006-03-31 2007-11-08 Advanced Micro Devices, Inc. Technique for providing stress sources in transistors in close proximity to a channel region by recessing drain and source regions
US7485515B2 (en) * 2006-04-17 2009-02-03 United Microelectronics Corp. Method of manufacturing metal oxide semiconductor
US7528029B2 (en) * 2006-04-21 2009-05-05 Freescale Semiconductor, Inc. Stressor integration and method thereof
WO2007142239A1 (ja) 2006-06-08 2007-12-13 Nec Corporation 半導体装置
US7560758B2 (en) * 2006-06-29 2009-07-14 International Business Machines Corporation MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same
JP4534164B2 (ja) * 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
DE102006046374B4 (de) * 2006-09-29 2010-11-11 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Lackvergiftung während des Strukturierens von Siliziumnitridschichten in einem Halbleiterbauelement
JP5181459B2 (ja) * 2006-10-27 2013-04-10 ソニー株式会社 半導体装置およびその製造方法
US8247850B2 (en) * 2007-01-04 2012-08-21 Freescale Semiconductor, Inc. Dual interlayer dielectric stressor integration with a sacrificial underlayer film stack
US7795644B2 (en) * 2007-01-04 2010-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with stress memory effect and fabrication methods thereof
US8558278B2 (en) * 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US7541288B2 (en) 2007-03-08 2009-06-02 Samsung Electronics Co., Ltd. Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques
US7825477B2 (en) * 2007-04-23 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with localized stressor
US8736016B2 (en) * 2007-06-07 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained isolation regions
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
US20090001506A1 (en) * 2007-06-29 2009-01-01 Kim Deok-Kee Dual stress liner efuse
JP5141686B2 (ja) 2007-07-12 2013-02-13 富士通セミコンダクター株式会社 半導体デバイス及び半導体デバイスの製造方法
KR100949804B1 (ko) * 2007-12-14 2010-03-30 한국전자통신연구원 자기장 감지소자
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
DE102008021555B4 (de) * 2008-04-30 2010-07-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren mit einer Abscheidung verspannungsinduzierender Schichten über mehreren ersten und mehreren zweiten Transistoren
JP4770885B2 (ja) * 2008-06-30 2011-09-14 ソニー株式会社 半導体装置
DE102008046400B4 (de) * 2008-06-30 2011-05-19 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE102008030854B4 (de) * 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
JP2010034409A (ja) * 2008-07-30 2010-02-12 Renesas Technology Corp 半導体装置
WO2010082328A1 (ja) 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP4771024B2 (ja) * 2011-04-15 2011-09-14 ソニー株式会社 半導体装置の製造方法
CN102956490B (zh) * 2011-08-23 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
KR101922122B1 (ko) 2012-09-28 2018-11-26 삼성전자주식회사 노멀리 오프 고전자이동도 트랜지스터
JP6109018B2 (ja) * 2013-09-05 2017-04-05 三菱電機株式会社 半導体装置およびその製造方法
US11450573B2 (en) * 2020-06-17 2022-09-20 Globalfoundries U.S. Inc. Structure with different stress-inducing isolation dielectrics for different polarity FETs

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040039663A1 (en) * 1999-02-26 2004-02-26 Kernz James J. Integrated market exchange system, apparatus and method facilitating trade in graded encapsulated objects
AU2001238136A1 (en) * 2000-02-11 2001-08-20 Habtechnologies, Inc. System and method for business-to-business communications
US6352885B1 (en) * 2000-05-25 2002-03-05 Advanced Micro Devices, Inc. Transistor having a peripherally increased gate insulation thickness and a method of fabricating the same
JP2003086708A (ja) 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
KR100396709B1 (ko) * 2001-12-15 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2004127957A (ja) 2002-09-30 2004-04-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7164189B2 (en) * 2004-03-31 2007-01-16 Taiwan Semiconductor Manufacturing Company Ltd Slim spacer device and manufacturing method
US7361973B2 (en) * 2004-05-21 2008-04-22 International Business Machines Corporation Embedded stressed nitride liners for CMOS performance improvement

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