JP4634045B2

JP4634045B2 - 半導体装置の製造方法、貫通電極の形成方法、半導体装置、複合半導体装置、及び実装構造体

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Publication number: JP4634045B2
Application number: JP2004013653A
Authority: JP
Inventors: 孝司表; 正孝水越
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-07-31
Filing date: 2004-01-21
Publication date: 2011-02-16
Anticipated expiration: 2024-01-21
Also published as: US7049229B2; US20050026335A1; JP2005064451A

Description

本発明は、半導体基板を貫通する貫通電極を備えた半導体装置及びその製造方法、複数の半導体装置を積層一体化してなる複合半導体装置、更には貫通電極の形成方法、及び実装構造体に関する。

近時では、複数のＬＳＩチップを積層一体化してなる複合半導体デバイスが開発されている。この複合半導体デバイスを作製するには、ＬＳＩチップにこれを貫通する接続電極を形成する必要がある。この形成法としては、半導体基板（ウェーハ）の裏面から例えばＲＩＥによりエッチングしてＬＳＩ電極に達する開孔（スルーホール）を形成し、ウェーハ裏面及び開孔内部を同時にＣＶＤ等の手法で絶縁し、開孔底部の電極部分について選択的に絶縁膜を除去する。そして、開孔内部にＴａＮやＴｉＮなどのバリアメタル層を形成した後、ウェーハ裏面にフィルム状のレジストを貼り付け、開孔上部のレジストを露光現像して除去し、バリアメタル層をシードとして、メッキ法で金属を充填する方法が知られている。

また、ＬＳＩチップの表面からＲＩＥあるいはレーザにより深いビア孔を形成した後、ビア孔内面を絶縁し、メッキ等により金属を充填する。そして、ウェーハ裏側からこれを研削してドライエッチングし、ビア孔先端の金属を露出させて接続電極とする方法も試みられている。

特開２００３−７８０８０号公報特開昭６２−７２１６１号公報特開平５−２９４８３号公報

貫通電極を形成するに際して、上述したような従来の方法では、接続電極の導電材料を開孔に充填させた後に化学機械研磨法（ＣＭＰ）による接続電極表面の鏡面加工が必要である。また、ウェーハ裏面にフィルム状のレジストを貼り付けてフォトリソグラフィーのプロセスを行うことが必須である。従ってレジストを除去した後には、ウェーハ上にはＳｉＯ₂やＳｉＮ等の膜厚１μｍ以下の絶縁膜が露出した状態となり、ウェーハの裏側にその薄い絶縁膜を補強するために、突起状に形成された貫通電極の周囲に、新たなカバー膜を形成することが必要となる。また、メッキ法により貫通電極を形成する場合には、その中央部分が窪んだ形状に形成され、高さについて、ウェーハ全面でバラツキが発生するという問題もある。特に近年では、貫通電極を有する半導体装置として、ウェーハの表面に形成された電子回路の外部接続を貫通電極により実現するものが提案されており、これを確実に実現するためにも信頼性の高い半導体装置及び製造方法の案出が待たれる現況にある。

本発明は、上述の諸問題に鑑みてなされたものであり、半導体基板との絶縁及び機械強度を十分に確保する貫通電極を容易且つ確実に形成し、信頼性の高い半導体装置及びその製造方法、ひいては複数の前記半導体装置が積層一体化されてなる複合半導体装置を提供することを目的とする。

また本発明は、半導体基板の第１の主面（例えば表面）には第１の電子回路が設けられるとともに、第２の主面（例えば裏面）には第２の電子回路を内包するフィルムが形成されてなる半導体装置において、第１及び第２の電子回路を貫通電極により接続するに際して、半導体基板の裏面のＣＭＰ研磨工程及びフォトリソグラフィーのプロセスによる配線形成工程等を簡略化し、半導体基板との絶縁及び機械強度を十分に確保する貫通電極を容易且つ確実に形成する信頼性の高い半導体装置及びその製造方法を提供することを目的とする。

更に本発明は、併設された各貫通電極の高さのバラツキを容易且つ高度に解消し、しかも同時に貫通電極の表面をこれを埋め込む絶縁膜の表面と連続して平坦化することにより、貫通電極を有する半導体装置を積層一体化する際の低ストレス化が可能となり、半導体装置の更なる耐性を確実に確保することを目的とする。

本発明の半導体装置の製造方法は、一方の主面に半導体素子が形成された半導体基板において、前記半導体基板の他方の主面から前記半導体素子の接続部位を露出させる第１の開孔を形成する工程と、前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記接続部位の一部を露出させる工程と、前記半導体基板の前記他方の主面上に、前記第１の開孔よりも大きい第２の開孔を有してなるフィルム状の第２の絶縁膜を、前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、前記第２の絶縁膜上に、前記第１及び第２の開孔を共に埋め込むように導電膜を形成する工程と、前記導電膜の一部及び前記第２の絶縁膜の一部を除去し、前記第１及び第２の開孔を充填して前記接続部位と接続されてなる貫通電極を形成する工程とを含む。

この場合、前記貫通電極を形成するに際して、前記導電膜及び前記第２の絶縁膜を切削加工し、前記導電膜の表面及び前記第２の絶縁膜の表面を連続して平坦化することが好適である。

本発明の半導体装置の製造方法は、一方の主面に第１の電子回路が形成された半導体基板において、前記半導体基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔を形成する工程と、前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に絶縁膜を形成する工程と、前記絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記第１の接続部位の一部を露出させる工程と、前記第１の開孔よりも大きい第２の開孔を有し、内部に第２の電子回路が埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなるフィルムを、前記半導体基板の前記他方の主面上に前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、少なくとも前記第１及び第２の開孔に導電材を充填して、前記第１及び第２の接続部位と電気的に接続する導電膜を形成する工程と、前記導電膜の一部及び前記フィルムの一部を除去し、前記第１及び第２の接続部位と電気的に接続されてなる貫通電極を形成する工程とを含む。

この場合、前記フィルムは、前記第２の開孔と隣接して前記第２の電子回路の第３の接続部位を露出させる第３の開孔を有しており、前記導電膜を前記第１及び第２の開孔と共に前記第３の開孔を埋め込むように形成し、前記第３の接続部位と電気的に接続されてなる電極を前記貫通電極と共に形成することが好適である。

この場合、前記貫通電極を形成するに際して、前記導電膜及び前記フィルムを切削加工し、前記導電膜の表面及び前記フィルムの表面を連続して平坦化することが好適である。

本発明の半導体装置は、一方の主面に半導体素子が形成された半導体基板と、前記半導体基板に、当該半導体基板の他方の主面から前記半導体素子の接続部位を露出させる第１の開孔が形成され、前記第１の開孔の内壁面を覆い底面の一部から前記接続部位の一部を露出させるように前記半導体基板の前記他方の主面に形成されてなる第１の絶縁膜と、前記第１の開孔よりも大きい第２の開孔を有し、前記第２の開孔が前記第１の開孔を含むように前記半導体基板の前記他方の主面上に塗付されてなる、前記第１の絶縁膜よりも厚いフィルム状の第２の絶縁膜と、前記第１及び第２の開孔を充填して前記接続部位と接続されてなる貫通電極とを含み、前記貫通電極の表面及び前記第２の絶縁膜が連続して平坦化されてなるものである。

本発明の半導体装置は、一方の主面に第１の電子回路が形成された半導体基板と、前記半導体基板に、当該半導体基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔が形成され、前記第１の開孔の内壁面を覆い底面の一部から前記第１の接続部位の一部を露出させるように前記半導体基板の前記他方の主面に形成されてなる絶縁膜と、前記第１の開孔よりも大きい第２の開孔を有し、第２の電子回路が絶縁材料内に埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなり、前記第２の開孔が前記第１の開孔を含むように前記半導体基板の前記他方の主面上に貼付されてなるフィルムと、前記第１及び第２の開孔を充填して前記第１及び第２の接続部位と接続されてなる貫通電極とを含み、前記貫通電極の表面及び前記フィルムの表面が連続して平坦化されてなるものである。

この場合、前記フィルムは、前記第２の開孔と隣接して前記第２の電子回路の第３の接続部位を露出させる第３の開孔を有しており、前記第３の開孔を充填して前記第３の接続部位と電気的に接続されてなる電極を含み、前記貫通電極の表面、前記電極の表面及び前記フィルムの表面が連続して平坦化されてなるものであることが好適である。

本発明の複合半導体装置は、前記半導体装置を少なくとも２つ含み、着目する一組の前記半導体装置において、一方の前記半導体装置の前記貫通電極と他方の前記半導体装置の突起電極とが接続され、積層一体化されている。

本発明によれば、半導体基板との絶縁及び機械強度を十分に確保する貫通電極を容易且つ確実に形成し、信頼性の高い半導体装置及びその製造方法、ひいては複数の前記半導体装置が積層一体化されてなる複合半導体装置が実現する。

また本発明によれば、半導体基板の第１の主面（例えば表面）には第１の電子回路が設けられるとともに、第２の主面（例えば裏面）には第２の電子回路を内包するフィルムが形成されてなる半導体装置において、第１及び第２の電子回路を貫通電極により接続するに際して、半導体基板の裏面のＣＭＰ研磨工程及びフォトリソグラフィーのプロセスによる配線形成工程等を簡略化し、半導体基板との絶縁及び機械強度を十分に確保する貫通電極を容易且つ確実に形成する信頼性の高い半導体装置が実現する。

更に本発明によれば、併設された各貫通電極の高さのバラツキを容易且つ高度に解消し、しかも同時に貫通電極の表面をこれを埋め込む絶縁膜の表面と連続して平坦化することにより、貫通電極を有する半導体装置を積層一体化する際の低ストレス化が可能となり、半導体装置の更なる耐性を確実に確保することができる。

−本発明の基本骨子−
本発明者は、ウェーハに貫通電極を形成するに際して、これに十分な絶縁性及び機械的強度を確保すべく、ウェーハ上で平坦となるように貫通電極を絶縁膜内に充填形成することに想到した。

この場合、ウェーハの裏面から半導体素子の接続部位まで形成された第１の開孔の内壁を含むウェーハ表面との絶縁を確保し、第１の開孔の底部のみで接続部位との接続を得るため、貫通電極を形成する前に当該表面に第１の絶縁膜（接続部位のみで開孔される）を形成する必要がある。この第１の絶縁膜は第１の開孔の内壁を覆うことから、後ほど、孔底の第１の絶縁膜のみ選択的に除去するため、適度に薄く（１μｍ以下）形成する必要がある。そのため、貫通電極の埋め込み時における機械的強度の確保及び半導体装置の裏面の十分な絶縁の確保が困難となる。

そこで本発明では、貫通電極の機械的衝撃に対する耐性及び十分な絶縁を確保するために、第２の絶縁膜を形成する。この第２の絶縁膜は、第１の開孔よりも大きい第２の開孔を有し、これが第１の開孔の形成位置に整合するように形成されてなる絶縁フィルムであり、この第２の絶縁膜を第２の開孔が第１の開孔を含むように半導体基板の裏面上に貼付する。この状態で、メッキ法や蒸着法、または金属ペーストを用いた手法により第１及び第２の開孔を埋め込むように導電膜を形成する。

そして、導電膜及び第１の絶縁膜、第２の絶縁膜を機械加工、より好適にはバイト等の加工器具を用いて切削加工し、導電膜の表面及び第２の絶縁膜の表面を連続して平坦化することにより、第１の開孔内では第１の絶縁膜、ウェーハの裏面上で第１の絶縁膜と共に周囲を厚い第２の絶縁膜で覆われ、第１及び第２の開孔を充填してなる機械的衝撃に対して強い貫通電極が形成される。ここで特に、切削加工法を用いることにより、ウェーハ上で高速且つ精緻な平坦化・鏡面処理が可能となり、複数の貫通電極を高さのバラツキが皆無な状態に容易且つ確実に形成することができる。

本発明は、基板の第１の主面（例えば表面）には第１の電子回路が設けられるとともに、第２の主面（例えば裏面）には第２の電子回路を内包するフィルムが形成されてなる半導体装置に適用される。このフィルムは、第１の開孔よりも大きい第２の開孔を有し、第２の電子回路の第２の接続部位が第２の開孔の内壁面から露出する構成のものであり、上記と同様にこのフィルムの第２の開孔が第１の開孔を含むように半導体基板の裏面上に貼付する。この状態で、メッキ法や蒸着法、または金属ペーストを用いた手法により第１及び第２の開孔を埋め込むように導電膜を形成する。

そして、導電膜及び第１の絶縁膜、フィルムを機械加工、より好適にはバイト等の加工器具を用いて切削加工し、導電膜の表面及びフィルムの表面を連続して平坦化することにより、第１の開孔内では第１の絶縁膜、ウェーハの裏面上で第１の絶縁膜と共に周囲を厚い第２の絶縁膜で覆われ、第１及び第２の開孔を充填して第１の電子回路の第１の接続部位及び第２の電子回路の第２の接続部位と電気的に接続されてなる機械的衝撃に対して強い貫通電極が形成される。ここで特に、切削加工法を用いることにより、ウェーハ上で高速且つ精緻な平坦化・鏡面処理が可能となり、ＣＭＰによる鏡面処理及び貫通電極と第２の電子回路との接続を図るためのフォトリソグラフィーによる配線形成工程を不要として、複数の貫通電極を高さのバラツキが皆無な状態に容易且つ確実に形成することができる。更にこの場合、第１の電子回路の形成と第２の電子回路の形成とを個別に行うことができるため、並列作業が可能となって製造時間が短縮して歩留まりが向上し、回路の組み合わせのバリエーションが豊富になる。

−本発明の具体的な諸実施形態−
（第１の実施形態）
本実施形態では、貫通電極を有する半導体装置の具体的な一例についてその製造方法と共に説明する。

本実施形態の半導体装置としては、図８及び図９に示すような形態のものがある。図８の半導体装置は、シリコン半導体基板１０１において、複数（多数）の半導体素子（ＭＯＳトランジスタ等）が形成されてなる素子領域１０２の周囲を取り囲むように端子部２ａが形成され、各半導体素子と端子部２ａとが電気的に接続されてなるものである。他方、図９の半導体装置は、シリコン半導体基板１０１において、複数の端子部２ａがマトリクス状に形成され、各端子部２ａの間に複数（多数）の半導体素子が形成されてなるものである。即ち図９の場合、端子部２ａの間の領域が素子領域１０３となる。本発明は、図８及び図９の半導体装置の双方に適用可能であるが、以下の説明では便宜上、図９に示す形態の半導体装置を例示し、例えば図９の一点鎖線Ｉ−Ｉに沿った概略断面の様子を図１以降で示す。

図１〜図５は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。なお、図２〜図５の各図では、前段の図において円Ｃで囲まれた部分（１つの端子部２ａの周辺部に相当する。）を拡大した様子を後段に示す。

先ず、図１（ａ）に示すように、シリコン半導体基板１を用意する。そして、基板表面に各半導体素子の不純物拡散層が形成されてなる不純物拡散領域７１を、不純物拡散領域７１上に例えば無機物よりなる絶縁膜７２内に埋設され、表面が露出してなる端子部２ａをそれぞれ形成する。なお図示の例では、隣接する端子部２ａ間の領域が図９の素子領域１０３となる。素子領域１０３は、ＭＯＳトランジスタ等の半導体素子、及びキャパシタやインダクタ等の受動素子などのＬＳＩ素子が形成されてなる領域であり、端子部２ａは２層の導体パターンをビアで接続してなる。この場合、素子領域１０３は、各々の隣接する端子部２ａ間の領域を総括するものである。

ここで、図１（ａ）では便宜上、各半導体素子の図示を省略している。より正確には、図１０（ａ）に示すように、素子領域１０３に複数（多数）の半導体素子、ここではＭＯＳトランジスタ１０４が形成されている。各ＭＯＳトランジスタ１０４は、図１０（ｂ）に示すように、素子領域１０３の表面上にゲート絶縁膜１１１を介してゲート電極１１２がパターン形成され、このゲート電極１１２の両側における不純物拡散領域７１に不純物が導入されてソース／ドレインとなる一対の不純物拡散層１１３が形成されて構成される。そして、素子領域１０３の表面上で各不純物拡散層１１３と接続されるように配線１１４がパターン形成されており、これら配線１１４が端子部２ａの一部を構成する。なお、不純物拡散領域７１は、多数のＭＯＳトランジスタの多数の不純物拡散層が形成されてなる領域であり、実際には不純物拡散層の存する箇所と存しない箇所とがあるが、図示の便宜上、一括して不純物拡散領域として表現した領域である。

ＭＯＳトランジスタ１０４は、隣接する端子部２ａ間の一の領域のみでも極めて多数形成されることから、図１（ａ）及び以下の各図では便宜上、ＭＯＳトランジスタ１０４の図示を省略する。

続いて、図１（ｂ）に示すように、シリコン半導体基板１の表面を石英やガラスの台座２０にＵＶテープ等により貼り付け、シリコン半導体基板１の裏面を研削及びエッチングし、シリコン半導体基板１を５０μｍ〜２００μｍ程度の厚みに調節する。ここで、初期のシリコン半導体基板１の厚みが一様でない場合、または一様でないことに加えてうねりを伴う場合ような場合には、支持面が平坦とされた基板支持台（不図示）を用意し、この支持面に吸着、例えば真空吸着によりシリコン半導体基板１の表面を吸着させてシリコン半導体基板１を基板支持台に固定する。このとき、シリコン半導体基板１の表面は支持面への吸着により強制的に平坦とされており、これにより当該表面が裏面の平坦化の基準面となる。このように、シリコン半導体基板１の表面を裏面平坦化の基準面として裏面を機械研削し、裏面の凸部を研削除去して平坦化処理し、厚み調節を行うようにしても良い。

続いて、図１（ｃ）に示すように、シリコン半導体基板１の裏面上にフォトレジスト３を塗付する。

続いて、図１（ｄ）に示すように、フォトレジスト３をフォトリソグラフィーにより加工し、各端子部２ａ上に相当する部分に開孔３ａを形成する。

続いて、図２（ａ）に示すように、フォトレジスト３をマスクとしてシリコン半導体基板１を裏面からエッチング加工する。例えば、フッ素系あるいは塩素系のガスを用いたドライエッチングにより加工し、各端子部２ａの表面の一部を露出させるビア孔４を形成する。

続いて、フォトレジスト３を灰化処理等により除去する。なお、この灰化処理等の工程では、例えばフォトレジスト３をアルカリ溶液に曝した後、酸素プラズマを照射して、残渣をアッシング（灰化処理）することにより、フォトレジスト３を除去する。その後、図２（ｂ）に示すように、ビア孔４の内壁面を覆うようにシリコン半導体基板１の裏面上にＣＶＤ法等によりＳｉＯ₂やＳｉＮ等からなる絶縁膜５を膜厚１μｍ程度に形成する。

続いて、図３（ａ）に示すように、絶縁膜５上にメタルマスク６を載置する。このメタルマスク６は、ビア孔４に整合した位置にビア孔４よりも径の小さい開孔６ａが形成されており、ビア孔４に開孔６ａが含まれる（即ち、開孔６ａの外周がビア孔４の外周の内側に位置する）ようにシリコン半導体基板１の裏面上で位置合わせしてメタルマスク６を絶縁膜５上に重ね、台座２０の下部に設けた磁石７の磁力によりメタルマスク６の位置を固定する。

そして、メタルマスク６を用いて絶縁膜５をドライエッチングする。このとき、絶縁膜５のビア孔４の底部上に位置する開孔６ａに相当する部分５ａがエッチング除去され、端子部２ａの表面の一部が露出する。

続いて、メタルマスク６を除去した後、図３（ｂ）に示すように、絶縁膜５上にこれよりも厚い切削可能な有機絶縁材料、ここでは膜厚３０μｍ程度のポリイミド等からなる絶縁フィルム８を貼り付ける。この絶縁フィルム８は、ビア孔４に整合した位置にビア孔４よりも径の大きい開孔８ａが形成されており、開孔８ａにビア孔４が含まれるようにシリコン半導体基板１の裏面上で位置合わせして絶縁フィルム８を例えば糊を介して貼り付ける。絶縁フィルム８及びこの糊の耐熱温度は、後述する貫通電極の形成プロセス時における最大温度を超える値である。

ここで、具体的な絶縁フィルム８の貼り付け方法としては、図６に示すように、絶縁フィルム８を個々のＬＳＩ素子３１に対応したサイズのものとして、個々のＬＳＩ素子３１ごとに絶縁フィルム８を位置合わせして貼り付ける方法や、図７に示すように、絶縁フィルム８を複数のＬＳＩ素子３１のブロック３０に対応したサイズのものとして、ブロック３０ごとに絶縁フィルム８を位置合わせして貼り付ける方法等が好適である。なお本実施形態では、主に図７の場合を例示している。

続いて、図４（ａ）に示すように、ビア孔４及び開孔８ａの内壁面を覆うように絶縁フィルム８上にＴａＮやＴｉＮ等からなるバリアメタル層９をＣＶＤ法又はスパッタ法等により形成した後、導電材、ここではＣｕからなるメッキシード層（不図示）をＣＶＤ法又はスパッタ法等により形成する。

続いて、図４（ｂ）に示すように、メッキ法によりビア孔４及び開孔８ａを埋め込むようにバリアメタル層９上に導電材、ここではＣｕ１０を堆積する。なお導電材として、例えばＣｕの替わりにＡｕ，Ａｇ，Ｎｉ，Ｓｎ、またはＣｕとこれらとを適宜の割合で使用した合金等を用いても良い。

また、導電材を堆積させる手法としては、メッキ法の替わりに蒸着法や金属ペースト法を用いてもよい。金属ペースト法は、金属ペーストを開孔８ａの絶縁フィルム８表面（近傍）まで充填して固化させる方法である。

そして、図５に示すように、Ｃｕ１０及び絶縁フィルム８にダイアモンド等からなる硬質のバイト１１を用いた切削加工を施し、Ｃｕ１０の絶縁フィルム８上の部分及び絶縁フィルム８の上層部分を除去する。これにより、Ｃｕ１０の表面及び絶縁フィルム８の表面が連続して平坦とされ、ビア孔４及び開孔８ａをＣｕで充填し、高さが揃えられてなる各貫通電極１２が形成される。貫通電極１２は、シリコン半導体基板１を裏面から貫通し、ビア孔４の底部で端子部２ａを介してＬＳＩ素子と電気的に接続されてなるものである。

このように、本実施形態によれば、シリコン半導体基板１との絶縁及び機械強度を十分に確保する貫通電極１２を容易且つ確実に形成し、信頼性の高い半導体装置を実現することが可能となる。更に、併設された各貫通電極１２の高さのバラツキを容易且つ高度に解消し、しかも同時に貫通電極１２の表面を貫通電極１２を埋め込む絶縁フィルム８の表面と連続して平坦化することにより、貫通電極１２の機械的衝撃に対する更なる耐性を確実に確保することが可能となる。

（第２の実施形態）
本実施形態では、基板表面に電子回路を内包するフィルムが設けられ、この電子回路と接続される貫通電極を有する半導体装置の具体的な一例についてその製造方法と共に説明する。

図１１〜図１６は、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。なお、図１１，図１３〜図１６の各図では、前段の図において円Ｃで囲まれた部分（１つの端子部４１ａの周辺部に相当する。）を拡大した様子を後段に示す。

先ず、図１１に示すように、厚み１００μｍ程度のシリコン半導体基板１を用意する。そして、基板表面に各半導体素子の不純物拡散層が形成されてなる不純物拡散領域７１が設けられ、不純物拡散領域７１上に絶縁膜４０内に複数のＬＳＩ素子等が埋設されてなる薄膜電子回路４１を形成する。薄膜電子回路４１には端子部４１ａが形成されており、端子部４１ａは２層の導体パターンをビアで接続してなる。なお、図１１，図１３〜図１６の各図における前段の図では、図示の便宜上、絶縁膜４０の記載を省略している。

続いて、図１２（ａ）に示すように、シリコン半導体基板１の表面を石英やガラスの台座２０にＵＶテープ等により貼り付け、シリコン半導体基板１の裏面を研削及びエッチングし、シリコン半導体基板１を５０μｍ〜２００μｍ程度の厚みに調節する。ここで、初期のシリコン半導体基板１の厚みが一様でない場合、または一様でないことに加えてうねりを伴う場合ような場合には、支持面が平坦とされた基板支持台（不図示）を用意し、この支持面に吸着、例えば真空吸着によりシリコン半導体基板１の表面を吸着させてシリコン半導体基板１を基板支持台に固定する。このとき、シリコン半導体基板１の表面は支持面への吸着により強制的に平坦とされており、これにより当該表面が裏面の平坦化の基準面となる。このように、シリコン半導体基板１の表面を裏面平坦化の基準面として裏面を機械研削し、裏面の凸部を研削除去して平坦化処理し、厚み調節を行うようにしても良い。

続いて、図１２（ｂ）に示すように、シリコン半導体基板１の裏面上にフォトレジスト３を塗付する。

続いて、図１２（ｃ）に示すように、フォトレジスト３をフォトリソグラフィーにより加工し、各端子部４１ａ上に相当する部分に開孔３ａを形成する。

続いて、図１３（ａ）に示すように、フォトレジスト３をマスクとしてシリコン半導体基板１及び絶縁膜４０を裏面からエッチング加工する。例えば、ＩＣＰ装置により、Ｃ₄Ｆ₈ガス及びＳＦ₆ガスを交互に用いた１０分間のドライエッチングにより加工し、各端子部４１ａの表面の一部を露出させる直径５０μｍ程度、深さ１００μｍ程度のビア孔４を形成する。

続いて、フォトレジスト３を灰化処理等により除去する。なお、この灰化処理等の工程では、例えばフォトレジスト３をアルカリ溶液に曝した後、酸素プラズマを照射して、残渣をアッシング（灰化処理）することにより、フォトレジスト３を除去する。その後、図１３（ｂ）に示すように、ビア孔４の内壁面を覆うようにシリコン半導体基板１の裏面上にＣＶＤ法等によりＳｉＯ₂やＳｉＮ等からなる絶縁膜５を膜厚２００ｎｍ程度に形成する。

続いて、図１４（ａ）に示すように、絶縁膜５上にメタルマスク６を載置する。このメタルマスク６は、ビア孔４に整合した位置にビア孔４よりも径の小さい開孔６ａが形成されており、ビア孔４に開孔６ａが含まれる（即ち、開孔６ａの外周がビア孔４の外周の内側に位置する）ようにシリコン半導体基板１の裏面上で位置合わせしてメタルマスク６を絶縁膜５上に重ね、台座２０の下部に設けた磁石７の磁力によりメタルマスク６の位置を固定する。

そして、メタルマスク６を用いて絶縁膜５をドライエッチング、ここではＩＣＰ装置により、Ｃ₄Ｆ₈ガス及びＳＦ₆ガスの混合ガスを用いた５分間のドライエッチングを行う。このとき、絶縁膜５のビア孔４の底部上に位置する開孔６ａに相当する部分５ａがエッチング除去され、端子部４１ａの表面の一部が露出する。

続いて、メタルマスク６を除去した後、図１４（ｂ）に示すように、絶縁膜５上にこれよりも厚い絶縁フィルム４２を貼り付ける。この絶縁フィルム４２は、下層にエポキシ樹脂等からなる接着剤層４３が設けられ、上層に切削可能な有機絶縁材料、ここではポリイミド等からなる絶縁樹脂層４４が設けられてなる。絶縁層４４の内部にはキャパシタやインダクタ、配線層等の薄膜電子回路４５が内包されている。ここでは、薄膜電子回路４５を例えばＣｕ配線とし、接着剤層４３、薄膜電子回路４５、絶縁樹脂層４４の厚みがそれぞれ１０ｎｍ、５ｎｍ、２０ｎｍ程度とされている。この絶縁フィルム４２は、ビア孔４に整合した位置にビア孔４よりも径の大きい開孔４２ａが形成され、開孔４２ａの内壁面から薄膜電子回路４５の接続部４５ａが露出しており、開孔４２ａにビア孔４が含まれるようにシリコン半導体基板１の裏面上で位置合わせして絶縁フィルム４２を接着剤層４３によりシリコン半導体基板１の裏面に貼り付ける（１７０℃で１時間のベーク処理）。絶縁フィルム４２の耐熱温度は、後述する貫通電極の形成プロセス時における最大温度を超える値である。

ここで、具体的な絶縁フィルム８の貼り付け方法としては、第１の実施形態で説明した図６と同様に、絶縁フィルム４２を薄膜電子回路４５の所定のＬＳＩ素子に対応したサイズのものとして、所定のＬＳＩ素子ごとに絶縁フィルム４２を位置合わせして貼り付ける方法や、図７と同様に、絶縁フィルム４２を複数のＬＳＩ素子のブロック３０に対応したサイズのものとして、ブロック３０ごとに絶縁フィルム４２を位置合わせして貼り付ける方法等が好適である。なお本実施形態では、主に図７の場合を例示している。

続いて、図１５（ａ）に示すように、ビア孔４及び開孔４２ａの内壁面を覆うように絶縁フィルム４２上にＴａＮやＴｉＮ等からなるバリアメタル層９をＣＶＤ法又はスパッタ法等により形成した後、導電材、ここではＣｕからなるメッキシード層（不図示）をＣＶＤ法又はスパッタ法等により形成する。メッキシード層としては、Ｃｒ／Ｃｕで膜厚を１００ｎｍ／２０ｎｍ程度とする。

続いて、図１５（ｂ）に示すように、メッキ法によりビア孔４及び開孔４２ａを埋め込むようにバリアメタル層９上に導電材、ここではＣｕ１０を堆積する。なお導電材として、例えばＣｕの替わりにＡｕ，Ａｇ，Ｎｉ，Ｓｎ、またはＣｕとこれらとを適宜の割合で使用した合金等を用いても良い。

また、導電材を堆積させる手法としては、メッキ法の替わりに蒸着法や金属ペースト法を用いてもよい。金属ペースト法は、金属ペーストを開孔４２ａの絶縁フィルム４２表面（近傍）まで充填して固化させる方法である。

そして、図１６に示すように、Ｃｕ１０及び絶縁フィルム４２にダイアモンド等からなる硬質のバイト１１を用いた切削加工を施し、Ｃｕ１０の絶縁フィルム４２上の部分及び絶縁フィルム４２の絶縁樹脂層４４の上層部分、ここでは厚み４μｍ程度の部分を切削除去する。これにより、Ｃｕ１０の表面及び絶縁フィルム４２の表面が連続して平坦とされ、ビア孔４及び開孔４２ａをＣｕで充填し、高さが揃えられてなる各貫通電極１２が形成される。貫通電極１２は、シリコン半導体基板１を裏面から貫通し、ビア孔４の内壁面の底部で端子部４１ａを介して薄膜電子回路４１と、開孔４２ａの内壁面の側部で接続部４５ａを介して薄膜電子回路４５と、それぞれ電気的に接続されてなるものである。

このように、本実施形態によれば、シリコン半導体基板１の第１の主面（例えば表面）には薄膜電子回路４１が設けられるとともに、第２の主面（例えば裏面）には薄膜電子回路４５を内包する絶縁フィルム４２が形成されてなる半導体装置であって、電子回路４１，４５を貫通電極１２により接続するに際して、貫通電極表面のＣＭＰ研磨工程及びフォトリソグラフィーのプロセスによる配線形成工程等を簡略化し、シリコン半導体基板１との絶縁及び機械強度を十分に確保する貫通電極１２を容易且つ確実に形成し、信頼性の高い半導体装置を実現することが可能となる。更に、併設された各貫通電極１２の高さのバラツキを容易且つ高度に解消し、しかも同時に貫通電極１２の表面をこれを埋め込む絶縁フィルム４２の表面と連続して平坦化することにより、貫通電極１２の機械的衝撃に対する更なる耐性を確実に確保することが可能となる。

−変形例−
ここで、第２の実施形態の諸変形例について説明する。

（変形例１）
この変形例１では、第２の実施形態において、貫通電極１２と隣接してシリコン半導体基板１の裏面上で薄膜電子回路４５と接続される電極を形成する場合を図１７及び図１８を用いて例示する。なお、図１７及び図１８の各図においては図示の便宜上、端子部４１ａの近傍を拡大して示す。
先ず、第２の実施形態の図１１〜図１４（ａ）と同様の工程を経て、絶縁膜５のビア孔４の底部上に位置する開孔６ａに相当する部分５ａをエッチング除去し、端子部４１ａの表面の一部を露出させる。

続いて、メタルマスク６を除去した後、図１７（ａ）に示すように、絶縁膜５上にこれよりも厚い絶縁フィルム４２を貼り付ける。この絶縁フィルム４２は、下層に接着剤層４３が設けられ、上層に切削可能な有機絶縁材料、ここではエポキシ樹脂等からなる絶縁樹脂層４４が設けられてなる。絶縁層４４の内部にはキャパシタやインダクタ、配線層等の薄膜電子回路４５が内包されている。ここでは、薄膜電子回路４５を例えばＣｕ配線とし、接着剤層４３、薄膜電子回路４５、絶縁樹脂層４４の厚みがそれぞれ１０ｎｍ、５ｎｍ、２０ｎｍ程度とされている。この絶縁フィルム４２は、ビア孔４よりも径の大きい開孔４２ａと、ビア孔４に隣接した開孔４２ｂとが形成され、開孔４２ａの内壁面から薄膜電子回路４５の接続部４５ａが、開孔４２ｂの内壁面から薄膜電子回路４５の接続部４５ｂがそれぞれ露出している。この絶縁フィルム４２を、開孔４２ａをビア孔４の位置に整合させて開孔４２ａにビア孔４が含まれるようにシリコン半導体基板１の裏面上で位置合わせして、絶縁フィルム４２を接着剤層４３によりシリコン半導体基板１の裏面に貼り付ける。絶縁フィルム４２の耐熱温度は、後述する貫通電極の形成プロセス時における最大温度を超える値である。

続いて、図１７（ｂ）に示すように、ビア孔４，開孔４２ａ，及び４２ｂの内壁面を覆うように絶縁フィルム４２上にＴａＮやＴｉＮ等からなるバリアメタル層９をＣＶＤ法又はスパッタ法等により形成した後、導電材、ここではＣｕからなるメッキシード層（不図示）をＣＶＤ法又はスパッタ法等により形成する。

続いて、図１７（ｃ）に示すように、メッキ法によりビア孔４，開孔４２ａ，及び４２ｂを埋め込むようにバリアメタル層９上に導電材、ここではＣｕ１０を堆積する。なお導電材として、例えばＣｕの替わりにＡｕ，Ａｇ，Ｎｉ，Ｓｎ、またはＣｕとこれらとを適宜の割合で使用した合金等を用いても良い。

また、導電材を堆積させる手法としては、メッキ法の替わりに蒸着法や金属ペースト法を用いてもよい。金属ペースト法は、金属ペーストを開孔４２ａ，４２ｂの絶縁フィルム４２表面（近傍）まで充填して固化させる方法である。

そして、図１８（ａ）に示すように、Ｃｕ１０及び絶縁フィルム４２にダイアモンド等からなる硬質のバイト１１を用いた切削加工を施し、Ｃｕ１０の絶縁フィルム４２上の部分及び絶縁フィルム４２の絶縁樹脂層４４の上層部分を除去する。これにより、図１８（ｂ）に示すように、Ｃｕ１０の表面及び絶縁フィルム４２の表面が連続して平坦とされ、ビア孔４及び開孔４２ａをＣｕで充填し、高さが揃えられてなる各貫通電極１２が形成されるとともに、開孔４２ｂをＣｕで充填し、高さが揃えられてなる各電極５１が形成される。貫通電極１２は、シリコン半導体基板１を裏面から貫通し、ビア孔４の内壁面の底部で端子部４１ａを介して薄膜電子回路４１と、開孔４２ａの内壁面の側部で接続部４５ａを介して薄膜電子回路４５と、それぞれ電気的に接続されてなるものである。他方、電極５１は、開孔４２ｂの内壁面の側部で接続部４５ｂを介して薄膜電子回路４５と接続されてなるものである。なおここで、貫通電極１２と電極５１とは、薄膜電子回路４５内で電気的に接続されている場合もあれば、接続されない場合もある。

このように、本実施形態によれば、シリコン半導体基板１の第１の主面（例えば表面）には薄膜電子回路４１が設けられるとともに、第２の主面（例えば裏面）には薄膜電子回路４５を内包する絶縁フィルム４２が形成されてなる半導体装置であって、電子回路４１，４５と貫通電極１２とを接続するとともに、電子回路４５と電極５１とを接続するに際して、貫通電極及び電極表面のＣＭＰ研磨工程及びフォトリソグラフィーのプロセスによる配線形成工程等を簡略化し、シリコン半導体基板１との絶縁及び機械強度を十分に確保する貫通電極１２及び電極５１を容易且つ確実に同時形成し、信頼性の高い半導体装置を実現することが可能となる。更に、併設された各貫通電極１２及び各電極５１の高さのバラツキを容易且つ高度に解消し、しかも同時に貫通電極１２及び電極５１の表面をこれを埋め込む絶縁フィルム４２の表面と連続して平坦化することにより、貫通電極１２及び電極５１の機械的衝撃に対する更なる耐性を確実に確保することが可能となる。

（変形例２）
この変形例２では、第２の実施形態において、絶縁フィルム４２の開孔４２ａの形状が異なるいくつかの場合について、図１９を用いて例示する。なお、図１９の各図においては図示の便宜上、絶縁フィルム４２のみを示す。

（１）図１９（ａ）では、絶縁フィルム４２において、開孔４２ａの内壁面がテーパ状とされ、開孔４２ａの上面の孔径ｒ₁がシリコン半導体基板１に貼付される下面の孔径ｒ₂よりも大きく形成されている場合を開示する。このように開孔４２ａを形成することにより、開孔４２ａをＣｕ１０で確実に埋め込むことができるとともに、Ｃｕ１０と薄膜電子回路４５の接続部４５ａとの確実な接続を得ることが可能となる。

（２）図１９（ｂ）では、絶縁フィルム４２において、開孔４２ａの絶縁樹脂層４４の孔径ｒ₃よりも接続部４５ａ及び接着剤層４３の孔径ｒ₄の方が小さく形成されている場合を開示する。これにより、開孔４２ａの側壁面から接続部４５ａの側面部及び上面部が露出することになり、Ｃｕ１０との接触面積が大きくなって更に確実な接続を得ることが可能となる。なお、このような形状に開孔４２ａを形成するには、例えば先ず接続部４５ａ及び接着剤層４３の径で絶縁フィルム４２に開孔形成した後、絶縁樹脂層４４の開孔部位のみをアッシング処理して径を拡大することが考えられる。

（３）図１９（ｃ）では、絶縁フィルム４２において、開孔４２ａの絶縁樹脂層４４の孔径ｒ₅及び接着剤層４３の孔径ｒ₆よりも接続部４５ａの孔径ｒ₇の方が大きく形成されている場合を開示する。これにより、開孔４２ａの側壁面から接続部４５ａが突出して露出することになり、Ｃｕ１０との接触面積が大きくなって更に確実な接続を得ることが可能となる。なお、このような形状に開孔４２ａを形成するには、例えば先ず接続部４５ａの径で絶縁フィルム４２に開孔形成した後、絶縁樹脂層４４の開孔部位及び接着剤層４３の開孔部位をそれぞれアッシング処理して径を拡大することが考えられる。

（４）図１９（ｄ）では、絶縁フィルム４２において、例えば）図１５（ａ）のように開孔４２ａの内壁面がテーパ状に形成するとともに、開孔４２ａの側壁面を覆うように接続部４５ａが形成されている場合を開示する。これにより、Ｃｕ１０との接触面積が極めて大きくなって更に確実な接続を得ることが可能となる。

（第３の実施形態）
本実施形態では、第１の実施形態で説明した貫通電極を有する複数の半導体装置を接続し積層してなる複合半導体装置の具体的な一例についてその製造方法と共に説明する。

図２０〜図２６は、第３の実施形態による複合半導体装置の製造方法を工程順に示す概略断面図である。なお、図２０（ｃ），図２０（ｄ），図２２〜図２５の各図，図２６（ａ）では、前段の図において円Ｃで囲まれた部分（１つの端子部２ａの周辺部に相当する。）を拡大した様子を後段に示す。また、図２６（ｂ）では前記拡大図に相当する概略断面図のみを示す。ここで、第１の実施形態と同一の構成部材等については同符号を記す。

先ず、図２０（ａ）に示すように、シリコン半導体基板１を用意する。そして、基板表面に各半導体素子の不純物拡散層が形成されてなる不純物拡散領域７１を、不純物拡散領域７１上に例えば無機物よりなる絶縁膜７２内に埋設され、表面が露出してなる端子部２ａをそれぞれ形成する。なお図示の例では、隣接する端子部２ａ間の領域が第１の実施形態で説明した図９の素子領域１０３となる。素子領域１０３は、ＭＯＳトランジスタ等の半導体素子、及びキャパシタやインダクタ等の受動素子などのＬＳＩ素子が形成されてなる領域であり、ＬＳＩ素子には端子部２ａが形成されており、端子部２ａは２層の導体パターンをビアで接続してなる。この場合、素子領域１０３は、各々の隣接する端子部２ａ間の領域を総括するものである。

続いて、図２０（ｂ）に示すように、シリコン半導体基板１の表面にＳｉＯ₂やＳｉＮ等からなる絶縁膜２１をＣＶＤ法等により形成した後、フォトリソグラフィー及びそれに続くドライエッチングにより絶縁膜２１をパターニングし、端子部２ａの表面接続部位２ｂの一部を露出させる開孔２１ａを形成する。

続いて、図２０（ｃ）に示すように、絶縁膜２１上にＡｕ，Ｃｕ，Ａｇ，Ｎｉ，Ｓｎ、またはこれらを適宜の割合で使用した合金等からなる金属膜をＣＶＤ法又はスパッタ法により堆積し、これをパターニングして、端子部２ａ上で開孔２１ａを介して表面接続部位２ｂと接続されてなる突起電極２２をパターン形成する。

続いて、図２０（ｄ）に示すように、シリコン半導体基板１の表面にダイアモンド等からなる硬質のバイト１１を用いた切削加工を施し、各突起電極２２の上層部分を除去する。これにより、各突起電極２２の表面は鏡面状に平坦化されるとともに、各々の高さが正確に揃えられて高さのバラツキが解消される。

続いて、図２１（ａ）に示すように、突起電極２２の形成されたシリコン半導体基板１の表面を石英やガラスの台座２０にＵＶテープ等により貼り付け、シリコン半導体基板１の裏面を研削及びエッチングし、シリコン半導体基板１を５０μｍ〜２００μｍ程度の厚みに調節する。ここで、初期のシリコン半導体基板１の厚みが一様でない場合、または一様でないことに加えてうねりを伴う場合ような場合には、支持面が平坦とされた基板支持台（不図示）を用意し、この支持面に吸着、例えば真空吸着によりシリコン半導体基板１の表面を吸着させてシリコン半導体基板１を基板支持台に固定する。このとき、シリコン半導体基板１の表面は支持面への吸着により強制的に平坦とされており、これにより当該表面が裏面の平坦化の基準面となる。このように、シリコン半導体基板１の表面を裏面平坦化の基準面として裏面を機械研削し、裏面の凸部を研削除去して平坦化処理し、厚み調節を行うようにしても良い。

続いて、図２１（ｂ）に示すように、シリコン半導体基板１の裏面上にフォトレジスト３を塗付する。

続いて、図２１（ｃ）に示すように、フォトレジスト３をフォトリソグラフィーにより加工し、端子部２ａ上に相当する部分に開孔３ａを形成する。

続いて、図２２（ａ）に示すように、フォトレジスト３をマスクとしてシリコン半導体基板１を裏面からエッチング加工する。例えば、フッ素系あるいは塩素系のガスを用いたドライエッチングにより加工し、各端子部２ａの表面の一部を露出させるビア孔４を形成する。

続いて、フォトレジスト３を灰化処理等により除去する。なお、この灰化処理等の工程では、例えばフォトレジスト３をアルカリ溶液に曝した後、酸素プラズマを照射して、残渣をアッシング（灰化処理）することにより、フォトレジスト３を除去する。その後、図２２（ｂ）に示すように、ビア孔４の内壁面を覆うようにシリコン半導体基板１の裏面上にＣＶＤ法等によりＳｉＯ₂やＳｉＮ等からなる絶縁膜５を膜厚１μｍ程度に形成する。

続いて、図２３（ａ）に示すように、絶縁膜５上にメタルマスク６を載置する。このメタルマスク６は、ビア孔４に整合した位置にビア孔４よりも径の小さい開孔６ａが形成されており、ビア孔４に開孔６ａが含まれる（即ち、開孔６ａの外周がビア孔４の外周の内側に位置する）ようにシリコン半導体基板１の裏面上で位置合わせしてメタルマスク６を絶縁膜５上に重ね、台座２０の下部に設けた磁石７の磁力によりメタルマスク６の位置を固定する。

そして、メタルマスク６を用いて絶縁膜５をドライエッチングする。このとき、絶縁膜５のビア孔４の底部上に位置する開孔６ａに相当する部分がエッチング除去され、端子部２ａの表面の一部が露出する。

続いて、メタルマスク６を除去した後、図２３（ｂ）に示すように、絶縁膜５上にこれよりも厚い切削可能な有機絶縁材料、ここでは膜厚３０μｍ程度のポリイミド等からなる絶縁フィルム８を貼り付ける。この絶縁フィルム８は、ビア孔４に整合した位置にビア孔４よりも径の大きい開孔８ａが形成されており、開孔８ａにビア孔４が含まれるようにシリコン半導体基板１の裏面上で位置合わせして絶縁フィルム８を例えば糊を介して貼り付ける。絶縁フィルム８及びこの糊の耐熱温度は、後述する貫通電極の形成プロセス時における最大温度を超える値である。

ここで、第１の実施形態と同様に、例えば図６に示すように、絶縁フィルム８を個々のＬＳＩ素子３１に対応したサイズのものとして、個々のＬＳＩ素子３１ごとに絶縁フィルム８を位置合わせして貼り付けるようにしたり、図７に示すように、絶縁フィルム８を複数のＬＳＩ素子３１のブロック３０に対応したサイズのものとして、ブロック３０ごとに絶縁フィルム８を位置合わせして貼り付けても良い。

続いて、図２４（ａ）に示すように、ビア孔４及び開孔８ａの内壁面を覆うように絶縁フィルム８上にＴａＮやＴｉＮ等からなるバリアメタル層９をＣＶＤ法又はスパッタ法等により形成した後、導電材、ここではＣｕからなるメッキシード層（不図示）をＣＶＤ法又はスパッタ法等により形成する。

続いて、図２４（ｂ）に示すように、メッキ法によりビア孔４及び開孔８ａを埋め込むようにバリアメタル層９上に導電材、ここではＣｕ１０を堆積する。なお導電材として、例えばＣｕの替わりにＡｕ，Ａｇ，Ｎｉ，Ｓｎ、またはＣｕとこれらとを適宜の割合で使用した合金等を用いても良い。

続いて、図２５に示すように、Ｃｕ１０及び絶縁フィルム８にダイアモンド等からなる硬質のバイト１１を用いた切削加工を施し、Ｃｕ１０の絶縁フィルム８上の部分及び絶縁フィルム８の上層部分を除去する。これにより、Ｃｕ１０の表面及び絶縁フィルム８の表面が連続して平坦とされ、ビア孔４及び開孔８ａをＣｕで充填し、高さが揃えられてなる各貫通電極１２が形成される。貫通電極１２は、シリコン半導体基板１を裏面から貫通し、ビア孔４の底部で端子部２ａを介してＬＳＩ素子と電気的に接続されてなるものである。

続いて、図２６（ａ）に示すように、各貫通電極１２上にバンプ、ここでは半田バンプ２３を形成する。

そして、図２６（ｂ）に示すように、図２０〜図２６（ａ）と同様の工程を経た後、例えばＬＳＩ素子ごとにシリコン半導体基板１からＬＳＩチップ２４として切り出し、各ＬＳＩチップ２４を同様に図２０〜図２６（ａ）の工程を経たシリコン半導体基板１上に積層する。具体的には、シリコン半導体基板１の半田バンプ２３上にＬＳＩチップ２４の突起電極２２を、例えば熱処理、超音波処理及びプラズマ活性化処理し、接続して積層一体化する。これにより、一対の端子部２ａが貫通電極１２を介して接続されることになる。

なお、上記の例ではＬＳＩ素子２を２層に積層する場合について説明したが、３層以上に積層してなる複合半導体装置を作製する場合もある。

このように、本実施形態によれば、シリコン半導体基板１との絶縁及び機械強度を十分に確保する貫通電極１２を容易且つ確実に形成し、容易且つ確実にチップを積層一体化することにより、信頼性の高い複合半導体装置を実現することが可能となる。更に、併設された各貫通電極１２の高さのバラツキを容易且つ高度に解消し、しかも同時に貫通電極１２の表面を、これを埋め込む絶縁フィルム８の表面と連続して平坦化することにより、貫通電極１２の機械的衝撃に対する更なる耐性を確実に確保することが可能となる。

なお、本実施形態では第１の実施形態の貫通電極を有する複数の半導体装置を接続し積層してなる複合半導体装置を例示したが、第２の実施形態の貫通電極を有する複数の半導体装置から複合半導体装置を構成しても良い。

また、第１〜第３の実施形態では、貫通電極をシリコンウェーハの裏面（第２の主面）に形成する場合を例示したが、電極を表面（第１の主面）に形成する場合にも、本発明は適用可能である。この場合、例えば第２の実施形態の半導体装置に適用した例を図２７に示す。

ここでは、シリコン半導体基板１上に不純物拡散領域７１と、絶縁膜６２に埋設された薄膜電子回路６１とを形成する。次に、絶縁膜６２に薄膜電子回路６１の端子部６１ａの表面の一部を露出させるビア孔６２ａを形成する。そして、ビア孔４よりも径の大きい開孔４２ａと、ビア孔４に隣接した開孔４２ｂとが形成された絶縁フィルム４２を用い、開孔４２ａにビア孔６２ａが含まれるように位置合わせして絶縁膜６２上に絶縁フィルム４２を接着剤層４３により貼り付ける。絶縁フィルム４２は、開孔４２ａの側壁面から薄膜電子回路４５の接続部４５ａが、開孔４２ｂの底面から薄膜電子回路４５の接続部４５ｃがそれぞれ露出している。

そして、バリアメタル層９を形成し、開孔４２ａ，及び４２ｃを埋め込むようにバリアメタル層９上に導電材、ここではＣｕ１０を堆積する。そして、Ｃｕ１０及び絶縁フィルム４２にダイアモンド等からなる硬質のバイトを用いた切削加工を施し、Ｃｕ１０の絶縁フィルム４２上の部分及び絶縁フィルム４２の絶縁樹脂層４４の上層部分を除去する。これにより、Ｃｕ１０の表面及び絶縁フィルム４２の表面が連続して平坦とされ、ビア孔６２ａ及び開孔４２ａをＣｕで充填し、高さが揃えられてなる各電極６３が形成されるとともに、開孔４２ｂをＣｕで充填し、高さが揃えられてなる各電極６４が形成される。電極６３は、ビア孔６２ａの内壁面の底部で端子部６１ａを介して薄膜電子回路６１と、開孔４２ａの内壁面の側部で接続部４５ａを介して薄膜電子回路４５と、それぞれ電気的に接続されてなるものである。他方、電極６４は、開孔４２ｂの内壁面の底部で接続部４５ｃを介して薄膜電子回路４５と接続されてなるものである。

以上説明した第１〜第３の実施形態の（複合）半導体装置は、様々なデバイスに適用可能である。適用の具体例を図２８に示す。
図２８（ｂ）には、図２８（ａ）に示す本実施形態の複合型半導体装置をスタック型のフラッシュメモリ１１１として本実施形態の半導体装置を適用し、大記憶容量化を実現する例を示す。

このように、本実施形態の（複合）半導体装置を各種デバイスに適用することにより、貫通電極で最短距離の配線を形成する。これにより更なる高速化が実現し、併せて超小型化に寄与する。

−付記−
以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）一方の主面に半導体素子が形成された半導体基板において、前記半導体基板の他方の主面から前記半導体素子の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記接続部位の一部を露出させる工程と、
前記半導体基板の前記他方の主面上に、前記第１の開孔よりも大きい第２の開孔を有してなるフィルム状の第２の絶縁膜を、前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
前記第２の絶縁膜上に、前記第１及び第２の開孔を共に埋め込むように導電膜を形成する工程と、
前記導電膜の一部及び前記第２の絶縁膜の一部を除去し、前記第１及び第２の開孔を充填して前記接続部位と接続されてなる貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。

（付記２）一方の主面に半導体素子が形成された半導体基板において、前記半導体基板の他方の主面から前記半導体素子の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記接続部位の一部を露出させる工程と、
前記半導体基板の前記他方の主面上に、前記第１の開孔よりも大きい第２の開孔を有してなるフィルム状の第２の絶縁膜を、前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
少なくとも前記第１及び第２の開孔に導電材を充填して、前記接続部位と電気的に接続する導電膜を形成する工程と、
前記導電膜の一部及び前記第２の絶縁膜の一部を除去し、前記接続部位と電気的に接続されてなる貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。

（付記３）前記貫通電極を形成するに際して、前記導電膜及び前記第２の絶縁膜を切削加工し、前記導電膜の表面及び前記第２の絶縁膜の表面を連続して平坦化することを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）一方の主面に第１の電子回路が形成された半導体基板において、前記半導体基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に絶縁膜を形成する工程と、
前記絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記第１の接続部位の一部を露出させる工程と、
前記第１の開孔よりも大きい第２の開孔を有し、第２の電子回路が絶縁材料内に埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなるフィルムを、前記半導体基板の前記他方の主面上に前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
前記フィルム上に、前記第１及び第２の開孔を共に埋め込むように導電膜を形成する工程と、
前記導電膜の一部及び前記フィルムの一部を除去し、前記第１及び第２の開孔を充填して前記第１及び第２の接続部位と接続されてなる貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。

（付記５）一方の主面に第１の電子回路が形成された半導体基板において、前記半導体基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に絶縁膜を形成する工程と、
前記絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記第１の接続部位の一部を露出させる工程と、
前記第１の開孔よりも大きい第２の開孔を有し、内部に第２の電子回路が埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなるフィルムを、前記半導体基板の前記他方の主面上に前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
少なくとも前記第１及び第２の開孔に導電材を充填して、前記第１及び第２の接続部位と電気的に接続する導電膜を形成する工程と、
前記導電膜の一部及び前記フィルムの一部を除去し、前記第１及び第２の接続部位と電気的に接続されてなる貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。

（付記６）前記フィルムは、前記第２の開孔と隣接して前記第２の電子回路の第３の接続部位を露出させる第３の開孔を有しており、
前記導電膜を前記第１及び第２の開孔と共に前記第３の開孔を埋め込むように形成し、前記第３の接続部位と電気的に接続されてなる電極を前記貫通電極と共に形成することを特徴とする付記４又は５に記載の半導体装置の製造方法。

（付記７）前記フィルムは、前記第２の電子回路が多層構造とされてなるものであることを特徴とする付記４〜６のいずれか１項に記載の半導体装置の製造方法。

（付記８）前記フィルムは、前記第２の開孔の内壁面がテーパ状とされ、上面の孔径が前記半導体基板に貼付される下面の孔径よりも大きいものであることを特徴とする付記４〜７のいずれか１項に記載の半導体装置の製造方法。

（付記９）前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面から上面及び側面を露出するように形成されているものであることを特徴とする付記４〜７のいずれか１項に記載の半導体装置の製造方法。

（付記１０）前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面から突出するように形成されているものであることを特徴とする付記４〜７のいずれか１項に記載の半導体装置の製造方法。

（付記１１）前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面を覆うように形成されているものであることを特徴とする付記４〜７のいずれか１項に記載の半導体装置の製造方法。

（付記１２）前記貫通電極を形成するに際して、前記導電膜及び前記フィルムを切削加工し、前記導電膜の表面及び前記フィルムの表面を連続して平坦化することを特徴とする付記４〜１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）前記第１の主面が前記半導体基板の表面であり、前記第２の主面が前記半導体基板の裏面であることを特徴とする付記１〜１２のいずれか１項に記載の半導体装置の製造方法。

（付記１４）前記導電膜を形成するに際して、メッキ法により金属を堆積させることを特徴とする付記１〜１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）前記導電膜を形成するに際して、蒸着法により金属を堆積させることを特徴とする付記１〜１３のいずれか１項に記載の半導体装置の製造方法。

（付記１６）前記導電膜を形成するに際して、金属ペーストを前記第１及び第２の開孔に埋め込み、前記金属ペーストを固化させることを特徴とする付記１〜１３のいずれか１項に記載の半導体装置の製造方法。

（付記１７）前記第１の開孔を形成する前に、前記半導体素子上に、前記半導体基板の前記一方の主面から突出する突起電極を形成する工程を更に含むことを特徴とする付記１〜１６のいずれか１項に記載の半導体装置の製造方法。

（付記１８）前記突起電極の上部を切削加工により除去し、前記突起電極の上面を平坦な鏡面状態とすることを特徴とする付記１７に記載の半導体装置の製造方法。

（付記１９）前記貫通電極上にハンダバンプを形成する工程を更に含むことを特徴とする付記１〜１８のいずれか１項に記載の半導体装置の製造方法。
（付記２０）前記第２の絶縁膜は個々の前記半導体素子に対応した大きさのものであり、個々の前記半導体素子ごとに前記各第２の絶縁膜を貼り付けることを特徴とする付記１〜１９のいずれか１項に記載の半導体装置の製造方法。

（付記２１）前記第２の絶縁膜は個々の複数の前記半導体素子からなるブロックに対応した大きさのものであり、個々の前記ブロックごとに前記各第２の絶縁膜を貼り付けることを特徴とする付記１〜１９のいずれか１項に記載の半導体装置の製造方法。

（付記２２）一方の主面に半導体素子が形成された半導体基板と、
前記半導体基板に、当該半導体基板の他方の主面から前記半導体素子の接続部位を露出させる第１の開孔が形成され、前記第１の開孔の内壁面を覆い底面の一部から前記接続部位の一部を露出させるように前記半導体基板の前記他方の主面に形成されてなる第１の絶縁膜と、
前記第１の開孔よりも大きい第２の開孔を有し、前記第２の開孔が前記第１の開孔を含むように前記半導体基板の前記他方の主面上に塗付されてなる、前記第１の絶縁膜よりも厚いフィルム状の第２の絶縁膜と、
前記第１及び第２の開孔を充填して前記接続部位と接続されてなる貫通電極と
を含み、
前記貫通電極の表面及び前記第２の絶縁膜の表面が連続して平坦化されてなることを特徴とする半導体装置。

（付記２３）前記半導体素子上で前記半導体基板の前記一方の主面から突出してなる突起電極を含むことを特徴とする付記２２に記載の半導体装置。

（付記２４）一方の主面に第１の電子回路が形成された半導体基板と、
前記半導体基板に、当該半導体基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔が形成され、前記第１の開孔の内壁面を覆い底面の一部から前記第１の接続部位の一部を露出させるように前記半導体基板の前記他方の主面に形成されてなる絶縁膜と、
前記第１の開孔よりも大きい第２の開孔を有し、第２の電子回路が絶縁材料内に埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなり、前記第２の開孔が前記第１の開孔を含むように前記半導体基板の前記他方の主面上に貼付されてなるフィルムと、
前記第１及び第２の開孔を充填して前記第１及び第２の接続部位と接続されてなる貫通電極と
を含み、
前記貫通電極の表面及び前記フィルムの表面が連続して平坦化されてなることを特徴とする半導体装置。

（付記２５）前記フィルムは、前記第２の開孔と隣接して前記第２の電子回路の第３の接続部位を露出させる第３の開孔を有しており、
前記第３の開孔を充填して前記第３の接続部位と電気的に接続されてなる電極を含み、
前記貫通電極の表面、前記電極の表面及び前記フィルムの表面が連続して平坦化されてなることを特徴とする付記２４に記載の半導体装置。

（付記２６）前記フィルムは、前記第２の開孔の内壁面がテーパ状とされ、上面の孔径が前記半導体基板に貼付される下面の孔径よりも大きいものであることを特徴とする付記２４又は２５に記載の半導体装置。

（付記２７）前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面から上面及び側面を露出するように形成されているものであることを特徴とする付記２４又は２５に記載の半導体装置。

（付記２８）前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面から突出するように形成されているものであることを特徴とする付記２４又は２５に記載の半導体装置。

（付記２９）前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面を覆うように形成されているものであることを特徴とする付記２４又は２５に記載の半導体装置。

（付記３０）前記突起電極の上面が平坦な鏡面状態とされてなることを特徴とする付記２４〜２９のいずれか１項に記載の半導体装置。

（付記３１）前記貫通電極上に形成されてなるバンプを含むことを特徴とする付記２４〜３０のいずれか１項に記載の半導体装置。

（付記３２）付記２２〜３１のいずれか１項に記載の半導体装置を少なくとも２つ含み、
着目する一組の前記半導体装置において、一方の前記半導体装置の前記貫通電極と他方の前記半導体装置の突起電極とが接続され、積層一体化されていることを特徴とする複合半導体装置。

（付記３３）各半導体装置は前記貫通電極上にバンプを有しており、
着目する一組の前記半導体装置において、一方の前記半導体装置の前記バンプと他方の前記半導体装置の突起電極とが接続され、積層一体化されていることを特徴とする付記３２に記載の複合半導体装置。

第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図３に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図４に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。絶縁フィルムをシリコンウェーハに貼り付ける具体的な一例を示す概略平面図である。絶縁フィルムをシリコンウェーハに貼り付ける具体的な他の例を示す概略平面図である。本発明が適用される半導体装置の概観を示す概略斜視図である。本発明が適用され、本実施形態において開示される半導体装置の概観を示す概略斜視図である。素子領域にＭＯＳトランジスタが形成された様子を示す概略断面図である。第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図１１に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図１２に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図１３に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図１４に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図１５に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。第２の実施形態による半導体装置の製造方法の変形例１を工程順に示す概略断面図である。図１７に引き続き、第２の実施形態による半導体装置の製造方法の変形例１を工程順に示す概略断面図である。第２の実施形態による半導体装置の変形例２を示す概略断面図である。第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図２０に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図２１に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図２２に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図２３に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図２４に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図２５に引き続き、第３の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。本発明の半導体装置の他の例を示す概略断面図である。第１〜第３の実施形態の（複合）半導体装置を各種デバイスに適用する具体例を示す模式図である。

符号の説明

１シリコンウェーハ
２ＬＳＩ素子の形成領域
２ａ，４１ａ，６１ａ端子部
２ｂ表面接続部位
３フォトレジスト
３ａ，６ａ，８ａ，２１ａ，４２ａ，４２ｂ開孔
４，６２ａビア孔
５，２１，６２絶縁膜
６メタルマスク
７磁石
８，４２絶縁フィルム
９バリアメタル層
１０Ｃｕ
１１バイト
１２貫通電極
２０台座
２２突起電極
２３半田バンプ
２４ＬＳＩチップ
３０ブロック
３１ＬＳＩ素子
４１，４５，６１薄膜電子回路
４３接着剤層
４４絶縁樹脂層
４５ａ，４５ｂ，４５ｃ接続部
５１，６３，６４電極
１１１スタック型フラッシュメモリ

Claims

一方の主面に半導体素子が形成された半導体基板において、前記半導体基板の他方の主面から前記半導体素子の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記接続部位の一部を露出させる工程と、
前記半導体基板の前記他方の主面上に、前記第１の開孔よりも大きい第２の開孔を有してなるフィルム状の第２の絶縁膜を、前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
前記第２の絶縁膜上に、前記第１及び第２の開孔を共に埋め込むように導電膜を形成する工程と、
前記導電膜の表面及び前記第２の絶縁膜の表面を連続して平坦化し、前記第１及び第２の開孔を充填して前記接続部位と接続されてなる貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
一方の主面に半導体素子が形成された半導体基板において、前記半導体基板の他方の主面から前記半導体素子の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記接続部位の一部を露出させる工程と、
前記半導体基板の前記他方の主面上に、前記第１の開孔よりも大きい第２の開孔を有してなるフィルム状の第２の絶縁膜を、前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
少なくとも前記第１及び第２の開孔に導電材を充填して、前記接続部位と電気的に接続する導電膜を形成する工程と、
前記導電膜の表面及び前記第２の絶縁膜の表面を連続して平坦化し、前記接続部位と電気的に接続されてなる貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記貫通電極を形成するに際して、前記導電膜及び前記第２の絶縁膜を切削加工し、前記導電膜の表面及び前記第２の絶縁膜の表面を連続して平坦化することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第１の開孔を形成する前に、前記半導体素子上に、前記半導体基板の前記一方の主面から突出する突起電極を形成する工程を更に含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
前記突起電極の上部を切削加工により除去し、前記突起電極の上面を平坦な鏡面状態とすることを特徴とする請求項４に記載の半導体装置の製造方法。
前記第２の絶縁膜は個々の前記半導体素子に対応した大きさのものであり、個々の前記半導体素子ごとに前記各第２の絶縁膜を貼り付けることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
前記第２の絶縁膜は個々の複数の前記半導体素子からなるブロックに対応した大きさのものであり、個々の前記ブロックごとに前記各第２の絶縁膜を貼り付けることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
一方の主面に第１の電子回路が形成された半導体基板において、前記半導体基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に絶縁膜を形成する工程と、
前記絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記第１の接続部位の一部を露出させる工程と、
前記第１の開孔よりも大きい第２の開孔を有し、第２の電子回路が絶縁材料内に埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなるフィルムを、前記半導体基板の前記他方の主面上に前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
前記フィルム上に、前記第１及び第２の開孔を共に埋め込むように導電膜を形成する工程と、
前記導電膜の表面及び前記フィルムの表面を連続して平坦化し、前記第１及び第２の開孔を充填して前記第１及び第２の接続部位と接続されてなる貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
一方の主面に第１の電子回路が形成された半導体基板において、前記半導体基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記半導体基板の前記他方の主面に絶縁膜を形成する工程と、
前記絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記第１の接続部位の一部を露出させる工程と、
前記第１の開孔よりも大きい第２の開孔を有し、内部に第２の電子回路が埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなるフィルムを、前記半導体基板の前記他方の主面上に前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
少なくとも前記第１及び第２の開孔に導電材を充填して、前記第１及び第２の接続部位と電気的に接続する導電膜を形成する工程と、
前記導電膜の表面及び前記フィルムの表面を連続して平坦化し、前記第１及び第２の接続部位と電気的に接続されてなる貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記貫通電極を形成するに際して、前記導電膜及び前記フィルムを切削加工し、前記導電膜の表面及び前記フィルムの表面を連続して平坦化することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
前記第１の開孔を形成する前に、前記第１の電子回路上に、前記半導体基板の前記一方の主面から突出する突起電極を形成する工程を更に含むことを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
前記突起電極の上部を切削加工により除去し、前記突起電極の上面を平坦な鏡面状態とすることを特徴とする請求項１１に記載の半導体装置の製造方法。
前記第２の絶縁膜は個々の前記第１の電子回路に対応した大きさのものであり、個々の前記第１の電子回路ごとに前記各第２の絶縁膜を貼り付けることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置の製造方法。
前記第２の絶縁膜は個々の複数の前記第１の電子回路からなるブロックに対応した大きさのものであり、個々の前記ブロックごとに前記各第２の絶縁膜を貼り付けることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置の製造方法。
前記フィルムは、前記第２の開孔と隣接して前記第２の電子回路の第３の接続部位を露出させる第３の開孔を有しており、
前記導電膜を前記第１及び第２の開孔と共に前記第３の開孔を埋め込むように形成し、
前記第３の接続部位と電気的に接続されてなる電極を前記貫通電極と共に形成することを特徴とする請求項８〜１４のいずれか１項に記載の半導体装置の製造方法。
前記フィルムは、前記第２の電子回路が多層構造とされてなるものであることを特徴とする請求項８〜１５のいずれか１項に記載の半導体装置の製造方法。
前記フィルムは、前記第２の開孔の内壁面がテーパ状とされ、上面の孔径が前記半導体基板に貼付される下面の孔径よりも大きいものであることを特徴とする請求項８〜１６のいずれか１項に記載の半導体装置の製造方法。
前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面から上面及び側面を露出するように形成されているものであることを特徴とする請求項８〜１６のいずれか１項に記載の半導体装置の製造方法。
前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面から突出するように形成されているものであることを特徴とする請求項８〜１６のいずれか１項に記載の半導体装置の製造方法。
前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面を覆うように形成されているものであることを特徴とする請求項８〜１６のいずれか１項に記載の半導体装置の製造方法。
前記一方の主面が前記半導体基板の表面であり、前記他方の主面が前記半導体基板の裏面であることを特徴とする請求項１〜２０のいずれか１項に記載の半導体装置の製造方法。
前記導電膜を形成するに際して、メッキ法により金属を堆積させることを特徴とする請求項１〜２１のいずれか１項に記載の半導体装置の製造方法。
前記導電膜を形成するに際して、蒸着法により金属を堆積させることを特徴とする請求項１〜２１のいずれか１項に記載の半導体装置の製造方法。
前記導電膜を形成するに際して、金属ペーストを前記第１及び第２の開孔に埋め込み、
前記金属ペーストを固化させることを特徴とする請求項１〜２１のいずれか１項に記載の半導体装置の製造方法。
前記貫通電極上にハンダバンプを形成する工程を更に含むことを特徴とする請求項１〜２４のいずれか１項に記載の半導体装置の製造方法。
一方の主面に半導体素子が形成された半導体基板と、
前記半導体基板に、当該半導体基板の他方の主面から前記半導体素子の接続部位を露出させる第１の開孔が形成され、前記第１の開孔の内壁面を覆い底面の一部から前記接続部位の一部を露出させるように前記半導体基板の前記他方の主面に形成されてなる第１の絶縁膜と、
前記第１の開孔よりも大きい第２の開孔を有し、前記第２の開孔が前記第１の開孔を含むように前記半導体基板の前記他方の主面上に貼付されてなる、前記第１の絶縁膜よりも厚いフィルム状の第２の絶縁膜と、
前記第１及び第２の開孔を充填して前記接続部位と接続されてなる貫通電極と
を含み、
前記貫通電極の表面及び前記第２の絶縁膜の表面が連続して平坦化されてなることを特徴とする半導体装置。
前記半導体素子上で前記半導体基板の前記一方の主面から突出してなる突起電極を含むことを特徴とする請求項２６に記載の半導体装置。
前記突起電極の上面が平坦な鏡面状態とされてなることを特徴とする請求項２７に記載の半導体装置。
前記貫通電極上に形成されてなるバンプを含むことを特徴とする請求項２６〜２８のいずれか１項に記載の半導体装置。
請求項２７又は２８に記載の半導体装置を少なくとも２つ含み、
着目する一組の前記半導体装置において、一方の前記半導体装置の前記貫通電極と他方の前記半導体装置の前記突起電極とが接続され、積層一体化されていることを特徴とする複合半導体装置。
前記各半導体装置は前記貫通電極上にバンプを有しており、
着目する一組の前記半導体装置において、一方の前記半導体装置の前記バンプと他方の前記半導体装置の前記突起電極とが接続され、積層一体化されていることを特徴とする請求項３０に記載の複合半導体装置。
一方の主面に第１の電子回路が形成された半導体基板と、
前記半導体基板に、当該半導体基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔が形成され、前記第１の開孔の内壁面を覆い底面の一部から前記第１の接続部位の一部を露出させるように前記半導体基板の前記他方の主面に形成されてなる絶縁膜と、
前記第１の開孔よりも大きい第２の開孔を有し、第２の電子回路が絶縁材料内に埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなり、前記第２の開孔が前記第１の開孔を含むように前記半導体基板の前記他方の主面上に貼付されてなるフィルムと、
前記第１及び第２の開孔を充填して前記第１及び第２の接続部位と接続されてなる貫通電極と
を含み、
前記貫通電極の表面及び前記フィルムの表面が連続して平坦化されてなることを特徴とする半導体装置。
前記フィルムは、前記第２の開孔と隣接して前記第２の電子回路の第３の接続部位を露出させる第３の開孔を有しており、
前記第３の開孔を充填して前記第３の接続部位と電気的に接続されてなる電極を含み、
前記貫通電極の表面、前記電極の表面及び前記フィルムの表面が連続して平坦化されてなることを特徴とする請求項３２に記載の半導体装置。
前記フィルムは、前記第２の開孔の内壁面がテーパ状とされ、上面の孔径が前記半導体基板に貼付される下面の孔径よりも大きいものであることを特徴とする請求項３２又は３３に記載の半導体装置。
前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面から上面及び側面を露出するように形成されているものであることを特徴とする請求項３２又は３３に記載の半導体装置。
前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面から突出するように形成されているものであることを特徴とする請求項３２又は３３に記載の半導体装置。
前記フィルムは、前記第２の電子回路の前記第２の接続部位が前記第２の開孔の内壁面を覆うように形成されているものであることを特徴とする請求項３２又は３３に記載の半導体装置。
前記第１の電子回路上で前記半導体基板の前記一方の主面から突出してなる突起電極を含むことを特徴とする請求項３２〜３７のいずれか１項に記載の半導体装置。
前記突起電極の上面が平坦な鏡面状態とされてなることを特徴とする請求項３８に記載の半導体装置。
前記貫通電極上に形成されてなるバンプを含むことを特徴とする請求項３２〜３９のいずれか１項に記載の半導体装置。
請求項３８又は３９に記載の半導体装置を少なくとも２つ含み、
着目する一組の前記半導体装置において、一方の前記半導体装置の前記貫通電極と他方の前記半導体装置の前記突起電極とが接続され、積層一体化されていることを特徴とする複合半導体装置。
前記各半導体装置は前記貫通電極上にバンプを有しており、
着目する一組の前記半導体装置において、一方の前記半導体装置の前記バンプと他方の前記半導体装置の前記突起電極とが接続され、積層一体化されていることを特徴とする請求項４１に記載の複合半導体装置。
一方の主面に素子が形成された基板において、前記基板の他方の主面から前記素子の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記基板の前記他方の主面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記接続部位の一部を露出させる工程と、
前記基板の前記他方の主面上に、前記第１の開孔よりも大きい第２の開孔を有してなるフィルム状の第２の絶縁膜を、前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
前記第２の絶縁膜上に、前記第１及び第２の開孔を共に埋め込むように導電膜を形成する工程と、
前記導電膜の表面及び前記第２の絶縁膜の表面を連続して平坦化し、前記第１及び第２の開孔を充填して前記接続部位と接続されてなる貫通電極を形成する工程と
を含むことを特徴とする貫通電極の形成方法。
一方の主面に素子が形成された基板において、前記基板の他方の主面から前記素子の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記基板の前記他方の主面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記接続部位の一部を露出させる工程と、
前記基板の前記他方の主面上に、前記第１の開孔よりも大きい第２の開孔を有してなるフィルム状の第２の絶縁膜を、前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
少なくとも前記第１及び第２の開孔に導電材を充填して、前記接続部位と電気的に接続する導電膜を形成する工程と、
前記導電膜の表面及び前記第２の絶縁膜の表面を連続して平坦化し、前記接続部位と電気的に接続されてなる貫通電極を形成する工程と
を含むことを特徴とする貫通電極の形成方法。
一方の主面に第１の電子回路が形成された基板において、前記基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記基板の前記他方の主面に絶縁膜を形成する工程と、
前記絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記第１の接続部位の一部を露出させる工程と、
前記第１の開孔よりも大きい第２の開孔を有し、第２の電子回路が絶縁材料内に埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなるフィルムを、前記基板の前記他方の主面上に前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
前記フィルム上に、前記第１及び第２の開孔を共に埋め込むように導電膜を形成する工程と、
前記導電膜の表面及び前記フィルムの表面を連続して平坦化し、前記第１及び第２の開孔を充填して前記第１及び第２の接続部位と接続されてなる貫通電極を形成する工程と
を含むことを特徴とする貫通電極の形成方法。
一方の主面に第１の電子回路が形成された基板において、前記基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔を形成する工程と、
前記第１の開孔の内壁面を覆うように前記基板の前記他方の主面に絶縁膜を形成する工程と、
前記絶縁膜の前記第１の開孔の底面に位置する部分を除去して、前記第１の接続部位の一部を露出させる工程と、
前記第１の開孔よりも大きい第２の開孔を有し、内部に第２の電子回路が埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなるフィルムを、前記基板の前記他方の主面上に前記第２の開孔が前記第１の開孔を含むように位置合わせして貼り付ける工程と、
少なくとも前記第１及び第２の開孔に導電材を充填して、前記第１及び第２の接続部位と電気的に接続する導電膜を形成する工程と、
前記導電膜の表面及び前記フィルムの表面を連続して平坦化し、前記第１及び第２の接続部位と電気的に接続されてなる貫通電極を形成する工程と
を含むことを特徴とする貫通電極の形成方法。
一方の主面に素子が形成された基板と、
前記基板に、当該基板の他方の主面から前記素子の接続部位を露出させる第１の開孔が形成され、前記第１の開孔の内壁面を覆い底面の一部から前記接続部位の一部を露出させるように前記基板の前記他方の主面に形成されてなる第１の絶縁膜と、
前記第１の開孔よりも大きい第２の開孔を有し、前記第２の開孔が前記第１の開孔を含むように前記基板の前記他方の主面上に貼付されてなる、前記第１の絶縁膜よりも厚いフィルム状の第２の絶縁膜と、
前記第１及び第２の開孔を充填して前記接続部位と接続されてなる貫通電極とを含み、
前記貫通電極の表面及び前記第２の絶縁膜の表面が連続して平坦化されてなることを特徴とする実装構造体。
一方の主面に第１の電子回路が形成された基板と、
前記基板に、当該基板の他方の主面から前記第１の電子回路の第１の接続部位を露出させる第１の開孔が形成され、前記第１の開孔の内壁面を覆い底面の一部から前記第１の接続部位の一部を露出させるように前記基板の前記他方の主面に形成されてなる絶縁膜と、
前記第１の開孔よりも大きい第２の開孔を有し、第２の電子回路が絶縁材料内に埋設されるとともに前記第２の電子回路の第２の接続部位が前記第２の開孔の内壁面から露出してなり、前記第２の開孔が前記第１の開孔を含むように前記基板の前記他方の主面上に貼付されてなるフィルムと、
前記第１及び第２の開孔を充填して前記第１及び第２の接続部位と接続されてなる貫通電極とを含み、
前記貫通電極の表面及び前記フィルムの表面が連続して平坦化されてなることを特徴とする実装構造体。