JP4611005B2 - センサ素子 - Google Patents

Description

本発明は、センサ素子、特に、加速度センサ及び角速度センサに関する。

近年、電気、機械、自動車等の種々の産業分野で加速度センサ（１軸〜３軸）や角速度センサ（ジャイロ）の需要が高まっている。例えば、電気産業分野においては、携帯電話、デジタルカメラ、携帯情報端末、パソコン（ＰＣ）、ゲーム機器等の機器や装置に用いられる。また、ＧＰＳ（グローバル・ポジショニング・システム）等における補正や、異常振動検出によるセキュリティ用途等の幅広い分野への適用が可能なため、今後さらに需要が増大するものと考えられる。このような種々の分野への適用拡大に伴って、小型化、高性能化等、センサのスペックに対する要求が一層高まっている。

このようなセンサとしては、従来、静電容量素子を利用した加速度センサ及び角速度センサが知られている（例えば、特許文献１参照）。しかしながら、かかる従来のセンサでは製法及び構造が複雑であり、上記した種々の適用分野において、増大及び高度化する要求を満たすことは困難である。

例えば、従来技術の構成においては、上部電極及び下部電極に交流電圧を印加することによって、当該上部及び下部電極間に設けられた重錘体を上下に振動させ、その重錘体に働くコリオリ力を多軸の加速度センサで検知して２軸の角速度センサとして用いている。しかしながら、上部電極及び下部電極に交流電圧を印加する構成では、基板として配線パターン付のガラス基板等が用いられていた。電極の取り出し構造に種々の手法が用いられているが、電極の取り出しのための領域が大きく、また構造も複雑であり、センサを小型化することが困難であった。
特開２００４−１４４５９８号公報（第７頁、図７）

本発明が解決しようとする課題には、上記した問題が１例として挙げられる。本発明は、上述した問題点に鑑みてなされたものであり、その目的とするところは、構造が簡便で軽量化、小型化に適すると共に、製造も容易で高性能化に適したセンサを提供することにある。

本発明によるセンサは、所定間隔をおいて配置された導電性の上方基板及び導電性の下方基板と、上方基板および下方基板に挟まれた空間内で導電性の重錘体を変位可能に支持する導電性の中間基板と、重錘体の変位に応じた電気信号を導電性の中間基板を介して取り出す検出素子と、を有することを特徴としている。

また、本発明によるセンサは、所定間隔をおいて配置された導電性底面を有する上方基板及び導電性表面を有する下方基板と、上方基板および下方基板に挟まれた空間内で変位可能に支持された導電性の重錘体を含む中間基板と、上方基板の導電性底面と下方基板の導電性表面とに各々所定の直流電圧を印加し、かつ重錘体に交流電圧を印加して重錘体を上下振動させる手段と、上下振動する重錘体の変位に基づいて重錘体に作用した角速度を検出する検出素子と、を有することを特徴としている。

以下、本発明の実施例について図面を参照しつつ詳細に説明する。なお、以下に示す実施例において、等価な構成要素には同一の参照符を付している。

図１及び図２は、本発明の実施例１であるセンサ１０の構成を模式的に示す図である。センサ１０は、ピエゾ抵抗素子を検出素子として用い、加速度センサ又は角速度センサとして動作する。

より詳細には、図１は、センサ１０の構造を模式的に説明する平面図であり、図２は、図１の線Ａ−Ａに関する断面構造を模式的に示す断面図である。センサ１０は、シリコン等で形成された導電性の下方基板（底部基板：ＢＳ）１６上に、ＳｉＯ2により形成された第１絶縁層１５、第１シリコン層１２、ＳｉＯ2により形成された第２絶縁層１３、第２シリコン層１４、ＳｉＯ2により形成された第３絶縁層１８、及びシリコン等で形成された導電性の上方基板（ＴＳ）１９が順次設けられている。なお、第１シリコン層１２、第２絶縁層１３及び第２シリコン層１４は後述する中間基板（ＩＳ）を構成している。さらに、下方基板１６及び上方基板１９間には、上記各層の一部が除去された空隙部２９が形成されている。当該空隙部２９内には、第２シリコン層１４の一部を除去して十字形状に形成された橋梁部２８が形成されている。また、第１シリコン層１２の一部を除去することによって、橋梁部２８の下方に重錘体２５が形成されている。すなわち、第２シリコン層１４の４つの橋梁部２８が重錘体２５を支持している。橋梁部２８は可撓性を有し、重錘体２５は駆動回路による駆動や外部からの力によって空隙部２９内において、ｘ、ｙ及びｚ方向に変位可能である。また、橋梁部２８の各々には１対のピエゾ抵抗素子２１Ａ，２１Ｂが形成されている。ピエゾ抵抗素子２１Ａ，２１Ｂの抵抗値は、橋梁部２８に生ずる応力の大きさに応じて変化する。以下に、センサ１０の製造方法、詳細構造及び加速度・角速度検出について図を参照して説明する。
＜センサの製造方法＞
図３〜４を参照してセンサ１０の製造工程（STEP-１〜STEP-５）について説明する。なお、以下の製造工程は、通常の拡散技術、薄膜堆積技術、フォトリソグラフィ技術等のシリコン・プロセスによって行われる。

まず、シリコン ・オン・インシュレータ（ＳＯＩ）構造のウエハ１１を用意する（STEP-１）。このＳＯＩウエハ１１は、Ｎ型の半導体基板１２上に絶縁体１３及びＮ型シリコン層１４が形成された１層ＳＯＩウエハである。例えば、基板１２は、ＣＺ法により形成された、面方位（１００）のＮ型シリコン（Ｓｉ）で、約６２５μｍの厚さを有する。絶縁体１３は、厚さが約５００nmのＳｉＯ2層が設けられている。絶縁体１３上には、Ｎ型（１００）面のシリコン層１４が約５μｍの厚さで形成されている。なお、ウエハ１１は、センサ構造体の中間基板（ＩＳ）を構成している。

次に、ウエハ１１の底面（裏面）側には絶縁膜１５が形成される。また、シリコン層１４上には、Ｐ型ドーパントの拡散によってピエゾ抵抗素子２１Ａ，２１Ｂが形成される。その後、シリコン層１４上に酸化膜等の絶縁膜１８Ａを形成し、絶縁膜１８Ａにコンタクトホールを開けてピエゾ抵抗素子２１Ａ，２１Ｂに接続された電極２２，２３，２４を形成する。電極２３は、ピエゾ抵抗素子２１Ａ，２１Ｂのそれぞれの近端を接続する電極線として形成され、電極２２，２４は、電極２３が接続されていないピエゾ抵抗素子２１Ａ，２１Ｂのもう一方の端部（遠端）に接続されている。電極２２，２３，２４の形成後、電極２２，２３，２４を被覆する酸化膜等の絶縁膜１８Ｂを形成する（STEP-２）。また、図には、電極２２に接続されるパッド電極２２Ａが形成されている場合を示している。なお、電極２２，２３，２４は配線電極（図示しない）によって後述する端子に接続されている。

次に、ウェハ裏面の加工として通常のフォトエッチ工程で重錘体２５及び橋梁部２８を含む領域について、絶縁膜１５と所定の厚さのシリコン層１２をエッチングする(図示しない)。さらに、絶縁膜１８Ｂ上に保護用のフォトレジストＰＲを形成する。また、絶縁膜１５上にもフォトレジストＰＲを形成する。フォトリソグラフィによって底面側のフォトレジストＰＲをパターニングし、シリコン基板１２をエッチングで除去することによって重錘体２５を形成する（STEP-３）。なお、フォトレジストＰＲのパターニング、及び絶縁膜１５及びシリコン基板１２のエッチング除去は、ピエゾ抵抗素子２１Ａ，２１Ｂが橋梁部２８の両端部に位置するように行われる。

さらに、絶縁体１３をエッチングで除去し、フォトレジストＰＲを剥離する（STEP-４）。その後、接着剤等によって裏面の絶縁膜１５の下にシリコン等の導電性の下方基板（ＢＳ）１６を貼り付ける。また、空隙部２９に対応する大きさの溝２９Ａを形成したシリコン等の導電性の上方基板（ＢＳ）１９を溝２９Ａ側を下方、すなわち絶縁膜１８Ｂ側にして接着剤等によって絶縁膜１８Ｂ上に貼り付ける（STEP-５）。なお、シリコン基板１９の両端部は除去される。シリコン基板１９の貼り付けによって溝２９Ａは、橋梁部２８及び重錘体２５が上方（＋ｚ方向）に変位できるための空隙部を形成する。なお、以下においては、上記した空隙部２９に当該空隙部２９Ａを合わせた領域を空隙部２９とも称する。上記製造工程（STEP-１〜STEP-５）により、図５に示すように、センサ１０が形成される。なお、絶縁膜１８Ａ及び１８Ｂが図１に示す絶縁膜１８に対応する。
＜角速度の検出＞
図６は、上記したセンサ１０におけるピエゾ抵抗素子の配線の一例を模式的に示す平面図である。以下においては、図中ｘ方向の橋梁部２８に配されたピエゾ抵抗素子（及びその抵抗値）を、ｘ方向に順にＲ１，Ｒ２，Ｒ３，Ｒ４とし、ｙ方向の橋梁部２８に配されたピエゾ抵抗素子（及びその抵抗値）を、ｙ方向に順にＲ５，Ｒ６，Ｒ７，Ｒ８として説明する。ピエゾ抵抗素子Ｒ１〜Ｒ８を接続する配線は、端子Ｔ１〜Ｔ８に接続されている。

図７は、図６に示す配線によって形成される検出回路を模式的に示している。図に示すように、ピエゾ抵抗素子Ｒ１〜Ｒ４、及びピエゾ抵抗素子Ｒ５〜Ｒ８によってそれぞれホイートストン・ブリッジＷＢ１，ＷＢ２が構成されている。ホイートストン・ブリッジＷＢ１において、端子Ｔ１及びＴ３間に電圧Ｖａを印加し、端子Ｔ２及びＴ４間の電位差ΔＶｘを検出する。同様に、ホイートストン・ブリッジＷＢ２において、端子Ｔ５及びＴ７間に電圧Ｖａを印加し、端子Ｔ６及びＴ８間の電位差ΔＶｙを検出する。

次に、角速度を検出する場合に、重錘体２５を運動させるための構成及び方法について以下に説明する。図８は、上方基板（ＴＳ）１９、下方基板（底部基板：ＢＳ）１６、及び中間基板（ＩＳ）のＮ型シリコン層１４へ電圧／電流印加を表す等価回路を示している。より詳細には、図９に示すように、上方基板（電極Ｅ５とする）１９に直流電位＋Ｖｄ、例えば＋５０Ｖを印加し（図中、一点鎖線で示す）、下方基板（電極Ｅ６とする）１６には直流電位−Ｖｄ、例えば−５０Ｖを印加する（図中、二点鎖線で示す）。Ｎ型シリコン層１４（電極Ｅ０とする）には、正弦波状の交流電位（振幅±Ｖａ）を印加する（図中、実線で示す）。かかる交流電位の印加に応じてＮ型シリコン層１４の電荷が変化するため（図９中段）、Ｎ型シリコン層１４はクーロン力によってｚ軸方向に振動する（図９下段）。ここで、正弦波交流の周波数は、センサ構造体固有のバネ定数と、重錘体２５及び橋梁部２８を含む振動部の質量とから定まる共振周波数とするのがエネルギーロスが最小で好ましい。しかしながら、必ずしも当該共振周波数でなくともよい。また、印加する交流電位は正弦波状に限らず、三角波状、方形波状であってもよい。また、電圧駆動の場合を説明したが、正弦波状等の交流電流によりＮ型シリコン層１４に電荷を与えたり、引き抜いたりする電流駆動を行ってもよい。

このように中間基板（ＩＳ）を正弦波状の交流電位（又は交流電流）により駆動することによって重錘体２５はｚ軸方向に振動する。振動している重錘体２５に外力（角速度）が作用すると重錘体２５にはコリオリ力が作用する。従って、ｘ軸方向に作用するコリオリ力を検出することによってｙ軸まわりの角速度を検出することができる。同様にして、ｙ軸方向に作用するコリオリ力を検出することによってｘ軸まわりの角速度を検出することができる。

かかるコリオリ力は、ピエゾ抵抗素子Ｒ１〜Ｒ８の応力による抵抗変化として検出することができる。すなわち、図７に示すホイートストン・ブリッジＷＢ１，ＷＢ２の電位差ΔＶｘ、ΔＶｙを検出することによって角速度検出を行うことができる。より具体的には、重錘体２５がｚ軸方向に振動する場合、ｙ軸まわりの回転による角速度は当該電圧変化ΔＶｘとして検出される。また、ｘ軸まわりの回転による角速度は当該電圧変化ΔＶｙとして検出される。

なお、中間基板（ＩＳ）のＮ型シリコン層１４が重錘体２５に電気的に接続するように構成してもよい。例えば、Ｎ型シリコン層１４及び重錘体２５間の絶縁体１３にスルーホール等を開け、当該スルーホール等に導電体を埋め込むプロセスを追加してもよい。

上記した構成において、重錘体２５を振動させない場合には、電位差ΔＶｘ、ΔＶｙは外力（加速度）に比例した値となり、センサ１０は加速度センサとして機能する。

以上、説明したように、本実施例によれば、一般的な半導体ウエハプロセスを利用して、構造が簡便で軽量化、小型化に適すると共に、製造も容易で高性能化に適したセンサを提供することができる。また、上方基板１９と下方基板１６に直流電位を与えるので、中間基板は電気的にシールドされた状態にあり、外部雑音に対して安定動作ができる。

尚、上述の構成では、下方基板１６及び上方基板１９をシリコン基板で構成したが、これに限らず、下方基板１６をその表面に電極層（導電性表面）を設けた絶縁基板（ガラス基板など）としてもよく、また、上方基板１９をその底面に電極層（導電性底面）を設けた絶縁基板（ガラス基板など）としてもよく、更に、下方基板１６及び上方基板１９をガラス基板などの絶縁基板で構成し、下方基板１６の表面及び上方基板１９の底面にそれぞれ電極層を設け、導電性表面を有する下方基板１６及び導電性底面を有する上方基板１９としても良い。また、２軸の加速度センサとする場合、上方基板１６と下方基板１９に電位を付与する必要はないため、絶縁基板（ガラス基板など）で構成してもよく、また、上方基板１９を設けなくても良い。

図１０及び図１１は、本発明の実施例２であるセンサ３０の構成を模式的に示すブロック図である。センサ３０は、キャパシタンス変化に基づいて加速度又は角速度を検出する加速度センサ又は角速度センサとして動作する。
＜容量型センサの構造及び製造方法＞
より詳細には、図１０は、センサ３０の構造を模式的に説明する平面図であり、図１１は、図１０の線Ａ−Ａに関する断面構造を模式的に示す断面図である。センサ３０は、シリコン等で形成された導電性の下方基板（底部基板：ＢＳ）１６上に、ＳｉＯ2により形成された第１絶縁層１５、第１シリコン層１２、ＳｉＯ2により形成された第２絶縁層１３、第２シリコン層１４、ＳｉＯ2により形成された第３絶縁層１８、及びシリコン等で形成された導電性の上方基板（ＴＳ）１９が順次設けられている。また、空隙部２９が形成され、当該空隙部２９内に橋梁部２８及び橋梁部２８の下方に重錘体２５が形成されている点は上記した実施例１と同様である。また、橋梁部２８は可撓性を有し、重錘体２５は駆動回路による駆動や外部からの力によって空隙部２９内において、ｘ、ｙ及びｚ方向に変位可能である。

以下に、センサ３０の製造方法及び構造について説明する。上記した実施例１と同様な半導体プロセスを用いてセンサ３０を製造することができる。すなわち、Ｎ型の半導体基板１２上に絶縁体１３及びＮ型シリコン層１４が形成された１層ＳＯＩウエハを用いて製造することができる。センサ３０においては、ピエゾ素子は形成されず、重錘体２５を四方から囲む側方ブロック（以下、単にブロックともいう。）が設けられている。より具体的には、第１シリコン層１２のうち、空隙部２９の外側の部分にはアイソレーション用のトレンチ３１が形成され、図１０の平面投影図に示すように、重錘体２５を四方から囲む位置に第１、第２、第３及び第４の側方ブロック３３Ａ，３３Ｂ，３３Ｃ，３３Ｄが分離形成されている。

図１１に示すように、Ｎ型シリコン層１４を貫通し、重錘体２５に電気的に接続された導電体３４Ｏが形成されている。導電体３４Ｏは電極端子３５Ｏに接続され、電極端子３５Ｏを介して重錘体２５を外部回路に接続できるようになっている。電気的に分離して形成された第１〜第４の側方ブロック３３Ａ〜３３Ｄには、それぞれＮ型シリコン層１４を貫通して形成された導電体３４Ａ〜３４Ｄが電気的に接続されている。導電体３４Ａ〜３４Ｄには電極端子３５Ａ〜３５Ｄが接続され、電極端子３５Ａ〜３５Ｄを介して第１〜第４の側方ブロック３３Ａ〜３３Ｄを外部回路に接続できるようになっている。

センサ３０は、重錘体２５の表面に形成される電極Ｅ０と、第１〜第４の側方ブロック３３Ａ〜３３Ｄの上記電極Ｅ０に対向する面に形成される電極Ｅ１〜Ｅ４と、のそれぞれ間の容量（キャパシタンス）Ｃ１〜Ｃ４の変化に基づいて加速度又は角速度を検出するよう構成されている。なお、以下においては、電極Ｅ０と、電極Ｅ１〜Ｅ４と、によって形成されるキャパシタについてもＣ１〜Ｃ４の参照符を付して説明する。
＜角速度の検出＞
図１２は、上記したセンサ３０の加速度及び角速度を検出する場合の検出回路の一例を示すブロック図である。

角速度を検出する場合には、上記実施例１と同様に、例えば、上方基板１９に直流電位＋Ｖｄを、下方基板１６に直流電位−Ｖｄを印加し、Ｎ型シリコン層１４には、正弦波状の交流電位（振幅±Ｖａ）を印加する（図中、実線で示す）。すなわち、交流電位の印加に応じて重錘体２５がｚ軸方向に振動するようにした状態で後述する容量変化の検出を行う。なお、電圧駆動の場合を説明したが、電流駆動を行ってもよいのは同様である。

図１２に示すように、ｘ方向に形成されるキャパシタであるキャパシタＣ１，Ｃ３の容量変化が検出される。すなわち、重錘体２５の電極Ｅ０及び第１ブロックの電極Ｅ１によって形成されるキャパシタＣ１の容量変化は容量−電圧変換回路（ＣＶ変換回路）３７Ａによって電圧変化Ｖ１に変換される。さらに、重錘体２５の電極Ｅ０及び第３ブロックの電極Ｅ３によって形成されるキャパシタＣ３の容量変化はＣＶ変換回路３７Ｃによって電圧変化Ｖ３に変換される。減算器３８Ａにおいて電圧変化Ｖ１，Ｖ３の差分ΔＶｘが得られる。電圧差ΔＶｘによってｙ軸まわりの回転による角速度が得られる。

また、ｙ方向に形成されるキャパシタであるキャパシタＣ２，Ｃ４の容量変化が検出される。すなわち、重錘体２５の電極Ｅ０及び第２ブロックの電極Ｅ２によって形成されるキャパシタＣ２の容量変化はＣＶ変換回路３７Ｂによって電圧変化Ｖ２に変換される。さらに、重錘体２５の電極Ｅ０及び第４ブロックの電極Ｅ４によって形成されるキャパシタＣ４の容量変化はＣＶ変換回路３７Ｄによって電圧変化Ｖ４に変換される。減算器３８Ｃにおいて電圧変化Ｖ２，Ｖ４の差分ΔＶｙが得られる。電圧差ΔＶｙによってｘ軸まわりの回転による角速度が得られる。

上記した構成において、重錘体２５を振動させない場合には、電位差ΔＶｘ、ΔＶｙは加速度に比例した値となり、センサ３０は加速度センサとして機能することになる。

以上、説明したように、本実施例によれば、一般的な半導体ウエハプロセスを利用して、構造が簡便で軽量化、小型化に適すると共に、製造も容易で高性能化に適したセンサを提供することができる。また、上方基板１９と下方基板１６に直流電位を与えるので、中間基板は電気的にシールドされた状態にあり、外部雑音に対して安定動作ができる。

尚、上述の構成では、下方基板１６及び上方基板１９をシリコン基板で構成したが、これに限らず、下方基板１６をその表面に電極層（導電性表面）を設けた絶縁基板（ガラス基板など）としてもよく、また、上方基板１９をその底面に電極層（導電性底面）を設けた絶縁基板（ガラス基板など）としてもよく、更に、下方基板１６及び上方基板１９をガラス基板などの絶縁基板で構成し、下方基板１６の表面及び上方基板１９の底面にそれぞれ電極層を設け、導電性表面を有する下方基板１６及び導電性底面を有する上方基板１９としても良い。また、２軸の加速度センサとする場合、上方基板１６と下方基板１９に電位を付与する必要はないため、絶縁基板（ガラス基板など）で構成してもよく、また、上方基板１９を設けなくても良い。

次に、本発明の実施例３について説明する。上記した実施例においては、Ｎ型の半導体基板１２上に絶縁体１３及びＮ型シリコン層１４が形成された１層ＳＯＩウエハを用いてセンサを製造する場合について説明したが、多層ＳＯＩウエハを用いて製造することも可能である。

図１３は、２層ＳＯＩウエハ４１の断面構造を示す断面図である。具体的には、Ｎ型の半導体基板１６上に、第１絶縁層１５、第１シリコン層１２、ＳｉＯ2により形成された第２絶縁層１３、第２シリコン層１４が順次積層された構造を有している。簡単に言えば、上記実施例においては、１層ＳＯＩウエハ基板に第１絶縁層１５及び半導体基板１６が後のプロセスによって形成されたが、本実施例においては、１層ＳＯＩウエハに半導体基板１６及び第１絶縁層１５を加えた２層ＳＯＩウエハが用いられる。

例えば、半導体基板１６は、ＣＺ法により形成された、面方位（１００）のＮ型シリコン（Ｓｉ）で、約５００μｍの厚さを有する（10-20Ωcm）。第１絶縁層１５は、厚さが約３μｍのＳｉＯ2層である。後述するように、第１絶縁層１５の厚さによって重錘体２５と下方基板１６との距離が規定される。第１シリコン層１２は、約２０μｍの厚さを有するＮ型シリコンである（10-20Ωcm）。第２絶縁層１３は、厚さが約３００nmのＳｉＯ2層である。また、第２シリコン層１４は、約２μｍの厚さを有するＮ型シリコンである（10-20Ωcm）。

かかる２層ＳＯＩウエハ４１には、エッチングプロセスによって空隙部２９及び重錘体２５が形成される。例えば、図１４に示すように、エッチング用の孔３９を第２シリコン層１４上に形成し、順次適切なエッチング液やエッチングガス等を当該エッチング孔３９から導入することにより各層を選択エッチングすることができ、２層ＳＯＩウエハ４１内に空隙部２９、重錘体２５、橋梁部２８等の必要な内部構造を形成することができる。図１５は、上記２層ＳＯＩウエハ４１をエッチングした後の内部構造（断面）を示している。この場合、半導体基板１６が上記した導電性の下方基板（底部基板：ＢＳ）に、上記第１シリコン層１２の中央部の一部が導電性の重錘体２５に、上記第２シリコン層１４の一部が重錘体２５を支持する橋梁部２８をそれぞれ構成している。

なお、エッチング液等を用いたウエハプロセスにより、空隙部２９及び重錘体２５を形成する場合を例に説明したが、ＰＳＧ犠牲層とＰｏｌｙ−Ｓｉ成膜を利用した表面マイクロマシーニング（surface micro machining）によって内部構造を形成することもできる。

以上、説明したように、本実施例によれば、基板の接着等を行うことなく、一連の、しかも一般的な半導体ウエハプロセスを利用して、構造が簡便で軽量化、小型化に適すると共に、製造も容易で高性能化に適したセンサを提供することができる。

実施例２における２層ＳＯＩウエハ４１の代わりに、３層ＳＯＩウエハを用いることもできる。図１６は、３層ＳＯＩウエハ５１の断面構造を示す図である。具体的には、半導体基板１６は、ＣＺ法により形成された、面方位（１００）のＮ型シリコン（Ｓｉ）で、約５００μｍの厚さを有する。半導体基板１６上には、第１下層絶縁層１５Ａ、間隔規定用シリコン層１５Ｂ、第１上層絶縁層１５Ｃがこの順で積層されている。第１下層絶縁層１５Ａ及び第１上層絶縁層１５Ｃは、厚さが約５００ｎｍのＳｉＯ2層である。また、間隔規定用シリコン層１５Ｂは、重錘体２５と下方基板１６との間隔を規定する厚さを有する。すなわち、重錘体２５の下方への所望の可動距離（振動可能）に応じた厚さを有する。第１上層絶縁層１５Ｃ上に形成される第１シリコン層１２、第２絶縁層１３、第２シリコン層１４は、上記した実施例３と同様である。

実施例１の場合と同様に、図１７に示すように、エッチング孔３９を第２シリコン層１４上に形成し、順次適切なエッチング液やエッチングガス等を当該エッチング孔３９から導入することにより各層を選択エッチングすることができる。図１７は、上記３層ＳＯＩウエハ５１をエッチングした後の内部構造（断面）を示している。絶縁層（ＳｉＯ2層）は形成後の応力等を考慮するとあまり厚く形成することはできないが、本実施例によれば、重錘体２５の所望の可動距離に応じた厚さの間隔規定用シリコン層１５Ｂを設ければよい。従って、感度、ダイナミックレンジ等の所望のセンサ特性に応じた設計が可能である。

図１８は、センサの電極配置の構成を模式的に示す断面図である。センサとしては、上記したピエゾ抵抗素子センサ１０、容量型センサ３０のいずれにおいても適用可能である。一例として、容量型センサ３０の場合を例に説明する。

上方基板（ＴＳ）１９として、導電性を有しない材料、例えばガラスが用いられている。絶縁膜１８Ｂ上の上方基板１９との接触部分に絶縁膜５４を設け、化学機械研磨（ＣＭＰ）する。絶縁膜５４上に金（Ａｕ）の層５５を形成している。一方、上方基板１９の下面に金層５７を形成し、金層５５及び金層５７をAuSn、AuGe等の合金５６を介して加熱して接合する。このように加熱接合する場合、酸素の発生により内部空間の高真空が保持できなくなる虞があるため、非蒸発型のゲッター材（例えば、３ｍｍ厚程度のＰａＧｅ層又はＺrを主とする金属層；図示せず）を金層５７上の一部に設けるようにしても良い。また、半導体基板１６から直接に、あるいは半導体基板１６の下面に形成した金（Ａｕ）の金属からなる電極５９によって容易に電位を取り出し、あるいは印加することができる。

かかる構成により、上方基板１９の下面の金層５７及び絶縁膜５４上の金層５５が引き出し電極として利用できる。従って、電極の取り出しのための領域が小さく、また構造も簡易であり、センサを容易に小型化することができる。

例えば、図１９に示すように、図１８に示す金層５５を電極として、あるいは金層５５上にパッド電極等をさらに形成して、上方基板１９とボード６０上の端子との間をワイヤボンディング６２により配線することができる。また、下方基板１６への接続をダイボンディング等により行うことも可能である。

上方基板（ＴＳ）１９がシリコン等の導電性材料で形成されている場合には、上方基板１９の上面、側面及び底面を容易に電位を取り出し、あるいは印加することができる。例えば、図１９に示すように、上方基板１９上にパッド電極６３を形成してワイヤボンディング６４によりボード６０上の端子に接続することができる。あるいは、図２０に示すように、上方基板１９の上面又は側面に金属電極６５又は金属電極６７を形成して金属製のバネ等の弾性体６６，６８により導電をとることも可能である。さらに、上記実施例における電極２２Ａ，３５Ａ〜３５Ｄ等又はこれらに接続するように形成されたパッド電極６１にワイヤボンディングにより配線することもできる。

なお、上記した実施例中において示した数値は例示であって、適宜変更して適用することができる。

本発明の実施例１であるピエゾ抵抗型センサの構成を模式的に示す平面図である。 図１の線Ａ−Ａに関する断面構造を模式的に示す断面図である。 ピエゾ抵抗型センサの製造工程を模式的に示す断面図である。 ピエゾ抵抗型センサの製造工程を模式的に示す断面図である。 工程（STEP-１〜STEP-５）により製造したピエゾ抵抗型センサの模式的な断面図である。 ピエゾ抵抗型センサにおけるピエゾ抵抗素子の配線の一例を模式的に示す平面図である。 図６に示す配線によって形成される検出回路を模式的に示す回路図である。 上方基板、下方基板、及びＮ型中間シリコン層への電圧／電流印加を表す等価回路図である。 上方基板、下方基板、及び中間シリコン層に電圧印加を行った場合の、印加電位、中間シリコン層の電荷、及び中間シリコン層の位置を表す図である。 本発明の実施例２である容量型センサの構成を模式的に示す平面図である。 図１０の線Ａ−Ａに関する断面構造を模式的に示す断面図である。 容量型センサの加速度及び角速度を検出する場合の検出回路の一例を示すブロック図である。 ２層ＳＯＩウエハの断面構造を示す図である。 エッチングプロセスに用いられるエッチング孔を模式的に示す平面図である。 ２層ＳＯＩウエハをエッチングした後の内部構造を模式的に示す断面図である。 ３層ＳＯＩウエハの断面構造を示す図である。 ３層ＳＯＩウエハをエッチングした後の内部構造を模式的に示す断面図である。 センサの電極配置の構成を模式的に示す断面図である。 ワイヤボンディングにより上方基板の電位を取り出す構成、及び上方基板上にパッド電極を形成して配線する構成を模式的に示す図である。 バネ等により配線する構成を模式的に示す図である。

符号の説明

１０ ピエゾ抵抗型センサ
１２ 第１シリコン層
１３ 第２絶縁層
１４ 第２シリコン層
１５ 第１絶縁層
１６ 下方基板
１９ 上方基板
２１Ａ，２１Ｂ ピエゾ抵抗素子
２５ 重錘体
２８ 橋梁部
２９ 空隙部
３３Ａ〜３３Ｄ 側方ブロック
３７Ａ〜３７Ｄ ＣＶ変換回路
４１ ２層ＳＯＩウエハ
５１ ３層ＳＯＩウエハ

Claims (10)

1. 所定間隔をおいて配置された導電性の上方基板及び導電性の下方基板と、
   前記上方基板および前記下方基板に挟まれた空間内で導電性の重錘体を変位可能に支持する導電性の中間基板と、
   前記重錘体の変位に応じた電気信号を前記導電性の中間基板を介して取り出す検出素子と、を有し、
   前記上方基板に第１の直流電位を印加すると共に前記下方基板に第２の直流電位を印加し、かつ前記重錘体に交流電圧を印加する電圧印加手段を備え、交流電圧印加により前記重錘体を上下振動させ、前記重錘体に作用した角速度を前記検出素子により検出し、
   前記中間基板及び前記下方基板は、シリコン基板上に第１絶縁層、第１シリコン層、第２絶縁層及び第２シリコン層が順次積層された２層ＳＯＩ基板を用いて形成され、前記シリコン基板が前記導電性の下方基板、前記第１シリコン層の一部が前記導電性の重錘体、前記第２シリコン層の一部が前記重錘体を支持する橋梁部をそれぞれ構成することを特徴とするセンサ。
2. 所定間隔をおいて配置された導電性の上方基板及び導電性の下方基板と、
   前記上方基板および前記下方基板に挟まれた空間内で導電性の重錘体を変位可能に支持する導電性の中間基板と、
   前記重錘体の変位に応じた電気信号を前記導電性の中間基板を介して取り出す検出素子と、を有し、
   前記上方基板に第１の直流電位を印加すると共に前記下方基板に第２の直流電位を印加し、かつ前記重錘体に交流電圧を印加する電圧印加手段を備え、交流電圧印加により前記重錘体を上下振動させ、前記重錘体に作用した角速度を前記検出素子により検出し、
   前記中間基板及び前記下方基板は、シリコン基板上に第１下層絶縁層、間隔規定用シリコン層、第１上層絶縁層、第１シリコン層、第２絶縁層、第２シリコン層が順次積層形成された３層ＳＯＩ基板を用いて形成され、前記シリコン基板が前記導電性の下方基板、前記第１シリコン層の一部が前記導電性の重錘体、前記第２シリコン層の一部が前記重錘体を支持する橋梁部を構成し、前記第１下層絶縁層、前記間隔規定用シリコン層及び前記第１上層絶縁層が前記下方基板と前記重錘体との間の間隙を規定することを特徴とするセンサ。
3. 前記中間基板は、前記重錘体を支持するとともに前記検出素子としてのピエゾ抵抗素子を含む橋梁部を有することを特徴とする請求項１又は２に記載のセンサ。
4. 前記重錘体は各々が電極として機能する４つの側面を有し、前記第１シリコン層は、各々が前記重錘体の４つの側面に対向する対向電極として機能する対向面を有する４つのブロック部を含み、前記検出素子は前記重錘体の４つの側面及び前記４つのブロック部によって形成される４組の容量性素子によって構成されることを特徴とする請求項１又は２に記載のセンサ。
5. 前記ブロック部は、トレンチ構造の絶縁層によって前記中間基板の他の部分と分離されていることを特徴とする請求項４記載のセンサ。
6. 前記交流電圧は、前記第１の直流電位と前記第２の直流電位との間で振動する振幅を有することを特徴とする請求項１又は２に記載のセンサ。
7. 前記第１の直流電位は正の所定電位であり、前記第２の直流電位は負の所定電位であることを特徴とする請求項１又は２に記載のセンサ。
8. 前記下方基板は、前記下方基板の底面に形成された電位取り出し電極を有することを特徴とする請求項１又は２に記載のセンサ。
9. 前記上方基板の上面及び側面のいずれかが電位取り出し電極であることを特徴とする請求項１又は２に記載のセンサ。
10. 前記上方基板に電気的に接続され、前記中間基板の表面に形成された前記上方基板の電位取り出し電極を有することを特徴とする請求項１又は２に記載のセンサ。

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