JP4643341B2 - 半導体装置 - Google Patents

Description

本発明は、支持基板の上下にベアチップを実装する半導体装置に関する。

フラッシュメモリは、自由に書き換えが可能で、電源電圧を供給しなくてもデータを保持できるため、種々の電子機器の記憶装置として幅広く利用されている。フラッシュメモリは、光ピックアップや磁気ヘッドなどの機構部分を設けずにデータの読取・再生ができるため、電子機器のサイズを小型化でき、消費電力も削減できる。さらには、機構部分がないことで、製品の耐久性が向上し、コスト削減も図れる。このような背景で、フラッシュメモリは、MDやHDDなどの大容量記憶装置の代替品として、ますます普及することが予想される。

しかしながら、フラッシュメモリは、配線ルール幅による制限があるために、急激にはその記憶容量を増やせない。そこで、ウエハ上に形成された複数のフラッシュメモリチップ（以下、単にチップと呼ぶ）をワンパッケージ内に内蔵して記憶容量を増やす手法が考えられる。

これらチップを横に並べてパッケージ化すると、パッケージの外形寸法が大きくなるため、望ましくない。パッケージの外形寸法を小さくするには、例えば支持基板の両面にチップを配置することが考えられる。各チップのパッドはボンディングワイヤを介してインナーリードと接続されるが、ボンディングワイヤは湾曲を描くため、支持基板の両面にチップを配置すると、ボンディングワイヤも両面に配置しなければならず、高さ方向の制約を満たすのが難しくなる。

ボンディングワイヤの湾曲高さを低くする手法が知られている（特許文献１参照）が、特許文献１のような技術を利用して、支持基板の両面にチップを実装したとしても、高々２個のチップをワンパッケージ内に内蔵できるにすぎず、記憶容量を大幅に増やすことはできない。
特開平9-51011号公報

本発明は、パッケージの外形寸法を大きくせず、かつ短絡等の不良率を上げずになるべく多くのベアチップを内蔵可能な半導体装置およびその製造方法を提供するものである。

本発明の一態様によれば、支持基板の対向する第１および第２の主面の少なくとも一方の主面上に積層される複数のベアチップと、
前記複数のベアチップのうち、上下に隣接配置される２つの前記ベアチップの間に配置されるスペーサと、
前記支持基板を挟んで水平方向両側に配置され、前記ベアチップのパッドにボンディングワイヤを介して接続されるインナーリードと、を備え、
前記スペーサの一端側の前記ベアチップのパッドを対応する前記インナーリードに接続する前記ボンディングワイヤは、同じスペーサの他端側の前記ベアチップに接触しないように配置され、
前記スペーサの一端側の前記ベアチップに該スペーサを接合する接着材の厚みと、該スペーサの厚みとの和は、前記ボンディングワイヤのワイヤ径の２〜４倍であり、
前記ボンディングワイヤの一端側は、前記ベアチップのパッド上で少なくとも１回折り返されて、前記ボンディングワイヤの他端側は、パッド面に略平行に引き出されて前記インナーリードに接続され、前記ボンディングワイヤの一端の厚さは前記ボンディングワイヤの他端の厚さよりも薄いことを特徴とする半導体装置が提供される。

また、本発明の一態様によれば、第１のインナーリードと、
前記第１のインナーリードに対して水平方向に間隔を隔てて配置され、前記第１のインナーリードよりもリード部が長い第２のインナーリードと、
前記第２のインナーリード上にスペーサを間に挟んで積層され一辺に沿って形成されたパッドをそれぞれ有する複数のベアチップと、
前記第１のインナーリードと前記複数のベアチップのパッドとの間、および前記第２のインナーリードと前記複数のベアチップのベアチップとの間を接続する複数のボンディングワイヤと、を備え、
前記スペーサの一端側の前記ベアチップのパッドを対応する前記第１または第２のインナーリードに接続する前記ボンディングワイヤは、同じスペーサの他端側の前記ベアチップに接触しないように配置され、
前記スペーサの一端側の前記ベアチップに該スペーサを接合する接着材の厚みと、該スペーサの厚みとの和は、前記ボンディングワイヤのワイヤ径の２〜４倍であり、
前記ボンディングワイヤの一端側は、前記ベアチップのパッド上で少なくとも１回折り返されて、前記ボンディングワイヤの他端側は、パッド面に略平行に引き出されて、対応する前記第１または第２のインナーリードに接続されて、前記ボンディングワイヤの一端の厚さは前記ボンディングワイヤの他端の厚さよりも薄いことを特徴とする半導体装置が提供される。

本発明によれば、パッケージの外形寸法を大きくせず、かつ短絡等の不良率を上げずになるべく多くのベアチップを内蔵可能な半導体装置およびその製造方法を提供できる。

以下、図面を参照しながら、本発明の一実施形態を説明する。

図１は本発明の一実施形態に係る半導体装置の断面構造を示す図、図２は図１の一部を拡大した図である。図１の半導体装置は、ワンパッケージ内に複数のフラッシュメモリチップ（以下、ベアチップと呼ぶ）とメモリコントローラ（不図示）とを内蔵している。内蔵されるベアチップの数やメモリ容量は特に問わないが、例えば２Ｇビットのチップが４個（計１Ｇバイト）内蔵される。

図２に詳細構造を示すように、本実施形態の半導体装置は、ベッドフレーム１（支持基板）の上面にシリコンスペーサ２を間に挟んで２個のベアチップ３，４を配置し、ベッドフレーム１の下面にもシリコンスペーサ２を間に挟んで２個のベアチップ３，４を配置している。ベッドフレーム１を挟んで水平方向両側にはインナーリード５が配置され、インナーリード５とベアチップ３，４のパッドとはボンディングワイヤ６，７で接続されている。ベッドフレーム１の両面にベアチップ３，４が配置されるため、ボンディングワイヤ６，７もベッドフレーム１の両面に配置されている。

ベッドフレーム１の上面側に積層された２つのベアチップ３，４のうち、ベアチップ３はボンディングワイヤ６によりインナーリード５に接続され、ベアチップ４はボンディングワイヤ６によりインナーリード５に接続されている。ベッドフレーム１の下面側も同様である。

インナーリード５の上面側のボンディングワイヤ６の接続位置は、インナーリード５の下面側のボンディングワイヤ７の接続位置と左右方向にずれている。

ベッドフレーム１とベアチップ４との間と、ベアチップ４とシリコンスペーサ２との間と、ベアチップ３とシリコンスペーサ２との間はそれぞれ、接着材８で接合されている。接着材８の種類は特に問わないが、例えばエポキシ等の樹脂を含む材料が用いられる。

本実施形態は、図２を見ればわかるように、シリコンスペーサ２の一端側のベアチップ４のパッドをインナーリード５に接続するボンディングワイヤ７が、同じシリコンスペーサ２の他端側のベアチップ３に接触しないように、ボンディングワイヤ７の高さを制限している。

図３は図２の比較例であり、ボンディングワイヤ７がベアチップ３に接触する例を示している。図３の場合、ボンディングワイヤ６，７に外的応力が加わり、ボンディングワイヤ６，７の接合強度が劣化したり、ボンディングワイヤ６，７の湾曲形状が不安定になる。このため、ボンディングワイヤ６，７のクリアランスを十分に取れない場合には、ボンディングワイヤ７がベアチップ３，４に接触するおそれがある。ベアチップ３のボンディングワイヤ側の面（シリコンスペーサ２側の面）には接着材８が付着しているため短絡不良は起きにくいが、ベアチップ４のボンディングワイヤ側の面は露出しているため、ボンディングワイヤ７が接触すると、短絡不良が起きる可能性が非常に高い。

これに対して、本実施形態では、半導体チップや接着材８の厚さにばらつきが生じてもボンディングワイヤ７とベアチップ３とが接触しないように、シリコンスペーサ２の厚さとシリコンスペーサ２の接着材８の厚さとの和を、ボンディングワイヤ６，７の径の２〜４倍に設定している。

ここで、２倍以上に設定する理由は、ボンディングワイヤ６，７はベアチップ３，４のパッド上で少なくとも一回折り返されるためである。ボンディングワイヤ６，７は、ベアチップ３，４のパッド上で少なくとも一回折り返され、その折り返された箇所からインナーリード５に向かって水平方向に延出される。このため、ボンディングワイヤ６，７が隙間なく一回折り返された場合、ボンディングワイヤ６，７の高さはボンディングワイヤ６，７の径の２倍程度となる。また、４倍以下にする理由は、ボンディングワイヤ６，７がベアチップ３，４のパッド上で折り返す際、折り返した箇所に若干の隙間ができることがあるためである。

図４はボンディングワイヤ６，７とベアチップ３のパッドとの接合位置付近の構造を示す図である。図４（ａ）に示すようにボンディングワイヤ６，７の先端にはボール１１が形成され、このボール１１がパッド上で圧着される。その際、図４（ｂ）に示すように、ボール１１だけでなく、ボンディングワイヤ６，７の一部が折り返されてパッドに圧着される。

本実施形態では、ベアチップ３間のスペーサ２としてシリコンスペーサ２を用いている。その理由は、シリコンスペーサ２は耐熱性に優れているためである。本実施形態では、製造時に温度を上げてボンディングワイヤ６，７の接合性を向上できる。仮に、ポリイミド（ＰＩ）等の樹脂で形成されたシリコンスペーサ２を用いると、製造時に温度をあまり上げられないため、ボンディングワイヤ６，７の接合性が悪くなり、工程が複雑化するとともに、製造コストも高くなる。

図５および図６は本実施形態に係る半導体装置の製造工程を示す断面図である。まず、フラッシュメモリが形成されたウエハ全体に接着材８のシートを貼り付けて、ウエハの周縁に沿ってシートをカットする。これにより、ウエハの全面に接着材８が付着される。次に、ウエハをダイシングしてベアチップ３ごとに分離する。

次に、ベッドフレーム１上に、接着材８の付着した面を下にして第１のベアチップ４を貼り付ける（図５（ａ））。この場合の上面図は図７のようになる。

次に、第１のベアチップ４の上面に接着材８を介して第１のシリコンスペーサ２を貼り付ける（図５（ｂ））。次に、ベッドフレーム１を上下逆にして、ベッドフレーム１上に、接着材８の付着した面を下にして第２のベアチップ４を貼り付ける（図５（ｃ））。次に、第２のベアチップ４の上面に接着材８を介して第２のシリコンスペーサ２を貼り付ける（図５（ｄ））。

次に、第２のベアチップ４上のパッドとインナーリード５とをボンディングワイヤ７で接続する（図５（ｅ））。このとき、図２に示したように、第２のシリコンスペーサ２の厚さとその下の接着材８の厚さとの和がボンディングワイヤ７の径の２〜４倍になるようにして、ボンディングワイヤ７が次の工程で形成される第３のベアチップ３に接触しないようにする。

次に、第２のシリコンスペーサ２の上面に、接着材８の付着した面を下にして第３のベアチップ３を貼り付ける（図６（ａ））。次に、第３のベアチップ３上のパッドとインナーリード５とをボンディングワイヤ６で接続する（図６（ｂ））。

次に、ベッドフレーム１を上下逆にして、第１のベアチップ４上のパッドとインナーリード５とをボンディングワイヤ７で接続する（図６（ｃ））。この場合の上面図は図８のようになる。この場合も第２のシリコンスペーサ２の厚さとその下の接着材８の厚さとの和がボンディングワイヤ７の径の２〜４倍になるようにして、ボンディングワイヤ７が次の工程で形成される第４のベアチップ３が接触しないような高さに配置される。

次に、第１のシリコンスペーサ２の上面に、接着材８の付着した面を下にして第４のベアチップ３を貼り付ける（図６（ｄ））。次に、第４のベアチップ３のパッドとインナーリード５とをボンディングワイヤ６で接続する（図６（ｅ））。この場合の上面図は図９のようになる。

以上の工程で、ベアチップ３の積層化とワイヤボンディングが終了し、次に、全体をモールドして、半導体パッケージを形成する。

図５および図６の製造工程の順序は、任意に変更が可能である。例えば、ベッドフレーム１の一方の面に積層されるベアチップの取付とワイヤボンディングが終わった後に、他方の面のベアチップの取付とワイヤボンディングを行ってもよい。

図５および図６の製造工程では、ウエハ全面に接着材８のシートを貼り付けてからベアチップの切り出しを行う例を説明したが、接着材８を付着せずにウエハをカットし、各ベアチップ３を積層する際に各ベアチップ３に個別に接着材８を付着させてもよい。ウエハ全面に接着材８のシートを貼り付けてからウエハの周縁に沿ってシートをカットする場合、接着材８のシートはウエハ単位で切り出される。この場合、シートの切り出される単位が大きいため、ウエハ単位で切り出したスペースの間に切り出されない大きなスペースが生じてしまう。一方、各ベアチップ３に個別に接着材８を付着させる場合、シートの切り出される単位が小さくなるため、切り出されないスペースが小さくなり、接着材８のシートを無駄なく使用することができる。

この場合、完成形態の断面構造は図１０のようになる。図１０の半導体記憶装置は、スペーサ２の上面に貼り付けられるベアチップ３のスペーサ２側の面は、スペーサ２と接触する箇所のみ接着材８が付着している。したがって、本実施形態のようにボンディングワイヤ７がその上（または下）のベアチップ３と接触しないようにすることが短絡を防止するための必須の要件になる。

このように、第１の実施形態では、ベッドフレーム１の両面にそれぞれ複数のベアチップ３を積層する場合に、ベアチップ３上のパッドとインナーリード５とを接続するボンディングワイヤ７がベアチップ３に接触しないようにボンディングワイヤ７の高さを制限するため、ボンディングワイヤ７とベアチップ３とが電気的に短絡するおそれがなくなり、ワンパッケージ内に内蔵可能なベアチップ数を増やしつつも、製品の信頼性を向上できる。

（第２の実施形態）
上述した第１の実施形態では、ベアチップ３の対向する２辺に沿ってパッドが配置されている例を説明したが、図１１に示すように一辺に沿ってのみパッド２１が配置されたベアチップ３も存在する。本発明は、このようなベアチップ３に対しても適用可能である。

図１２は第２の実施形態に係る半導体記憶装置の断面図である。図１２の半導体記憶装置は、第１のインナーリード２２と、第１のインナーリード２２に略平行に配置され第１のインナーリード２２よりもリード部が長い第２のインナーリード２３と、第２のインナーリード２３上にスペーサ２を挟んで積層され一辺に沿ってパッドが形成された複数のベアチップ３，４とを備えている。

第１のインナーリード２２と複数のベアチップ３，４との間にはボンディングワイヤ２４，２５が接続され、第２のインナーリード２３と複数のベアチップ３，４の間にはボンディングワイヤ２６，２７が接続されている。スペーサ２の下端側のベアチップ４のパッドを対応する第１または第２のインナーリード２３に接続するボンディングワイヤ２５，２７は、同じスペーサ２の上端側のベアチップ３に接触しないように配置されている。第１の実施形態と同様に、スペーサ２の厚さとその下の接着材８との厚さは、ボンディングワイヤ２５，２７の径の２〜４倍に設定されている。

図１３は図１２の上方から見た平面図である。図示のように、積層された複数のベアチップ３は、右方向に伸びる第２のインナーリード２３によって支持されており、ベアチップ３と第１のインナーリード２２との間、およびベアチップ３と第２のインナーリード２３の間にボンディングワイヤ２４〜２７が接続されている。

パッドが一辺に設けられた半導体チップを用いると、パッドに近いインナーリードとパッド群から遠いインナーリードとが生じ、パッドから遠い側のインナーリードとパッドとをボンディングワイヤで接続しようとすると、ボンディングワイヤが非常に長くなる。その結果、この後の樹脂封止の工程で樹脂によりワイヤが流され易くなり、隣り合うワイヤ同士が電気的に短絡し易くなる。しかしながら、第２の実施形態では、短い方の第１のインナーリード２２の先端部がベアチップ３，４のパッドと対向して配置されるとともに、長い方の第２のインナーリード２３がベアチップ３，４の裏面を通過し、その先端部が、ベアチップ３，４と第１のインナーリード２２との間に位置するまで延出されている。このため、ベアチップ３，４の片側でワイヤボンディング接続を行うことができ、ボンディングワイヤ２５，２７が短くて済む。また、第２の実施形態は、第１の実施形態と同様に、ボンディングワイヤがベアチップに接触しないようにボンディングワイヤの背を低くするため、短絡不良を確実に防止できる。

図１４は、図１１で示した半導体チップの具体例を示すものである。ここでは、片側パッド構成のＮＡＮＤ型フラッシュメモリがモノシリックに集積された半導体チップを例に、そのレイアウトの一例について説明する。

図１４のベアチップ３は、セルアレイ３１と、ビット線選択回路３２と、センスアンプ及びラッチ回路３３と、カラムデコーダ３４と、ドライバ３５と、ロウデコーダ３６と、周辺回路３７とを有する。

セルアレイ３１は、マトリクス状に配置される複数のメモリセルと、行方向に配置される複数のワード線および選択ゲート線と、列方向に配置される複数のビット線と、奇数番目のビット線間および偶数番目のビット線間をシールドする電位を供給するシールド電源（不図示）とを有する。

ビット線選択回路３２と、センスアンプ及びラッチ回路３３と、カラムデコーダ３４は、セルアレイ３１に対して列（カラム）方向に順に配置される。ロウデコーダ３６はセルアレイ３１に対して行（ロウ）方向に配置され、ドライバ３５はロウデコーダ３６に対して列方向に配置される。

このように、ビット線選択回路３２を駆動するドライバ３５を一箇所に集約させるため、集積度が向上して回路規模を削減できる。

センスアンプ３３は、メモリセルからビット線を介して読み出されたデータを増幅する。ビット線選択回路３２は、奇数番目のビット線電位がセンスアンプに供給される場合は、偶数番目のビット線電位をシールド電源に設定し、偶数番目のビット線電位がセンスアンプ３３に供給される場合は、奇数番目のビット線電位をシールド電源に設定する。

このように、ビット線選択回路３２は、ビット線を選択してセンスアンプ３３に接続する機能と、非選択のビット線をシールド電源に接続する機能とを兼ねている。このため、これらの機能を有する回路を２つに分けて配置する場合と比較して、集積度が向上して回路規模を削減できる。

上述した各実施形態では、フラッシュメモリのベアチップを積層する例を説明したが、本発明は、ベッドフレームやインナーリード上に実装される各種の半導体デバイスに適用される。積層されるベアチップは、必ずしも同種のものである必要はなく、例えば、メモリとコントローラ等を積層してもよい。

また、第１の実施形態では、ベッドフレーム１の上下にベアチップを積層しているが、一方の面のみにベアチップを積層してもよい。

本発明の一実施形態に係る半導体装置の断面構造を示す図。 図１の一部を拡大した図。 図２の比較例であり、ボンディングワイヤ７がベアチップ３に接触する例を示す図。 ボンディングワイヤ６，７とベアチップ３のパッドとの接合位置付近の構造を示す図。 本実施形態に係る半導体装置の製造工程を示す断面図。 図５に続く工程断面図。 図５（ａ）の工程における上面図。 図６（ｃ）の工程における上面図。 図６（ｅ）の工程における上面図。 図１の変形例の断面構造を示す図。 一辺に沿ってのみパッドが形成されたベアチップの平面図。 第２の実施形態に係る半導体記憶装置の断面図。 図１２の上方から見た平面図。 フラッシュメモリのベアチップ３の内部構成の一例を示すレイアウト図。

符号の説明

１ ベッドフレーム
２ シリコンスペーサ
３，４ ベアチップ
５ インナーリード
６，７ ボンディングワイヤ
８ 接着材

Claims (5)

1. 支持基板の対向する第１および第２の主面の少なくとも一方の主面上に積層される複数のベアチップと、
   前記複数のベアチップのうち、上下に隣接配置される２つの前記ベアチップの間に配置されるスペーサと、
   前記支持基板を挟んで水平方向両側に配置され、前記ベアチップのパッドにボンディングワイヤを介して接続されるインナーリードと、を備え、
   前記スペーサの一端側の前記ベアチップのパッドを対応する前記インナーリードに接続する前記ボンディングワイヤは、同じスペーサの他端側の前記ベアチップに接触しないように配置され、
   前記スペーサの一端側の前記ベアチップに該スペーサを接合する接着材の厚みと、該スペーサの厚みとの和は、前記ボンディングワイヤのワイヤ径の２〜４倍であり、
   前記ボンディングワイヤの一端側は、前記ベアチップのパッド上で少なくとも１回折り返されて、前記ボンディングワイヤの他端側は、パッド面に略平行に引き出されて前記インナーリードに接続され、前記ボンディングワイヤの一端の厚さは前記ボンディングワイヤの他端の厚さよりも薄いことを特徴とする半導体装置。
2. 前記第１および第２の主面上にそれぞれ複数個ずつ前記ベアチップが積層され、
   前記ボンディングワイヤは、前記インナーリードの対向する２面にそれぞれ接続され、
   前記インナーリード上の前記ボンディングワイヤの接続位置は、前記インナーリードの
   対向する２面において水平方向に互いにずれていることを特徴とする請求項１に記載の半
   導体装置。
3. 前記スペーサは、シリコンスペーサであり、
   前記ベアチップは、フラッシュメモリチップであることを特徴とする請求項１または２
   に記載の半導体装置。
4. 第１のインナーリードと、
   前記第１のインナーリードに対して水平方向に間隔を隔てて配置され、前記第１のインナーリードよりもリード部が長い第２のインナーリードと、
   前記第２のインナーリード上にスペーサを間に挟んで積層され一辺に沿って形成されたパッドをそれぞれ有する複数のベアチップと、
   前記第１のインナーリードと前記複数のベアチップのパッドとの間、および前記第２のインナーリードと前記複数のベアチップのベアチップとの間を接続する複数のボンディングワイヤと、を備え、
   前記スペーサの一端側の前記ベアチップのパッドを対応する前記第１または第２のインナーリードに接続する前記ボンディングワイヤは、同じスペーサの他端側の前記ベアチップに接触しないように配置され、
   前記スペーサの一端側の前記ベアチップに該スペーサを接合する接着材の厚みと、該スペーサの厚みとの和は、前記ボンディングワイヤのワイヤ径の２〜４倍であり、
   前記ボンディングワイヤの一端側は、前記ベアチップのパッド上で少なくとも１回折り返されて、前記ボンディングワイヤの他端側は、パッド面に略平行に引き出されて、対応する前記第１または第２のインナーリードに接続されて、前記ボンディングワイヤの一端の厚さは前記ボンディングワイヤの他端の厚さよりも薄いことを特徴とする半導体装置。
5. 前記ベアチップのパッド上の前記ボンディングワイヤの一端に形成され、前記ボンディングワイヤの径よりも径の大きいボールを備えることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。

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