JP2005268534A - 半導体チップおよび積層型半導体装置 - Google Patents

Abstract

【課題】 構造上の制約が少なく、低コストで製造が可能な積層型半導体装置および当該積層型半導体装置に用いる半導体チップを提供する。
【解決手段】 第１の主面上に第１のチップ上配線が形成された第１の半導体チップと、当該第１の主面上に積層された、第２の主面上に第２のチップ上配線が形成された第２の半導体チップと、前記第１のチップ上配線または前記第２のチップ上配線に電気的に接続される、複数の外部接続配線と、を有する積層型半導体装置であって、前記第２のチップ上配線は、前記第２の主面の、第１の端部の側から第２の端部の側に延伸するように形成され、前記第１のチップ上配線または前記外部接続配線と電気的に接続される構造であることを特徴とする積層型半導体装置を用いた。
【選択図】 図２

Description

本発明は半導体装置に係り、更には複数の半導体チップが積層された積層型半導体装置に関する。

近年、半導体装置の高性能化に伴い、複数の半導体チップを積層することで半導体装置の高集積化をはかった積層型半導体装置が普及してきている。例えば、半導体メモリを有する半導体チップの場合、半導体デバイスを微細化することで記憶容量を向上させることには限界があり、半導体チップを積層することで記憶容量を増大させる方法が提案されている。

図１（Ａ）、（Ｂ）は、従来の積層型半導体装置を模式的に示した断面図である。図１（Ａ）を参照するに、本図に示す積層型半導体装置１００は、載置部１０７に載置された半導体チップ１０１上に、当該半導体チップ１０１より小さい半導体チップ１０３が積層され、周囲を樹脂材料１０６でモールドされた構造になっている。

前記半導体チップ１０１には、図示を省略するパッドが形成されており、当該パッドはワイヤ１０２により、リードフレーム１０５に電気的に接続されている。また、同様に前記半導体チップ１０３には、図示を省略するパッドが形成されており、当該パッドはワイヤ１０４により、リードフレーム１０５に電気的に接続されている。

次に、図１（Ｂ）を参照するに、本図に示す積層型半導体装置２００は、載置部２０７に載置された半導体チップ２０１上に載置補助台２０８が載置され、さらに当該載置補助台２０８上に半導体チップ２０３が積層され、周囲を樹脂材料２０６でモールドされた構造になっている。また、前記半導体チップ２０１および前記半導体チップ２０３には図示を省略するパッドが形成され、当該パッドはそれぞれワイヤ２０２および２０４によってリードフレーム２０５に電気的に接続される構造となっている。
特開２０００−１２４３９６号公報 特開２００１−６０６５７号公報

しかし、図１（Ａ）、（Ｂ）に示す積層型半導体装置では、以下に示すような問題が生じる場合があった。

まず、図１（Ａ）に示す積層型半導体装置１００では、前記半導体チップ１０１において、ワイヤが接続される部分、すなわちパッドを形成する領域を確保するために、前記半導体チップ１０３は当該半導体チップ１０１より小さくなくてはならないという制約が生じていた。

また、図１（Ｂ）に示す積層型半導体装置２００では、ワイヤボンディングを行う際の空間が必要となるため、前記載置補助台２０８が必要となり、積層型半導体装置が厚くなってしまう問題があった。また、ワイヤボンディングを行う際は、前記ワイヤ２０２を形成した後に前記半導体チップ２０３を積層してから、前記ワイヤ２０４を形成することが必要となり、ワイヤボンディングの工程が複雑化し、半導体装置の製造コストが増大してしまう問題が生じていた。

そこで、本発明では上記の問題を解決した新規で有用な積層型半導体装置および当該積層型半導体装置に用いる半導体チップを提供することを目的としている。

本発明の具体的な課題は、構造上の制約が少なく、低コストで製造が可能な積層型半導体装置および当該積層型半導体装置に用いる半導体チップを提供することである。

本発明では、上記の問題を、主面上にチップ上配線が形成され、当該チップ上配線が外部接続配線と電気的に接続されるよう構成された半導体チップであって、前記チップ上配線は、前記主面の第１の端部の側から第２の端部の側に延伸するように形成されていることを特徴とする半導体チップにより、解決する。

当該半導体チップでは、主面上に形成されたチップ上配線が前記主面の第１の端部の側から第２の端部の側に延伸するように形成されているため、当該チップ上配線と、外部接続配線および当該半導体チップが積層される別の半導体チップの双方に、容易に電気的に接続することが可能となる。そのため、半導体チップを積層する場合に、構造上の制約が少なく、単純な構造で、低コストで積層型半導体装置を構成することが可能となる。

また、上記の問題は第１の主面上に第１のチップ上配線が形成された第１の半導体チップと、当該第１の主面上に積層された、第２の主面上に第２のチップ上配線が形成された第２の半導体チップと、前記第１のチップ上配線または前記第２のチップ上配線に電気的に接続される、複数の外部接続配線と、を有する積層型半導体装置であって、前記第２のチップ上配線は、前記第２の主面の、第１の端部の側から第２の端部の側に延伸するように形成され、前記第１のチップ上配線または前記外部接続配線と電気的に接続される構造であることを特徴とする積層型半導体装置により、解決する。

当該積層型半導体装置では、前記第２のチップ上配線が延伸するように形成され、当該第２のチップ上配線と、外部接続配線および当該第２の半導体チップが積層される第１の半導体チップの双方に容易に電気的に接続することが可能となる。そのため、半導体チップを積層する場合に、構造上の制約が少なく、単純な構造で、低コストで積層型半導体装置を構成することが可能となる。

また、前記第１のチップ上配線は、前記第２のチップ上配線を介して前記外部接続配線に電気的に接続される構造であると、当該積層型半導体装置の外部接続配線がチップ上配線に接続される構造を単純にすることが可能となる。

また、前記第２のチップ上配線は、前記第１のチップ上配線を介して前記外部接続配線に電気的に接続される構造であると、当該積層型半導体装置の外部接続配線がチップ上配線に接続される構造を単純にすることが可能となる。

また、前記外部接続配線は、リードフレームや、テープキャリアに形成された配線を用いてもよい。

本発明によれば、構造上の制約が少なく、低コストで製造が可能な積層型半導体装置および当該積層型半導体装置に用いる半導体チップを提供することが可能となる。

次に、本発明の実施の形態に関して図面に基づき、説明する。

図２は、本発明の実施例１による積層型半導体装置を模式的に示した断面図である。

図２を参照するに、本図に示す積層型半導体装置１０の概略は、載置台１４上に載置された半導体チップ１１上に、半導体チップ２１が積層され、周囲を樹脂材料４０でモールドされてなる。前記半導体チップ１１の主面上には、半導体チップ１１の内部回路に接続された電極パッドに接続される、複数のチップ上配線からなるチップ上配線構造１２が形成さている。同様に、前記半導体チップ２１の主面上には、半導体チップ２１の内部回路に接続された電極パッドに接続される、複数のチップ上配線からなるチップ上配線構造２２が形成さている。前記チップ上配線構造１２と、前記チップ上配線構造２２は、それぞれワイヤ１３とワイヤ２３によって、例えばリードフレームなどの複数の外部接続配線からなる配線構造３０に電気的に接続されている。

前記チップ上配線構造２２を構成する複数のチップ上配線は、前記半導体チップ２２の主面の、前記配線構造３０に接続される側である、第１の端部の側から、当該第１の端部の側の反対側の第２の端部の側に向かって、延伸するように形成されている。そのため、前記チップ上配線構造２２の複数のチップ上配線は、前記第１の端部の側で前記配線構造３０と電気的に接続が可能であり、また、前記第２の端部の側では前記チップ上配線１２に電気的に接続が可能な構造になっている。

上記の構造としたために、積層型半導体装置で、例えば上層に形成される半導体チップの大きさなどの構造上の制約が少なく、単純な構造でチップ上配線と配線構造を効率よく省スペースに配置した積層型半導体装置を形成することが可能となっている。

また、積層される下層のチップと上層のチップの間に、ワイヤボンディングのための空間を確保するための特段の構造物などを挿入する必要が無く、さらに下層の半導体チップと上層の半導体チップのワイヤボンディングを一工程で完了することが可能となる。

そのため、本実施例による積層型半導体装置では、構造上の制約が少なく、また、低コストで製造が可能である。

また、本実施例の構造であれば、半導体チップの積層数に制限がなくなり、３層、さらには４層などの多層積層構造を有する積層型半導体装置を構成することが可能である。

次に、当該配線構造３０と、前記チップ上配線構造１２、チップ上配線構造２２の接続の詳細について、図３を用いて説明する。図３は、図２に示したＺ方向から前記積層型半導体装置１０をみた平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図３を参照するに、前記チップ上配線構造１２が形成された前記半導体チップ１１の主面上には、当該チップ上配線１２構造の少なくとも一部が露出するように、前記半導体チップ２１がずらして積層されている。

前記半導体チップ２１の主面には、当該主面の前記第１の端部の側から前記第２の端部の側に延伸するように、チップ上配線構造２２を構成するチップ上配線２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆが形成されている。また、前記半導体チップ１１の主面には、前記半導体チップ２１の場合と同様に、それぞれチップ上配線構造１２を構成するチップ上配線１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆが形成されている。

また、前記半導体チップ１１の主面が露出した側には、前記配線構造３０を構成する、例えば、リードフレームなどからなる外部接続配線３０ａ、３０ｂ、３０ｃが形成されており、また前記半導体チップ１１および２１を挟んで、当該外部接続配線３０ａ、３０ｂ、３０ｃに対向する位置には、外部接続配線３０ｄ、３０ｅ、３０ｆが形成されている。

前記チップ上配線２２ａ〜２２ｆは、前記第１の端部の側では、外部接続配線に、また前記第２の端部の側では前記第１の半導体チップに形成されたチップ上配線に接続可能な構造となっている。

このように、前記チップ上配線構造２２を構成するチップ上配線は、必要に応じて外部接続配線と、前記半導体チップ２１が積層されている対象である前記半導体チップ１１のチップ上配線の双方に電気的に接続が可能に形成されており、このため、積層型半導体装置においてチップ上配線と外部接続配線の接続を容易に行う事が可能であり、また様々な配線の形態に対応可能な柔軟性を有している。

このため、前記半導体チップ１１に前記半導体チップ２１を積層した積層型半導体装置の場合には、半導体チップのチップ上配線と外部接続配線を接続する場合に、単純な構造で接続を行う事が可能となり、積層される半導体チップの大きさや、形状、積層構造などの制約が小さくなる。

具体的には、前記チップ上配線２２ｂ、２２ｄおよび２２ｅは、前記第１の端部の側でワイヤ２３によって、それぞれ外部接続配線３０ｄ、３０ｅおよび３０ｆと、電気的に接続されている。また、前記チップ上配線２２ａ、２２ｂ、２２ｃおよび２２ｄは、前記第１の端部の側の反対側の第２の端部の側でワイヤ２４によって、それぞれ前記チップ上配線１２ａ、１２ｂ、１２ｃおよび１２ｄと、それぞれ電気的に接続されている。

すなわち、前記チップ上配線２２ａは前記チップ上配線１２ａを介して前記外部接続配線３０ａに接続され、一方、前記チップ上配線１２ｂは前記チップ上配線２２ｂを介して前記外部接続配線３０ｄに接続されている。同様に前記チップ上配線１２ｃと前記チップ上配線２２ｃが、また前記チップ上配線１２ｄと前記チップ上配線２２ｄが外部接続配線と電気的に接続される構造になっている。

本実施例の場合、例えば前記チップ上配線１２ａ〜１２ｄと、それぞれに対応するチップ上配線２２ａ〜２２ｄは、半導体チップ１１および半導体チップ２１の共通ラインに対応する共通ライン用チップ上配線である。当該共通ライン用チップ上配線には、外部接続配線を介して、例えばマザー基板の半導体チップ１１、１２に共通な信号ラインなど、例えば制御ラインや、電源ライン、接地ラインなどが接続される。

前記共通ライン用チップ上配線に接続される信号などには、例えばバンクセレクト信号、アドレス信号、アドレスストロボ信号（行、列）、ライトイネーブルストロボ信号、チップセレクト信号、クロック信号、（ポジティブ、ネガティブ）、クロックイネーブル信号、電源、接地などがある。

このように、積層された複数の半導体チップのそれぞれの共通ライン用チップ上配線がワイヤボンディングによって接続され、また接続されたチップ上配線が半導体チップ上を延伸するように形成された構造とすることによって、共通ライン用チップ上配線に対して、外部接続配線を効率よく省スペースで接続することが可能となる。

また、前記チップ上配線１２ｅは前記外部接続配線３０ｃに、前記チップ上配線２２ｅは前記外部接続配線３０ｆに、それぞれ個別に電気的に接続されている。これは、前記チップ上配線１２ｅと前記チップ上配線２２ｅが、個別ライン用チップ上配線であり、半導体チップの個別ラインに接続されるためであり、このような個別ライン用チップ上配線にはそれぞれの半導体チップ毎に独立して信号が供給される。

前記個別ライン用チップ上配線に接続される信号ラインなどには、例えばデータ信号、データマスク信号、データストロボ信号などがある。

本実施例による積層型半導体装置では、前記チップ上配線構造１２と前記チップ上配線構造２２が、共通ライン用チップ上配線と、個別ライン用チップ上配線を含み、上記の構造において、典型的には、一つの外部接続配線に複数の共通ライン用チップ上配線が接続され、また個別ライン用チップ上配線は個別に外部接続配線に接続される構造となっている。

このため、これらの共通ラインと個別ラインに接続される外部接続配線を、任意に配置することが可能であり、これらの信号ラインに用いる外部接続配線を省スペースに効率よく配置することが可能である。

また、本実施例による積層型半導体装置では、図１（Ａ）に示した半導体装置と異なり、上層に設置される半導体チップの大きさの制約が少なく、例えば略同一の大きさの半導体チップを積層することが可能であり、同様の仕様の半導体チップを積層することが可能である。

また、本実施例では、前記チップ上配線構造１２を構成するチップ上配線に関しても、前記チップ上配線構造２２を構成するチップ上配線と同様に、主面の端部から当該端部と反対側の端部に延伸するような構造とすると好適である。この場合、ワイヤボンディングによって前記チップ上配線構造２２から配線する場合のワイヤの接続位置のマージンが大きくなる効果を奏する。またこの場合、前記半導体チップ１１と前記半導体チップ２１の仕様を同様のものとすることが可能である。

また、前記チップ上配線構造１２を構成するチップ上配線としては、従来の電極パッドを用いることも可能であり、従来の電極パッドも前記チップ上配線構造１２を構成するチップ上配線に該当する。

また、本実施例では、例えば、隣接するチップ上配線が設置されるピッチＰ１は、典型的には０．１２５ｍｍ、隣接する外部接続配線が設置されるピッチＰ２は典型的には０．２５ｍｍであるが、この数値に限定されるものではない。このチップ上配線が設置されるピッチや、外部接続配線間のピッチは、チップ上配線や外部接続配線、例えばリードフレームなどの製造技術の向上と共に、さらに小さくすることができる。

また、実施例１は、次に図４に示すように変形して実施することも可能である。図４は、実施例１の積層型半導体装置の変形例である積層型半導体装置を模式的に示した断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図２を参照するに、本実施例による積層型半導体装置１０Ａでは、前記載置台１４の、前記半導体チップ１１が設置された側の反対側に、さらに半導体チップを設置したために、積層型半導体装置の集積度を向上させることを可能としている。

この場合、前記載置台１４の、前記半導体チップ１１が設置された側の反対側に半導体チップ４１が設置され、さらに当該半導体チップ４１に半導体チップ５１が積層されて２つの半導体チップが積層されて用いられることで、積層型半導体装置の集積度を向上させ、例えば積層型半導体装置の記憶容量を向上させることが可能となっている。

前記半導体チップ４１のチップ上配線構造４２はワイヤ４３によって、また、前記半導体チップ５１のチップ上配線構造５２はワイヤ５３によって、それぞれ実施例１に示した場合と同様に前記配線構造３０に電気的に接続される。さらに、前記チップ上配線構造５２のチップ上配線が、ワイヤ５４によって前記チップ上配線構造４２のチップ上配線に接続されることは、実施例１の場合と同様である。

また、外部接続配線は、例えばリードフレームに限定されず、他の配線を用いることが可能であり、例えば次に図５（Ａ）、（Ｂ）に示すように、テープキャリアに形成された配線を用いても良い。

図５（Ａ）は、本発明の実施例３による積層型半導体装置を模式的に示した断面図であり、図５（Ｂ）は、図５（Ａ）においてＹ方向からその配線構造を平面視した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図５（Ａ）、（Ｂ）を参照するに、本実施例による積層型半導体装置１０Ｂでは、積層された前記半導体チップ１１および半導体チップ２１は、テープ５１、ソルダーレジスト５２を有するテープキャリアＴ上に搭載されている。

また、前記テープ５１上には配線構造３０Ａが形成されている。当該配線構造３０Ａは、テープ５１上に形成されたパッド５３Ａに電気的に接続され、さらに当該パッド５３Ａは、前記テープ５１に形成された開口部を介して、前記テープ５１の下に形成されたソルダーボール５３に電気的に接続されている。

前記配線構造３０Ａは、図３に示した前記外部接続配線３０と同様の構造の、複数の外部接続配線からなり、図３に示した場合と同様に、隣接する配線のピッチＰ３は、典型的には０．２５ｍｍであるが、この数値に限定されるものではない。また、当該配線の、例えばソルダーボール５３に接続される側での距離Ｐ４は、例えば０．５ｍｍとしている。前記配線構造３０Ａは、ソルダーボール５３を介して、例えば積層型半導体装置１０Ｂが設置される実装基板の配線に電気的に接続される構造になっている。

このように、本実施例による積層型半導体装置は様々に変形・変更して用いることが可能であり、例えば、配線構造に接続される配線を変更することで、Ｔ−ＢＧＡ（テープ・ボール・グリッド・アレイ）、Ｐ−ＢＧＡ（プラスチック・ボール・グリッド・アレイ）などにも適用することが可能である。

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

本発明によれば、構造上の制約が少なく、低コストで製造が可能な積層型半導体装置および当該積層型半導体装置に用いる半導体チップを提供することが可能となる。

（Ａ）、（Ｂ）は、従来の積層型半導体装置を模式的に示した断面図である。 実施例１による積層型半導体装置を模式的に示した断面図である。 図２に示した積層型半導体装置の平面図である。 実施例２による積層型半導体装置を模式的に示した断面図である。 （Ａ）は、実施例３による積層型半導体装置を模式的に示した断面図であり、（Ｂ）はその配線構造の平面図である。

符号の説明

１０，１０Ａ，１０Ｂ，１００，２００ 積層型半導体装置
１１，２１，４１，５１，１０１，１０３，２０１，２０３ 半導体チップ
１２，２２，４２，５３ チップ上配線構造
１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ チップ上配線
１３，２３，２４，４３，５３，５４ ワイヤ
３０，３０Ａ 配線構造
３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ 外部接続配線
４０ 樹脂材料
５１ テープ
５２ ソルダーレジスト
５３ ソルダーボール
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ ピッチ

Claims (6)

1. 主面上にチップ上配線が形成され、当該チップ上配線が外部接続配線と電気的に接続されるよう構成された半導体チップであって、
   前記チップ上配線は、前記主面の第１の端部の側から第２の端部の側に延伸するように形成されていることを特徴とする半導体チップ。
2. 第１の主面上に第１のチップ上配線が形成された第１の半導体チップと、
   当該第１の主面上に積層された、第２の主面上に第２のチップ上配線が形成された第２の半導体チップと、
   前記第１のチップ上配線または前記第２のチップ上配線に電気的に接続される、複数の外部接続配線と、を有する積層型半導体装置であって、
   前記第２のチップ上配線は、前記第２の主面の、第１の端部の側から第２の端部の側に延伸するように形成され、前記第１のチップ上配線または前記外部接続配線と電気的に接続される構造であることを特徴とする積層型半導体装置。
3. 前記第１のチップ上配線は、前記第２のチップ上配線を介して前記外部接続配線に電気的に接続される構造であることを特徴とする請求項２記載の積層型半導体装置。
4. 前記第２のチップ上配線は、前記第１のチップ上配線を介して前記外部接続配線に電気的に接続される構造であることと特徴とする請求項２記載の積層型半導体装置。
5. 前記外部接続配線は、リードフレームからなることを特徴とする請求項２乃至４のうち、いずれか１項記載の積層型半導体装置。
6. 前記外部接続配線は、テープキャリアに形成された配線であることを特徴とする請求項２乃至４のうち、いずれか１項記載の積層型半導体装置。
   

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