JP4510081B2 - オンラインの３次元応答線−ビンマッピングを使用して臨床用陽電子放出断層撮影において最近傍リビニングを実行するリビナー - Google Patents

Description

（関連出願の相互参照）
本出願は、２００４年５月１４日出願の米国仮出願第６０／５７１，２７５号の恩恵を請求するものである。

（連邦政府によって後援された研究あるいは開発に関する記述）
該当なし。

［発明の背景］
１．発明の分野
本発明は、陽電子放出断層撮影法（ＰＥＴ）の分野に関する。より詳細には、本発明は、オンラインの３次元（３Ｄ）ＬＯＲ（＝Ｌｉｎｅ ｏｆ Ｒｅｓｐｏｎｓｅ；応答線）−ｂｉｎ（ビン）マッピングの速度および精度を改善する装置に関する。

２．関連技術の説明
医用画像には様々な技術が使用されている。陽電子放出断層撮影法（ＰＥＴ；Ｐｏｓｉｔｒｏｎ Ｅｍｉｓｓｉｏｎ Ｔｏｍｏｇｒａｐｈｙ）は放射線医学において一般的ないくつかの方法のうちの１つである。この撮影法は、身体内の生理学的な過程および構造を非侵襲的に研究できる。ＰＥＴは、医療分野において、病理診断を補助するために使用される核画像化技術である。ＰＥＴを利用すれば、医師は、他の画像化技術では得ることのできない人体の多数の機能の写真を生成することにより、患者の全身を一度に検査することができる。これに関連して、ＰＥＴは単に身体の様子だけでなく、それらが（生理学的または機能的に）どのように働くかについての画像を表示することができる。ＰＥＴは、現在利用できるあらゆる核医用画像化機器の中でも最高の感度、および最高の定量化精度を備えた機器であると考えられている。この感度および精度を要する用途には、腫瘍学、心臓学、および神経学の分野が含まれる。

ＰＥＴでは、放射性薬剤と呼ばれる短命の陽電子放出アイソトープを患者の身体内に注入する。これらの放射性薬剤は、患者に投与されると、安定している器官に対応している生理的経路を通って身体内に分配される。放射性薬剤アイソトープは、身体内で崩壊すると、陽電子と呼ばれる正の電荷を持つ粒子を放出する。この放出時に陽電子が電子と遭遇すると両者が対消滅する。それぞれの対消滅イベントの結果として、約１８０度（の角度で）離れ正反対に向いた１対の光子の形のガンマ線が生成される。ＰＥＴスキャナで、これらの対消滅「イベント対」を一定期間の間検出した後に、身体内の断面におけるアイソトープ分布が再構成される。これらのイベントが患者の身体内にマップされることによって、生きている細胞組織内での代謝、生化学、および機能的活動を定量化測定することが可能になる。より詳細には、ＰＥＴ画像は（多くの場合、予測される生理学モデルと共に）、様々な生理パラメータ、例えばグルコース代謝値、脳血流、細胞生存能力、酸素代謝、およびインビボ脳神経活動を評価するために使用される。

ＰＥＴにおいて、実現されたハードウェアのいくつかの物理的制約によってデータ取得が制限されることは周知である。基本的に、３次元ＰＥＴでは、それぞれの同時発生イベントを３Ｄ投影データ空間内に正確に位置決めする必要がある。リビニングは、最近傍ＬＯＲ−投影−ｂｉｎマッピングを使用する位置決め計算である。リビニングが迅速に実行されれば、患者処理能力が向上する。高感度かつ高解像度のＰＥＴでは、複雑なリビニング計算を高速で実行する必要がある。これらの必要性によってデータ取得機器に対する要求が増加する。

３次元ＰＥＴにより高い感度を追求すると、検出器アレイが常に増加し、計数率がさらに高くなる。より大型の検出器アレイに高い画像解像度を維持すると、より複雑な計算が必要となる。この際に、３Ｄ投影データ空間内に同時発生ＬＯＲを正確に位置決めするための大量の計算が必要である。この連鎖の結果、小型で短軸の検出器アレイには適切であったアルゴリズムと電子構成が適切でなくなる。検出器アレイの軸範囲が拡大するに従い、従来のアルゴリズムから取得できるデータが減少する。これに応じて、画像解像度が重要である場合には特に、より大型でより長軸のＰＥＴ検出器アレイのためのオンラインリビニング処理に必要なアルゴリズムと電子構成を改善することが要求になる。長軸高解像度ＰＥＴの一例は、「Ｔｈｅ ＥＣＡＴ ＨＲＲＴ：Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｆｉｒｓｔ Ｃｌｉｎｉｃａｌ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ ｔｈｅ Ｎｅｗ Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ｒｅｓｅａｒｃｈ Ｔｏｍｏｇｒａｐｈ」、Ｗｉｅｎｈａｒｄ等著、ＩＥＥＥ Ｔｒａｎｓ．Ｎｕｃｌ．Ｓｃｉ．，ｖｏｌ．４９，ｐｐ．１０４−１１０（２００２）に記述されている。一方で臨床における患者処理能力の必要性に注目しながらオンライン電子機器に挑戦するためには、さらに複雑なリビニングアルゴリズムとより高速のリビニング速度が必要である。

従来のオンラインＰＥＴリビニングのためのデジタルパイプラインでは、ルックアップテーブル（ＬＵＴ）として用いられるフラッシュメモリチップが、プログラマブル論理を使用する様々なパイプラインステージに適用されてきた。例えば、「ＬＳＯ ＰＥＴ／ＳＰＥＣＴ Ｓｐａｔｉａｌ Ｒｅｓｏｌｕｔｉｏｎ：Ｃｒｉｔｉｃａｌ Ｏｎ−ｌｉｎｅ ＤＯＩ Ｒｅｂｉｎｎｉｎｇ Ｍｅｔｈｏｄｓ ａｎｄ Ｒｅｓｕｌｔｓ」、ＩＥＥＥ ＭＩＣ Ｃｏｎｆ．Ｒｅｃ．，（２０００）、Ｗ．Ｊｏｎｅｓ等著、および「Ｆｉｒｓｔ Ｔｉｍｅ Ｍｅａｓｕｒｅｍｅｎｔ ｏｆ Ｔｒａｎｓａｘｉａｌ Ｒｅｓｏｌｕｔｉｏｎ ｆｏｒ ａ Ｎｅｗ Ｈｉｇｈ−Ｓｅｎｓｉｔｉｖｉｔｙ ＰＥＴ Ｐｒｏｔｏｔｙｐｅ Ｕｓｉｎｇ ５ ＬＳＯ Ｐａｎｅｌ Ｄｅｔｅｃｔｏｒｓ」、ＩＥＥＥ ＭＩＣ Ｃｏｎｆ．Ｒｅｃ，（２００２）を参照することができる。

［発明の要約］
オンラインの３Ｄ軸方向ＬＯＲ−ｂｉｎマッピングを使用して陽電子放出断層撮影（ＰＥＴ）において最近傍リビニングを実行するための投影データリビニング装置が提供される。本発明によるペットリンク・ティーエム・ディレクトメモリアクセス（ＰＥＴＬＩＮＫ ｔｍ ＤＭＡ）リビナーは、以下においては“ＰＤＲ”と呼ばれることがあり、検出器対イベントパケットをｂｉｎアドレスパケットにオンライン変換するための周辺コンポーネント相互接続（ＰＣＩ）カードである。本発明による装置は、デュアルファイバチャネル光ファイバリンク上、および６４／６６ＰＣＩインターフェース上でイベントパケットの受送信を行う。本発明は、フラッシュメモリと、大容量フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のアレイとを含み、これらを組み合わせることによって、複雑なＰＥＴ用途に適した非常に高い柔軟性が生まれる。本発明は、正確な体軸（アキシャル）方向および横断（トランスアキシャル）方向のＬＯＲ最近傍リビニングを提供し、また、適切なサイノグラムｂｉｎにより斜めのＬＯＲをマップすることを可能にする。これは最適な画像解像度にとって重要である。

本発明のＰＤＲは、医用画像化装置と電気通信しているハードウェアアーキテクチャと共に使用される。データ取得アーキテクチャは、プロセッサ、ランダムアクセスメモリ（ＲＡＭ）、オペレーティングシステム、およびデータ記憶装置を含んでいる。

ＰＤＲは、最小の１〜２Ｇｂｐｓでデータを送信できる双方向全二重通信形ファイバチャネル光ファイバトランシーバを含んでいる。一実施態様では、ＰＤＲは３つの主要ＦＰＧＡと２０個のフラッシュチップとを含む。このＰＣフォーマットＰＣＩカードは、複数のＰＥＴ検出器配置にオンラインリビニングを提供する。ＦＰＧＡどうしは、各広帯域幅（ＨＢＷ）が３．８Ｇｂｐｓのパケットデータ転送をサポートしている状態において、ＨＢＷ接続を介して接続している。デュアルファイバチャネルポートは１または２Ｇｂｐｓのいずれかをサポートする。２０個のフラッシュメモリチップは、ルックアップテーブル（ＬＵＴ）に使用される。

本発明の一実施態様におけるオンライン変換は、６４ビットの検出器対イベントパケットを３２ビットまたは６４ビットのｂｉｎアドレスパケットに変換する。一実施態様では、この変換は１５Ｍパケット／秒に近い速度で実行される。パイプラインは１５Ｍイベントパケット／秒に近い最近傍リビニング計算を提供する。フラッシュメモリチップは４Ｍ×１６ビットの容量と６０ｎｓのアクセス時間を有する。

ビン（ｂｉｎ）アドレスパケットはリストモード形式でデータ記憶装置に記憶されるか、または、オンラインヒストグラム処理のためのＰＣアプリケーションソフトウェアによって、ＰＣマザーボードに搭載されたＤＲＡＭに付加される。あるいは、ＰＤＲは、到来する６４ビットの検出器対パケットを、リストモード記憶について変更されていない状態で、データ記憶ユニットへ送る。さらに、先に記憶された６４ビットの検出器対パケットが、取得後の処理として、ビン（ｂｉｎ）アドレスパケットに高速にリビニングされるよう、ＰＣＩバスを介し、ＰＤＲによって再生される。さらにＰＤＲは、その第２デュアルファイバチャネルポート上の変更されていないあるいはリビニングされていないパケットを再送信することができる。

ＰＤＲは、フル３次元ＰＥＴに対して、体軸方向および横断方向の両方向へのオンラインＬＯＲ最近傍リビリングを、１５Ｍイベント／秒に近い速度で提供する。例証されたこの実施態様には、７つのパイプラインステージが示されている。しかしながら、当業者は、本発明の範囲内で、７より多くのまたは７より少ないステージを提供できることを理解するだろう。それぞれのステージは次のステージと、少なくとも６４ビット容量のデジタルＦＰＧＡラッチを介して通信している。６４ビットの検出器対パケットが、ルータＦＰＧＡからパイプラインのステージ１に入力されている。ステージ１は、相互作用の放出深さおよび伝送動作の両方を暗号化する。ステージ２は、横断方向検出器対指数から、横断方向サイノグラム指数と、２つの体軸方向補正パラメータとを生成する。ステージ３では、未補正の平面と、セグメント指数、即ち軸角度指数とを生成する。これらは、体軸方向検出器対指数から暗号化されたリング差値を備えている。ステージ４は平面およびセグメントの両方についてデルタ補正を生成する。ステージ５は、真について補正した体軸方向位置平面指数と、セグメント指数とを生成する。ステージ６は、サイノグラム数を、サイノグラムの３Ｄアレイ内への指数として計算する。ステージ７は、ＦＰＧＡに常駐する整数の乗算器および加算器を使用して、最終ｂｉｎアドレス値を計算する。その後、６４ビットのｂｉｎアドレスパケットがルータＦＰＧＡに出力される。

上述した本発明の特徴は、以下の本発明の詳細な説明を図面と共に読解することで、より明確に理解される。
図１は、本発明によるＰＥＴＬＩＮＫ ｔｍ ＤＭＡリビナー（ＰＤＲ）を組み込んだＰＣベースのデータ取得アーキテクチャを示す図である。
図２は、本発明によるＰＤＲの様々な特徴を組み込んだチップアーキテクチャの一実施形態を示すブロック図である。
図３は、本発明によるＰＤＲの様々な特徴を組み込んだＰＤＲデジタルパイプラインの一実施形態を示す図である。
図４Ａおよび図４Ｂは、従来技術のリビニングアルゴリズムを使用した斜めのＬＯＲからの投影空間ヒストグラムを示す。
図５Ａおよび図５Ｂは、図４Ａおよび図４Ｂのヒストグラムの取得に使用したものと同じ斜めのＬＯＲからの投影空間ヒストグラムを示す。なお、図５Ａおよび図５Ｂのヒストグラムは本発明によるＰＤＲのハードウェアアーキテクチャと１００％互換するリビニングアルゴリズムを使用して導出された。

オンラインの３Ｄ軸方向ＬＯＲ（＝Ｌｉｎｅ ｏｆ Ｒｅｓｐｏｎｓｅ；応答線）−ｂｉｎ（ビン）マッピングを使用して陽電子放出断層撮影（ＰＥＴ）において最近傍リビニングを実行するための投影データリビニング装置が提供される。図面中、本発明によるペットリンク・ティーエム・ダイレクトメモリアクセス（ＰＥＴＬＩＮＫ ｔｍ ＤＭＡ）リビナーは、以下において“ＰＤＲ”ともよばれ、全体を参照符号１０で示される。ＰＤＲ１０は、検出器対のイベントパケットをｂｉｎアドレスパケットにオンライン変換するための周辺コンポーネント相互接続（ＰＣＩ）カード１２を装備している。本発明の装置は、デュアルファイバチャネル光ファイバリンク１４上、および６４／６６ＰＣＩインターフェース１６上でイベントパケットを送受信する。本発明は、フラッシュメモリ１８と、大容量フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のアレイ２０を装備しており、これらを組み合わせることによって、複雑なＰＥＴアプリケーション用として極めて高い柔軟性が提供される。本発明は、正確な体軸方向および横断方向ＬＯＲ最近傍リビニングを提供し、適切なサイノグラムｂｉｎにより斜めのＬＯＲをマッピングすることを可能にする。これは最良の画像解像度にとって重要である。

図１は、本発明のＰＤＲ１０を組み込んだＰＣベースのデータ取得アーキテクチャを示す図である。このアーキテクチャは医用画像化装置３０と通信している。この通信は、電気的な、または光ファイバを介した従来の方法で行うことができるが、これに限定されない。図示の実施形態では、画像化装置３０は直接ＰＤＲ１０と光ファイバ通信している。これ以外の接続装置も本発明の範囲に包括されることが理解されよう。データ取得アーキテクチャに関連して、プロセッサ３２、ランダムアクセスメモリ（ＲＡＭ）３４、オペレーティングシステム３６、およびデータ記憶装置３８も図示されている。

図２にはＰＤＲ１０がより明瞭に示されている。図２は、本発明の装置１０のチップアーキテクチャを示す図である。好ましい実施形態のトランシーバ２４は最小の１〜２Ｇｂｐｓでデータを送信することができる。３つの主要なＦＰＧＡ２０と２０個のフラッシュチップ１８が図示されている。しかしながら、これらの個数は、本発明の範囲内でこれよりも多くても少なくてもよい。この好ましい実施形態において、フラッシュチップ１８は６０ｎｓのアクセス時間で４Ｍｘ１６ビットが可能である。このＰＣ形式のＰＣＩカード１２は複数のＰＥＴ検出器配置にオンラインリビニングを提供する。６４／６６ＰＣＩインターフェースが示されている。ルータＦＰＧＡからグループＡ論理ＦＰＧＡまでの３つの各広帯域幅（ＨＢＷ）接続が３．８Ｇｂｐｓのパケットデータ転送をサポートしている。デュアルファイバチャネル（ＦＣ）ポート２４は、１または２Ｇｂｐｓのいずれかをサポートしている。２０個のフラッシュメモリチップ１８はルックアップテーブル（ＬＵＴ）に使用されている。

このアーキテクチャの極めて高い柔軟性は、どのパイプラインアプリケーションでも特徴とされていない汎用フラッシュ−ＦＰＧＡ接続によるものである。ＰＤＲ１０において、パイプラインは、ＦＰＧＡ２０内でより柔軟に、また固定ＰＣＢ接続への依存がより少なく形成されている。個々のフラッシュメモリチップ１８は唯一で任意のパイプラインステージを処理するようにロックされているのではなく、アプリケーションによってより効率的にグループ化されている。

別の配置も本発明の範囲内に包括されることが理解されるが、本発明の一実施形態におけるオンライン変換は６４ビットの検出器対イベントパケットを、３２ビットまたは６４ビットのｂｉｎアドレスパケットに変換する。一実施形態では、この変換は１５Ｍパケット／秒に近い速度で実行される。パイプラインは１５Ｍイベントパケット／秒に近い最近傍リビニング計算を提供する。図示の実施形態におけるフラッシュメモリ１８は、それぞれが４Ｍ×１６ビットの容量と６０ｎｓのアクセス時間を有する２０個のチップの組を含む。さらに、図示の実施形態では、それぞれ６００以上のユーザ入力／出力（Ｉ／Ｏ）ピンを有する３つのＦＰＧＡ２０が実装されている。

ｂｉｎアドレスパケットはリストモード形式でデータ記憶装置３８に記憶されるか、または、オンラインヒストグラム処理のためのＰＣアプリケーションソフトウェアによって、ＰＣマザーボードに常駐するＲＡＭ３４に付加される。あるいは、ＰＤＲ１０は、到来する６４ビットの検出器対パケットを、リストモード記憶について変更されていない状態で、データ記憶装置３８へ送る。さらに、先に記憶された６４ビットの検出器対パケットが、取得後の処理として、ｂｉｎアドレスパケットに高速でリビニングされるように、ＰＣＩバス１６を介しＰＤＲ１０によって再生される。さらにＰＤＲ１０は、第２ＦＣポート２４上の変更されていないあるいはリビニングされていないパケットを再送信することができる。

図３は、本発明によるＰＤＲデジタルパイプラインの一実施形態の図である。図示されたＰＤＲ１０の実施形態は、フル３次元ＰＥＴに対して、体軸方向および横断方向の両方向へのオンラインＬＯＲ最近傍リビリングを、１５Ｍイベント／秒に近い速度で提供する。７つのパイプラインステージが示されている。各ＬＵＴブロックは個別の４Ｍ×１６ビットのフラッシュメモリチップを示す。当業者は、この汎用ＰＤＲアーキテクチャでは、その他のパイプライン配置の使用も可能であることを理解するであろう。この図示の実施形態では、左から右へ流れる７ステージのデジタルパイプラインが設けられている。各ステージは次のステージと、少なくとも６４ビット容量のデジタルＦＰＧＡラッチ２２を介して通信している。左側の図では、６４ビットの検出器対パケットが、ルータＦＰＧＡ（図示せず）からパイプライン内に入力されている。各ＬＵＴブロックは、４Ｍ×１６ビットのフラッシュメモリチップを表し、さらに、左側の入力パラメータラベルはアドレスを、右側の出力ラベルはデータを示す。ステージ１は、相互作用の放出深さおよび伝送動作の両方を暗号化する。ここでは、ＡＤ１とＢＤ１はシングルビットの深さ指数である。ステージ２は、横断方向検出器対指数ＡＸ、ＢＸ、ＸＥ等から、１８ビットの横断方向サイノグラム指数Ｓ１１８と、２つの７ビット体軸方向補正パラメータＭ７、Ｎ７とを生成する。ＳＥＬビットは例えばスパン３／スパン９のような２つのＬＵＴ関数の一方を必要に応じて実行する。Ｓｗａｐビットは、Ａ×Ｂ／Ｂ×Ａサイノグラム境界を補正する。ＤＯＫビットは、特定のＦＯＶ（＝Ｆｉｅｌｄ ｏｆ Ｖｉｅｗ；撮像視野）直径内のＬＯＲについて真である。

ステージ３は、８ビットの未補正の平面ＰＬＵ８と、セグメント指数、即ち軸角度指数ＳＧＵ８とを生成する。これらは、体軸方向検出器対指数ＡＹ、ＢＹ等から暗号化されたリング差値ＥＲＤ８を有している。ＡＬＢビットはＢＹよりも低いＡＹを示す。ステージ４は、平面ＤＰＬ１４およびセグメントＤＳＧ１４の両方について、１４ビットのデルタ補正を生成する。ステージ５は、真について補正した体軸方向位置平面ＰＬＣ１０指数と、セグメントＳＧＣ１０指数とを生成する。ステージ６は、２０ビットのサイノグラム数ＳＮ２０を、サイノグラムの３Ｄアレイ内への指数として計算する。ＰＯＫビットは、傾斜角限度を超えないＬＯＲについて真である。ステージ７は、ＦＰＧＡに内在する整数の乗算器および加算器を使用して、最終４０ビットｂｉｎアドレス値ＢＡ４０を計算する。ＨＲＲＴについて、「サイノグラムサイズ」定数ＳＳ１８が７３７２８（＝２５６×２８８）に設定される。汎用ＦＰＧＡレジスタ駆動ｂｉｎアドレスオフセット値ＢＡＯＦＦ４４がサポートされる。右側の図では、６４ビットのｂｉｎアドレスパケットがルータＦＰＧＡに出力される。

図示されたＰＤＲ１０は画像化装置３０の放出動作に用いられる。特定の変数の値、即ちビット数について説明しているが、当業者は、本発明の精神から逸脱しない範囲で他の値の実現も可能であること、またこれらの値は単に例証でしかないことを理解するであろう。

図４Ａ、図４Ｂ、および図５Ａ、図５Ｂのそれぞれに示されているのは、画像化装置３０の撮像視野（ＦＯＶ）内に配置された針源を用いて取得した画像の比較である。針は直線的であるため、取得された２次元画像（図４Ｂおよび図５Ｂ）も同様に直線的となる。３時間の取得が実施され、約８００Ｍの６４ビット検出器対パケットがリストモードファイル内に収集された。この数字は、取得からの投影データを示す。より詳細には、各図中の投影データは、非常に斜めのＬＯＲ、即ち４５のセグメント＋２２からのものである。図４Ａおよび図４Ｂでは従来技術のハードウェア模倣リビニングアルゴリズムが使用された。図４Ａの貧弱な正弦波曲線と、図４Ｂの非直線的な２Ｄビュー画像とによって表されるように、この従来技術のリビニングアルゴリズムは、非常に斜めのＬＯＲを３Ｄ投影空間内に正確にマップするための十分な手段を有していない。図４Ａは横断方向のサイノグラムを示し、図４Ｂは３Ｄ投影空間から抽出された２Ｄビュー画像を示す。

図５Ａおよび図５Ｂは、本発明による装置のハードウェアアーキテクチャと１００％互換するリビニングアルゴリズムを使用して、図４Ａおよび図４Ｂと類似した投影をそれぞれ示す。これは、本発明が、非常に斜めのＬＯＲを３Ｄ投影空間内に正確に位置決めする能力を提供することができるというより優れた結果によって表されている。図５Ａでは、正弦波曲線は非常に正確であることを記述する。右下における、線の明瞭性と、より明確に定められた曲線との両方に注目する。図５Ａの曲線と図４Ａの曲線とを対比すると、図４Ａの右下において、曲線が予測された正弦波軌道から逸脱していることが分かる。これは図５Ａには見られない。図４Ｂと図５Ｂを対比すると、図４Ｂでは、直線であるべき部分がゆがんでいることがわかる。しかし、図５Ｂに示すように、本発明では予測された直線を描いている。図４Ａ、図４Ｂ、図５Ａ、および図５Ｂの各画像が示すこの差は、画像化装置内の周知の検出器ギャップのために予期されたものである。

表１は、様々なＦＯＶ位置での点源で取得した４つのデータからなる一セットの半値全幅（ＦＷＨＭ）解像結果を示す。６４ビットの検出器対パケットの４つの別個の２０分間リストモード取得が実行された。各ファイルは約７Ｍのイベントパケットを含む。それぞれのリストモードファイルが、本発明のハードウェアアーキテクチャに１００％互換するリビニングアルゴリズムに適用された。各入力ファイルについて、３２ビットのｂｉｎアドレスパケットを有する出力ファイルが生成された。非加重ＯＳＥＭ−３Ｄ（２回繰り返し、１６サブセット）を使用して３Ｄ画像再構成が実行されたが、結晶効率の正規化は適用されなかった。［６］これにより得られた画像サイズは２５６×２５６×２０７ボクセルであった。

この準備段階の「スパン３」の場合は、適切な正規化を実行することなく、ＦＯＶ内の２０ｃｍの直径にわたって明瞭で、かなり一様なＦＷＨＭ画像解像度が得られた。スパン３について説明したが、当業者は、本発明がこれよりも大きなスパンもサポートすることを理解するだろう。さらに本発明の装置は、ランダム変数除去に必要な、伝送イベント処理機能と、計画された「単結晶指数同時発生同時遅延」イベントパケットの生成機能を提供する。

これまでの記述から、当業者は、ＬＯＲリビニングを改善するためのＰＥＴＬＩＮＫ ｔｍ ＤＭＡリビナー（ＰＤＲ）について説明したことがわかるだろう。本発明のＰＤＲは、検出器対イベントパケットをｂｉｎアドレスパケットにオンライン変換するための周辺コンポーネント相互接続（ＰＣＩ）カードを含む。本発明のＰＤＲは、正確な体軸（アキシャル）方向および横断（トランスアキシャル）方向のＬＯＲ最近傍リビニングを提供し、適切なサイノグラムｂｉｎにより斜めのＬＯＲをマップすることを可能にし、より最適な画像解像度を提供する。

ここまでに、いくつかの実施形態の説明によって本発明を例証し、また、これらの例証的な実施形態をかなり詳細に説明してきたが、付属の特許請求の範囲がこの詳細な説明によって規制されたり、いかなる形でも限定されることは出願人の意図ではない。当業者には、さらなる利点と変更が容易に明白となる。本発明はその最も広い態様において、図示および説明した特定の詳細、代表的な装置および方法、例証的な例に限定されるものではない。したがって、このような詳細からの逸脱が、出願人の全般的な発明の精神または範囲から逸脱しない範囲内において可能である。

本発明によるＰＥＴＬＩＮＫ ｔｍ ＤＭＡリビナー（ＰＤＲ）を組み込んだＰＣベースのデータ取得アーキテクチャを示す図である。 本発明によるＰＤＲの様々な特徴を組み込んだチップアーキテクチャの一実施形態を示すブロック図である。 本発明によるＰＤＲの様々な特徴を組み込んだＰＤＲデジタルパイプラインの一実施形態を示す図である。 従来技術のリビニングアルゴリズムを使用した斜めのＬＯＲからの投影空間ヒストグラムを示す。 図４のヒストグラムの取得に使用したものと同じ斜めのＬＯＲからの投影空間ヒストグラムを示す。

符号の説明

１０ ＰＤＲ
３０ 画像化装置
３２ プロセッサ
３４ ランダムアクセスメモリ
３６ オペレーティングシステム
３８ データ記憶装置

Claims (8)

1. オンラインの３次元軸方向応答線（ＬＯＲ）−ビン（ｂｉｎ）マッピングを使用して陽電子放出断層撮影（ＰＥＴ）において最近傍リビニングを実行するリビナーであって、前記リビナーは、
   画像化装置と共同しプロセッサ、ランダムアクセスメモリ（ＲＡＭ）、オペレーティングシステム、およびデータ記憶装置を少なくとも含むデータ取得アーキテクチャにインターフェースするインターフェースカードと、
   画像化装置からのデータを前記インターフェースカードへ通信するための少なくとも１つの入力装置とを備え、
   前記インターフェースカードは、
   少なくとも１つのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
   前記ＦＰＧＡに接続され少なくとも１つのルックアップテーブル（ＬＵＴ）を記憶する少なくとも１つのメモリ装置とを含み、
   前記インターフェースカードは、前記入力装置を介して前記画像化装置から受信した検出器対のイベントパケットをビンアドレスパケットに変換するために用いられる
   ことを特徴とする陽電子放出断層撮影において最近傍リビニングを実行するリビナー。
2. 前記インターフェースカードは、周辺コンポーネント相互接続（ＰＣＩ）カードであることを特徴とする請求項１に記載のリビナー。
3. さらに、前記少なくとも１つのＦＰＧＡと広帯域幅（ＨＢＷ）接続を介して通信する第２のＦＰＧＡを備えることを特徴とする請求項１に記載のリビナー。
4. 前記少なくとも１つのメモリ装置はフラッシュチップであることを特徴とする請求項１に記載のリビナー。
5. 前記少なくとも１つのＦＰＧＡと前記少なくとも１つのメモリ装置とがデジタルパイプラインを構成し、このデジタルパイプラインは、
   （ａ）放射、相互作用の深さ、および伝送動作のうち少なくとも１つを暗号化するステップと、
   （ｂ）横断方向検出器対の指数から、横断方向サイノグラム指数と、少なくとも１つの体軸方向補正パラメータとを生成するステップと、
   （ｃ）体軸方向検出器対の指数から、暗号化されたリング差値を有する未補正の平面指数と、セグメント指数とを生成するステップと、
   （ｄ）平面およびセグメントの両方についてデルタ補正を生成するステップと、
   （ｅ）真の体軸方向位置を補正した平面指数と、真の体軸方向位置を補正したセグメント指数とを生成するステップと、
   （ｆ）３Ｄアレイのサイノグラムへの指数としてサイノグラム数を計算するステップと、（ｇ）最終ビンアドレス値を計算するステップと
   を実行することを特徴とする請求項１に記載のリビナー。
6. オンラインの３次元軸方向応答線（ＬＯＲ）−ビン（ｂｉｎ）マッピングを使用して陽電子放出断層撮影（ＰＥＴ）において最近傍リビニングを実行するリビナーであって、前記リビナーは、
   画像化装置と共同しプロセッサ、ランダムアクセスメモリ（ＲＡＭ）、オペレーティングシステム、およびデータ記憶装置を少なくとも含むデータ取得アーキテクチャにインターフェースする周辺コンポーネント相互接続（ＰＣＩ）カードと、
   画像化装置からのデータを前記ＰＣＩカードへ通信するための少なくとも１つの入力装置と、
   複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
   少なくとも１つのルックアップテーブル（ＬＵＴ）を記憶するための複数のフラッシュメモリチップとを備え、
   前記複数の各ＦＰＧＡは前記複数のＦＰＧＡの内の次のＦＰＧＡと広帯域幅（ＨＢＷ）接続を介して通信し、
   前記複数のＦＰＧＡと前記少なくとも１つのメモリ装置とがデジタルパイプラインを構成し、このデジタルパイプラインは、
   （ａ）放射、相互作用の深さ、および伝送動作のうち少なくとも１つを暗号化するステップと、
   （ｂ）横断方向検出器対の指数から、横断方向サイノグラム指数と、少なくとも１つの体軸方向補正パラメータとを生成するステップと、
   （ｃ）体軸方向検出器対指数から、暗号化されたリング差値を有する未補正の平面指数と、セグメント指数とを生成するステップと、
   （ｄ）平面およびセグメントの両方についてデルタ補正を生成するステップと、
   （ｅ）真の体軸方向位置を補正した平面指数と、真の体軸方向位置を補正したセグメント指数とを生成するステップと、
   （ｆ）３次元アレイのサイノグラムへの指数としてのサイノグラム数を計算するステップと、
   （ｇ）最終ビンアドレス値を計算するステップと
   を実行するために用いられ、
   前記ＰＣＩカードは、前記入力装置を介して画像化装置から受信した検出器対のイベントパケットをビンアドレスパケットに変換するために用いられる
   ことを特徴とする陽電子放出断層撮影において最近傍リビニングを実行するリビナー。
7. オンライン３次元軸方向ＬＯＲ‐ビンマッピングを使用する陽電子放出断層撮影（ＰＥＴ）における最近傍リビニングのためのリビナーであって、
   前記リビナーは、画像化装置と共同するデータ取得アーキテクチャに直接に接続可能であるインターフェースカードを備え、
   前記インターフェースカードは、
   前記画像化装置から画像データを受信するためのデータポートと、
   デジタルパイプライン形態で構成され、前記データポートで受信された画像データを処理して処理後の画像データを前記データ取得アーキテクチャへ送信するための複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）およびフラッシュメモリチップと
   を含み、
   前記リビナーは、さらに、前記画像化装置の出力を前記データポートに接続する入力装置を備える
   ことを特徴とする陽電子放出断層撮影において最近傍リビニングを実行するリビナー。
8. 前記入力装置が光ファイバチャネルを備えることを特徴とする請求項７に記載のリビナー。

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