JP4588091B2 - 半導体モジュールの製造方法 - Google Patents

Description

本発明は、素子搭載用基板およびその製造方法、ならびに半導体モジュールおよびこれを搭載した携帯機器に関する。

近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体子のさらなる小型化が求められている。半導体素子の小型化に伴い、配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだボールを形成し、はんだボールと配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだボール自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、基材をハーフエッチすることによって形成した突起構造を電極またはビアとし、基材にエポキシ樹脂などの絶縁樹脂を介して半導体素子を装着し、突起構造に半導体素子の電極を接続する構造が知られている（特許文献１および特許文献２参照）。

一方、特許文献３には、絶縁層に形成された開口部に露出している電極が設けられた半導体素子が開示されている。この半導体素子では、電極の周囲に絶縁層の側壁が位置している。

特開平９−２８９２６４号公報 特開２０００−６８６４１号公報 特開２００１−７２５２号公報

特許文献３のように電極の周囲に絶縁層の側壁が位置している半導体素子に突起電極を接続する場合には、半導体素子側の電極に対して突起電極の位置がずれると、半導体素子側の電極の周囲の絶縁層が障害となり、半導体素子側の電極と突起電極とが接触しなくなることがある。これを防ぐために、半導体素子側の電極と突起電極との位置合わせをより精度よく行う必要がある。この結果、半導体モジュールの製造がより手間を要することになり、製造コストの増加につながっていた。

本発明はこうした課題に鑑みてなされたものであり、その目的は、半導体素子に設けられた電極と突起電極との接続信頼性を向上させる技術の提供にある。

本発明のある態様は、半導体素子である。当該半導体素子は、半導体基板と、半導体基板に形成された素子電極と、素子電極の周囲の半導体基板を被覆する保護層と、を備え、素子電極の表面が保護層の表面と同一面、あるいは素子電極の表面が保護層の表面に対して凸であることを特徴とする。

この態様によれば、素子搭載用基板側に設けられた突起電極を素子電極に接続する場合に、素子電極の周囲の保護層が障害にならない。このため、突起電極と素子電極との間に位置ずれが生じたとしても、素子電極と突起電極との接続が可能になり、素子電極と突起電極との接続信頼性を向上させることができる。

この態様の半導体素子において、前記保護層の表面に対して凸である前記素子電極は、さらに、その素子電極の周辺部において前記保護膜を覆っていても良い。

この態様によれば、熱応力によって保護膜が半導体基板から剥離することを防止できる。

本発明の他の態様は、前記保護層の表面に対して凸である前記素子電極の表面は平坦部を有し、その平坦部は前記保護膜を覆った領域にまで延在している
この態様によれば、保護膜を覆った領域にまで素子電極の平坦部分を拡張できるので、位置ずれマージンを大きく取れることから、突起電極と素子電極との位置ずれによる接続信頼性を向上させることができる。

本発明の他の態様は、半導体モジュールである。当該半導体モジュールは、上述したいずれかの半導体素子と、絶縁層と、当該絶縁層の一方の主表面に設けられた配線層と、配線層と電気的に接続されるとともに、配線層から絶縁層とは反対側に突出した突起電極と、を有する素子搭載用基板とを備え、突起電極と半導体素子の素子電極とが電気的に接続されていることを特徴とする。

本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述したいずれかの半導体モジュールを搭載することを特徴とする。

本発明のさらに他の態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、半導体基板に形成された素子電極の表面が素子電極の周囲に設けられた保護層の表面と同一面、あるいは素子電極の表面が保護層の表面に対して凸になっている半導体素子を用意する工程と、複数の突起電極が突設された金属板を準備する工程と、突起電極が絶縁樹脂層側に向くようにして金属板を絶縁樹脂層の一方の主表面に配置するとともに突起電極を絶縁樹脂層に貫通させて絶縁樹脂層の他方の主表面から露出させる工程と、素子電極が設けられた半導体素子を絶縁樹脂層の他方の主表面に配置し、突起電極とこれに対応する素子電極とを電気的に接続させる工程と、金属板を選択的に除去して配線層を形成する工程と、を備えることを特徴とする。

なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。

本発明によれば、素子搭載用基板側に設けられた突起電極と半導体素子に設けられた素子電極との接続信頼性を向上させることができる。

実施の形態に係る半導体素子および半導体モジュールの構成を示す概略断面図である。 半導体素子の形成方法を示す工程断面図である。 突起電極の形成方法を示す工程断面図である。 突起電極の頂部面に金属層を形成する方法を示す工程断面図である。 突起電極の頭出し方法を示す工程断面図である。 半導体素子と突起電極が設けられた基板（素子搭載用基板）との貼り合わせ方法を示す工程断面図である。 再配線加工を示す工程断面図である。 実施の形態２に係る半導体素子の構成を示す断面図である。 半導体素子の形成方法を示す工程断面図である。 半導体素子の構成を示す部分拡大断面図である。 半導体素子の構成を示す部分拡大断面図である。 実施の形態３に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施の形態１）
図１は、実施の形態に係る半導体素子５０および半導体モジュール３０の構造を示す断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。

素子搭載用基板１０は、絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面Ｓ１に設けられた配線層１４と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している突起電極１６とを備える。

絶縁樹脂層１２は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層１２に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。また、このエポキシ系熱硬化型樹脂は、約３〜４の誘電率を有する誘電体である。

配線層１４は、絶縁樹脂層１２の一方の主表面Ｓ１に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。あるいは電解銅などで形成してもよい。配線層１４には、絶縁樹脂層１２側に突起電極１６が突設されている。本実施の形態においては、配線層１４と突起電極１６とは一体的に形成されており、それにより配線層１４と突起電極１６との接続が確実になっている。また、突起電極１６と素子電極５２との電気的接続には、ボンディングワイヤやはんだによる接続工程を加えることなく、配線層１４の圧着時に同時に実施することができることから工程が増大しないという効果を奏することができる。なお、本発明は配線層１４と突起電極１６とが一体的に形成された構造に限定されない。配線層１４の絶縁樹脂層１２と反対側の主表面には、配線層１４の酸化などを防ぐための保護層１８が設けられている。保護層１８としては、フォトソルダーレジスト（以下、「ＰＳＲ」と称する。）層などが挙げられる。保護層１８の所定の領域には開口部１８ａが形成されており、開口部１８ａによって配線層１４の一部が露出している。開口部１８ａ内には外部接続電極としてのはんだボール２０が形成され、はんだボール２０と配線層１４とが電気的に接続されている。はんだボール２０を形成する位置、すなわち開口部１８ａの形成領域は、たとえば再配線で引き回した先の端部である。

突起電極１６はその全体的な形状が、先端に近づくにつれて径が細くなっている。言い換えると、突起電極１６の側面はテーパ状となっている。突起電極１６の頂部面１７に金属層２２が設けられている。金属層２２として、めっきによるＮｉ／Ａｕ層が好適である。ここで、「Ｎｉ／Ａｕ」と表記は、Ｎｉ層と、そのＮｉ層上に積層されたＡｕ層とを積層した構造を示す。

上述の構成を備えた素子搭載用基板１０に半導体素子５０が搭載されて半導体モジュール３０が形成されている。本実施の形態の半導体モジュール３０は、素子搭載用基板１０の突起電極１６と、半導体素子５０の素子電極５２とが金属層２２および金属層５５を介して電気的に接続された構造である。

半導体素子５０は、半導体基板５１と突起電極１６のそれぞれに対向する素子電極５２とを有する。絶縁樹脂層１２に接する側の半導体素子５０の主表面には、素子電極５２が露出するように開口が設けられた絶縁層５３および保護層５４が積層されている。素子電極５２の表面には、金属層５５が被覆されている。半導体基板５１の所定箇所にアライメントマーク５７が設けられている。アライメントマーク５７は光学的に視認可能であれば、本実施の形態のように絶縁層５３に被覆されていてもよく、別の形態では、絶縁層５３および保護層５４の開口部に設けられていてもよい。また、半導体基板５１の裏面には、絶縁層５６が設けられている。なお、素子電極５２と金属層５５とを合わせて素子電極と呼ぶことがある。

本実施の形態では、金属層５５（素子電極）の表面が保護層５４の表面と同一面になっている。

半導体素子５０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。絶縁層５３の具体例としては、窒化シリコン膜（以下、「ＳｉＮ」と称する。）が挙げられる。保護層５４の具体例としては、ポリイミド層やＰＳＲ層などが挙げられる。また、素子電極５２には、たとえばアルミニウム（Ａｌ）が用いられる。金属層５５として、Ｎｉ／Ａｕめっき層が好適である。絶縁層５６の具体例としては、エポキシ樹脂膜が挙げられる。

（半導体素子および半導体モジュールの製造方法）
ここで、半導体素子および半導体モジュールの製造方法について説明する。

図２（Ａ）〜（Ｃ）は、半導体素子の形成方法を示す工程断面図である。

まず、図２（Ａ）に示すように、素子電極の一部を構成する素子電極５２が設けられた半導体基板５１を用意する。半導体基板５１はたとえば、Ｓｉ基板であり、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などが形成されている。素子電極５２は、たとえばＡｌをパターニングすることにより形成することができる。また、半導体基板５１の所定位置にアライメントマーク５７が設けられている。アライメントマーク５７は、たとえば、素子電極５２用のＡｌをパターニングする際に同時に形成することができる。すなわち、この場合のアライメントマーク５７はＡｌで形成される。ただし、アライメントマーク５７は光学的に視認できればよく、他の材料または工程によって形成されてもよい。

次に、図２（Ｂ）に示すように、素子電極５２の周囲の半導体基板５１の表面を被覆するように、フォトレジスト法を用いて絶縁層５３および保護層５４を形成する。絶縁層５３として、たとえばＳｉＮ膜を用いることができる。また、保護層５４として、たとえばポリイミドを用いることができる。ＳｉＮの厚みとしては、例えば１．５μｍ程度であり、ポリイミドやＰＳＲなどの厚みとしては、例えば３μｍ程度である。

次に、図２（Ｃ）に示すように、無電解めっき法により素子電極５２の上にＮｉ／Ａｕめっき層からなる金属層５５を形成する。ここで、金属層５５の表面が保護層５４の表面と同一平面上となるか、あるいは、金属層５５の表面が保護層５４の表面に対して凸となるように金属層５５の厚さを調整する。以上の工程により、半導体素子５０が形成される。

図３（Ａ）〜（Ｄ）は、突起電極の形成方法を示す工程断面図である。

図３（Ａ）に示すように、図１に示したような突起電極１６の高さと配線層１４の厚さとの和より少なくとも大きい厚さを有する金属板としての銅板１３を用意する。銅板１３の厚さは、たとえば１２５μｍである。

次に、図３（Ｂ）に示すように、リソグラフィ法により、突起電極１６の形成予定領域に対応したパターンに合わせてレジスト７０を選択的に形成する。具体的には、ラミネーター装置を用いて銅板１３に所定膜厚のレジスト膜を貼り付け、突起電極１６のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板１３の上にレジスト７０が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板１３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。

次に、図３（Ｃ）に示すように、レジスト７０をマスクとして、銅板１３に所定のパターンの突起電極１６を形成する。

次に、図３（Ｄ）に示すように、レジスト７０を剥離剤を用いて剥離する。以上説明した工程により、銅板１３に突起電極１６が形成される。本実施形態の突起電極１６における基底部の径、頂部の径、高さは、たとえばそれぞれ、１００〜１４０μｍφ、５０μｍφ、２０〜２５μｍである。

図４（Ａ）〜（Ｄ）は、突起電極の頂部面に金属層を形成する方法を示す工程断面図である。

図４（Ａ）に示すように、ラミネート装置を用いて、突起電極１６が設けられた側の銅板１３の表面に耐金レジスト６０を積層する。

次に、図４（Ｂ）に示すように、Ｏ_２プラズマエッチングを用いて、突起電極１６の頂部面１７とそのテーパー部の一部が露出するように耐金レジスト６０を薄膜化する。

次に、図４（Ｃ）に示すように、無電解めっき法を用いて、突起電極１６の頂部面１７にＮｉ／Ａｕ層からなる金属層２２を形成した後、耐金レジスト６０を除去する。

次に、図４（Ｄ）に示すように、突起電極１６が設けられた側と反対側の銅板１３の表面をエッチバックすることにより銅板１３を薄膜化した後、レジスト（図示せず）を用いて銅板１３の所定領域をエッチングすることによりアライメントマークとなる凹部６２を形成する。

図５（Ａ）〜（Ｂ）は、突起電極の頭出し方法を示す工程断面図である。

図５（Ａ）に示すように、真空ラミネート法を用いて、突起電極１６が設けられた側の銅板１３の表面に絶縁樹脂層１２を積層する。絶縁樹脂層１２としては、たとえば、エポキシ系熱硬化型樹脂を用いることができる。

次に、図５（Ｂ）に示すように、Ｏ_２プラズマエッチングを用いて、突起電極１６の頂部面１７に設けられた金属層２２が露出するように絶縁樹脂層１２を薄膜化する。本実施の形態では、金属層２２の表面としてＡｕが露出する。

図６（Ａ）〜（Ｃ）は、半導体素子と突起電極が設けられた基板（素子搭載用基板）との貼り合わせ方法を示す工程断面図である。

図６（Ａ）に示すように、アライメント装置などを用いて、銅板１３に設けられた凹部６２と半導体基板５１に設けられたアライメントマーク５７とを位置合わせする。

次に、図６（Ｂ）に示すように、銅板１３の中央部分（凹部６２が設けられた領域）において、絶縁樹脂層１２と半導体素子５０とを仮接着する。

次に、図６（Ｃ）に示すように、半導体素子５０の裏面に銅箔７２付きの絶縁層５６を貼り合わせつつ、絶縁樹脂層１２および金属層２２と半導体素子５０とを真空圧着により貼り合わせる。本実施の形態では、素子搭載用基板１０側の突起電極１６に設けられた金属層２２と半導体素子５０側の素子電極５２に設けられた金属層５５との間で金−金接合が生じる。そのため、比較的柔らかい金属である金と金が接合するまた、半導体素子５０の裏面に銅箔７２付きの絶縁層５６を貼り合わせておくことにより、半導体素子と突起電極が設けられた基板（素子搭載用基板）との貼り合わせ時の接着樹脂の加熱の際の銅板１３による反りが銅箔７２の反りによって相殺されるため、全体として反りの発生を抑制することができる。銅箔７２の厚さは、銅板１３の厚さと同等であることが望ましい。

図７（Ａ）〜（Ｂ）は、再配線加工を示す工程断面図である。

図７（Ａ）に示すように、フォトリソグラフィ法およびエッチング法を用いて銅板１３を選択的に除去することにより、配線層１４（再配線層ともいう）を形成する。それと同時に、絶縁膜５６に付けられた銅箔７２も除去される。

次に、図７（Ｂ）に示すように、配線層１４および絶縁樹脂層１２の上に保護層（フォトソルダーレジスト層）１８を積層した後、フォトリソグラフィ法により保護層１８の所定領域（はんだボール搭載領域）に開口を設け、この開口部分にスクリーン印刷法によりはんだボール２０を搭載する。

以上の工程により、実施の形態１に係る半導体モジュール３０を製造することができる。なお、以上の工程をウエハレベルで行う場合には、ダイシングにより個片化を行う。

これによれば、半導体素子５０に設けられた素子電極５２と突起電極１６が形成された素子搭載用基板とを貼り合わせ工法によって接合する際に、突起電極１６が半導体素子５０側の素子電極５２の端に位置しても、半導体素子５０側の素子電極５２の側壁にある保護層５４に邪魔されずに電気的な接合が可能になる。

このため、図６（Ａ）で示したアライメントに要求される精度が低くなるため、アライメント装置を簡便化でき、かつアライメント動作に要する時間を短くすることができる。

また、半導体素子５０側の素子電極５２と突起電極１６との接続信頼性が向上するため、半導体モジュール３０の信頼性が向上する。また、半導体モジュール３０の製造歩留まりを向上させることができ、ひいては、半導体モジュール３０の製造コストを低減することができる。
（実施の形態２）
図８は、実施の形態２に係る半導体素子５０および半導体モジュール３０の構造を示す断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。実施の形態１と異なる点は、半導体素子５０において、半導体基板５１と突起電極１６のそれぞれに対向する素子電極５２に形成された金属層５５が保護膜５４の表面に対して凸になっているとともに、さらに、その金属層５５の周辺において金属層５５が保護膜５４の表面を覆っている構造である点である。

本実施の形態２のように、金属層５５の周辺において金属層５５が保護膜５４の表面を覆っている構造とすることにより、保護層５４を上側から押さえ込むことになるので保護膜５４が剥離することを防止できる。即ち、従来のように金属層５５によって覆わない場合には、保護膜５４の形成後の加熱工程において、保護膜５４と半導体素子５１との界面、あるいは保護層５４が複数層の場合にはそれらの界面において剥離が生じるが、本実施の形態のように、保護層５４を金属層５５で覆うことにより、万一、それらの界面に剥離が生じたとしてもそれを押え止めることができることから、保護膜５４の剥離してしまうことが防止できる。

ここで、実施の形態２の半導体モジュールの製造方法について説明する。

図９（Ａ）〜（Ｅ）は、半導体素子の形成方法を示す工程断面図である。

まず、図９（Ａ）及び図９（Ｂ）に示す半導体素子の形成方法に係る工程は、前述の図２（Ａ）及び図２（Ｂ）に示した工程と同じである。従って、詳細な説明は省略する。

次に、図９（Ｃ）に示すように、素子電極５２上に、Ｎｉ層５５ａを、無電解めっき法により保護膜５４の表面よりも高く堆積すると同時に、保護膜５４の表面も覆うようにめっきする。めっき膜が等方的に上（厚み）方向及び横（幅）方向に成長することから、その厚みを保護膜５４の表面から３〜５μｍの高さに堆積する。そして、Ｎｉ層５５ａの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、保護膜５４の表面からの高さが１〜１．２μｍ程度になるように研磨する。

続いて、図９（Ｄ）に示すように、Ｎｉ層５５ａの平坦部５６と保護膜５４とが１．５〜２μｍ程度重畳するようにＮｉ層５５ａの上にレジスト膜６０を形成し、その後、そのレジスト膜６０をマスクとしてＮｉ層５５ａをエッチングする。そうすることにより、Ｎｉ層５５ａの平坦部５６の部分が残される。

図９（Ｅ）に示すように、レジスト膜６０を除去したのちに、Ｎｉ層５５ａを覆うようにＡｕ層５５ｂを無電解めっき法により０．５μｍ程度積層する。このようにすることにより、金属層５５の平坦部５６が保護膜５４を２〜２．５μｍ程度覆った構造を得ることができる。

こうして完成した半導体素子を、上述の図５に示した突起電極が設けられた基板（素子搭載用基板）とを図６のように位置合わせをして貼り合わせる。

なお、レジスト６０を用いずにＮｉ層５５ａの平坦部５６を保護膜５４の表面を覆う構造とすることも可能である。具体的には、めっきＮｉ層５５ａの厚みを保護膜５４表面から２〜２．５μｍ程度の厚みにまで成長させた（言い換えると、保護膜５４表面も横方向に２〜２．５μｍ程度成長させた）のちに、ＣＭＰ法によって金属層５５表面を１〜１．３μｍ程度研磨することにより、金属層５５により保護膜５４の表面を覆い平坦部５６のＮｉ層５５ａの厚みが１〜１．２μｍ程度の金属膜５５を得ることができる。

ここで、図１０に基づいて、金属膜５５と突起電極１６との電気的接続状態について説明する。

金属膜５５と突起電極１６とが電気的に接続され得る場合、本来、同図に示すように突起電極１６が金属層５５と接続されるべきであるが、図において右または左方向にずれた場合でも、金属層５５が保護層５４の上まで覆って、かつ平坦部５６がその保護層５４の上にまで延在しているので接続面積を確保でき、その平坦部５６において突起電極１６と確実に接続させることができる。

このように、金属層と突起電極とが確実に電気的に接続できるので、半導体モジュールの接続信頼性を向上させることができる。

なお、図１１に、平坦部５６を有する金属層５５と突起電極１６との接続構造の他の実施の形態を示す。

この構造は、図９（Ｃ）に示す工程に続いて、Ｎｉ層５５ａの表面にＡｕ層５５ｂを無電解めっき法により形成することで得られる。

そうして、図１１に示すように、金属層５５は、保護膜５４の表面の一部をＮｉ層５５ａ及びＡｕ層５５ｂで覆い、その端部の断面が円弧状であり、さらに平坦部５６を備えており、その平坦部５６と、頂面部１７をＮｉ層２２ａとＡｕ層２２ｂとで覆った突起電極１６とが電気的に接続することになる。

なお、他の実施の形態として、図９（Ｃ）において、Ｎｉ層５５ａのめっき厚みを薄くし、ＣＭＰすることなく、そのＮｉ層５５ａの上にＡｕ層５５ｂを無電解めっき法により積層しても良い。

（実施の形態３）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。

図１２は本発明の実施の形態に係る半導体モジュール３０を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール３０はこうした携帯電話１１１の内部に搭載されている。

図１３は図１２に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の実施の形態に係る半導体モジュール３０は、はんだボール２０を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール３０の裏面側（はんだボール２０とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。

本発明の実施形態に係る半導体モジュール３０によれば、半導体モジュール３０のプリント配線基板への実装信頼性が向上する。そのため、こうした半導体モジュール３０を搭載した本実施形態に係る携帯機器については、その信頼性が向上する。

本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。

たとえば、上述の実施形態では、素子搭載用基板の配線層は単層であったが、これに限定されず、配線層はさらに多層化したものであってもよい。

また、上述の実施形態では、素子搭載用基板１０の突起電極１６と、半導体素子５０の素子電極５２とが金−金接合を介して電気的に接続されているが、金−スズ接合により電気的に接続されていてもよい。

また、本発明の構成は、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。

１０ 素子搭載用基板、１２ 絶縁樹脂層、１４ 配線層、１６ 突起電極、１８ 保護層、２０ はんだボール、３０ 半導体モジュール、５０ 半導体素子、５２ 素子電極、５４ 保護層、５５ 金属層。

Claims (2)

1. 半導体基板に設けられた素子電極の表面が、前記素子電極の周囲を被覆する保護層の表面に対して凸になっている半導体素子を用意する工程と、
   複数の突起電極が突設された金属板を準備する工程と、
   前記突起電極が設けられた側の前記金属板の表面に、前記突起電極の頂面部が露出するように絶縁樹脂層を形成する工程と、
   前記素子電極が設けられた前記半導体素子を前記絶縁樹脂層の他方の主表面に配置し、
   前記突起電極とこれに対応する素子電極とを電気的に接続させる工程と、
   前記金属板を選択的に除去して配線層を形成する工程と、
   を備えることを特徴とする半導体モジュールの製造方法。
2. 前記突起電極の頂面部と前記素子電極とを同じ種類の金属によってそれぞれ覆う工程をさらに備え、前記突起電極とこれに対応する素子電極とは、それらの金属により接合されていることを特徴とする請求項１に記載の半導体モジュールの製造方法。

Images