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JP4395659B2 - 液晶表示装置とその製造方法 - Google Patents

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Description

本発明は、アクティブ・マトリクス型の液晶表示装置とその製造方法に係り、特に当該液晶表示装置を構成する液晶表示パネルの一方の基板に形成する薄膜トランジスタとその製造に好適なものである。
アクティブ・マトリクス型の液晶表示装置を構成する液晶表示パネルは、一方の基板（アクティブ・マトリクス基板）と他方の基板（カラーフィルタ基板）との間に液晶を挟持して形成される。アクティブ・マトリクス基板に薄膜トランジスタ（ＴＦＴ）を作り込む製造工程では、当該基板上に先ずクロム等の金属膜からなる平行配置された複数のゲート配線およびこの各ゲート配線から画素毎に延びるゲート電極が形成される。
図１７は、アクティブ・マトリクス型液晶表示装置の表示パネル部の等価回路を説明する図である。図１７（ａ）は全体の回路図、図１７（ｂ）は図１７（ａ）における画素部ＰＸＬの拡大図である。図１７（ａ）において、表示パネルＰＮＬには多数の画素部ＰＸＬがマトリクス配列されており、各画素部ＰＸＬは走査配線駆動回路ＧＤＲで選択され、データ配線(ソース配線とも言う)駆動回路ＤＤＲからの表示データ信号に応じて点灯される。
すなわち、走査配線駆動回路ＧＤＲによって選択されたゲート配線ＧＬに対応して、データ配線駆動回路ＤＤＲからデータ配線ＤＬを通して表示パネルＰＮＬの画素部ＰＸＬにおける薄膜トランジスタＴＦＴに表示データ（電圧）が供給される。
図１７（ｂ）に示したように、画素部ＰＸＬを構成する薄膜トランジスタＴＦＴは、ゲート配線ＧＬとデータ配線ＤＬとの交差部に設けられる。薄膜トランジスタＴＦＴのゲート極ＧＴには、ゲート配線ＧＬが接続され、薄膜トランジスタＴＦＴのドレイン電極又はソース電極（この時点ではドレイン電極）ＳＤ２には、データ配線ＤＬが接続されている。
薄膜トランジスタＴＦＴのドレイン電極又はソース電極（この時点ではソース電極）ＳＤ１は液晶（素子）ＬＣの画素電極ＰＸに接続される。液晶ＬＣは、画素電極ＰＸと共通電極ＣＴとの間にあって、画素電極ＰＸに供給されるデータ(電圧)により駆動される。なお、データを一時保持するための補助容量Ｃａがドレイン電極ＳＤ２と補助容量配線ＣＬとの間に接続されている。
図１８は、図１７に示す表示パネルＰＮＬの画素部ＰＸＬの構成とこの画素部ＰＸＬを構成する薄膜トランジスタＴＦＴの構成を説明する図である。すなわち、図１８（ａ）は図１７に示すマトリクス状に配置された画素部ＰＸＬの平面図、図１８（ｂ）は、図１８（ａ）に示す画素部ＰＸＬにおける薄膜トランジスタＴＦＴ部分のＡ−Ａ'線に沿った断面図である。
図１８（ａ）に示したように、マトリクス状に配置された画素部ＰＸＬでは、薄膜トランジスタＴＦＴがゲート配線ＧＬとデータ配線ＤＬとの交差部に配置されている。また、画素電極ＰＸが薄膜トランジスタＴＦＴに接続され、補助容量配線ＣＬとの間で補助容量を形成している。
図１８（ｂ）において、薄膜トランジスタＴＦＴは、絶縁基板ＳＵＢ１上に、ゲート電極ＧＬとこの電極を覆うようにゲート絶縁膜ＧＩが形成され、このゲート絶縁膜上にシリコン（Ｓｉ）半導体層ＳＩとオーミックコンタクト層（ｎ+Ｓｉ）ＮＳ、ソース電極ＳＤ１及びドレイン電極ＳＤ２が順次積層される。
このゲート配線ＧＬおよびゲート電極ＤＬを覆ってシリコン・ナイトライド（ＳｉＮｘ）のゲート絶縁膜ＧＩが成膜され、ゲート配線ＧＬと交差する複数のデータ配線ＤＬが形成される。なお、このデータ配線ＤＬと同時にソース電極ＳＤ１とドレイン電極ＳＤ２が同層で形成される。
このように、各ゲート配線ＧＬと各データ配線ＤＬで囲まれる部分に画素部ＰＸＬで構成される単位画素が形成される。この単位画素はフルカラー表示の場合は各単色（赤、緑、青）の副画素となる。以下では、単位画素を単に画素とも称する。画素部ＰＸＬを構成する薄膜トランジスタ（ＴＦＴ）は、上記したように、ゲート電極と、このゲート電極の上にパターニングされたシリコン半導体膜と、シリコン半導体膜の上層に分離して形成されたオーミックコンタクト層（ｎ+シリコン）と、分離したオーミックコンタクト層のそれぞれに接続したソース電極とドレイン電極とで構成される。
この薄膜トランジスタの上層には保護膜ＰＡＳが成膜され、その上にＩＴＯを好適とする画素電極ＰＸがパターニングされ、保護膜ＰＡＳに開けたコンタクトホールでソース電極（又はドレイン電極）ＳＤ１に接続している。画素電極ＰＸを覆って配向膜（図示せず）が成膜される。
一方、図示しない他方の基板には、フルカラーの場合は３色のカラーフィルタと平滑層（オーバーコート層）を介した対向電極（図１７の（ｂ））が形成される。そして、対向電極を覆って配向膜が成膜され、上記した一方の基板であるアクティブ・マトリクス基板と重ねあわせ、その間隙に液晶が封止される。
上記したアクティブ・マトリクス基板の配線等をインクジェット法で形成するものが特許文献１に開示されている。特許文献１では、薄膜トランジスタＴＦＴのゲート電極を、導電材料を含有する液体材料を用いて、インクジェット法によって形成し、また、薄膜トランジスタＴＦＴのソース電極及びドレイン電極を、半導体材料を含有する液体材料を用いて、インクジェット法によって形成することが記載されている。
特開２００３−３１８１９３号公報
液晶表示パネルのアクティブ・マトリクス基板に形成されるゲート絶縁膜は、ゲート配線とデータ配線とを絶縁するために設けられる。薄膜トランジスタの性能は、ゲート絶縁膜が薄いほど向上する。また、ゲート絶縁膜が薄いほど補助容量線が細くでき、開口率が向上する。しかし、ゲート絶縁膜を薄くすると、データ配線との交差部の交差容量が増加して信号遅延が発生する。また、ゲート配線と対向電極との間に存在する対向容量も増加する。交差容量や対向容量を低減するためにゲート絶縁膜を厚くすれば、上記したように薄膜トランジスタの性能が低下する。
本発明の目的は、交差容量や対向容量を増加させることなく薄膜トランジスタの性能を向上させて、高速動作で高精細、かつゲート配線を乗り越えて交差するデータ配線に段切れ等による断線の発生を回避した液晶表示装置を提供することにある。
上記目的を達成するために、本発明は、液晶表示装置の液晶表示パネルを構成するアクティブ・マトリクス基板において、そのゲート配線とデータ配線の交差部に介在するゲート絶縁膜の下層に低誘電率の絶縁材料をインクジェット法で滴下してもう一つの絶縁膜とし、当該交差部の交差容量や対向電極との間の容量（対向容量）を増加させることなく、かつ配線の段切れを抑制して薄膜トランジスタの性能を向上させた。
また、本発明は、ゲート配線を覆うゲート絶縁膜の下層に、データ配線の交差部を含んで当該ゲート配線に沿って低誘電率の絶縁材料をインクジェット法で滴下して、当該交差部の交差容量や対向電極との間の容量（対向容量）を増加させることなく、薄膜トランジスタの性能を向上させた。
データ配線とソース・ドレイン電極の形成後、シリコン半導体層の成膜とパターニングで半導体アイランドを加工し、オーミックコンタクト層、ソース電極とドレイン電極の形成を行って薄膜トランジスタを作製する。保護膜の形成後、この保護膜に開けたコンタクトホールを通して薄膜トランジスタのソース電極（あるいは、ドレイン電極）に接続した画素電極を形成する。その後、既知のプロセスで液晶表示パネルを製作し、これを用いて液晶表示装置を得る。
本発明によれば、ゲート配線とデータ配線の交差部のみ、あるいはこの交差部を含むゲート配線の上、かつゲート絶縁膜下層にゲート絶縁膜よりも低誘電率の絶縁材料を必要な細部に限定的に塗布でき、当該交差部の交差容量や対向電極との間の容量（対向容量）を増加させることなく、また、不要部分の除去等、その後のプロセスを要せずに薄膜トランジスタの性能を向上させることができる。さらに、絶縁材料をインクジェットで塗布して形成されたゲート絶縁膜の周縁は穏やかなテーパとなるため、ゲート配線を乗り越えて交差するデータ配線に段切れ等による断線の発生が抑制される。
以下、本発明の実施の形態を参考例および実施例の図面を参照して詳細に説明する。なお、本発明の液晶表示装置の構造は以下の製造方法により説明される。
参考例１
図１は、本発明に係る液晶表示装置の参考例１を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。ここでは、データ配線およびソース・ドレイン電極の形成工程までを（１）〜（４）の順で説明する。先ず、（１）ゲート電極作製：透明なガラス基板を好適とする絶縁基板の表面にゲート配線ＧＬをパターニングする。このゲート配線ＧＬには薄膜トランジスタのゲート電極ＧＴが突出して形成される。
(２)アイランド形成： ゲート配線ＧＬおよびゲート電極ＧＴを含む基板全域を覆ってゲート絶縁膜ＧＩを成膜する。ゲート絶縁膜ＧＩはシリコン・ナイトライド（ＳｉＮｘ:窒化シリコン）をＣＶＤで成膜する。その後、同様のＣＶＤでアモルファス・シリコン半導体層とシリコンにリン等を不純物として混入したｎ+シリコン半導体層（オーミックコンタクト層）を成膜する。このアモルファス・シリコン半導体層としたオーミックコンタクト層を加工し、ゲート電極ＧＴの上方にシリコン半導体のアイランドＳＩを形成する。なお、このとき、アイランドＳＩの上層に形成されるオーミックコンタクト層はソース電極とドレイン電極の接続領域としてそれぞれ分離されている。
（３）クロス部ＩＪ塗布：ゲート配線のゲート絶縁膜ＧＩ上で、データ配線が交差する部分（クロス部）のみにゲート絶縁膜よりも低誘電率の絶縁材料をインクジェット法で滴下して塗布し、もう一つの絶縁膜ＬＤＰを形成する。このもう一つの絶縁膜ＬＤＰを以下では低誘電率の絶縁膜ＬＤＰとも称する。
（４）ソース及びチャネル形成：ゲート絶縁膜ＧＩ上で、かつ交差するゲート配線ＧＬ上では該低誘電率の絶縁膜ＬＤＰの上に、ソース配線すなわちデータ配線ＤＬを形成する。このとき、薄膜トランジスタのソース電極ＳＤ１とドレイン電極を同時にパターニングし、ソース電極ＳＤ１とドレイン電極の間にチャネルを形成する。その後、保護膜の形成、画素電極の形成等の画素形成プロセスおよび配向膜の塗布プロセスを経てアクティブ・マトリクス基板が製作される。
図２は、図１の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＡ−Ａ線に沿って切断した断面図である。図示されたように、ガラス基板ＳＵＢ１の表面にゲート配線ＧＬが形成されている。このゲート配線ＧＬを覆ってガラス基板ＳＵＢ１の全面にゲート絶縁膜ＧＩが形成されている。そして、ゲート配線ＧＬとデータ配線が交差する部分のゲート配線ＧＬ上かつゲート絶縁膜ＧＩの上に、芳香族炭化水素系有機ポリマー、ポリアリルエーテル系有機ポリマーなどのゲート絶縁膜よりも低誘電率の絶縁材料のインクをインクジェットで滴下する。このインクが乾燥してゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰとなる。
このゲート絶縁膜ＧＩと低誘電率の絶縁膜ＬＤＰの２層構造の絶縁構造の上にデータ配線ＤＬが交差して形成されている。図２に示されたように、インクジェットでインクを滴下して硬化した低誘電率の絶縁膜ＬＤＰの周縁は穏やかなテーパとなる。そのため、ゲート配線ＧＬに交差するデータ配線ＤＬは穏やかにゲート配線ＧＬを乗り越え、急峻な乗り越え角度の場合に起こる段切れ等による断線の発生が抑制される。また、データ配線ＤＬと図示しないカラーフィルタ基板に有する対向電極との間は上記の交差部を除いて電極間隔を狭くする誘電体が存在しない。
参考例１により、交差容量や対向容量を増加させることなく薄膜トランジスタの性能を向上させて、高速動作で高精細の液晶表示装置を提供することができる。
図３は、本発明に係る液晶表示装置の実施例１を構成する液晶表示パネルのアクティブ・マトリクス基板を製造する方法の要部工程を説明する平面図である。ここでも、データ配線およびソース・ドレイン電極の形成工程までを（１）〜（４）の順で説明する。参考例１と同様に、先ず、（１）ゲート電極作製：透明なガラス基板を好適とする絶縁基板の表面にゲート配線ＧＬをパターニングする。このゲート配線ＧＬには薄膜トランジスタのゲート電極ＧＴが突出して形成される。
（２）クロス部ＩＪ塗布：ゲート配線ＧＬ上で、データ配線が交差する部分（クロス部）のみにゲート絶縁膜よりも低誘電率の絶縁材料をインクジェット法で滴下して塗布し、ゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰを形成する。
(３)アイランド形成： ゲート配線ＧＬおよびゲート電極ＧＴおよびゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰを含む基板全域を覆ってゲート絶縁膜ＧＩを成膜する。ゲート絶縁膜ＧＩはシリコン・ナイトライド（ＳｉＮｘ:窒化シリコン）をＣＶＤで成膜する。その後、同様のＣＶＤでアモルファス・シリコン半導体層とシリコンにリン等を不純物として混入したｎ+シリコン半導体層（オーミックコンタクト層）を成膜する。このアモルファス・シリコン半導体層としたオーミックコンタクト層を加工し、ゲート電極ＧＴの上方にシリコン半導体のアイランドＳＩを形成する。なお、このとき、アイランドＳＩの上層に形成されるオーミックコンタクト層はソース電極とドレイン電極の接続領域としてそれぞれ分離されている。
（４）ソース及びチャネル形成： ゲート絶縁膜よりも低誘電率の絶縁層ＬＤＰとゲート絶縁膜ＧＩ上で、かつ交差するゲート配線ＧＬ上ではゲート絶縁膜ＧＩの上に、ソース配線すなわちデータ配線ＤＬを形成する。このとき、薄膜トランジスタのソース電極ＳＤ１とドレイン電極を同時にパターニングし、ソース電極ＳＤ１とドレイン電極の間にチャネルを形成する。その後、保護膜の形成、画素電極の形成等の画素形成プロセスおよび配向膜の塗布プロセスを経てアクティブ・マトリクス基板が製作される。
図４は、図３の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＡ−Ａ線に沿って切断した断面図である。図示されたように、ガラス基板ＳＵＢ１の表面にゲート配線ＧＬが形成されている。ゲート配線ＧＬとデータ配線が交差する部分のゲート配線ＧＬ上に芳香族炭化水素系有機ポリマー、ポリアリルエーテル系有機ポリマーなどの低誘電率の絶縁材料のインクをインクジェットで滴下する。このインクが乾燥してゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰとなる。この低誘電率の絶縁膜ＬＤＰを交差部に有するゲート配線ＧＬを覆ってガラス基板ＳＵＢ１の全面にゲート絶縁膜ＧＩが形成される。
そして、この低誘電率の絶縁膜ＬＤＰとゲート絶縁膜ＧＩとの２層構造の絶縁構造の上にデータ配線ＤＬが交差して形成される。図４に示されたように、インクジェットで滴下して硬化した低誘電率の絶縁膜ＬＤＰの周縁は穏やかなテーパとなる。そのうえのゲート絶縁膜ＧＩもより穏やかな周縁となる。そのため、ゲート配線ＧＬに交差するデータ配線ＤＬは穏やかにゲート配線ＧＬを乗り越え、急峻な乗り越え角度の場合に起こる段切れ等による断線の発生が抑制される。また、データ配線ＤＬと図示しないカラーフィルタ基板に有する対向電極との間は上記の交差部を除いて電極間隔を狭くする誘電体が存在しない。
実施例１により、交差容量や対向容量を増加させることなく、かつ配線の段切れを抑制して薄膜トランジスタの性能を向上させて、高速動作で高精細の液晶表示装置を提供することができる。
参考例２
図５は、本発明に係る液晶表示装置の参考例２を構成する液晶表示パネルのアクティブ・マトリクス基板を製造する方法の要部工程を説明する平面図である。参考例２は、ゲート配線やデータ配線もインクジェット法で形成する。ここでも、データ配線およびソース・ドレイン電極の形成工程までを（１）〜（４）の順で説明する。先ず、（１）ゲート電極作製：透明なガラス基板を好適とする絶縁基板の表面にゲート配線とゲート電極のパターンに溝を形成するバンクＢＮＫ-Ｇを設ける。バンクＢＮＫ-Ｇとその溝は、感光性レジストのホトリソグラフィ手法で形成される。他の実施例でも同様である。このバンクＢＮＫ-Ｇの溝に銀や銅などの導電性粒子を混入したインクをインクジェットで滴下して充填する。これを乾燥させ、焼成してゲート配線ＧＬとゲート電極ＧＴを形成する。
(２)アイランド形成：ゲート配線ＧＬおよびゲート電極ＧＴおよびバンクＢＮＫ-Ｇを含む基板全域を覆ってゲート絶縁膜ＧＩを成膜する。ゲート絶縁膜ＧＩはシリコン・ナイトライド（ＳｉＮｘ:窒化シリコン）をＣＶＤで成膜する。その後、同様のＣＶＤでアモルファス・シリコン半導体層とシリコンにリン等を不純物として混入したｎ+シリコン半導体層（オーミックコンタクト層）を成膜する。このアモルファス・シリコン半導体層としたオーミックコンタクト層を加工し、ゲート電極ＧＴの上方にシリコン半導体のアイランドＳＩを形成する。なお、このとき、アイランドＳＩの上層に形成されるオーミックコンタクト層はソース電極とドレイン電極の接続領域としてそれぞれ分離されている。
（３）クロス部ＩＪ塗布：ゲート配線のゲート絶縁膜ＧＩ上で、データ配線が交差する部分（クロス部）のみにゲート絶縁膜よりも低誘電率の絶縁材料をインクジェット法で滴下して塗布し、ゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰを形成する。
（４）ソース及びチャネル形成：絶縁基板の表面にデータ配線とソース電極およびドレイン電極のパターンに溝を形成したバンクＢＮＫ-Ｄを設ける。バンクＢＮＫ−Ｄとその溝は、感光性レジストのホトリソグラフィ手法で形成される。他の実施例でも同様である。このバンクＢＮＫ-Ｄの溝に銀や銅などの導電性粒子を混入したインクをインクジェットで滴下して充填する。これを乾燥させ、焼成してデータ配線ＤＬとソース電極ＳＤ１およびドレイン電極ＳＤ２を形成する。このとき、ソース電極ＳＤ１とドレイン電極ＳＤ２の間にチャネルを形成する。その後、保護膜の形成、画素電極の形成等の画素形成プロセスおよび配向膜の塗布プロセスを経てアクティブ・マトリクス基板が製作される。
図６は、図５の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＡ−Ａ線に沿って切断した断面図である。図示されたように、ガラス基板ＳＵＢ１の表面に形成したバンクＢＮＫ-Ｇの溝にゲート配線ＧＬが形成されている。このゲート配線ＧＬを覆ってガラス基板ＳＵＢ１の全面にゲート絶縁膜ＧＩが形成されている。そして、ゲート配線ＧＬとデータ配線が交差する部分のゲート配線ＧＬ上かつゲート絶縁膜ＧＩの上に、芳香族炭化水素系有機ポリマー、ポリアリルエーテル系有機ポリマーなどの低誘電率の絶縁材料のインクをインクジェットで滴下する。このインクが乾燥してゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰとなる。
このゲート絶縁膜ＧＩと低誘電率の絶縁膜ＬＤＰの２層の絶縁構造の上にデータ配線ＤＬが交差して形成されている。図６に示されたように、ゲート絶縁膜ＧＩはバンクＢＮＫ-Ｇにより平坦に形成されている。この上にインクジェットで滴下して硬化した低誘電率の絶縁膜ＬＤの周縁はより穏やかなテーパとなる。そのため、ゲート配線ＧＬに交差するデータ配線ＤＬは穏やかにゲート配線ＧＬを乗り越え、急峻な乗り越え角度の場合に起こる段切れ等による断線の発生が抑制される。また、データ配線ＤＬと図示しないカラーフィルタ基板に有する対向電極との間は上記の交差部を除いて電極間隔を狭くする誘電体が存在しない。
参考例２によっても、交差容量や対向容量を増加させることなく薄膜トランジスタの性能を向上させて、高速動作で高精細の液晶表示装置を提供することができる。
参考例３
図７は、本発明に係る液晶表示装置の参考例３を構成する液晶表示パネルのアクティブ・マトリクス基板を製造する方法の要部工程を説明する平面図である。参考例３も参考例２と同様に、ゲート配線やデータ配線もインクジェット法で形成する。ここでも、データ配線およびソース・ドレイン電極の形成工程までを（１）〜（４）の順で説明する。先ず、（１）ゲート電極作製：透明なガラス基板を好適とする絶縁基板の表面にゲート配線とゲート電極のパターンに溝を形成するバンクＢＮＫ-Ｇを設ける。このバンクＢＮＫ-Ｇの溝に銀や銅などの導電性粒子を混入したインクをインクジェットで滴下して充填する。これを乾燥させ、焼成してゲート配線ＧＬとゲート電極ＧＴを形成する。
（２）クロス部ＩＪ塗布：ゲート配線のゲート絶縁層ＧＩ上で、データ配線が交差する部分（クロス部）のみにゲート絶縁膜よりも低誘電率の絶縁材料をインクジェット法で滴下して塗布し、ゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰを形成する。
(３)アイランド形成:ゲート配線ＧＬおよびゲート電極ＧＴおよびバンクＢＮＫ-Ｇを含む基板全域を覆ってゲート絶縁膜ＧＩを成膜する。ゲート絶縁膜ＧＩはシリコン・ナイトライド（ＳｉＮｘ:窒化シリコン）をＣＶＤで成膜する。その後、同様のＣＶＤでアモルファス・シリコン半導体層とシリコンにリン等を不純物として混入したｎ+シリコン半導体層（オーミックコンタクト層）を成膜する。このアモルファス・シリコン半導体層としたオーミックコンタクト層を加工し、ゲート電極ＧＴの上方にシリコン半導体のアイランドＳＩを形成する。なお、このとき、アイランドＳＩの上層に形成されるオーミックコンタクト層はソース電極とドレイン電極の接続領域としてそれぞれ分離されている。
（４）ソース及びチャネル形成: 絶縁基板の表面にデータ配線とソース電極およびドレイン電極のパターンに溝を形成したバンクＢＮＫ-Ｄを設ける。このバンクＢＮＫ-Ｄの溝に銀や銅などの導電性粒子を混入したインクをインクジェットで滴下して充填する。これを乾燥させ、焼成してデータ配線ＤＬとソース電極ＳＤ１およびドレイン電極ＳＤ２を形成する。このとき、ソース電極ＳＤ１とドレイン電極ＳＤ２の間にチャネルを形成する。その後、保護膜の形成、画素電極の形成等の画素形成プロセスおよび配向膜の塗布プロセスを経てアクティブ・マトリクス基板が製作される。
図８は、図７の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＡ−Ａ線に沿って切断した断面図である。図示されたように、ガラス基板ＳＵＢ１の表面に形成したバンクＢＮＫ-Ｇの溝にゲート配線ＧＬが形成されている。ゲート配線ＧＬとデータ配線が交差する部分のゲート配線ＧＬ上かつゲート絶縁膜ＧＩの上に、芳香族炭化水素系有機ポリマー、ポリアリルエーテル系有機ポリマーなどの低誘電率の絶縁材料のインクをインクジェットで滴下する。このインクが乾燥してゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰとなる。低誘電率の絶縁膜ＬＤＰを覆ってガラス基板ＳＵＢ１の全面にゲート絶縁膜ＧＩが形成される。
この低誘電率の絶縁膜ＬＤＰとゲート絶縁膜ＧＩとの２層の絶縁構造の上にデータ配線ＤＬが交差して形成されている。図８に示されたように、低誘電率の絶縁膜ＬＤＰの上に形成されるゲート絶縁膜ＧＩはバンクＢＮＫ-Ｇにより周縁が穏やかに形成されている。そのため、ゲート配線ＧＬに交差するデータ配線ＤＬは穏やかにゲート配線ＧＬを乗り越え、急峻な乗り越え角度の場合に起こる段切れ等による断線の発生が抑制される。また、データ配線ＤＬと図示しないカラーフィルタ基板に有する対向電極との間は上記の交差部を除いて電極間隔を狭くする誘電体が存在しない。
実施例４によっても、交差容量や対向容量を増加させることなく薄膜トランジスタの性能を向上させて、高速動作で高精細の液晶表示装置を提供することができる。
参考例４
図９は、本発明に係る液晶表示装置の参考例４を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。ここでも、データ配線およびソース・ドレイン電極の形成工程までを（１）〜（４）の順で説明する。先ず、（１）ゲート電極作製：透明なガラス基板を好適とする絶縁基板の表面にゲート配線ＧＬをパターニングする。このゲート配線ＧＬには薄膜トランジスタのゲート電極ＧＴが突出して形成される。
(２)アイランド形成： ゲート配線ＧＬおよびゲート電極ＧＴを含む基板全域を覆ってゲート絶縁膜ＧＩを成膜する。ゲート絶縁膜ＧＩはシリコン・ナイトライド（ＳｉＮｘ:窒化シリコン）をＣＶＤで成膜する。その後、同様のＣＶＤでアモルファス・シリコン半導体層とシリコンにリン等を不純物として混入したｎ+シリコン半導体層（オーミックコンタクト層）を成膜する。このアモルファス・シリコン半導体層としたオーミックコンタクト層を加工し、ゲート電極ＧＴの上方にシリコン半導体のアイランドＳＩを形成する。なお、このとき、アイランドＳＩの上層に形成されるオーミックコンタクト層はソース電極とドレイン電極の接続領域としてそれぞれ分離されている。
（３）ゲート配線部ＩＪ塗布：ゲート配線のゲート絶縁膜ＧＩ上で、データ配線が交差する部分（クロス部）のみでなく、ゲート配線ＧＬに沿ってその上部に低誘電率の絶縁材料をインクジェット法で滴下して塗布し、ゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰを形成する。この低誘電率の絶縁膜ＬＤＰはアクティブ・マトリクス基板の少なくとも表示領域（多数の画素をマトリクス配列した領域）内の全てのゲート配線ＧＬの上層に形成にされる。
（４）ソース及びチャネル形成： ゲート絶縁膜ＧＩ上で、かつ交差するゲート配線ＧＬ上の低誘電率の絶縁膜ＬＤＰの上に、ソース配線すなわちデータ配線ＤＬを形成する。このとき、薄膜トランジスタのソース電極ＳＤ１とドレイン電極を同時にパターニングし、ソース電極ＳＤ１とドレイン電極の間にチャネルを形成する。その後、保護膜の形成、画素電極の形成等の画素形成プロセスおよび配向膜の塗布プロセスを経てアクティブ・マトリクス基板が製作される。
図１０は、図９の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＢ-Ｂ線に沿って切断したものに他方の基板と貼り合わせて液晶を封止した状態を示す断面図である。図示されたように、アクティブ・マトリクス基板を構成するガラス基板ＳＵＢ１の表面にゲート配線ＧＬが形成されている。このゲート配線ＧＬを覆ってガラス基板ＳＵＢ１の全面にゲート絶縁膜ＧＩが形成されている。そして、ゲート配線ＧＬとデータ配線が交差する部分のゲート配線ＧＬ上かつゲート絶縁膜ＧＩの上に、芳香族炭化水素系有機ポリマー、ポリアリルエーテル系有機ポリマーなどの低誘電率の絶縁材料のインクをインクジェットで滴下する。このインクが乾燥してゲート配線ＧＬに沿ってゲート絶縁膜ＧＩ上に存在するゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰとなる。
このゲート絶縁膜ＧＩと低誘電率の絶縁膜ＬＤＰの２層の絶縁構造の上にデータ配線ＤＬが交差して形成されている。図１０に示されたように、インクジェットで滴下して硬化した低誘電率の絶縁膜ＬＤＰの周縁は穏やかなテーパとなる。そのため、ゲート配線ＧＬに交差するデータ配線ＤＬは穏やかにゲート配線ＧＬを乗り越え、急峻な乗り越え角度の場合に起こる段切れ等による断線の発生が抑制される。また、データ配線ＤＬとカラーフィルタ基板ＳＵＢ２に有する対向電極ＣＴとの間は上記の交差部を含むゲート配線ＧＬの部分を除いて電極間隔を狭くする誘電体が存在しない。なお、アクティブ・マトリクス基板ＳＵＢ１側の配向膜ＯＲＩ１とカラーフィルタ基板ＳＵＢ２側の配向膜ＯＲＩ２の間に液晶ＬＣが封止されている。
参考例４により、交差容量や対向容量を増加させることなく、かつデータ配線等の信号線と対向電極との間にはゲート配線ＧＬ上のゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰが電極間隔を狭める誘電体として存在するのみで、容量を大幅に増加させるような構造とならない。そのため、薄膜トランジスタの性能を低下させることがなく、高速動作で高精細の液晶表示装置を提供することができる。
図１１は、本発明に係る液晶表示装置の実施例２を構成する液晶表示パネルのアクティブ・マトリクス基板を製造する方法の要部工程を説明する平面図である。ここでも、データ配線およびソース・ドレイン電極の形成工程までを（１）〜（４）の順で説明する。先ず、（１）ゲート電極作製：透明なガラス基板を好適とする絶縁基板の表面にゲート配線ＧＬをパターニングする。このゲート配線ＧＬには薄膜トランジスタのゲート電極ＧＴが突出して形成される。
（２）ゲート配線部ＩＪ塗布：ゲート配線の上に、データ配線が交差する部分（クロス部）のみでなく、ゲート配線ＧＬに沿ってその上部にゲート絶縁膜よりも低誘電率の絶縁材料をインクジェット法で滴下して塗布し、ゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰを形成する。この低誘電率の絶縁膜ＬＤＰはアクティブ・マトリクス基板の少なくとも表示領域（多数の画素をマトリクス配列した領域）内の全てのゲート配線ＧＬの上層に形成にされる。
(３)アイランド形成：ゲート配線ＧＬおよびゲート電極ＧＴおよび低誘電率の絶縁膜ＬＤＰを含む基板全域を覆ってゲート絶縁膜ＧＩを成膜する。ゲート絶縁膜ＧＩはシリコン・ナイトライド（ＳｉＮｘ:窒化シリコン）をＣＶＤで成膜する。その後、同様のＣＶＤでアモルファス・シリコン半導体層とシリコンにリン等を不純物として混入したｎ+シリコン半導体層（オーミックコンタクト層）を成膜する。このアモルファス・シリコン半導体層としたオーミックコンタクト層を加工し、ゲート電極ＧＴの上方にシリコン半導体のアイランドＳＩを形成する。なお、このとき、アイランドＳＩの上層に形成されるオーミックコンタクト層はソース電極とドレイン電極の接続領域としてそれぞれ分離されている。
（４）ソース及びチャネル形成：ゲート絶縁膜ＧＩ上で、かつ交差するゲート配線ＧＬ上の低誘電率の絶縁膜ＬＤＰの上に、ソース配線すなわちデータ配線ＤＬを形成する。このとき、薄膜トランジスタのソース電極ＳＤ１とドレイン電極を同時にパターニングし、ソース電極ＳＤ１とドレイン電極の間にチャネルを形成する。その後、保護膜の形成、画素電極の形成等の画素形成プロセスおよび配向膜の塗布プロセスを経てアクティブ・マトリクス基板が製作される。
図１２は、図１１の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＢ-Ｂ線に沿って切断したものに他方の基板と貼り合わせて液晶を封止した状態を示す断面図である。図示されたように、アクティブ・マトリクス基板を構成するガラス基板ＳＵＢ１の表面にゲート配線ＧＬが形成されている。データ配線が交差する部分を含むゲート配線ＧＬ上に低誘電率の絶縁膜ＬＤＰが形成され、その上にゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰは、芳香族炭化水素系有機ポリマー、ポリアリルエーテル系有機ポリマーなどの低誘電率の絶縁材料のインクをインクジェットで滴下し、乾燥してゲート配線ＧＬに沿ってゲート絶縁膜ＧＩ上に存在するゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰとなる。
この低誘電率の絶縁膜ＬＤＰとゲート絶縁膜ＧＩとの２層の絶縁構造の上にデータ配線ＤＬが交差して形成されている。図１２に示されたように、インクジェットで滴下して硬化した低誘電率の絶縁膜ＬＤの周縁は穏やかなテーパとなる。そのため、ゲート配線ＧＬに交差するデータ配線ＤＬは穏やかにゲート配線ＧＬを乗り越え、急峻な乗り越え角度の場合に起こる段切れ等による断線の発生が抑制される。また、データ配線ＤＬとカラーフィルタ基板ＳＵＢ２に有する対向電極ＣＴとの間は上記の交差部を含むゲート配線ＧＬの部分を除いて電極間隔を狭くする誘電体が存在しない。なお、アクティブ・マトリクス基板ＳＵＢ１側の配向膜ＯＲＩ１とカラーフィルタ基板ＳＵＢ２側の配向膜ＯＲＩ２の間に液晶ＬＣが封止されている。
実施例２により、交差容量や対向容量を増加させることなく、かつデータ配線等の信号線と対向電極との間にはゲート配線ＧＬ上の低誘電率の絶縁膜ＬＤＰが電極間隔を狭める誘電体として存在するのみで、容量を大幅に増加させるような構造とならない。そのため、薄膜トランジスタの性能を低下させることがなく、高速動作で高精度の液晶表示装置を提供することができる。
参考例５
図１３は、本発明に係る液晶表示装置の参考例５を構成する液晶表示パネルのアクティブ・マトリクス基板を製造する方法の要部工程を説明する平面図である。ここでも、データ配線およびソース・ドレイン電極の形成工程までを（１）〜（４）の順で説明する。先ず、（１）ゲート電極作製：透明なガラス基板を好適とする絶縁基板の表面にゲート配線とゲート電極の溝パターンを設けたバンクＢＮＫ-Ｇを形成する。銀あるいは銅等の導電性粒子を含むインクをインクジェットでバンクＢＮＫ-Ｇの溝に滴下し、乾燥、焼成してゲート配線ＧＬとゲート電極ＧＴを形成する。
(２)アイランド形成： ゲート配線ＧＬおよびゲート電極ＧＴおよびバンクＢＮＫ-Ｇを含む基板全域を覆ってゲート絶縁膜ＧＩを成膜する。ゲート絶縁膜ＧＩはシリコン・ナイトライド（ＳｉＮｘ:窒化シリコン）をＣＶＤで成膜する。その後、同様のＣＶＤでアモルファス・シリコン半導体層とシリコンにリン等を不純物として混入したｎ+シリコン半導体層（オーミックコンタクト層）を成膜する。このアモルファス・シリコン半導体層としたオーミックコンタクト層を加工し、ゲート電極ＧＴの上方にシリコン半導体のアイランドＳＩを形成する。なお、このとき、アイランドＳＩの上層に形成されるオーミックコンタクト層はソース電極とドレイン電極の接続領域としてそれぞれ分離されている。
（３）ゲート配線部ＩＪ塗布：ゲート配線のゲート絶縁膜ＧＩ上で、データ配線が交差する部分（クロス部）のみでなく、ゲート配線ＧＬに沿ってその上部に低誘電率の絶縁材料をインクジェット法で滴下して塗布し、ゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰを形成する。この低誘電率の絶縁膜ＬＤＰはアクティブ・マトリクス基板の少なくとも表示領域（多数の画素をマトリクス配列した領域）内の全てのゲート配線ＧＬの上層に形成にされる。
（４）ソース及びチャネル形成： ゲート絶縁層ＧＩ上で、かつ交差するゲート配線ＧＬ上の低誘電率の絶縁膜ＬＤＰの上に、データ配線とソース電極ＳＤ1およびドレイン電極ＳＤ２の溝パターンを有するバンクＢＮＫ-Ｄを形成する。この溝に銀あるいは銅等の導電性粒子を含むインクをインクジェットでバンクＢＮＫ-Ｇの溝に滴下し、乾燥、焼成してソース配線すなわちデータ配線ＤＬ、およびソース電極ＳＤ１とドレイン電極ＳＤ２を形成する。このとき、ソース電極ＳＤ１とドレイン電極の間にチャネルが形成される。その後、保護膜の形成、画素電極の形成等の画素形成プロセスおよび配向膜の塗布プロセスを経てアクティブ・マトリクス基板が製作される。
図１４は、図１３の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＢ-Ｂ線に沿って切断したものに他方の基板と貼り合わせて液晶を封止した状態を示す断面図である。図示されたように、アクティブ・マトリクス基板を構成するガラス基板ＳＵＢ１の表面にゲート配線ＧＬが形成されている。このゲート配線ＧＬを覆ってガラス基板ＳＵＢ１の全面にゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩはバンクＢＮＫ-Ｇの存在で平坦に形成される。そして、ゲート配線ＧＬとデータ配線が交差する部分のゲート配線ＧＬ上かつゲート絶縁膜ＧＩの上に、芳香族炭化水素系有機ポリマー、ポリアリルエーテル系有機ポリマーなどの低誘電率の絶縁材料のインクをインクジェットで滴下し、このインクが乾燥してゲート配線ＧＬに沿ってゲート絶縁膜ＧＩ上に存在するゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰとなる。
このゲート絶縁膜ＧＩと低誘電率の絶縁膜ＬＤＰの２層の絶縁構造の上にデータ配線ＤＬが交差して形成されている。図１４に示されたように、インクジェットで滴下して硬化した低誘電率の絶縁膜ＬＤの周縁は穏やかなテーパとなる。そのため、ゲート配線ＧＬに交差するデータ配線ＤＬは穏やかにゲート配線ＧＬを乗り越え、急峻な乗り越え角度の場合に起こる段切れ等による断線の発生が抑制される。また、データ配線ＤＬとカラーフィルタ基板ＳＵＢ２に有する対向電極ＣＴとの間は上記の交差部を含むゲート配線ＧＬの部分を除いて電極間隔を狭くする誘電体が存在しない。なお、アクティブ・マトリクス基板ＳＵＢ１側の配向膜ＯＲＩ１とカラーフィルタ基板ＳＵＢ２側の配向膜ＯＲＩ２の間に液晶ＬＣが封止されている。
参考例５により、交差容量や対向容量を増加させることなく、かつデータ配線等の信号線と対向電極との間にはゲート配線ＧＬ上の低誘電率の絶縁膜ＬＤＰが電極間隔を狭める誘電体として存在するのみで、容量を大幅に増加させるような構造とならない。そのため、薄膜トランジスタの性能を低下させることがなく、高速動作で高精細の液晶表示装置を提供することができる。
参考例６
図１５は、本発明に係る液晶表示装置の参考例６を構成する液晶表示パネルのアクティブ・マトリクス基板を製造する方法の要部工程を説明する平面図である。ここでも、データ配線およびソース・ドレイン電極の形成工程までを（１）〜（４）の順で説明する。先ず、（１）ゲート電極作製：透明なガラス基板を好適とする絶縁基板の表面にゲート配線とゲート電極の溝パターンを設けたバンクＢＮＫ-Ｇを形成する。銀あるいは銅等の導電性粒子を含むインクをインクジェットでバンクＢＮＫ-Ｇの溝に滴下し、乾燥、焼成してゲート配線ＧＬとゲート電極ＧＴを形成する。
（２）ゲート配線部ＩＪ塗布：ゲート配線のゲート絶縁膜ＧＩ上で、データ配線が交差する部分（クロス部）のみでなく、ゲート配線ＧＬに沿ってその上部に低誘電率の絶縁材料をインクジェット法で滴下して塗布し、ゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰを形成する。この低誘電率の絶縁膜ＬＤＰはアクティブ・マトリクス基板の少なくとも表示領域（多数の画素をマトリクス配列した領域）内の全てのゲート配線ＧＬの上層に形成にされる。
(３)アイランド形成： ゲート配線ＧＬおよびゲート電極ＧＴおよびバンクＢＮＫ-Ｇを含む基板全域を覆ってゲート絶縁膜ＧＩを成膜する。ゲート絶縁膜ＧＩはシリコン・ナイトライド（ＳｉＮｘ:窒化シリコン）をＣＶＤで成膜する。その後、同様のＣＶＤでアモルファス・シリコン半導体層とシリコンにリン等を不純物として混入したｎ+シリコン半導体層（オーミックコンタクト層）を成膜する。このアモルファス・シリコン半導体層としたオーミックコンタクト層を加工し、ゲート電極ＧＴの上方にシリコン半導体のアイランドＳＩを形成する。なお、このとき、アイランドＳＩの上層に形成されるオーミックコンタクト層はソース電極とドレイン電極の接続領域としてそれぞれ分離されている。
（４）ソース及びチャネル形成： ゲート絶縁膜ＧＩ上で、かつ交差するゲート配線ＧＬ上の低誘電率の絶縁膜ＬＤＰの上に、データ配線とソース電極ＳＤ1およびドレイン電極ＳＤ２の溝パターンを有するバンクＢＮＫ-Ｄを形成する。この溝に銀あるいは銅等の導電性粒子を含むインクをインクジェットでバンクＢＮＫ-Ｇの溝に滴下し、乾燥、焼成してソース配線すなわちデータ配線ＤＬ、およびソース電極ＳＤ１とドレイン電極ＳＤ２を形成する。このとき、ソース電極ＳＤ１とドレイン電極の間にチャネルが形成される。その後、保護膜の形成、画素電極の形成等の画素形成プロセスおよび配向膜の塗布プロセスを経てアクティブ・マトリクス基板が製作される。
図１６は、図１５の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＢ-Ｂ線に沿って切断したものに他方の基板と貼り合わせて液晶を封止した状態を示す断面図である。図示されたように、アクティブ・マトリクス基板を構成するガラス基板ＳＵＢ１の表面にゲート配線ＧＬが形成されている。ゲート配線ＧＬとデータ配線が交差する部分を含め、ゲート配線ＧＬ上に芳香族炭化水素系有機ポリマー、ポリアリルエーテル系有機ポリマーなどの低誘電率の絶縁材料のインクをインクジェットで滴下する。このインクが乾燥してゲート配線ＧＬに沿ってゲート絶縁膜ＧＩ上に存在するゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰとなる。この上にゲートゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩはバンクＢＮＫ-Ｇの存在で平坦に形成される。
この低誘電率の絶縁膜ＬＤＰとゲート絶縁膜ＧＩとの２層の絶縁構造の上にデータ配線ＤＬが交差して形成されている。図１６に示されたように、インクジェットで滴下して硬化した低誘電率の絶縁膜ＬＤＰの周縁は穏やかなテーパとなる。そのため、ゲート配線ＧＬに交差するデータ配線ＤＬは穏やかにゲート配線ＧＬを乗り越え、急峻な乗り越え角度の場合に起こる段切れ等による断線の発生が抑制される。また、データ配線ＤＬとカラーフィルタ基板ＳＵＢ２に有する対向電極ＣＴとの間は上記の交差部を含むゲート配線ＧＬの部分を除いて電極間隔を狭くする誘電体が存在しない。なお、アクティブ・マトリクス基板ＳＵＢ１側の配向膜ＯＲＩ１とカラーフィルタ基板ＳＵＢ２側の配向膜ＯＲＩ２の間に液晶ＬＣが封止されている。
参考例６により、交差容量や対向容量を増加させることなく、かつデータ配線等の信号線と対向電極との間にはゲート配線ＧＬ上の低誘電率の絶縁膜ＬＤＰが電極間隔を狭める誘電体として存在するのみで、容量を大幅に増加させるような構造とならない。そのため、薄膜トランジスタの性能を低下させることがなく、高速動作で高精細の液晶表示装置を提供することができる。
ここで、本発明の具体的効果を、交差部容量については実施例１で、対向電極については実施例２で説明する。
実施例３で説明した交差部容量について、図４６の断面構造を参照して説明する。ゲート配線ＧＬとデータ配線ＤＬの交差部で両配線の間に存在するゲート絶縁膜ＧＩの厚さｄgiを０．４μｍ、その誘電率εgiを７．０、交差部の面積をＳとしたときのゲート絶縁膜ＧＩのみの交差部の容量Ｃ0は、
Ｃ0＝εgi/ｄgi Ｓ＝(７．０/０．４) Ｓ
となる。
交差部におけるゲート絶縁膜ＧＩの下上にインクジェットで塗布したゲート絶縁膜よりも低誘電率の絶縁膜ＬＤＰの厚さをｄ、その誘電率をεとすると、交差部の容量Ｃは、
Ｃ＝Ｃ0[１/(1＋ｄεgi/ｄgiε)]
となる。
ここで、低誘電率の絶縁膜ＬＤＰの誘電率εを略々３とし、低誘電率の絶縁膜ＬＤＰの厚さｄを変えたときの交差部の容量Ｃは、
ｄ＝０．４μｍ → Ｃ＝０．３０Ｃ0
ｄ＝０．８μｍ → Ｃ＝０．１８Ｃ0
ｄ＝１．２μｍ → Ｃ＝０．１３Ｃ0
となる。
実施例２で説明した対向容量について、図１２の断面構造を参照して説明する。ゲート絶縁膜ＧＩの厚さｄgiを０．４μｍ、その誘電率εgiを７．０、液晶ＬＣの厚さｄlcを３．５μｍ、その誘電率εlcを８．５、ゲート配線ＧＬと対向電極ＣＴの対向部の面積をＳとしたときのゲート絶縁膜ＧＩのみの交差部の容量Ｃ0は、
Ｃ0＝[（εgi・εlc /（ｄgiεlc ＋ｄlcεgi））Ｓ
となる。
ゲート絶縁膜ＧＩの下に沿ってインクジェットで塗布した低誘電率の絶縁膜ＬＤＰの厚さをｄ、その誘電率をεとすると、対向容量Ｃは、
Ｃ＝Ｃ0[１/[(1＋（ｄεgiεlc /（ｄgiεlc ＋ｄlcεgi）ε）
となる。
ここで、低誘電率の絶縁膜ＬＤＰの誘電率εを略々３とし、低誘電率の絶縁膜ＬＤＰの厚さｄを変えたときの交差部の容量Ｃは、
ｄ＝１μｍ → Ｃ＝０．５８Ｃ0
ｄ＝２μｍ → Ｃ＝０．４１Ｃ0
ｄ＝３μｍ → Ｃ＝０．３２Ｃ0
となる。
なお、本発明は、上記した各実施例および参考例を適宜組み合わせることもでき、本発明の技術思想を逸脱することなく、種々の変更が可能である。
本発明に係る液晶表示装置の参考例１を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。 図１の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＡ−Ａ線に沿って切断した断面図である。 本発明に係る液晶表示装置の実施例１を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。 図３の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＡ−Ａ線に沿って切断した断面図である。 本発明に係る液晶表示装置の参考例２を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。 図５の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＡ−Ａ線に沿って切断した断面図である。 本発明に係る液晶表示装置の参考例３を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。 図７の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＡ−Ａ線に沿って切断した断面図である。 本発明に係る液晶表示装置の参考例４を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。 図９の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＢ-Ｂ線に沿って切断したものに他方の基板と貼り合わせて液晶を封止した状態を示す断面図である。 本発明に係る液晶表示装置の実施例２を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。 図１１の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＢ-Ｂ線に沿って切断したものに他方の基板と貼り合わせて液晶を封止した状態を示す断面図である。 本発明に係る液晶表示装置の参考例５を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。 図１３の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＢ-Ｂ線に沿って切断したものに他方の基板と貼り合わせて液晶を封止した状態を示す断面図である。 本発明に係る液晶表示装置の参考例６を構成する液晶表示パネルのアクティブ・マトリクス基板の製造方法の要部工程を説明する平面図である。 図１５の工程（４）でデータ配線を形成した状態のアクティブ・マトリクス基板のＢ-Ｂ線に沿って切断したものに他方の基板と貼り合わせて液晶を封止した状態を示す断面図である。 アクティブ・マトリクス型液晶表示装置の表示パネル部の等価回路を説明する図である。 図１７に示す表示パネルＰＮＬの画素部ＰＸＬの構成とこの画素部ＰＸＬを構成する薄膜トランジスタＴＦＴの構成を説明する図である。
符号の説明
ＳＵＢ１・・・第１の絶縁基板（アクティブ・マトリクス基板）、ＳＵＢ２・・・第２の絶縁基板（カラーフィルタ基板）、ＧＬ・・・ゲート配線、ＧＴ・・・ゲート電極、ＧＩ・・・ゲート絶縁膜、ＳＩ・・・シリコン半導体層、ＬＤＰ・・・低誘電率の絶縁膜、ＤＬ・・・データ配線、ＳＤ１・・・ソース電極（ドレイン電極）、ＳＤ２・・・ドレイン電極（ソース電極）、ＢＮＫ−G・・・ゲート配線形成用バンク、ＢＮＫ−Ｄ・・・データ配線形成用バンク。

Claims (5)

  1. 第１の絶縁基板と第２の絶縁基板との間に液晶を挟持した液晶表示装置であって、
    前記第１の絶縁基板の上に互いに平行に形成された複数のゲート配線と、
    窒化シリコンからなるゲート絶縁膜を介して交差して互いに平行に形成された複数のデータ配線と、
    前記ゲート配線と前記データ配線で囲まれる部分のそれぞれが単位画素領域とされ、前記複数のゲート配線と前記複数のデータ配線とが交差する領域で表示領域を構成し、
    前記ゲート配線から前記単位画素領域に延びるゲート電極と、前記ゲート配線および前記ゲート電極を覆う前記ゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された半導体層と、この半導体層の表面に分離して形成されたオーミックコンタクト層と、前記分離されたオーミックコンタクト層上にそれぞれ形成されたソース電極及びドレイン電極とで薄膜トランジスタを構成し、
    前記ゲート配線と前記データ配線の交差部における前記ゲート絶縁膜の下層に、インクジェット法により芳香族炭化水素系有機ポリマー又はポリアリルエーテル系有機ポリマーからなる低誘電率で耐熱性の絶縁材料のインクを滴下して当該交差部のゲート配線を被覆した芳香族炭化水素系有機ポリマー又はポリアリルエーテル系有機ポリマーからなる前記ゲート絶縁膜よりも低誘電率で耐熱性の絶縁膜を有することを特徴とする液晶表示装置。
  2. 第１の絶縁基板と第２の絶縁基板との間に液晶を挟持した液晶表示装置であって、
    前記第１の絶縁基板の上に互いに平行に形成された複数のゲート配線と、
    窒化シリコンからなるゲート絶縁膜を介して交差して互いに平行に形成された複数のデータ配線と、
    前記ゲート配線と前記データ配線で囲まれる部分のそれぞれが単位画素領域とされ、前記複数のゲート配線と前記複数のデータ配線とが交差する領域で表示領域を構成し、
    前記ゲート配線から前記単位画素領域に延びるゲート電極と、前記ゲート配線および前記ゲート電極を覆う前記ゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された半導体層と、この半導体層の表面に分離して形成されたオーミックコンタクト層と、前記分離されたオーミックコンタクト層上にそれぞれ形成されたソース電極及びドレイン電極とで薄膜トランジスタを構成し、
    前記表示領域の全域で、前記ゲート配線上の前記ゲート絶縁膜の下層に、当該ゲート配線に沿ってインクジェット法により芳香族炭化水素系有機ポリマー又はポリアリルエーテル系有機ポリマーからなる低誘電率で耐熱性の絶縁材料のインクを滴下して当該交差部のゲート配線を被覆した芳香族炭化水素系有機ポリマー又はポリアリルエーテル系有機ポリマーからなる前記ゲート絶縁膜よりも低誘電率で耐熱性の絶縁膜を有することを特徴とする液晶表示装置。
  3. 第１の絶縁基板と第２の絶縁基板との間に液晶を挟持した液晶表示装置の製造方法であって、
    前記第１の絶縁基板の上に複数のゲート配線を互いに平行に形成する工程と、
    前記ゲート配線上でデータ配線が交差する部分にインクジェット法により芳香族炭化水素系有機ポリマー又はポリアリルエーテル系有機ポリマーからなる低誘電率で耐熱性の絶縁膜材料のインクを滴下して前記ゲート絶縁膜よりも低誘電率の絶縁膜を形成する工程と、
    前記ゲート配線と前記低誘電率の絶縁膜を含む前記第１の絶縁基板を覆って窒化シリコンからなるゲート絶縁膜を成膜する工程と、
    前記ゲート配線と前記データ配線が交差する部分の前記低誘電率の絶縁膜と前記ゲート絶縁膜上に前記ゲート配線に交差させて複数のデータ配線を互いに平行に形成する工程とを含むことを特徴とする液晶表示装置の製造方法。
  4. 第１の絶縁基板と第２の絶縁基板との間に液晶を挟持した液晶表示装置の製造方法であって、
    前記第１の絶縁基板の上に複数のゲート配線を互いに平行に形成する工程と、
    前記ゲート配線と前記データ配線が交差する部分を含む前記ゲート配線上の全域にインクジェット法により芳香族炭化水素系有機ポリマー又はポリアリルエーテル系有機ポリマーからなるゲート絶縁膜よりも低誘電率で耐熱性の絶縁材料のインクを滴下して前記ゲート絶縁膜よりも低誘電率の絶縁膜を形成する工程と、
    前記低誘電率の絶縁膜を被覆した前記ゲート配線を含む前記第１の絶縁基板を覆って窒化シリコンからなるゲート絶縁膜を成膜する工程と、
    前記低誘電率の絶縁膜および前記ゲート絶縁膜上で前記ゲート配線に交差させて複数のデータ配線を互いに平行に形成する工程とを含むことを特徴とする液晶表示装置の製造方法。
  5. 請求項３又は４に記載の液晶表示装置の製造方法において、
    前記複数のゲート配線と前記複数のデータ配線で囲まれる各部分に形成される各単位画素で表示領域が構成され、前記ゲート絶縁膜上に半導体層とこの半導体層の表面に分離させてオーミックコンタクト層とを形成し、前記分離されたオーミックコンタクト層上にソース電極及びドレイン電極とをそれぞれ形成して薄膜トランジスタを構成する工程を含むことを特徴とする液晶表示装置の製造方法。


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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4395659B2 (ja) * 2005-12-20 2010-01-13 株式会社フューチャービジョン 液晶表示装置とその製造方法
JP4297505B2 (ja) * 2006-07-28 2009-07-15 株式会社フューチャービジョン 液晶表示装置
JP4565573B2 (ja) * 2006-09-07 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
CN100595927C (zh) * 2007-07-05 2010-03-24 胜华科技股份有限公司 主动元件阵列基板及液晶显示面板
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR101525805B1 (ko) 2008-06-11 2015-06-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP5442228B2 (ja) * 2008-08-07 2014-03-12 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
JP5202254B2 (ja) * 2008-11-27 2013-06-05 株式会社ジャパンディスプレイイースト 表示装置および表示装置の製造方法
US8114720B2 (en) 2008-12-25 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5397175B2 (ja) * 2009-11-13 2014-01-22 セイコーエプソン株式会社 半導体装置用基板及びその製造方法、半導体装置並びに電子機器
US9018704B2 (en) 2011-10-20 2015-04-28 Panasonic Corporation Thin-film transistor and method of manufacturing the same
GB2498072B (en) * 2011-12-21 2015-03-18 Lg Display Co Ltd Display device and method for manufacturing of the same
US9318320B2 (en) 2012-10-26 2016-04-19 Sharp Kabushiki Kaisha Production method for active element substrate, active element substrate, and display device
CN103487961B (zh) * 2013-10-22 2016-01-06 合肥京东方光电科技有限公司 显示面板检测方法
JP6160507B2 (ja) * 2014-02-25 2017-07-12 富士ゼロックス株式会社 レンズアレイ及びレンズアレイ製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365079A (en) * 1982-04-30 1994-11-15 Seiko Epson Corporation Thin film transistor and display device including same
TW241310B (ja) 1992-07-11 1995-02-21 Man GutehoffnungshTe Aktiengesellschaft
US5631473A (en) 1995-06-21 1997-05-20 General Electric Company Solid state array with supplemental dielectric layer crossover structure
JPH0945774A (ja) 1995-07-28 1997-02-14 Sony Corp 薄膜半導体装置
US6613650B1 (en) * 1995-07-31 2003-09-02 Hyundai Electronics America Active matrix ESD protection and testing scheme
JP2000133649A (ja) 1998-10-22 2000-05-12 Canon Inc 素子回路基板上の絶縁膜の形成方法
KR20010063291A (ko) * 1999-12-22 2001-07-09 박종섭 박막 트랜지스터 액정표시소자
KR20030073006A (ko) * 2002-03-08 2003-09-19 삼성전자주식회사 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그제조 방법
KR100853220B1 (ko) 2002-04-04 2008-08-20 삼성전자주식회사 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법
JP2003318193A (ja) 2002-04-22 2003-11-07 Seiko Epson Corp デバイス、その製造方法及び電子装置
WO2004086487A1 (ja) 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法
JP3923462B2 (ja) * 2003-10-02 2007-05-30 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7372513B2 (en) * 2003-12-30 2008-05-13 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method for fabricating the same
JP2005227538A (ja) 2004-02-13 2005-08-25 Chi Mei Electronics Corp 大画面および高精細のディスプレイに対応したアレイ基板およびその製造方法
US8058652B2 (en) * 2004-10-28 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device used as electro-optical device having channel formation region containing first element, and source or drain region containing second element
JP4395659B2 (ja) * 2005-12-20 2010-01-13 株式会社フューチャービジョン 液晶表示装置とその製造方法

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