JP4340271B2 - 半導体ウェハ - Google Patents

Description

この発明は、いわゆるＷＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造を有する半導体装置を製造するための半導体ウェハに関する。

半導体ウェハから切り出された半導体チップと同等のサイズのパッケージは、一般に、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれている。また、半導体ウェハに形成されている半導体チップに対して、半導体ウェハ状態のまま樹脂封止を行った後、得られるＣＳＰはＷＣＳＰと呼ばれている。

ＷＣＳＰは、ウェハプロセスにより半導体ウェハにマトリクス状に複数個が形成された半導体装置を含む構造体に対して、個片化工程を行うことにより得られる。

上述したＷＣＳＰの製造工程において、半導体チップ形成領域内の柱状電極の高さをより均一にすることを目的として、半導体基板の外側の領域にダミーメッキ層（ダミー柱状電極）を形成する構成が知られている（特許文献１参照。）。

また、はんだバンプ及び組成比のばらつきを低減することを目的として、シリコンウェハ上のバンプ形成パターンの周囲に、はんだ付着エリアを形成する構成が知られている（特許文献２参照。）。

さらに、基板上のバンプを封止樹脂により封止するに際して、基板の中央部と周辺部の封止状態を均一なものとすることを目的として、基板の中央部と周辺部とで、加えられる圧力を可変として、圧縮封止を行う構成が知られている（特許文献３参照。）。

ここで、従来の封止工程の概略につき、図８を参照して説明する。図８は、従来の突起電極の封止工程を説明するために、半導体ウェハ１００の一部領域を拡大して示す概略的な部分平面図である。

半導体ウェハ１００は、半導体チップ形成領域１１２と、この半導体チップ形成領域１１２を囲む周辺領域１１４を具えている。

半導体チップ形成領域１１２は、スクライブラインＬ１０１により複数の半導体チップ領域２００として、マトリクス状に区画される。

この半導体チップ領域２００内には、５×５のマトリクス状に所定の距離で互いに離間する突起電極（以下、この突起電極を電極ポスト又は柱状電極と称する場合もある。）１１８が設けられている。

ここで、隣接する半導体チップ領域２００同士の、スクライブラインＬ１０１を含む間隙領域をスクライブストリート１４０と称する。また、同一半導体チップ領域２００内の隣接する突起電極１１８同士の間隙領域を、突起電極間領域１４２と称する。

この図示例の突起電極間領域１４２の幅ｗ１００は、スクライブストリート１４０の幅ｗ１０１とは異なる幅となっている。具体的には、突起電極間領域１４２の幅ｗ１００は、スクライブストリート１４０の幅ｗ１０１よりも小さくなっている。また、例えば、突起電極１１８の数がより少ない場合には、突起電極間領域１４２の幅ｗ１００が、スクライブストリート１４０の幅ｗ１０１よりも大きくなる場合もある。

図示例では、半導体ウェハ１００の中央部（図中左上）に注入された封止樹脂１３４が周辺領域１１４に向かって拡散して流れて行く様子を示している。上述したように、突起電極間領域１４２の幅ｗ１００は、スクライブストリート１４０の幅ｗ１０１とは異なる
幅となっているので、幅広のスクライブストリート１４０を流れる封止樹脂１３４の流速と突起電極間領域１４２を流れる封止樹脂１３４の流速も異なるものとなる。すなわち、
図示例の場合には、スクライブストリート１４０を流れる樹脂の流速は、突起電極間領域１４２を流れる樹脂の流速よりも速くなる。
特開２０００−３３２０４９号公報 特開平９−１３９３８７号公報 特開２００１−１８５５６８号公報

上述したように、従来のＷＣＳＰの製造方法によれば、半導体ウェハ上に形成される突起電極同士の間隔、特にスクライブラインを挟んで隣接する突起電極同士の間隔と半導体チップ領域内で隣接する突起電極同士の間隔とが異なるため、半導体チップ形成領域内で封止樹脂の流速が不均一となってしまう。

このように半導体チップ領域内で封止樹脂の流速が不均一となってしまうと、半導体ウェハの半導体チップ形成領域内で、図８において、符号１３５で示したボイド（空隙）
発生してしまうことがある。また、例えばフィラーといった封止樹脂の構成成分の分布が、このような不均一な流速に基因して、偏ってしまう恐れがある。

従って、半導体ウェハの中央部に形成される半導体チップと周縁近傍部に形成される半導体チップとでは、封止樹脂の成分組成が異なるものとなってしまうため、半導体装置の電気的特性にもばらつきが生じる恐れがある。

例えば、上記特許文献１及び特許文献２には、柱状電極の高さ及びはんだバンプの高さをウェハ面内で均一にすることを目的として、ダミーの柱状電極及びダミーのバンプを形成しているものの、封止樹脂をウェハ面内に均一に形成することは、意図されていない。また、特許文献３には、封止樹脂をウェハ面内において均一に形成することを目的としているものの、その実現手段は、製造装置に依存するものである。このような製造装置を実現するには、複雑な昇降機構を具えた金型が必要であるため、設備投資が嵩み、結果として、半導体装置の製造コストが上昇してしまう。また、かかる製造装置の運用及び調整が複雑となるため、製造される半導体装置の品質にばらつきが生じる恐れがある。

この発明は、上述した問題点に鑑みなされたものである。従って、この発明の目的は、突起電極の封止を精度よく行うことが可能なＷＣＳＰの製造方法を提供し、同一半導体ウェハから同時に製造される複数の半導体装置の品質（封止水準及び電気的特性等）のばらつきを抑制することにある。

これらの目的の達成を図るため、この発明の半導体装置の製造方法により製造される半導体ウェハは、主として下記のような構成を有している。

すなわち、スクライブラインにより区画された複数の半導体チップ領域を含む半導体チップ形成領域、及び半導体チップ形成領域を囲む周辺領域を含む主表面を有している。

また、半導体ウェハは半導体チップ領域内に形成された回路素子と、半導体チップ領域内に形成され、回路素子に接続された複数の接続パッドを具えている。

さらに、半導体ウェハは主表面上に形成され、接続パッドそれぞれの一部分を露出させる絶縁膜を具えている。

さらにまた、半導体ウェハは半導体チップ領域内の絶縁膜上に設けられ、複数の半導体チップ領域内及び複数の半導体チップ領域間にわたって、等しい間隔で配置された複数の突起電極を具えている。

また、半導体ウェハは絶縁膜上に形成され、複数の突起電極の頂面を露出させる封止部を具えている。

この発明の半導体装置の製造方法によれば、従来のＷＣＳＰの製造方法では、半導体チップ領域内での封止樹脂の流速が不均一であることに基因して不可避的に生じていた、半導体チップ形成領域内でのボイドの発生、及び封止樹脂の構成成分の不均一な分布といった問題を克服し、突起電極の封止を精度よく行うことができる。従って、同一半導体ウェハから同時に製造される複数の半導体装置の品質を均一なものとすることができる。

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。

まず、図１を参照して、この発明の半導体装置の製造方法により製造される半導体装置（半導体チップ）の構成につき説明する。

図１（Ａ）は、この発明の製造方法により得られる半導体装置（半導体チップ）２０の構成を説明するための概略的な平面図であり、図１（Ｂ）は、図１（Ａ）のＩ−Ｉ’で示した一点鎖線に沿って切断した切り口を示す概略的な図である。

半導体装置２０は、半導体基板（半導体ウェハ）１０を含んでいる。半導体基板１０は、回路素子１５が形成されている領域を含んでいる。この回路素子１５は、一般に、ＬＳＩなどの集積回路を有する複数の能動素子によって構成される。

この回路素子１５の表面１５ａが、半導体基板１０の主表面の一部分である。

回路素子１５には、一般に、多層の配線構造（図示せず。以下、内部配線とも称する。）が形成されていて、これら複数の能動素子が協働して所定の機能を発揮できるように形成されている。表面１５ａ上には、回路素子１５及び配線構造３１に接続される複数の電極パッド（以下、接続パッド、回路素子接続用パッド、あるいはランド部とも称する）１８が設けられている。複数の回路素子接続用パッド１８は、隣接する回路素子接続用パッド１８同士のピッチ（間隔）が同一となるように、半導体チップ２０の周縁に沿って設けられている。

図１（Ｂ）に示すように、表面１５ａ上には、絶縁膜２２が、回路素子接続用パッド１８それぞれの一部分を露出させて形成されている。

絶縁膜２２から露出している回路素子接続用パッド１８には配線構造３１がいわゆるファンイン方式で接続されている。

配線構造３１は、外部端子３２と電気的に接続される電極としての突起電極２８と、この突起電極２８と回路素子接続用パッド１８とを電気的に接続する再配線層２５とから構成されている。なお、この再配線層２５のうち、突起電極２８下部に位置する部分を、突起電極用パッド２６として説明し、他の部分を配線２４として説明する。突起電極２８は、この突起電極用パッド２６上に設けて電気的に接続されている。

また、この発明の製造方法により製造される半導体装置２０には、内部ダミー突起電極用パッド２６ａ及びこの内部ダミー突起電極用パッド２６ａ上に設けられている内部ダミー突起電極２８ａが設けられている（詳細については後述する。）。

内部ダミー突起電極用パッド２６ａ及びこの内部ダミー突起電極用パッド２６ａ上に設けられている内部ダミー突起電極２８ａは、再配線層２５と同一層に形成される。これら内部ダミー突起電極用パッド２６ａ及びこの内部ダミー突起電極用パッド２６ａ上に設けられている内部ダミー突起電極２８ａは、この配線構造３１及び回路素子接続用パッド１８のいずれとも接続されない構成としてもよいし、あるいは接続はされるが使用はされない、すなわち接続はされるが電気的には機能しない（させない）構成としてもよい。

配線構造３１の一端側を構成する配線２４は、絶縁膜２２に設けられた貫通孔を介して、回路素子接続用パッド１８の頂面と電気的に接続されている。一方、突起電極用パッド２６は、配線２４と接続されていて、かつ絶縁膜２２上に延在させて形成されている。配線構造３１の他端側を構成する突起電極２８は、突起電極用パッド２６上に形成されている。

突起電極用パッド２６と内部ダミー突起電極用パッド２６ａとは、絶縁膜２２上に設けられている。これら突起電極用パッド２６と内部ダミー突起電極用パッド２６ａとは、好ましくは、外部端子３２の配置位置に対応して互いに等間隔で離間されて、絶縁膜２２上に配置されている。

突起電極用パッド２６上には、円柱状の突起電極２８が、内部ダミー突起電極用パッド２６ａ上には、内部ダミー突起電極２８ａがマトリクス状に等間隔でそれぞれ配置されている。このとき、内部ダミー突起電極２８ａと、これと隣接する突起電極２８の間隔もｗ０とされている。すなわち、行方向及び列方向に互いに隣接する内部ダミー突起電極２８ａを含む全ての突起電極２８同士の間隔は等しい間隔（ｗ０）とされている。

配線構造３１が形成されている絶縁膜２２上には、封止部３４が、突起電極２８及び内部ダミー突起電極２８ａを埋め込むように設けられている。このとき、封止部３４からは、突起電極２８及び内部ダミー突起電極２８ａのそれぞれの頂面が露出している。

封止部３４から露出した突起電極２８及び内部ダミー突起電極２８ａの頂面には、例えば半田ボールである複数の外部端子３２が接続されて配置されている。図示例では５×５の２５個が所定の間隔で設けられている。なお、内部ダミー突起電極２８ａは、電気的には機能しないので、この頂面には外部端子３２を設けない構成としてもよい。

これら外部端子３２は、隣接する外部端子３２同士の間隔（外部端子３２の径の中心−中心の間隔）ｗ０が同一となるように、設けられている。このとき、半導体チップ２０のエッジから最外側の外部端子３２までの間隔ｗ２は、スクライブ工程により消失する領域であるため、間隔ｗ０の１／２よりも小さくなっている。

［第１の実施の形態］
図２〜図５を参照して、第１の実施の形態の製造方法につき説明する。

図２（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、製造工程を説明するために、製造中途の１つの半導体装置を代表として、図１（Ａ）のＩ−Ｉ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。

図３は、後述する突起電極の形成工程が終了した時点における半導体基板１０全体を示す概略的な平面図である。

図４は、図３に示した半導体チップ領域２０ａとその近傍を拡大して示した平面拡大図である。

図５は、ウェハプロセスが終了した個片化工程直前の半導体基板１０を、図３のＩＩ−ＩＩ’で示した一点鎖線で示した位置で切断した切り口を示す概略的な図である。

この発明の半導体装置は、スクライブラインＬ１に沿って、半導体基板１０から切り出されて個片化されることで得られる。

図４に示すように、半導体基板１０には、スクライブラインＬ１が格子状に形成されている。このスクライブラインＬ１によって区画される領域のそれぞれに、半導体装置２０
が形成される。

このスクライブラインＬ１に沿ってスクライブが行われると、スクライブラインＬ１の両側近傍の領域は、若干消失する。従って、実際に製造される半導体装置２０のエッジは、スクライブラインＬ１を中心として両側に一定の距離だけシフトされた位置のライン、すなわち、図中、Ｌ２で示すラインに沿うこととなる。従って、このラインＬ２をエッジラインＬ２と称する場合もある。

図３に示すように、例えば、シリコン（Ｓｉ）基板である半導体基板１０には、半導体チップ形成領域１２とこれを囲む周辺領域１４とが区画されて存在している。半導体チップ形成領域１２は、通常のウェハプロセスにより、複数の能動素子等を含む回路素子１５が作り込まれている領域である（図２（Ａ）参照。）。

回路素子１５は、一般に、Ａｌ（アルミニウム）を含む合金、Ａｕ（金）を含む合金等から形成される多層の配線構造（図示せず。）により互いに接続されていて、所定の機能を発揮できるように形成される。

回路素子１５の表面１５ａ上には、たとえば、Ａｌ（アルミニウム）を含む合金、Ａｕ（金）を含む合金、及びＣｕ（銅）を含む合金のうちから選択された一種の合金を材料として構成される回路素子接続用パッド１８が形成される。なお、回路素子接続用パッド１８の各々は、スクライブラインＬ１に囲まれた領域内に、スクライブラインＬ１に接近し、かつ平行に、設けられている。これらパッド１８は、前述した合金のみを材料として用いて構成される場合に限定されず、任意好適な金属材料を用いて形成することができる。

次いで、半導体基板１０上に、従来公知のスピンコート法（スピン塗布法）等により、例えば絶縁材料であるポリイミドを、厚さ１０μｍ程度でコーティングして、絶縁膜２２を形成する。絶縁膜２２は、回路素子接続用パッド１８それぞれの一部分を露出させて形成する。好ましくは、絶縁膜２２は、その上面が平坦となるように形成するのがよい。

具体的には、例えば、絶縁膜２２を半導体基板１０全面に形成した後に、絶縁膜２２の表面から、回路素子接続用パッド１８に達する開口を公知のホトリソグラフィ技術により形成して、回路素子接続用パッド１８の一部分を露出させればよい。

次に、図２（Ｂ）に示すように、回路素子接続用パッド１８に接続され、露出した回路素子接続用パッド１８から絶縁膜２２上へ導出される再配線層２５を形成する。

図４に示すように、露出した回路素子接続用パッド１８から半導体チップ領域２０ａの内側に向かって、いわゆるファンイン方式で導出される配線２４及びこの配線２４に接続される突起電極用パッド２６を、再配線層２５の一部分として形成する。

このとき、内部ダミー突起電極用パッド２６ａは、配線２４及び突起電極用パッド２６とのいずれにも接続されない。これら突起電極用パッド２６及び内部ダミー突起電極用パッド２６ａは、同一の絶縁膜２２上に、回路素子接続用パッド１８と同一材料を用いてかつ回路素子接続用パッド１８の形成工程と同一工程で、再配線層２５の一部としてそれぞれ形成される。

ここで、再配線層２５の製造工程につき説明する。まず、絶縁膜２２上に、露出する回路素子接続用パッド１８に至る金属膜を設ける。

図２（Ｂ）及び図５に示すように、この金属膜を、公知のホトリソグラフィ技術により、任意好適なパターンの配線２４、これに接続される突起電極用パッド２６及び内部ダミー突起電極用パッド２６ａを再配線層２５としてパターニングする。

続いて、形成された再配線層２５上に、突起電極２８及び内部ダミー突起電極２８ａを形成する。この工程は、公知のホトリソグラフィ技術によりパターン化されたレジストをマスクにして、例えば導体である銅（Ｃｕ）を従来公知の方法によりメッキした後、レジストを除去する工程として、突起電極２８及び内部ダミー突起電極２８ａを形成する。

これら突起電極２８及び内部ダミー突起電極２８ａは、一般的な水準として、延在方向に対して垂直方向の断面形状が直径１００〜２５０μｍ程度の円となる円柱状とするのが好適である。

また、図３及び図４に示すように、スクライブストリート４０の幅ｗ１と、突起電極間領域４２の幅ｗ０は、等しい幅とされている。すなわち、突起電極２８及び内部ダミー突起電極２８ａは、突起電極２８同士並びに突起電極２８及び内部ダミー突起電極２８ａとの間隔が等しくなるように配置される。

然る後、図２（Ｃ）に示すように、従来公知のトランスファーモールド方式もしくは印刷方式にて、例えば、エポキシ系のモールド樹脂や液状封止材といった従来公知の封止樹脂を用いて、封止部３４を形成する。

具体的には、半導体基板１０上の半導体チップ形成領域１２又は周辺領域１４の部分領域に封止樹脂が注入又は塗布される。

この封止樹脂に対して金型又はスキージにより圧力を加える。すると、封止樹脂は、図４に示す突起電極２８及び内部ダミー突起電極２８ａにより区画されるスクライブストリート４０、突起電極間領域４２及びこれらの上面を、半導体基板１０の表面、すなわち、周辺領域１４及び半導体チップ形成領域１２を覆うように流れていく。このようにして、封止樹脂を、突起電極２８及び内部ダミー突起電極２８ａの高さの１．５倍程度の高さで、半導体基板１０上に成形する。

次いで、図２（Ｃ）に示すように、封止樹脂の表面に対して研削等を行って突起電極２８及び内部ダミー突起電極２８ａの頂面を、封止部３４から露出させる。

突起電極２８及び内部ダミー突起電極２８ａのいずれか一方又は両方の露出した頂面に対して設計上必要な任意好適な処理を行ってもよい。例えば突起電極２８及び内部ダミー突起電極２８ａの材料を銅とした場合には、これらの頂面にバリアメタル層として、薄いＮｉ（ニッケル）膜を形成してもよい。

続いて、図２（Ｄ）に示すように、外部端子３２を、公知の方法である、印刷及びリフロー工程、もしくは半田ボール等の搭載及びリフロー工程を行うことにより形成する。

図５にも示すように、この時点で、この実施の形態におけるウェハレベルでの半導体装置のパッケージングが終了する。以上の工程までが終了した半導体基板１０も単に半導体ウェハと称される。

次に、パッケージングが終了した状態の半導体ウェハ１０を、図４に示して説明したスクライブラインＬ１に沿って切削することで個片化する。このようにして、同一の構造を有する複数の第１の実施の形態の半導体チップ２０を１枚の半導体基板１０から製造することができる。

ここで、図４を参照して、突起電極間領域４２の幅ｗ０、スクライブストリート４０の幅ｗ１、個片化工程が行われた後の半導体チップ２０のエッジラインＬ２から突起電極２８の径の中心までの距離ｗ２、隣接するエッジラインＬ２同士の間隔ｗ３及びエッジラインＬ２から回路素子接続用パッド１８の端縁までの距離ｗ４の一般的な水準につき、説明する。

突起電極間領域４２の幅ｗ０は、一般的には突起電極の径の２倍程度とされる。従って、突起電極２８の径を上述したように１００〜２５０μｍとすれば、好ましくは、ｗ０は２００〜５００μｍ程度とするのがよい。この発明のスクライブストリート４０の幅ｗ１は、突起電極間領域４２の幅ｗ０と等しい幅とすることを特徴としている。従って、スクライブストリートの幅ｗ１は、決定されたｗ０に準じて、好ましくは、２００〜５００μｍ程度とするのがよい。個片化工程のスクライブによって消滅する領域である隣接するエッジラインＬ２同士の間隔ｗ３は、スクライブライン幅ともいわれるが、好ましくは、５０〜１００μｍ程度とするのがよい。エッジラインＬ２から回路素子接続用パッド１８の端縁までの間隔ｗ４は、半導体チップの機能を損なわない範囲で任意好適なものとすればよい。この間隔ｗ４は、一般的に、４０〜１００μｍ程度とすることができる。従って、エッジラインＬ２から突起電極２８の径の中心までの間隔ｗ２は、間隔ｗ０及びｗ１の１／２から間隔ｗ３の１／２を減じた間隔となる。

この例では、ファンイン方式で導出される配線２４及びこの配線２４に接続される突起電極用パッド２６を、再配線層２５の一部分として形成する例を説明したが、例えばファンアウト方式として、回路素子接続用パッド１８よりも外側に位置する突起電極用パッド２６を、再配線層２５の一部分として形成し、この上に突起電極２８を形成してももちろんよい。

また、この例では、内部ダミー突起電極用パッド２６ａは、配線２４と突起電極用パッド２６とのいずれにも接続されないように形成する構成を説明したが、接続はされるが使用はされない、すなわち接続はされるが電気的には機能しない（させない）構成としてもよい。

上述したように、スクライブストリート４０の幅ｗ１と、突起電極間領域４２の幅ｗ０は、等しい幅とされている。従って、封止樹脂はスクライブストリート４０及び突起電極間領域４２を同じ速さで拡散していく。従って、半導体チップ形成領域１２を覆う封止樹脂の組成は、最初に注入又は塗布される地点と、注入又は塗布地点から拡散した樹脂が拡散して最終的に到達する到達地点とで均一なものとすることができる。さらに、半導体チップ形成領域１２において、ボイド又は未充填領域の発生を抑制することが可能となる。

〔第２の実施の形態〕
図６及び図７を参照して、この発明の第２の実施の形態の半導体装置の製造方法につき説明する。この実施の形態の製造方法により製造される半導体チップの構成については、第１の実施の形態の製造方法により製造される半導体チップと同様であるのでその詳細な説明は省略する。

図６は、後述する突起電極及び外部ダミー突起電極の形成工程が終了した時点における半導体基板１０全体を示す概略的な平面図である。

図７は、ウェハプロセスが終了した個片化工程直前の半導体基板１０を、図６のＩＩＩ−ＩＩＩ’で示した一点鎖線に沿って切断した切り口を示す概略的な図である。

この実施の形態の半導体装置の製造方法は、図６及び図７に示すように、再配線層を形成する工程及び突起電極を形成する工程において、半導体基板１０の周辺領域１４内に、外部ダミー突起電極用パッド２６ｂ及び外部ダミー突起電極２８ｂを形成する工程が含まれることを特徴としている。また、これらの工程を除く他工程の材料の選択及び条件は、第１の実施の形態で既に説明したと同様であるので、再配線層を形成する工程及び突起電極を形成する工程に主眼をおいて説明し、第１の実施の形態と同様の工程についてはその詳細な説明を省略する。

図６及び図７に示すように、スクライブラインＬ１の設定、回路素子１５の形成、回路素子接続用パッド１８の形成、及び絶縁膜２２の形成工程を第１の実施の形態と同様に順次に行う。

次に、第１の実施の形態と同様に、露出した回路素子接続用パッド１８から半導体チップ領域２０ａの内側に向かって、いわゆるファンイン方式で導出される配線２４及びこの配線２４に接続される突起電極用パッド２６を、再配線層２５として形成する。

さらに、所望により、配線２４及び回路素子接続用パッド１８のいずれとも接続されない内部ダミー突起電極用パッド２６ａを、同一の絶縁膜２２上に、回路素子接続用パッド１８と同一材料を用いて、かつ回路素子接続用パッド１８の形成工程と同一工程で再配線層２５の一部として形成してもよい。

加えて、この実施の形態の半導体装置の製造方法では、さらに、周辺領域１４内に、配線２４、回路素子接続用パッド１８及び内部ダミー突起電極用パッド２６ａのいずれとも接続されない外部ダミー突起電極用パッド２６ｂを、同一の絶縁膜２２上に、回路素子接続用パッド１８と同一材料を用いて、かつ回路素子接続用パッド１８の形成工程と同一工程で再配線層２５の一部として形成する。

第２の実施の形態の再配線層２５の製造工程の詳細については、第１の実施の形態の製造工程と同一の条件とすることができる。

続いて、形成された突起電極用パッド２６、内部ダミー突起電極用パッド２６ａ及び外部ダミー突起電極用パッド２６ｂ上に、突起電極２８、内部ダミー突起電極２８ａ及び外部ダミー突起電極２８ｂを第１の実施の形態で説明したと同一の工程により同時に形成する。好ましくは、最大限可能な個数である複数個（複数列）の外部ダミー突起電極２８ｂは、半導体チップ形成領域１２を画成するスクライブラインＬ１（図４及び図７参照。）を囲んで、周辺領域１４内に形成される。

このとき、図６及び図７に示すように、スクライブラインＬ１を挟んだ突起電極２８同士の間隔ｗ１、半導体チップ領域２０ａ内の突起電極２８同士と突起電極２８及び内部ダミー突起電極２８ａの間隔ｗ０、及び外部ダミー突起電極２８ｂ同士と突起電極２８及び外部ダミー突起電極２８ｂの間隔ｗ５は、いずれも互いに等しい間隔として配置する。

然る後、第１の実施の形態と同様に、封止部３４及び外部端子３２を形成する。

次に、樹脂封止が終了した状態の半導体基板１０を、スクライブラインＬ１に沿って切削することで個片化する。このようにして、同一の構造を有する複数の第２の実施の形態の半導体チップ２０を１枚の半導体基板から製造することができる。

この実施の形態の説明において、好適例として、周辺領域１４内に最大限可能な限りの個数の外部ダミー突起電極２８ｂを形成する例を図示して説明した。しかしながら、外部ダミー突起電極２８ｂは、半導体チップ形成領域１２を画成するスクライブラインＬ１（図４及び図７参照。）を１重（一列）に囲んで、形成される構成とすることもできる。

この例では、ファンイン方式で導出される配線２４及びこの配線２４に接続される突起電極用パッド２６を、再配線層２５の一部分として形成する例を説明したが、例えばファンアウト方式として、回路素子接続用パッド１８よりも外側に位置する突起電極用パッド２６を、再配線層２５の一部分として形成し、この上に突起電極２８を形成してももちろんよい。

また、この例では、内部ダミー突起電極用パッド２６ａ及び外部ダミー突起電極用パッド２６ｂは、配線２４と回路素子接続用パッド１８とのいずれにも接続されないように形成する構成を説明したが、内部ダミー突起電極用パッド２６ａ及び外部ダミー突起電極用パッド２６ｂのいずれか一方又は両方と、接続はされるが使用はされない、すなわち接続はされるが電気的には機能しない（させない）構成としてもよい。

上述したように、第２の実施の形態の半導体装置の製造方法によれば、半導体基板１０の周辺領域１４にも半導体チップ形成領域１２内の突起電極２８と同一構成の外部ダミー突起電極２８ｂを半導体チップ形成領域１２内の突起電極２８の配置間隔と同一になるように配置するので、第１の実施の形態の製造方法により得られる効果に加えて、半導体基板１０の中央部と周辺部における突起電極２８を封止する封止部３４の厚みをより均一にすることができる。

図１（Ａ）は、半導体装置の構成を説明するための概略的な平面図であり、図１（Ｂ）は、図１（Ａ）のＩ−Ｉ’で示した一点鎖線に沿って切断した切り口を示す概略的な図である。 図２（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、製造工程を説明するために、製造中途の１つの半導体装置を代表として、図１（Ａ）のＩ−Ｉ’で示した一点鎖線に沿って切断した切り口を示す概略的な図である。 図３は、突起電極の形成工程が終了した時点における第１の実施の形態の半導体ウェハ全体を示す概略的な平面図である。 図４は、図３に示した半導体チップ領域とその近傍を拡大して示した平面拡大図である。 図５は、ウェハプロセスが終了した個片化工程直前の第１の実施の形態の半導体ウェハを、図３のＩＩ−ＩＩ’で示した一点鎖線に沿って切断した切り口を示す概略的な図である。 図６は、突起電極の形成工程が終了した時点における第２の実施の形態の半導体ウェハ全体を示す概略的な平面図である。 図７は、ウェハプロセスが終了した個片化工程直前の第２の実施の形態の半導体ウェハを、図６のＩＩＩ−ＩＩＩ’で示した一点鎖線に沿って切断した切り口を示す概略的な図である。 図８は、従来技術の説明図である。

符号の説明

１０：半導体ウェハ（半導体基板）
１２：半導体チップ形成領域
１４：周辺領域
１５：回路素子
１５ａ：回路素子の表面（基板の主表面）
１８：回路素子接続用パッド
２０：半導体チップ
２０ａ：半導体チップ領域
２２：絶縁膜
２４：配線
２５：再配線層
２６：突起電極用パッド
２６ａ：内部ダミー突起電極用パッド
２６ｂ：外部ダミー突起電極用パッド
２８：突起電極
２８ａ：内部ダミー突起電極
２８ｂ：外部ダミー突起電極
３１：配線構造
３２：外部端子
３４：封止部

Claims (4)

1. スクライブラインにより区画された複数の半導体チップ領域を含む半導体チップ形成領域、及び該半導体チップ形成領域を囲む周辺領域を含む主表面を有する半導体ウェハであって、
   前記半導体チップ領域内に形成された回路素子と、
   前記半導体チップ領域内に形成され、前記回路素子に接続された複数の接続パッドと、
   前記主表面上に形成され、前記接続パッドそれぞれの一部分を露出させる絶縁膜と、
   前記各半導体チップ領域内の前記絶縁膜上に設けられ、前記複数の半導体チップ領域内及び前記複数の半導体チップ領域間にわたって、等しい間隔で配置された複数の突起電極と、
   前記絶縁膜上に形成され、複数の前記突起電極の頂面を露出させる封止部と
   を具えていることを特徴とする半導体ウェハ。
2. スクライブラインにより区画された複数の半導体チップ領域を含む半導体チップ形成領域、及び該半導体チップ形成領域を囲む周辺領域を含む主表面を有する半導体ウェハであって、
   前記半導体チップ領域内に形成された回路素子と、
   前記半導体チップ領域内に形成され、前記回路素子に接続された複数の接続パッドと、
   前記主表面上に形成され、前記接続パッドそれぞれの一部分を露出させる絶縁膜と、
   前記半導体チップ形成領域内の前記絶縁膜上及び前記周辺領域内の前記絶縁膜上に設けられ、前記半導体チップ形成領域内及び前記半導体チップ形成領域と前記周辺領域とにわたって、等しい間隔で配置された複数の突起電極及び複数のダミー突起電極と、
   前記絶縁膜上に形成され、複数の前記突起電極の頂面を露出させる封止部と
   を具えていることを特徴とする半導体ウェハ。
3. 複数の前記突起電極は、前記半導体チップ形成領域内の前記絶縁膜上に配置されており、複数の前記ダミー突起電極は、前記周辺領域内の前記絶縁膜上に設けられた外部ダミー突起電極及び前記半導体チップ形成領域内の前記絶縁膜上に設けられた内部ダミー突起電極を含み、前記半導体チップ形成領域及び前記周辺領域にわたって、隣接する前記突起電極、前記外部ダミー突起電極及び前記内部ダミー突起電極が互いに等しい間隔で配置されていることを特徴とする請求項２に記載の半導体ウェハ。
4. 前記接続パッドから前記突起電極へと延在する配線を有することを特徴とする請求項１から３のいずれか一項に記載の半導体ウェハ。

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