JP2005150578A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 半導体装置の低コスト化を図る。
【解決手段】 Ａｕバンプの下地膜（ＵＢＭ（Ｕnder Ｂｕｍｐ Ｍetal）膜）として使用している導電膜（下層からＴｉ膜／Ｐｄ膜）で再配線を形成する。Ｔｉ膜及びＰｄ膜は、堆積法の１つであるスパッタ法で成膜する。再配線の抵抗が問題となる場合には、Ｐｄ膜上にＡｕ膜を形成し、下層からＴｉ膜／Ｐｄ膜／Ａｕ膜を有する再配線構造とする。
【選択図】 図３

Description

本発明は、半導体装置及びその製造技術に関し、特に、ウエハ・レベルＣＳＰ（Ｃhip Ｓize Ｐackage）型半導体装置に適用して有効な技術に関するものである。

携帯電話、携帯型情報処理端末機器、携帯型パーソナル・コンピュータ等の小型電子機器に組み込まれる半導体装置においては、薄型化、小型化及び多ピン化が要求される。このような要求に好適な半導体装置として、例えばＣＳＰ型と呼称される半導体装置が知られている。このＣＳＰ型半導体装置においては、様々な構造のものが提案され、製品化されているが、その中の１つに、ウエハ・プロセスとパッケージ・プロセスとを一体化し、ウエハ状態でパッケージング工程を完了するウエハ・レベル技術によって製造されるＣＳＰ型半導体装置（以下、ウエハ・レベルＣＳＰ型半導体装置と呼ぶ）も知られている。このウエハ・レベルＣＳＰ型半導体装置は、パッケージの平面サイズが半導体チップの平面サイズとほぼ同一となるため、半導体ウエハを個片化して形成された半導体チップ毎にパッケージ・プロセスを施すことによって製造されるＣＳＰ型半導体装置（以下、チップ・レベルＣＳＰ型半導体装置と呼ぶ）と比較して小型化及び低コスト化を図ることができる。

ウエハ・レベルＣＳＰ型半導体装置は、主に、半導体チップに対応するチップ層と、このチップ層の主面上に設けられた再配線層（２次配線形成層）と、この再配線層上に外部接続用端子として設けられた半田バンプ（突起状電極）とを有する構成になっている。チップ層は、主に、半導体基板と、この半導体基板の主面上に絶縁層、配線層の夫々を複数段積み重ねて形成された多層配線層（１次配線形成層）と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。１次配線形成層の最上層の配線層には、電極パッド（ボンディングパッド）が形成され、表面保護膜には、この電極パッドを露出するためのボンディング開口が形成されている。

２次配線形成層は、半導体装置が実装される配線基板（実装基板）の電極パッドの配列ピッチに対応して、１次配線形成層の電極パッドよりも配列ピッチが広い電極パッドを再配置するための層（インターポーザ）である。２次配線形成層の電極パッドは、１次配線形成層の電極パッドと電気的に接続され、半田バンプは、２次配線形成層の電極パッドに電気的にかつ機械的に接続されている。

なお、ウエハ・レベルＣＳＰ型半導体装置については、例えば特開２００２−２１７３７７号公報（特許文献１）に開示されている。

特開２００２−２１７３７７号公報

ウエハ・レベルＣＳＰ型半導体装置の再配線は、下層からＣｒ（クロム）膜、第１のＣｕ（銅）膜、第２のＣｕ膜、及びＮｉ（ニッケル）膜を有する構造になっている。Ｃｒ膜及び第１のＣｕ膜は、スパッタ法で形成され、第２のＣｕ膜及びＮｉ膜は電界メッキ法で形成されている。このような再配線は、工程が複雑であり、また、専用装置（Ｃｒ／Ｃｕスパッタ装置、Ｃｕ／Ｎｉメッキ装置等）が必要であるため、製造コストの増加を招く要因となる。

本発明の目的は、半導体装置の低コスト化を図ることが可能な技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

前記目的は、Ａｕバンプの下地膜（ＵＢＭ（Ｕnder Ｂｕｍｐ Ｍetal）膜）として使用している導電膜（下層からＴｉ膜／Ｐｄ膜）で再配線を形成することによって達成される。Ｔｉ膜及びＰｄ膜は、堆積法の１つであるスパッタ法で成膜する。再配線の抵抗が問題となる場合には、Ｐｄ膜上にＡｕ膜を形成し、下層からＴｉ膜／Ｐｄ膜／Ａｕ膜を有する再配線構造とする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

本発明によれは、半導体装置の低コスト化を図ることができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

（実施形態１）
本実施形態１では、ウエハ・レベルＣＳＰ型半導体装置に本発明を適用した例について説明する。

図１は、本実施形態１の半導体装置の実装面側（下面側）を示す模式的平面図であり、
図２は、本実施形態１の半導体装置の実装面側（下面側）の配線パターンを示す模式的平面図であり、
図３は、図１のａ−ａ線に沿う模式的断面図であり、
図４は、図３の一部を拡大した模式的断面図であり、
図５は、本実施形態１の半導体装置の製造に使用される半導体ウエハの模式的平面図であり、
図６乃至図１３は、本実施形態１の半導体装置の製造工程を示す模式的断面図である。

図１及び図２に示すように、ウエハ・レベルＣＳＰ型半導体装置１は、厚さ方向と交差する平面形状が方形状になっており、本実施形態１では例えば８［ｍｍ］×１５［ｍｍ］の長方形になっている。半導体装置１は、図３に示すように、主に、半導体チップに対応するチップ層２ａと、このチップ層２ａの主面（回路形成面）上に設けられた再配線層（２次配線形成層）２ｂと、この再配線層２ｂ上に外部接続用端子として設けられた複数の半田バンプ（突起状電極）１１とを有する構成になっている。

チップ層２ａは、半導体基板３と、この半導体基板３の主面上に絶縁層、配線層の夫々を複数段積み重ねて形成された多層配線層（１次配線形成層）４と、この多層配線層４を覆うようにして形成された表面保護膜６とを有する構成になっている。半導体基板３は例えば単結晶シリコンで形成され、１次配線形成層４の絶縁層は例えば酸化シリコン膜で形成され、１次配線形成層４の配線層は例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜６は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。

チップ層２ａの主面には、図２及び図３に示すように、接続部として例えば複数の電極パッド５（ボンディングパッド）が形成されている。この複数の電極パッド５は、例えばチップ層２ａ（半導体装置１）の互いに反対側に位置する２つの辺（本実施形態では長辺）に沿って配置されている。複数の電極パッド５の夫々は、１次配線形成層４の最上層の配線層に形成されている。１次配線形成層４の最上層の配線層は、その上層に形成された表面保護膜６で覆われ、この表面保護膜６には、電極パッド５の表面を露出するボンディング開口６ａが形成されている。

複数の電極パッド５の夫々は、厚さ方向と交差する平面形状が方形状になっており、例えば１００［μｍ］×１００［μｍ］の四角形状になっている。また、複数の電極パッド５の夫々は、主に、２５０〜３００［μｍ］程度の配列ピッチｐ１で配置されている。

２次配線形成層２ｂは、図３に示すように、主に、表面保護膜６上に設けられた絶縁層７と、この絶縁層７上を延在する複数の再配線９と、この絶縁層７上に設けられた複数の電極パッド９ａと、この複数の再配線９を覆うようにして絶縁層７上に設けられた絶縁層１０を有する構成になっている。

複数の再配線９の一端側は、絶縁層７に形成されたボンディング開口７ａ及び表面保護膜６に形成されたボンディング開口６ａを通して、対応する複数の電極パッド５と電気的に接続されている。複数の再配線９の夫々の一端側と反対側の夫々の他端側は、対応する複数の電極パッド９ａと一体に形成され、電気的に接続されている。本実施形態１において、再配線９は電極パッド９ａを含み、電極パッド９ａは再配線９の一部で形成されている。

複数の電極パッド９ａは、図２に示すように４列で配置され、各列の電極パッド９ａは、半導体装置１の長辺方向に沿って配置されている。４列のうち、２列は半導体装置の長辺方向の中心線と一方の長辺との間に配置され、残りの２列は長辺方向の中心線と他方の長辺との間に配置されている。複数の電極パッド９ａは、厚さ方向と交差する平面形状が例えば円形状で形成され、本実施形態１では例えば直径がΦ０．２５［ｍｍ］程度の大きさで形成されている。また、複数の電極パッド９ａは、電極パッド５よりも大きい配列ピッチで配置され、本実施形態１では配列ピッチｐ２は例えば０．４０［ｍｍ］程度になっている。

複数の電極パッド９ａには、図３に示すように、絶縁層１０に形成されたボンディング開口１０ａを通して、複数の半田バンプ１１が夫々電気的にかつ機械的に接続されている。半田バンプ１１は、例えばＳｎ−Ａｇ−Ｃｕ組成の金属材（Ｐｂフリー材）で形成されている。

２次配線形成層２ｂは、半導体装置が実装される配線基板（実装基板）の電極パッドの配列ピッチに対応して、１次配線形成層４の電極パッド５よりも配列ピッチが広い電極パッド９ａを再配置するための層（インターポーザ）である。

２次配線形成層２ｂにおいて、絶縁層７及び１０は、半導体装置を配線基板に実装した後、配線基板との熱膨張係数差によって発生する応力が半田バンプ１１に集中するのを緩和するため、窒化シリコン膜や酸化シリコン膜と比較して弾性率が低い材料で形成され、更に表面保護膜６よりも厚い厚さで形成されている。本実施形態１において、絶縁層７及び１０は、例えばポリイミド系の樹脂で形成されている。

チップ層２ａの主面側には、集積回路として、例えばフラッシュメモリと呼ばれるＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）が形成されている。この集積回路は、主に、半導体基板３の主面に形成されたトランジスタ素子、及び１次配線形成層４に形成された配線によって構成されている。

本実施形態１の再配線９は、図４に示すように、Ｔｉを主成分とする導電膜（Ｔｉ膜）８ａと、この導電膜８ａ上に設けられ、かつＰｄを主成分とする導電膜（Ｐｄ膜）８ｂとを含み、これらの導電膜を主体とする２層構造になっている。Ｔｉ膜８ａは例えば０．２μｍ程度の膜厚で形成され、Ｐｄ膜８ｂは例えば０．２μｍ程度の膜厚で形成されている。Ｔｉ膜８ａは主に導電膜として使用され、Ｐｄ膜８ｂは主に半田に対するバリア膜として使用されている。

次に、半導体装置１の製造について、図５乃至図１３を用いて説明する。

まず、半導体ウエハとして、例えば単結晶シリコンからなる半導体ウエハ１３を準備する（図５参照）。

次に、図５に示すように、半導体ウエハ１３の主面（回路形成面）に、回路及び複数の電極パッド５を有する複数の製品形成領域（チップ形成領域）１５を行列状に形成する。複数の製品形成領域１５は、分離領域(スクライブ領域)１４によって区画され、互いに離間された状態で配置されている。複数の製品形成領域１５は、図６に示すように、半導体ウエハ１３の主面に、主として、トランジスタ素子（図示せず）、電極パッド５を含む１次配線形成層（多層配線層）４、表面保護膜６、ボンディング開口６ａ等を形成することによって形成される。

次に、各製品形成領域１５に２次配線形成層（再配線層）２ｂを形成する。具体的には、まず、表面保護膜６上の全面に例えばポリイミド系の樹脂からなる絶縁層７を回転塗布法で形成し、その後、図７に示すように、絶縁層７に電極パッド５の表面を露出するボンディング開口７ａを形成する。

次に、図８に示すように、ボンディング開口７ａ内を含む絶縁層７上の全面に、絶縁層７の表面側からＴｉ膜８ａ、Ｐｄ膜８ｂを順次成膜して配線材８を形成する。このＴｉ膜８ａ及びＰｄ膜８ｂの成膜は、例えば堆積法の一種であるスパッタリング法で行う。

次に、図９に示すように、配線材８の表面上に、この配線材８を覆うようにして例えばフォトレジスト膜からなるマスクＭ１を形成する。マスクＭ１は、配線材８のパッド形成領域上に開口部を有する。

次に、電解メッキ法を使用し、図９に示すように、マスクＭ１の開口部の中にＡｕ膜８ｃを選択的に形成する。Ａｕ膜８ｃは、主に、電極パッド９ａの酸化防止や半田ぬれ性の向上を図る目的で形成される。

次に、マスクＭ１を除去し、その後、配線材８をパターンニングして、図１０に示すように、電極パッド９ａを有する再配線９を形成する。再配線９は、配線材８の表面上に例えばフォトレジスト膜からなるマスクを形成し、このマスクをエッチングマスクとして使用して配線材８をエッチングすることによって形成される。再配線９は、各製品形成領域１５において複数形成される。各再配線９の電極パッド９ａ上にはＡｕ膜８ｃが設けられている。

次に、図１１に示すように、再配線９上を含む絶縁層７上の全面に例えばポリイミド系の樹脂からなる絶縁層１０を回転塗布法で形成し、その後、図１２に示すように、絶縁層１０に電極パッド９ａ上のＡｕ膜８ｃの表面を露出するボンディング開口１０ａを形成する。これにより、２次配線形成層２ｂが形成されると共に、電極パッド５の配列ピッチよりも広い配列ピッチの電極パッド９ａが形成される。

次に、図１３に示すように、半導体ウエハ１３の各製品形成領域１５の電極パッド９ａ上に半田バンプ１１を形成する。半田バンプ１１の形成は、これに限定されないが、例えば、電極パッド９ａ上にフラックス材を塗布し、その後、電極パッド９ａ上に半田ボールをボール供給法で供給し、その後、半田ボールを赤外線リフロー法で溶融して行う。また、半田バンプ１１の形成は、例えば、電極パッド９ａ上にスクリーン印刷法で半田ペースト材を設け、その後、半田ペースト材を赤外線リフロー法で溶融して行ってもよい。この工程において、Ａｕ膜８ｃは、Ａｕの拡散により消滅する。

次に、半田バンプ形成工程において使用したフラックスを洗浄にて除去し、その後、半導体ウエハ１３を複数の個片に分割する。この分割は、半導体ウエハ１３の分離領域(スクライブ領域)１４に沿って半導体ウエハ１３を例えばダイシングすることによって行われる。この工程により、図１乃至図４に示す本実施形態１の半導体装置１がほぼ完成する。

従来の再配線は、下層からＣｒ膜、第１のＣｕ膜、第２のＣｕ膜、及びＮｉ膜を主体とする構成になっており、Ｃｒ膜及び第１のＣｕ膜はスパッタリング法で形成され、第２のＣｕ膜及びＮｉ膜は電解メッキ法で形成されている。これに対し、本実施形態１の再配線９は、Ｔｉ膜８ａ及びＰｄ膜８ｂを主体とする構成になっており、Ｔｉ膜８ａ及びＰｄ膜８ｂはスパッタリング法で形成されている。このように、スパッタリング法で成膜されたＴｉ膜８ａ及びＰｄ膜８ｂを主体に再配線を形成することにより、従来の再配線と比べて工程を簡略化でき、しかも電解メッキ装置を使用していないため、半導体装置１の低コスト化を図ることができる。

Ｔｉ膜８ａ及びＰｄ膜８ｂを主体とする再配線９の場合は、従来の再配線（下層からＣｒ／Ｃｕ／Ｃｕ／Ｎｉ）と比較して配線抵抗が高くなる。一方、ＭＯＳＦＥＴ等の電界効果トランジスタで構成されるフラッシュメモリは主に電圧制御であるため、動作スピードはさほど重要ではない。従って、Ｔｉ膜及びＰｄ膜を主体とする再配線９をフラッシュメモリ等のＲＯＭに使用しても、機能上の問題は生じない。

再配線の抵抗が問題となる場合には、Ｐｄ膜上にＡｕ膜を形成し、下層からＴｉ膜／Ｐｄ膜／Ａｕ膜を有する再配線構造とすることが有効である。この再配線構造（Ｔｉ／Ｐｄ／Ａｕ）について、実施形態２で説明する。

（実施形態２）
図１４は、本実施形態２の半導体装置の模式的断面図であり、
図１５は、図１４の一部を拡大した模式的断面図であり、
図１６及び図１７は、本実施形態２の半導体装置の製造工程を示す模式的断面図である。

図１４及び図１５に示すように、本実施形態２の再配線２０は、Ｔｉを主成分とする導電膜（Ｔｉ膜）８ａと、この導電膜８ａ上に設けられ、かつＰｄを主成分とする導電膜（Ｐｄ膜）８ｂと、この導電膜８ｂ上に設けられ、かつＡｕを主成分とする導電膜（Ａｕ膜）８ｃとを含み、これらの導電膜を主体とする３層構造になっている。この再配線２０の形成について、図１６及び図１７を用いて説明する。

まず、前述の実施形態１と同様の工程で配線材（Ｔｉ膜８ａ／Ｐｄ膜８ｂ）８まで形成し、その後、図１６に示すように、配線材８の表面上に例えばフォトレジスト膜からなるマスクＭ２を形成する。このマスクＭ２は、再配線パターンからなる開口部を有する。

次に、電解メッキ法を使用し、図１６に示すように、マスクＭ２の開口部の中にＡｕ膜８ｃを選択的に形成する。本実施形態２のＡｕ膜８ｃは、配線材として使用されるとともに、配線材８をパターンニングする時のエッチングマスクとして使用される。

次に、マスクＭ２を除去した後、Ａｕ膜８ｃをエッチングマスクとして使用し、配線材８をエッチングしてパターンニングする。この工程により、図１７に示すように、電極パッド９ａを有し、Ｔｉ膜、Ｐｄ膜及びＡｕ膜を主体とする再配線２０が形成される。

この後、前述の実施形態１と同様の工程を施すことにより、図１４及び図１５に示す本実施形態２の半導体装置１がほぼ完成する。

このようにして再配線２０を形成することにより、従来の再配線と比べて工程を簡略化して前述の実施形態１よりも配線抵抗が低い再配線２０を形成することができる。

なお、実施形態１及び２では、電極パッド９ａを有する再配線について説明したが、１次配線形成層の電極パッドよりも配列ピッチが広い２次配線形成層の電極パッドは、再配線と一体化せず、再配線よりも上層に形成してもよい。

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施形態１である半導体装置の実装面側（下面側）の構成を示す模式的平面図である。 本発明の実施形態１である半導体装置の実装面側（下面側）の配線パターンを示す模式的平面図である。 図１のａ−ａ線に沿う模式的断面図である。 図３の一部を拡大した模式的断面図である。 本発明の実施形態１である半導体装置の製造に使用される半導体ウエハの模式的平面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態２である半導体装置の模式的断面図である。 図１４の一部を拡大した模式的断面図である。 本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。

符号の説明

１…半導体装置、２ａ…チップ層、２ｂ…再配線層（２次配線形成層）、３…半導体基板、４…多層配線層（１次配線形成層）、５…電極パッド（ボンディングパッド）、６…表面保護膜、６ａ…ボンディング開口、７…絶縁層、７ａ…ボンディング開口、８…配線材、８ａ…Ｔｉ（チタン）膜、８ｂ…Ｐｄ（パラジウム）膜、８ｃ…Ａｕ（金）膜、９，２０…再配線、１０…絶縁層、１０ａ…ボンディング開口、１１…半田バンプ、
１３…半導体ウエハ、１４…分離領域、１５…製品形成領域。

Claims (7)

1. 複数の第１の電極パッドと、前記複数の第１の電極パッドよりも広い配列ピッチで配置された複数の第２の電極パッドと、前記複数の第１の電極パッドと前記複数の第２の電極パッドとを夫々電気的に接続する複数の配線とを有する半導体装置の製造方法であって、
   Ｔｉを主成分とする第１の導電膜、並びに、前記第１の導電膜上にＰｄを主成分とする第２の導電膜を成膜する工程と、
   前記第１及び第２の導電膜をパターンニングして前記複数の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記第１及び第２の導電膜は、スパッタ法で成膜されることを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   前記第２の導電膜上に、Ａｕを主成分とする第３の金属膜からなる配線パターン層を形成する工程を更に有し、
   前記複数の配線を形成する工程は、前記配線パターン層をマスクにして、前記第１及び第２の導電膜をエッチングすることによって行うことを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法において、
   前記第１及び第２の導電膜は、スパッタ法で成膜され、前記第３の導電膜は、無電界メッキ法で成膜されることを特徴とする半導体装置の製造方法。
5. 複数の第１の電極パッドと、前記複数の第１の電極パッドよりも広い配列ピッチで配置された複数の第２の電極パッドと、前記複数の第１の電極パッドと前記複数の第２の電極パッドとを夫々電気的に接続する複数の配線とを有し、
   前記複数の配線は、Ｔｉを主成分とする第１の導電膜と、前記第１の導電膜上に設けられ、Ｐｄを主成分とする第２の金属膜とを含むことを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１及び第２の導電膜は、スパッタ法で成膜されていることを特徴とする半導体装置。
7. 請求項５に記載の半導体装置において、
   前記第２の導電膜上に設けられ、Ａｕを主成分とする第３の導電膜を更に含むことを特徴とする半導体装置。
   

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