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JP4239111B2 - Ａｃ−ｄｃコンバータ - Google Patents

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JP4239111B2 JP2007157936A JP2007157936A JP4239111B2 JP 4239111 B2 JP4239111 B2 JP 4239111B2 JP 2007157936 A JP2007157936 A JP 2007157936A JP 2007157936 A JP2007157936 A JP 2007157936A JP 4239111 B2 JP4239111 B2 JP 4239111B2
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Description

本発明は、交流入力電圧の変動に対して昇圧チョッパ回路の出力電圧の変動を抑制しつつ、交流電圧に対する入力力率を改善し、且つ軽負荷時での消費電力を低減できるＡＣ−ＤＣコンバータに関する。
交流電源からの交流電圧を整流する整流回路と、整流回路の出力電圧からスイッチング素子のオン・オフ動作によりトランス及び整流平滑回路を介して直流電圧を取り出す直流−直流変換回路との間に昇圧チョッパ回路を接続して入力力率を改善するＡＣ−ＤＣコンバータは、従来から広く使用されている。例えば、図６に示す従来のＡＣ−ＤＣコンバータは、交流電源(1)からの交流入力電圧(EA)を整流するダイオードブリッジ型の整流回路(2)と、整流回路(2)の出力端子に接続されて昇圧用スイッチング素子としての昇圧用ＭＯＳ-ＦＥＴ(5)のオン・オフ動作により整流回路(2)の整流出力電圧(VRF)を昇圧する昇圧チョッパ回路(3)と、昇圧チョッパ回路(3)の昇圧コンデンサ(7)に接続されて主スイッチング素子としての主ＭＯＳ-ＦＥＴ(9)のオン・オフ動作によりトランス(8)及び整流平滑回路(11)を介して負荷(14)に電圧(Eo)の直流出力を供給する直流−直流変換回路(10)とを備える。
昇圧チョッパ回路(3)は、一端が整流回路(2)の出力端子の一方に接続されたリアクトル(4)と、リアクトル(4)の他端と整流回路(2)の出力端子の他方との間に接続された昇圧用ＭＯＳ-ＦＥＴ(5)と、アノードがリアクトル(4)及び昇圧用ＭＯＳ-ＦＥＴ(5)の接続点に接続された整流ダイオード(6)と、整流ダイオード(6)のカソードと整流回路(2)の出力端子の他方との間に接続された昇圧コンデンサ(7)と、昇圧用ＭＯＳ-ＦＥＴ(5)のソースに直列接続されて昇圧用ＭＯＳ-ＦＥＴ(5)に流れる昇圧用電流(IQ1)を電圧(VDT)として検出する電流検出用抵抗(17)とを備え、チョッパ制御回路(50)から昇圧用ＭＯＳ-ＦＥＴ(5)のゲートに付与される第１の駆動信号(VG1)により昇圧用ＭＯＳ-ＦＥＴ(5)がオン・オフ動作されて整流回路(2)の整流出力電圧(VRF)よりも高い直流電圧(VCH)が昇圧コンデンサ(7)の両端に発生する。昇圧用ＭＯＳ-ＦＥＴ(5)のドレイン−ソース間には、寄生ダイオード(5a)が接続される。
チョッパ制御回路(50)は、昇圧コンデンサ(7)から出力される直流電圧(VCH)と図示しない基準電圧との誤差信号(VER)を出力する出力電圧検出回路(51)と、出力電圧検出回路(51)の誤差信号(VER)の立ち上がり又は立ち下がりを遅延する位相補償回路(52)と、整流回路(2)の整流出力電圧(VRF)を検出して交流入力電圧(EA)の瞬時値に対応する入力電圧信号(VRV)を出力する入力電圧検出回路(53)と、位相補償回路(52)の出力信号(VPC)と入力電圧検出回路(53)の入力電圧信号(VRV)との乗算信号(VMX)を出力する乗算器(54)と、電流検出用抵抗(17)の電圧(VDT)を検出して入力電流信号(VCU)を出力する電流検出回路(55)と、非反転入力端子(+)に入力される電流検出回路(55)の入力電流信号(VCU)の電圧が反転入力端子(-)に入力される乗算器(54)の乗算信号(VMX)の電圧に達したときに高電圧(Ｈ)レベルの出力信号(VCP)を発生するコンパレータ(56)と、一定周期のパルス信号(VOS)を発生する発振器(57)と、発振器(57)のパルス信号(VOS)が入力されたときに、高電圧(Ｈ)レベルの第１の駆動信号(VG1)を発生して、コンパレータ(56)から高電圧(Ｈ)レベルの出力信号(VCP)が入力されるまで、第１の駆動信号(VG1)の高電圧(Ｈ)レベルを保持し、コンパレータ(56)から高電圧(Ｈ)レベルの出力信号(VCP)が入力されたときに、第１の駆動信号(VG1)を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換え、再び発振器(57)のパルス信号(VOS)が入力されたときに第１の駆動信号(VG1)を低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換える駆動回路(58)とを備える。
直流−直流変換回路(10)は、昇圧チョッパ回路(3)の昇圧コンデンサ(7)に直列に接続されたトランス(8)の１次巻線(8a)及び主ＭＯＳ-ＦＥＴ(9)と、主ＭＯＳ-ＦＥＴ(9)に並列に接続された電圧共振用コンデンサ(18)と、トランス(8)の２次巻線(8b)と負荷(14)との間に接続された出力整流ダイオード(12)及び出力平滑コンデンサ(13)から成る整流平滑回路(11)と、整流平滑回路(11)から負荷(14)に印加される直流出力電圧(EO)と図示しない基準電圧との誤差増幅信号(VE2)を出力する誤差増幅器(15)と、誤差増幅器(15)の誤差増幅信号(VE2)の電圧レベルに応じたパルス幅の第２の駆動信号(VG2)を発生する主制御回路(16)とを備え、主ＭＯＳ-ＦＥＴ(9)がオンのときに、トランス(8)の１次巻線(8a)に巻線電流(IQ2)を流してトランス(8)にエネルギを蓄積し、主ＭＯＳ-ＦＥＴ(9)をオンからオフに切り換えたときに、トランス(8)の２次巻線(8b)から整流平滑回路(11)の出力整流ダイオード(12)を介して出力平滑コンデンサ(13)にエネルギを供給して、負荷(14)に略一定の電圧(Eo)の直流出力を供給する。また、図示しないトランス(8)の励磁インダクタンスと電圧共振用コンデンサ(18)との共振作用により、主ＭＯＳ-ＦＥＴ(9)をオンからオフに切り換えたとき、ドレイン−ソース間に発生する電圧の立ち上がりを正弦波状にしてゼロ電圧スイッチング（ＺＶＳ）を行う。主ＭＯＳ-ＦＥＴ(9)のドレイン−ソース間には、寄生ダイオード(9a)が接続される。
図６のＡＣ−ＤＣコンバータでは、昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)をチョッパ制御回路(50)から出力される第１の駆動信号(VG1)でオン・オフ動作させることにより、交流電源(1)からの交流入力電圧(EA)の瞬時値が低いときは、昇圧用ＭＯＳ-ＦＥＴ(5)に流れる昇圧用電流(IQ1)が小さくなり、交流入力電圧(EA)の瞬時値が高いときは、昇圧用ＭＯＳ-ＦＥＴ(5)に流れる昇圧用電流(IQ1)が大きくなるので、交流入力電流(IA)の通流期間（導通角）が拡張され、図７の実線に示すように、交流入力電流(IA)の波形が交流入力電圧(EA)の波形と略相似形となる。これにより、交流入力電圧(EA)と交流入力電流(IA)とが同相となるので、入力力率が略１となり、力率が改善される。コンデンサ入力型の整流回路を使用する際に、交流電源(1)からコンデンサ入力型の整流回路に流れる交流入力電流(IAO)を図７の点線で示す。
しかしながら、図６に示す従来のＡＣ−ＤＣコンバータでは、チョッパ制御回路(50)の構成が複雑となり、昇圧用ＭＯＳ-ＦＥＴ(5)のオン時にリアクトル(4)及び昇圧用ＭＯＳ-ＦＥＴ(5)に大きな昇圧用電流(IQ1)が流れるため、リアクトル(4)が大型になると共に、昇圧用ＭＯＳ-ＦＥＴ(5)で発生する電力損失が大きくなる欠点があった。
そこで、例えば、整流器、昇圧チョッパ回路及びＤＣ−ＤＣコンバータにより構成されるＡＣ−ＤＣコンバータに、ＰＷＭ回路、ワンショットマルチバイブレータ、パルス合成回路及び比較回路を設けたＡＣ−ＤＣコンバータが下記の特許文献１に開示されている。このＡＣ−ＤＣコンバータは、ＰＷＭ回路が出力する第１のパルス信号と、ワンショットマルチバイブレータが発生する遅延パルスにより、パルス合成回路は、第１のパルス信号のパルス幅より遅延パルスのパルス幅だけ狭いパルス幅の第２のパルス信号を発生する。比較回路は、昇圧チョッパ回路により昇圧される電圧を基準電圧と比較し、昇圧チョッパ回路の出力電圧が基準電圧より低くなると、遅延パルスの発生を停止する。即ち、ＰＷＭ回路で生成されるＤＣ−ＤＣコンバータのオンパルス信号と、ワンショットマルチバイブレータで発生する所定幅の遅延パルス信号とをパルス合成回路で合成し、ワンショットマルチバイブレータで発生する所定のパルス幅だけ狭いオンパルス信号で昇圧チョッパ回路内の第２のスイッチングトランジスタをオンする。このＡＣ−ＤＣコンバータでは、ＰＷＭ回路、ワンショットマルチバイブレータ、パルス合成回路及び比較回路を設ける程度で昇圧チョッパ回路の制御回路を構成できるので、図６に示すＡＣ−ＤＣコンバータのチョッパ制御回路(50)よりも構成を簡略化することができる。また、ワンショットマルチバイブレータで発生する所定のパルス幅だけ狭いオンパルス信号で第２のスイッチングトランジスタをオンして、軽負荷時での昇圧チョッパ回路の出力電圧の上昇を抑制することができる。
特開平７−１３５７７４号公報
ところで、特許文献１のＡＣ−ＤＣコンバータでは、ＤＣ−ＤＣコンバータ内の第１のスイッチングトランジスタのオンパルス信号に対して、ワンショットマルチバイブレータで発生する所定のパルス幅だけ狭いオンパルス信号で昇圧チョッパ回路内の第２のスイッチングトランジスタをオンするため、第１のスイッチングトランジスタのオンパルス幅の変動に追従して第２のスイッチングトランジスタのオンパルス幅が変化する。このため、昇圧チョッパ回路の出力電圧の変動に対しては、出力電圧の安定化は行われず、交流電源からの入力電圧の変動に対して昇圧チョッパ回路の出力電圧が変動する欠点があった。昇圧チョッパ回路の出力電圧の変動が大きいと、昇圧チョッパ回路の出力電圧の変動分だけＤＣ−ＤＣコンバータ内の第１のスイッチングトランジスタのオン・オフ期間の制御範囲が拡張されるため、第１のスイッチングトランジスタで発生する電力損失が増加すると共に、トランスが大型化する等の問題が生ずる。また、軽負荷時で昇圧チョッパ回路の出力電圧が比較回路内の基準電圧より低くなると、比較回路の出力信号によりワンショットマルチバイブレータの遅延パルスの発生を停止して、第１のスイッチングトランジスタと第２のスイッチングトランジスタを略同時に駆動するため、軽負荷時も昇圧チョッパ回路が継続して動作し、軽負荷時での消費電力が増大する欠点があった。
そこで、本発明では、簡素な回路構成で交流入力電圧の変動に対して昇圧チョッパ回路の出力電圧の変動を抑制しつつ、交流電圧に対する入力力率を改善し、且つ軽負荷時での消費電力を低減できるＡＣ−ＤＣコンバータを提供することを目的とする。
本発明によるＡＣ−ＤＣコンバータは、交流電源(1)からの交流電圧(EA)を整流する整流回路(2)と、整流回路(2)の出力端子に接続されるリアクトル(4)、該リアクトル(4)に直列に接続される昇圧用スイッチング素子(5)及びリアクトル(4)に直列に接続されかつ昇圧用スイッチング素子(5)に並列に接続されるコンデンサ(7)を備え、昇圧用スイッチング素子(5)のオン・オフ動作により、リアクトル(4)を通じて前記整流回路(2)の出力電圧を昇圧する昇圧チョッパ回路(3)と、昇圧チョッパ回路(3)のリアクトル(4)に直列に接続されるトランス(8)の１次巻線(8a)及び少なくとも１つの主スイッチング素子(9)を有し、主スイッチング素子(9)のオン・オフ動作によりトランス(8)の２次巻線(8b)から整流平滑回路(11)を介して直流電圧(Eo)を取り出す直流−直流変換回路(10)とを備える。
直流−直流変換回路(10)の主スイッチング素子(9)のオン・オフ動作によりトランス(8)のいずれかの巻線に発生する電圧(VN)を検出して、電圧(VN)の極性が一方側のとき、出力信号(VCP1)を発生する巻線電圧検出回路(21)と、巻線電圧検出回路(21)の出力信号(VCP1)から三角波信号の出力電圧(VRC)を生成する三角波発生回路(23)と、三角波発生回路(23)の出力電圧(VRC)と昇圧チョッパ回路(3)の出力電圧(VCH)とを比較して、三角波発生回路(23)の出力電圧(VRC)が昇圧チョッパ回路(3)の出力電圧(VCH)を超えたとき、昇圧チョッパ回路(3)の昇圧用スイッチング素子(5)に駆動信号(VG1)を付与するＰＷＭ回路(27)とを更に備え、ＰＷＭ回路(27)は、軽負荷時の主スイッチング素子(9)のオン期間中に、三角波発生回路(23)の出力電圧(VRC)が昇圧チョッパ回路(3)の出力電圧(VCH)に達せず、昇圧用スイッチング素子(5)をオフ状態に保持する。
三角波発生回路(23)にて巻線電圧検出回路(21)の出力信号(VCP1)から三角波信号を生成し、三角波信号の電圧(VRC)をＰＷＭ回路(27)にて昇圧チョッパ回路(3)の出力電圧(VCH)と比較すると、昇圧チョッパ回路(3)の出力電圧(VCH)が高いとき、ＰＷＭ回路(27)から出力される駆動信号(VG1)のオンパルス幅が狭くなり、昇圧用スイッチング素子(5)のオン期間が短縮されるため、昇圧チョッパ回路(3)の出力電圧(VCH)が低下する。逆に、昇圧チョッパ回路(3)の出力電圧(VCH)が低いとき、ＰＷＭ回路(27)から出力される駆動信号(VG1)のオンパルス幅が広くなり、昇圧用スイッチング素子(5)のオン期間が延長されるため、昇圧チョッパ回路(3)の出力電圧(VCH)が上昇する。このように、昇圧チョッパ回路(3)の出力電圧(VCH)に応じて昇圧用スイッチング素子(5)のオン期間を制御することにより、昇圧チョッパ回路(3)の出力電圧(VCH)を略一定に保持して、交流入力電圧(EA)の変動に対する昇圧チョッパ回路(3)の出力電圧(VCH)の変動を抑制できる。また、交流電源(1)からの交流入力電圧(EA)が十分に高いときに、昇圧チョッパ回路(3)の昇圧用スイッチング素子(5)をオンすると、交流電源(1)から整流回路(2)、リアクトル(4)及び昇圧用スイッチング素子(5)を通り整流回路(2)に交流入力電流(IA)が流れてリアクトル(4)にエネルギが蓄積される。昇圧用スイッチング素子(5)をオンからオフに切り換えると、リアクトル(4)からコンデンサ(7)にエネルギが供給されると共に、交流電源(1)から整流回路(2)、リアクトル(4)及びコンデンサ(7)を通り整流回路(2)に交流入力電流(IA)が流れる。交流電源(1)からの交流入力電圧(EA)が低いときも、昇圧用スイッチング素子(5)のオン時に、交流電源(1)から整流回路(2)、リアクトル(4)及び昇圧用スイッチング素子(5)を通り整流回路(2)に交流入力電流(IA)が流れてリアクトル(4)にエネルギが蓄積され、昇圧用スイッチング素子(5)のオンからオフへの切換時に、リアクトル(4)からコンデンサ(7)にエネルギが供給されると共に、交流電源(1)から整流回路(2)、リアクトル(4)及びコンデンサ(7)を通り整流回路(2)に交流入力電流(IA)が流れる。このように、正弦波状の交流入力電圧(EA)の全周期に亘りＡＣ−ＤＣコンバータの交流入力電流(IA)が常に昇圧チョッパ回路(3)を通して連続的に流れるため、入力力率を１に近づけて、力率を改善することができる。更に、負荷(14)が軽くなると、主スイッチング素子(9)のオン期間が短くなり、トランス(8)のいずれかの巻線に発生する電圧(VN)が一方側にある期間が短縮されるため、巻線電圧検出回路(21)の出力信号(VCP1)のパルス幅が狭くなる。これにより、主スイッチング素子(9)のオン期間中に三角波発生回路(23)の三角波信号(VRC)の電圧が昇圧チョッパ回路(3)の出力電圧(VCH)に達しないため、昇圧チョッパ回路(3)の昇圧用スイッチング素子(5)は駆動されない。したがって、軽負荷時は昇圧チョッパ回路(3)が動作を停止するため、負荷(14)の待機時等の軽負荷時での消費電力を低減できる。
本発明では、交流入力電圧の変動に対して昇圧チョッパ回路の出力電圧の変動を抑制しつつ、交流電圧に対する入力力率を改善できるので、直流−直流変換回路の主スイッチング素子での電力損失及びトランスの大型化を抑制すると共に、交流電源に発生する電圧歪み及び電圧歪みによる高調波ノイズの発生を抑制することができる。また、負荷待機時等の軽負荷時は、昇圧チョッパ回路の動作が停止するので、軽負荷時での消費電力を低減することができる。
以下、本発明によるＡＣ−ＤＣコンバータの実施の形態を図１〜図５について説明する。但し、図１〜図５では、図６及び図７に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
本実施の形態のＡＣ−ＤＣコンバータは、図１に示すように、図６に示すトランス(8)の１次巻線(8a)と逆極性で電磁結合する補助巻線(8c)と、補助巻線(8c)に接続されたチョッパ制御回路(50)とを備え、チョッパ制御回路(50)は、直流−直流変換回路(10)の主ＭＯＳ-ＦＥＴ(9)のオン・オフ動作によりトランス(8)の補助巻線(8c)に発生する電圧(VN)を検出し、補助巻線(8c)の電圧(VN)の極性が負側（一方側）のときに高電圧(Ｈ)レベルの出力信号(VCP1)を発生する巻線電圧検出回路(21)と、巻線電圧検出回路(21)の出力信号(VCP1)から直線状に上昇する三角波信号(VRC)を生成する三角波発生回路(23)と、昇圧チョッパ回路(3)の出力電圧を分圧する分圧抵抗(28,29)と、三角波発生回路(23)の出力電圧(VRC)と分圧抵抗(28,29)の分圧電圧(VCH)とを比較し、三角波発生回路(23)の出力電圧(VRC)が分圧抵抗(28,29)の分圧電圧(VCH)を超えたときにＡＮＤゲート(34)の一方の入力端子に高電圧(Ｈ)レベルの出力信号(VCP2)を付与するＰＷＭ（パルス幅変調）回路(27)と、昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)に流れる昇圧用電流(IQ1)が所定値を超えて電流検出用抵抗(17)の検出電圧(VOC)が基準電圧(VREF)に達したとき、ＡＮＤゲート(34)の他方の入力端子に図３に示す低電圧(Ｌ)レベルの出力信号(VCP3)を付与する過電流検出回路(31)と、ＰＷＭ回路(27)の出力信号(VCP2)と過電流検出回路(31)の出力信号(VCP3)との論理積信号を図２及び図３に示す第１の駆動信号(VG1)として昇圧用ＭＯＳ-ＦＥＴ(5)のゲートに付与するＡＮＤゲート(34)とを有する。整流回路(2)、昇圧チョッパ回路(3)及び直流−直流変換回路(10)の構成と作用は、図６に示す従来のＡＣ−ＤＣコンバータと略同一である。
巻線電圧検出回路(21)は、反転入力端子(-)に入力されるトランス(8)の補助巻線(8c)に発生する電圧(VN)と非反転入力端子(+)に入力される一次側の接地電位とを比較して、トランス(8)の補助巻線(8c)の電圧(VN)が負極性のときに図２及び図３に示す高電圧(Ｈ)レベルの矩形信号(VCP1)を発生する極性検出用コンパレータ(22)を有する。三角波発生回路(23)は、一端が極性検出用コンパレータ(22)の出力端子に接続された積分用抵抗(25)と、積分用抵抗(25)の他端と一次側の接地端子との間に接続された積分用コンデンサ(24)と、積分用抵抗(25)と並列に接続された放電用ダイオード(26)とを有し、巻線電圧検出回路(21)から出力される矩形信号(VCP1)を積分用抵抗(25)及び積分用コンデンサ(24)で構成される積分回路により積分して図２及び図３に示す一次関数として直線状に上昇する三角波信号(VRC)を積分用コンデンサ(24)から発生する。非反転入力端子(+)に入力される三角波発生回路(23)の出力電圧(VRC)と反転入力端子(-)に入力される分圧抵抗(28,29)の分圧電圧(VCH)とを比較するＰＷＭ回路(27)は、三角波発生回路(23)の出力電圧(VRC)が分圧抵抗(28,29)の分圧電圧(VCH)よりも高いとき、図２及び図３に示す高電圧(Ｈ)レベルの出力信号(VCP2)を発生し、三角波発生回路(23)の出力電圧(VRC)が分圧抵抗(28,29)の分圧電圧(VCH)よりも低いとき、図２及び図３に示す低電圧(Ｌ)レベルの出力信号(VCP2)を発生するＰＷＭコンパレータ(30)を有する。過電流検出回路(31)は、昇圧用ＭＯＳ-ＦＥＴ(5)に流れる昇圧用電流(IQ1)の制限値を規定する基準電圧(VREF)を発生する基準電源(32)と、反転入力端子(-)に入力される電流検出用抵抗(17)の検出電圧(VOC)が非反転入力端子(+)に入力される基準電源(32)の基準電圧(VREF)に達したときに低電圧(Ｌ)レベルの出力信号(VCP3)を発生する過電流検出用コンパレータ(33)とを有する。
図１に示すＡＣ−ＤＣコンバータの動作の際に、時刻ｔ1にて昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)がオフのときに直流−直流変換回路(10)の主ＭＯＳ-ＦＥＴ(9)をオンに切り換えると、交流電源(1)から整流回路(2)、リアクトル(4)、整流ダイオード(6)、トランス(8)の１次巻線(8a)及び主ＭＯＳ-ＦＥＴ(9)を通り整流回路(2)に図２に示す巻線電流(IQ2)が流れ、トランス(8)にエネルギが蓄積される。このとき、図２に示すように、トランス(8)の補助巻線(8c)に負極性の電圧(VN)が誘起され、補助巻線(8c)に発生する電圧(VN)が巻線電圧検出回路(21)を構成する極性検出用コンパレータ(22)の反転入力端子(-)に入力される。巻線電圧検出回路(21)の極性検出用コンパレータ(22)は、非反転入力端子(+)の一次側の接地電位と比較して高電圧(Ｈ)レベルの矩形信号(VCP1)を三角波発生回路(23)に付与し、三角波発生回路(23)は、積分用抵抗(25)及び積分用コンデンサ(24)により極性検出用コンパレータ(22)からの矩形信号(VCP1)を積分して、図２に示すように、直線状に上昇する三角波信号(VRC)を積分用コンデンサ(24)から発生する。
三角波発生回路(23)の三角波信号(VRC)は、ＰＷＭコンパレータ(30)の非反転入力端子(+)に入力され、ＰＷＭコンパレータ(30)は、非反転入力端子(+)に入力される三角波発生回路(23)の三角波信号(VRC)の電圧と反転入力端子(-)に入力される分圧抵抗(28,29)の分圧電圧(VCH)とを比較する。図２に示すように、三角波発生回路(23)の三角波信号(VRC)の電圧が時刻ｔ2にて昇圧チョッパ回路(3)の出力電圧(VCH)を超えると、ＰＷＭ回路(27)のＰＷＭコンパレータ(30)は、図２に示すように高電圧(Ｈ)レベルの出力信号(VCP2)を発生してＡＮＤゲート(34)の一方の入力端子に付与する。一方、昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)はオフ状態で昇圧用電流(IQ1)が流れず、電流検出用抵抗(17)の検出電圧(VOC)は、基準電源(32)の基準電圧(VREF)以下の０Ｖであるから、図２に示すように過電流検出回路(31)内の過電流検出用コンパレータ(33)は、高電圧(Ｈ)レベルの出力信号(VCP3)を発生し、ＡＮＤゲート(34)の他方の入力端子に付与する。このように、時刻ｔ2にてＡＮＤゲート(34)から昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)のゲートに高電圧(Ｈ)レベルの第１の駆動信号(VG1)が付与され、昇圧用ＭＯＳ-ＦＥＴ(5)がオフからオンに切り換えられる。これにより、交流電源(1)から整流回路(2)、リアクトル(4)及び昇圧用ＭＯＳ-ＦＥＴ(5)を通り整流回路(2)に昇圧用電流(IQ1)が流れ、図２に示す電流検出用抵抗(17)の検出電圧(VOC)が直線状に上昇する。
直流−直流変換回路(10)の主ＭＯＳ-ＦＥＴ(9)を時刻ｔ3にてオンからオフに切り換えると、図２に示すように、主ＭＯＳ-ＦＥＴ(9)に流れる巻線電流(IQ2)が略０となり、トランス(8)に蓄積されたエネルギが放出されて、トランス(8)の２次巻線(8b)から整流平滑回路(11)の出力整流ダイオード(12)及び出力平滑コンデンサ(13)を介して負荷(14)に直流出力電流(IO)が流れる。このとき、トランス(8)の補助巻線(8c)に発生する電圧(VN)が負極性から正極性に反転して巻線電圧検出回路(21)から出力される矩形信号(VCP1)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、三角波発生回路(23)の三角波信号(VRC)の電圧が略０Ｖまで低下して分圧抵抗(28,29)の分圧電圧(VCH)以下となるため、ＰＷＭ回路(27)のＰＷＭコンパレータ(30)の出力信号(VCP2)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなる。一方、図２に示すように、電流検出用抵抗(17)の検出電圧(VOC)は基準電源(32)の基準電圧(VREF)以下であるから、過電流検出回路(31)内の過電流検出用コンパレータ(33)の出力信号(VCP3)は高電圧(Ｈ)レベルを保持する。これにより、ＡＮＤゲート(34)から昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)のゲートに付与される第１の駆動信号(VG1)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、昇圧用ＭＯＳ-ＦＥＴ(5)がオンからオフに切り換えられる。
時刻ｔ4直前の時刻にトランス(8)に蓄積されたエネルギの放出が完了すると、トランス(8)の各巻線(8a〜8c)にリンギング電圧が発生し、主ＭＯＳ-ＦＥＴ(9)のドレイン−ソース間の図２に示す電圧(VQ2)が正弦波状に振動すると共に、トランス(8)の補助巻線(8c)に発生する電圧(VN)が正弦波状に振動する。時刻ｔ4から時刻ｔ5までの期間中、トランス(8)の補助巻線(8c)に発生する電圧(VN)が正側から負側に反転すると、巻線電圧検出回路(21)の極性検出用コンパレータ(22)から高電圧(Ｈ)レベルの矩形信号(VCP1)が出力され、三角波発生回路(23)の三角波信号(VRC)の電圧が略０Ｖから直線状に上昇するが、三角波発生回路(23)の三角波信号(VRC)の電圧が時刻ｔ5で分圧抵抗(28,29)の分圧電圧(VCH)に達しないため、ＰＷＭ回路(27)のＰＷＭコンパレータ(30)の出力信号(VCP2)は低電圧(Ｌ)レベルを保持する。一方、図２に示すように、電流検出用抵抗(17)の検出電圧(VOC)は略０Ｖであるから、過電流検出回路(31)内の過電流検出用コンパレータ(33)の出力信号(VCP3)は高電圧(Ｈ)レベルを保持する。これにより、ＡＮＤゲート(34)から昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)のゲートに付与される第１の駆動信号(VG1)が低電圧(Ｌ)レベルを保持するため、昇圧用ＭＯＳ-ＦＥＴ(5)はオフ状態を保持する。
図１に示す構成において、負荷(14)が軽い場合は、直流−直流変換回路(10)の誤差増幅器(15)から出力される誤差信号(VE2)の電圧レベルが高くなり、主制御回路(16)から主ＭＯＳ-ＦＥＴ(9)のゲートに付与される第２の駆動信号(VG2)のオンパルス幅が狭くなるため、主ＭＯＳ-ＦＥＴ(9)のオン期間が短くなる。これにより、トランス(8)の補助巻線(8c)に発生する電圧(VN)が負側にある期間が短縮され、巻線電圧検出回路(21)の極性検出用コンパレータ(22)から出力される高電圧(Ｈ)レベルの矩形信号(VCP1)のパルス幅が狭められて、主ＭＯＳ-ＦＥＴ(9)のオン期間中に三角波発生回路(23)の三角波信号(VRC)の電圧が分圧抵抗(28,29)の分圧電圧(VCH)に達しないため、昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)はオフ状態を保持する。これにより、軽負荷時は昇圧チョッパ回路(3)の動作が停止するが、交流電源(1)から整流回路(2)、リアクトル(4)、整流ダイオード(6)及び昇圧コンデンサ(7)を通り整流回路(2)に流れる交流入力電流(IA)は極めて小さいため、交流入力電流(IA)に含まれる高調波電流により発生するノイズの電圧レベルは殆ど無視できる程度に小さくなる。したがって、軽負荷時に昇圧用ＭＯＳ-ＦＥＴ(5)をオフ状態にして昇圧チョッパ回路(3)の動作を停止させることにより、負荷(14)の待機時等での消費電力を低減することができる。
また、図１に示す構成において、負荷(14)が重い場合は、直流−直流変換回路(10)の主ＭＯＳ-ＦＥＴ(9)のオン期間中に交流電源(1)から整流回路(2)、リアクトル(4)、整流ダイオード(6)、トランス(8)の１次巻線(8a)及び主ＭＯＳ-ＦＥＴ(9)を通り整流回路(2)に流れる図３に示す巻線電流(IQ2)が増加する。これにより、時刻ｔ2にて昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)がオンしたときに交流電源(1)から整流回路(2)、リアクトル(4)及び昇圧用ＭＯＳ-ＦＥＴ(5)を通り整流回路(2)に流れる図３に示す昇圧用電流(IQ1)も増加し、電流検出用抵抗(17)の検出電圧(VOC)が時刻ｔ6にて基準電源(32)の基準電圧(VREF)に達すると、過電流検出回路(31)内の過電流検出用コンパレータ(33)の出力信号(VCP3)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、ＡＮＤゲート(34)から昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)のゲートに付与される第１の駆動信号(VG1)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなるため、昇圧用ＭＯＳ-ＦＥＴ(5)がオンからオフに切り換えられる。したがって、重負荷時には、直流−直流変換回路(10)の主ＭＯＳ-ＦＥＴ(9)がオンからオフとなる時刻ｔ3よりも前の時刻ｔ6にて昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)を強制的にオンからオフに切り換えて、昇圧チョッパ回路(3)の出力電圧を低下させるため、昇圧チョッパ回路(3)を構成する昇圧用ＭＯＳ-ＦＥＴ(5)及びリアクトル(4)に流れる過電流を抑制することができる。このように、負荷(14)に供給する電力が増加しても、昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)にて発生する電力損失は図５に示すように一定又は略一定となるので、小型の昇圧用ＭＯＳ-ＦＥＴ(5)を使用することができる。
本実施の形態では、三角波発生回路(23)にて巻線電圧検出回路(21)の矩形信号(VCP1)を積分して三角波信号(VRC)を生成し、三角波信号(VRC)の電圧をＰＷＭ回路(27)のＰＷＭコンパレータ(30)にて分圧抵抗(28,29)の分圧電圧(VCH)と比較する。この場合、分圧抵抗(28,29)の分圧電圧(VCH)が比較的高いときは、ＰＷＭコンパレータ(30)の出力信号(VCP2)のパルス幅が狭くなるため、ＡＮＤゲート(34)から出力される第１の駆動信号(VG1)のオンパルス幅が狭くなり、昇圧用ＭＯＳ-ＦＥＴ(5)のオン期間が短縮されるため、昇圧チョッパ回路(3)の出力電圧が低下する。逆に、分圧抵抗(28,29)の分圧電圧(VCH)が比較的低いときは、ＰＷＭコンパレータ(30)の出力信号(VCP2)のパルス幅が広くなるため、ＡＮＤゲート(34)から出力される第１の駆動信号(VG1)のオンパルス幅が広くなり、昇圧用ＭＯＳ-ＦＥＴ(5)のオン期間が延長されるため、昇圧チョッパ回路(3)の出力電圧が上昇する。このように、昇圧チョッパ回路(3)の出力電圧に応じて昇圧用ＭＯＳ-ＦＥＴ(5)のオン期間を制御することにより、昇圧チョッパ回路(3)の出力電圧を略一定に保持して、交流入力電圧(EA)の変動に対して昇圧チョッパ回路(3)の出力電圧の変動を抑制することができる。
また、交流電源(1)からの交流入力電圧(EA)が十分に高いときに、昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)をオンすると、交流電源(1)から整流回路(2)、リアクトル(4)及び昇圧用ＭＯＳ-ＦＥＴ(5)を通り整流回路(2)に交流入力電流(IA)が流れ、リアクトル(4)にエネルギが蓄積される。次に、昇圧用ＭＯＳ-ＦＥＴ(5)をオンからオフに切り換えると、リアクトル(4)から整流ダイオード(6)を介して昇圧コンデンサ(7)にエネルギが供給されると共に、交流電源(1)から整流回路(2)、リアクトル(4)、整流ダイオード(6)及び昇圧コンデンサ(7)を通り整流回路(2)に交流入力電流(IA)が流れる。交流電源(1)からの交流入力電圧(EA)が低いときも、昇圧用ＭＯＳ-ＦＥＴ(5)のオン時に、交流電源(1)から整流回路(2)、リアクトル(4)及び昇圧用ＭＯＳ-ＦＥＴ(5)を通り整流回路(2)に交流入力電流(IA)が流れてリアクトル(4)にエネルギが蓄積され、昇圧用ＭＯＳ-ＦＥＴ(5)のオンからオフへの切換時に、リアクトル(4)から整流ダイオード(6)を介して昇圧コンデンサ(7)にエネルギが供給されると共に、交流電源(1)から整流回路(2)、リアクトル(4)、整流ダイオード(6)及び昇圧コンデンサ(7)を通り整流回路(2)に交流入力電流(IA)が流れる。このように、正弦波状の交流入力電圧(EA)の全周期に亘って図４の実線で示すＡＣ−ＤＣコンバータの交流入力電流(IA)が常に昇圧チョッパ回路(3)を介して連続的に流れ、整流回路(2)の導通角が拡張されるため、入力力率を１に近づけて力率を改善することができ、交流電源(1)に発生する電圧歪み及び電圧歪みによる高調波ノイズの発生を抑制することができる。
更に、本実施の形態では、直流−直流変換回路(10)の主ＭＯＳ-ＦＥＴ(9)のオン時に、トランス(8)にエネルギを蓄積し、主ＭＯＳ-ＦＥＴ(9)のオフ時にトランス(8)の２次側へエネルギを放出するが、トランス(8)のエネルギ放出の完了後に各巻線(8a〜8c)に発生するリンギング電圧により、トランス(8)の補助巻線(8c)に発生する電圧(VN)の極性が短い期間で反転する場合は、三角波発生回路(23)の三角波信号(VRC)の電圧が分圧抵抗(28,29)の分圧電圧(VCH)に達しないため、昇圧チョッパ回路(3)の昇圧用ＭＯＳ-ＦＥＴ(5)はオンせず、昇圧チョッパ回路(3)の誤動作を防止して、全ての負荷状態で昇圧チョッパ回路(3)を安定して動作させることができる。
本発明の実施態様は前記の実施の形態に限定されず、種々の変更が可能である。例えば、上記の実施の形態では、トランス(3)の補助巻線(8c)に発生する電圧(VN)を巻線電圧検出回路(21)で検出したが、補助巻線(8c)以外の他の巻線（２次巻線(8b)又は３次巻線）に発生する電圧を巻線電圧検出回路(21)で検出してもよい。また、上記の実施の形態では、フライバック型の直流−直流変換回路(10)を使用したが、フォワード型、ブリッジ型又はプッシュプル型等の他方式の直流−直流変換回路を使用してもよい。更に、上記の実施の形態では、昇圧用スイッチング素子(5)及び主スイッチング素子(9)としてＭＯＳ-ＦＥＴを使用したが、接合型バイポーラトランジスタ又は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の他のスイッチング素子を使用してもよい。
本発明は、直流−直流変換回路の動作に同期して力率改善用の昇圧チョッパ回路が駆動されるＡＣ−ＤＣコンバータに良好に適用できる。
本発明によるＡＣ−ＤＣコンバータの実施の形態を示す電気回路図 通常負荷時の図１の各部の電圧及び電流を示す波形図 重負荷時の図１の各部の電圧及び電流を示す波形図 図１の交流入力電圧及び交流入力電流を示す波形図 負荷供給電力に対する昇圧用スイッチング素子損失の従来方式との比較を示すグラフ 従来のＡＣ−ＤＣコンバータを示す電気回路図 図６の交流入力電圧及び交流入力電流を示す波形図
符号の説明
(1)・・交流電源、 (2)・・整流回路、 (3)・・昇圧チョッパ回路、 (4)・・リアクトル、 (5)・・昇圧用ＭＯＳ-ＦＥＴ（昇圧用スイッチング素子）、 (6)・・整流ダイオード、 (7)・・昇圧コンデンサ、 (8)・・トランス、 (8a)・・１次巻線、 (8b)・・２次巻線、 (8c)・・補助巻線、 (9)・・主ＭＯＳ-ＦＥＴ（主スイッチング素子）、 (10)・・直流−直流変換回路、 (11)・・整流平滑回路、 (12)・・出力整流ダイオード、 (13)・・出力平滑コンデンサ、 (14)・・負荷、 (15)・・誤差増幅器、 (16)・・主制御回路、 (17)・・電流検出用抵抗、 (18)・・電圧共振用コンデンサ、 (21)・・巻線電圧検出回路、 (22)・・極性検出用コンパレータ、 (23)・・三角波発生回路、 (24)・・積分用コンデンサ、 (25)・・積分用抵抗、 (26)・・放電用ダイオード、 (27)・・ＰＷＭ回路、 (28,29)・・分圧抵抗、 (30)・・ＰＷＭコンパレータ、 (31)・・過電流検出回路、 (32)・・基準電源、 (33)・・過電流検出用コンパレータ、 (34)・・ＡＮＤゲート、 (50)・・チョッパ制御回路、 (51)・・出力電圧検出回路、 (52)・・位相補償回路、 (53)・・入力電圧検出回路、 (54)・・乗算器、 (55)・・電流検出回路、 (56)・・コンパレータ、 (57)・・発振器、 (58)・・駆動回路、

Claims (2)

  1. 交流電源からの交流電圧を整流する整流回路と、
    該整流回路の出力端子に接続されるリアクトル、該リアクトルに直列に接続される昇圧用スイッチング素子及び前記リアクトルに直列に接続されかつ前記昇圧用スイッチング素子に並列に接続されるコンデンサを備え、前記昇圧用スイッチング素子のオン・オフ動作により、前記リアクトルを通じて前記整流回路の出力電圧を昇圧する昇圧チョッパ回路と、
    該昇圧チョッパ回路のリアクトルに直列に接続されるトランスの１次巻線及び少なくとも１つの主スイッチング素子を有し、該主スイッチング素子のオン・オフ動作により前記トランスの２次巻線から整流平滑回路を介して直流電圧を取り出す直流−直流変換回路とを備えるＡＣ−ＤＣコンバータにおいて、
    前記直流−直流変換回路の主スイッチング素子のオン・オフ動作により前記トランスのいずれかの巻線に発生する電圧を検出して、該電圧の極性が一方側のとき、出力信号を発生する巻線電圧検出回路と、
    該巻線電圧検出回路の出力信号から三角波信号の出力電圧を生成する三角波発生回路と、
    該三角波発生回路の出力電圧と前記昇圧チョッパ回路の出力電圧とを比較して、前記三角波発生回路の出力電圧が前記昇圧チョッパ回路の出力電圧を超えたとき、前記昇圧チョッパ回路の昇圧用スイッチング素子に駆動信号を付与するＰＷＭ回路とを更に備え、
    該ＰＷＭ回路は、軽負荷時の前記主スイッチング素子のオン期間中に、前記三角波発生回路の出力電圧が前記昇圧チョッパ回路の出力電圧に達せず、前記昇圧用スイッチング素子をオフ状態に保持することを特徴とするＡＣ−ＤＣコンバータ。
  2. 前記巻線電圧検出回路に接続される補助巻線を前記トランスに設け、前記ＰＷＭ回路が出力信号を発生するとき、前記昇圧用スイッチング素子をオフからオンに切り換え、前記トランスの補助巻線に発生する電圧の極性が反転したとき、前記昇圧用スイッチング素子をオンからオフに切り換える請求項１に記載のＡＣ−ＤＣコンバータ。
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