JP2002222924A

JP2002222924A - 半導体装置の製造方法

Info

Publication number: JP2002222924A
Application number: JP2001017180A
Authority: JP
Inventors: Takefumi Konishi; 武文小西
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-01-25
Filing date: 2001-01-25
Publication date: 2002-08-09

Abstract

(57)【要約】【課題】素子の面積を広げることなく、大容量の容量
素子を構成する半導体装置を、製造コストを抑えたまま
で製造することを課題とする。【解決手段】半導体基板に第１の電極として働く不純
物拡散層、誘電体膜及び第２の電極として働く配線層を
形成してなる容量素子を構成する半導体装置を製造する
にあたり、半導体基板に、素子分離用のトレンチと、容
量素子を形成する領域に所望のパターンに配置されるト
レンチとを同時に形成する工程と、トレンチ表面を酸化
して酸化膜を形成し、酸化膜を除去する工程と、半導体
基板の容量素子を形成する領域に不純物を注入して不純
物拡散層を形成する工程と、不純物拡散層上に誘電体膜
を形成する工程と、誘電体膜上に配線層を形成する工程
とを含む半導体装置の製造方法を提供することにより、
上記の課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、さらに詳しくは、大容量の容量素子を構成
する半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】半導体装置の高集積化および高性能化に
伴い、搭載される素子の微細化に対する要求が厳しくな
り、素子分離方法に関しては、従来のLOCOS（Local Oxi
dationof Silicon）法に代わって、STI(Shallow Trench
Isolation)技術のようなトレンチ素子分離技術が用い
られるようになっている。また、半導体装置の高集積化
に伴い、メモリー、ロジックのようなデジタル回路素子
と、容量素子のようなアナログ素子とを同一チップ内に
形成してシステム半導体集積回路とする場合が増えてい
る。

【０００３】このようにシステム半導体集積回路におい
て容量素子を搭載する場合、素子の集積度を向上させる
ために、容量素子の容量を確保しつつ占有面積をできる
だけ縮小する必要がある。また、容量素子を搭載する製
造方法としては、工程数の増加を伴うことなく、かつ歩
留まり及び信頼性が高く、コストの増加を抑えることが
重要である。

【０００４】そこで、容量素子の占有面積を増加させず
に電極面積を増加させる方法として特開昭63-299157号
には、図４（ａ）〜（ｄ）に示すような容量素子及びそ
の製造方法が提案されている。

【０００５】このような容量素子では、電極面積を増加
させる目的で、トレンチが形成されたシリコン基板１１
の所定領域に、容量素子の第１の電極として不純物拡散
層１３が形成され、第１の電極上には、シリコン窒化膜
等の容量絶縁膜１４と、その上に第２の電極としてアル
ミニウム膜等の金属配線１７が形成されている。

【０００６】図４（ａ）は、このような容量素子の平面
図であり、図４（ｂ）〜（ｄ）は、図４（ａ）に示され
るＡ−Ｂ切断線における、製造工程を説明するための製
造工程順の断面図である。

【０００７】このような容量素子の製造方法について以
下に説明すると、図４（ｂ）に示すように、シリコン基
板１１上に第１の酸化膜１２を形成し、写真蝕刻法によ
り、第１の酸化膜１２を、図４（ａ）の横方向がＷ、縦
方向がＨの間隔で縦横に並んだ酸化膜残留部Ｍを有する
メッシュ状のパターンを形成する。次に、酸化膜残留部
Ｍを耐エッチングマスクとして、プラズマエッチングに
より所定の深さにシリコン基板１１をエッチングする。
次に、写真蝕刻法により、周辺部の第１の酸化膜１２を
残して、第１の酸化膜１２（酸化膜残留部Ｍ）を通常の
エッチングにより除去する。次に、不純物を注入して、
シリコン基板１１と同じ導電型の不純物拡散層１３を形
成する。次に、図４（ｃ）に示すように、基板全面にシ
リコン酸化膜とシリコン窒化膜とを順次形成することに
より、これら２層の積層膜を容量素子の絶縁膜１４とす
る。次に、写真蝕刻法により、電極引き出し用窓１５を
形成する。最後に、図４（ｄ）に示すように、容量素子
の絶縁膜１４上および電極引出し用窓１５上にアルミニ
ウムを蒸着して、容量素子の両端電極１６および１７を
それぞれ形成することにより容量素子が製造される。

【０００８】

【発明が解決しようとする課題】前記のような容量素子
によれば、例えば、図４（ａ）に示すような第１の酸化
物１２のメッシュ状パターンマスクのＷ、Ｈ及びＫをそ
れぞれ２μｍ、１．５μｍ、２μｍとし、溝の深さを１
μｍとした場合、シリコン基板１１の凹凸により、単位
面積あたりの容量を、平坦な構造の容量素子に比較して
約１．４倍とすることができ、容量値を増加させること
ができる。

【０００９】しかしながら、このような容量素子を製造
する場合は、図４（ｂ）に示すようなシリコン基板１１
にトレンチを形成するために、レジストパターンを形成
し、エッチングするという工程が増加してしまい、MOSF
ETのみで構成されるデジタル素子だけを製造する場合に
比較して、アナログ素子を混載することによる製造コス
トの増加が問題となる。また、同じく図４に示すシリコ
ン基板１１にトレンチを形成する場合、製造工程中に単
結晶基板のトレンチ近傍において、種々の結晶欠陥が発
生するという問題があり、熱処理等の欠陥回復を行って
も、混載されているMOSFET等のデジタル素子の特性に影
響を及ぼすことは避けられない。

【００１０】本発明は、上記の課題を解決するためにな
されたものであり、その目的とするところは、容量値を
さらに大きくし、かつ半導体基板中に欠陥が少なく、製
造工程の増加を最小限に抑えることができる半導体装置
の製造方法を提供することにある。

【００１１】

【課題を解決するための手段】かくして、上記課題を解
決するために、本発明によれば、半導体基板に第１の電
極として働く不純物拡散層、誘電体膜及び第２の電極と
して働く配線層を形成してなる容量素子を構成する半導
体装置を製造するにあたり、半導体基板に、素子分離用
のトレンチと、容量素子を形成する領域に所望のパター
ンに配置されるトレンチとを同時に形成する工程と、ト
レンチ表面を酸化して酸化膜を形成し、酸化膜を除去す
る工程と、半導体基板の容量素子を形成する領域に不純
物を注入して不純物拡散層を形成する工程と、不純物拡
散層上に誘電体膜を形成する工程と、誘電体膜上に配線
層を形成する工程とを含む半導体装置の製造方法が提供
される。

【００１２】

【発明の実施の形態】以下、本発明を具体的な実施の形
態に基づいてさらに詳しく説明する。なお、この実施の
形態により本発明は限定されない。

【００１３】図１は、本発明の第１の実施形態を示すも
のであり、本発明の方法によりトレンチ素子分離工程を
利用した容量素子の製造工程を示す断面図である。

【００１４】図１（ａ）に示すように、半導体基板とし
てのシリコン基板１の表面に、厚さ５〜２０ｎｍ程度の
パッドシリコン酸化膜２を熱酸化法により形成する。

【００１５】本発明の方法で用いられる半導体基板とし
ては、例えばシリコン、Ｇｅ、Ｓｎ、Ｓｅ等の元素半導
体や、ＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ等の化合物半導
体、ＳｎＯ₂、ＺｎＯ等の酸化物半導体等を用いること
ができる。中でもシリコン基板が好ましい。

【００１６】次に、パッドシリコン酸化膜２上に、厚さ
５０〜２５０ｎｍ程度のシリコン窒化膜３を減圧化学気
相（CVD）法により形成する。

【００１７】次に、シリコン窒化膜３上に、所定形状の
レジストパターンをリソグラフィ法により形成する。こ
のレジストパターンは、シリコン基板１の活性領域とな
る部分を覆い、容量素子以外の素子を形成する領域ａ
（以下、領域ａと略称する）における素子分離領域を形
成する位置と、容量素子を形成する領域ｂ（以下、領域
ｂと略称する）における所定位置に開口部を有するよう
にパターニングされる。

【００１８】次に、レジストパターンをマスクとして反
応性イオンエッチング（RIE）法により、シリコン窒化
膜３をエッチングし、領域ｂにおいて所望のパターンを
形成する。このようなパターンとしては、例えば、図３
（ａ）に示すようなライン幅（Ｌ）の複数のライン状凸
部２０及びスペース幅（Ｓ）を有するストライプパター
ンや、図３（ｂ）に示すような直径（Ｄ）の複数の円柱
状凸部２２及びスペース幅（Ｓ）を有するアレーパター
ンや、図３（ｃ）に示すような直径（Ｄ）の複数の円柱
状凹部２３及びスペース幅（Ｓ）を有するアレーパター
ンを形成する。

【００１９】なお、ストライプパターン又はアレーパタ
ーンとしては、ライン幅（Ｌ）、直径（Ｄ）及びスペー
ス幅（Ｓ）が細かいものほど容量素子の面積が大きくな
るので好ましい。

【００２０】ライン幅（Ｌ）、直径（Ｄ）及びスペース
幅（Ｓ）は、パターンを形成するためのレジストをパタ
ーニングする際にレジストを露光する露光装置の光源の
波長（λ）で決まる。

【００２１】容量素子の面積を大きくするためには、波
長λの露光装置の光源によりレジストを照射することに
より、ライン幅（Ｌ）を０．６〜２λ程度にするのが好
ましい。また、直径Ｄを０．６〜２λ程度にするのが好
ましい。また、スペース幅Ｓを、ライン幅Ｌの約１／
２、すなわち０．３〜１λ程度にするのが好ましい。

【００２２】次に、所定位置に開口部を有するシリコン
窒化膜３をマスクとして、RIE法によりパッドシリコン
酸化膜２及びシリコン基板１を、シリコン基板１の表面
に対して垂直方向に異方性エッチングする。これによ
り、シリコン窒化膜３の開口部に基づいて、半導体基板
の領域ａに素子分離用のトレンチ４ａと、半導体基板の
領域ｂに上記のような所望のパターン（例えば、ストラ
イプパターンまたはアレーパターン）に配置されるトレ
ンチ４ｂが同時に形成される。

【００２３】また、トレンチ４ａ及び４ｂが形成される
ことにより、各トレンチに囲まれた活性領域に対応する
部分に凸部５ａ、５ｂ及び５ｃが同時に形成される。

【００２４】シリコン基板１の表面からトレンチ４ａ及
び４ｂの底部までの深さ、すなわちトレンチ深さは、特
に限定されないが、例えば３００〜４００ｎｍ程度とす
ることができる。

【００２５】凸部５ａは狭い活性領域に対応する部分に
形成されたものであり、凸部５ｂは広い活性領域に形成
されたものであり、凸部５ｃは容量素子を形成する領域
に形成されたものである。

【００２６】凸部５ａ、５ｂ及び５ｃのうち、狭い凸部
５ａおよび凸部５ｃの幅は、特に限定されないが、それ
ぞれ通常１００〜３００ｎｍ程度であり、広い凸部５ｂ
の幅は、通常１〜９μｍ程度である。

【００２７】次に、トレンチ４ａ及び４ｂの表面を、８
００〜９００℃程度の温度で熱処理して厚さ３０〜５０
ｎｍ程度の熱酸化膜を形成した後、熱酸化膜をエッチン
グ除去することにより、先のRIE法によるエッチングに
よって生じたトレンチ部分表面のダメージ層が除去され
る。なお、ここでは熱酸化膜を形成し、除去することで
トレンチ部分表面のダメージ層を除去しているが、これ
に限定されることなく、光やプラズマ等による励起を利
用した方法により酸化膜を形成し、除去することによっ
ても行うことができる。

【００２８】次に、高密度プラズマCVD法により、トレ
ンチ４ａ及び４ｂの内部を埋めるように、基板全面に所
定の厚さの埋め込みシリコン酸化膜６を形成する。

【００２９】次に、図１（ｂ）に示すように、埋め込み
シリコン酸化膜６上に、広い凸部５ｂ及び領域ｂに対応
する部分に開口部を有するレジストパターン７を形成す
る。

【００３０】次に、レジストパターン７をマスクとし
て、RIE法により広い凸部５ｂ及び領域ｂ上の埋め込み
シリコン酸化膜６を、シリコン窒化膜３及びトレンチ４
ｂの底が露出するまでエッチングした後、レジストパタ
ーン７を除去する。

【００３１】次に、図１（ｃ）に示すように、化学機械
研磨（CMP）法により、凸部５ａ、５ｂ及び５ｃのシリ
コン窒化膜３をストッパーとして、シリコン窒化膜３上
の埋め込みシリコン酸化膜６が完全に除去されるまで研
磨する。なお、CMP法による研磨では、広い平坦部ほど
研磨レートが低く、突起部のような突出した部分ほど研
磨レートが高くなるという特性があるが、この実施形態
においては、先に研磨レートの低い広い平坦部（広い凸
部５ｂ及び領域ｂ）の埋め込みシリコン酸化膜６を除去
しているため、研磨バラツキを抑えることができる。

【００３２】次に、図示しないが、基板全面に対して熱
リン酸処理を施すことにより、活性領域に対応する凸部
５ａ、５ｂ及び５ｃ上のシリコン窒化膜３を除去する。

【００３３】次に、フッ酸水溶液を用いたウエットエッ
チング法により、凸部５ａ、５ｂ及び５ｃ上のパッドシ
リコン酸化膜２を除去する。

【００３４】以上のようにして、トレンチ素子分離技術
により、素子間分離が行われるとともに、領域ｂにおい
て所望のパターンに配置されたトレンチが形成される。

【００３５】次に、図１（ｄ）に示すように、領域ｂに
おいて開口したレジストパターン１８を形成し、レジス
トパターン１８をマスクとして、領域ｂのシリコン基板
１に斜め方向から１×１０¹⁶ｃｍ^-2程度のドーズ量でリ
ンをイオン注入した後、レジストパターン１８を除去す
る。

【００３６】これにより、領域ｂのシリコン基板１中に
第１の電極として働く不純物拡散層８が形成される。

【００３７】不純物拡散層８は、所望のパターンに配置
されたトレンチ４ｂが形成されてなるシリコン基板１に
形成されるため、従来の平坦な構造の容量素子よりも、
容量素子の電極面積を少なくとも１．４倍以上に増加さ
せることができる。

【００３８】本発明の方法に用いられる不純物として
は、特に限定されず、ｐ型又はｎ型の導電型を有するも
のが用いられる。例えば、ｐ型の導電型を与える不純物
として、ホウ素等が挙げられ、ｎ型を与える不純物とし
て、リン、砒素等が挙げられる。

【００３９】不純物の注入条件として、注入角度は３０
〜６０度、注入量は１×１０¹⁵〜１０¹⁶ｉｏｎｓ／ｃｍ
²に設定され、４又は８回の回転ステップ注入により行
われる。なお、注入エネルギーは、用いられるイオンの
種類により異なるが、例えば、⁴⁹ＢＦ₂＋（ホウ素）は
２０〜５０ｋｅＶ程度、³¹Ｐ＋（リン）は２０〜５０ｋ
ｅＶ程度、⁷⁵Ａｓ＋（砒素）は３０〜７０ｋｅＶ程度で
ある。

【００４０】次に、図１（ｅ）に示すように、基板全面
に、厚さ３０ｎｍ程度のシリコン酸化膜を、公知の方
法、例えば減圧CVD法で形成し、これを容量素子の誘電
体膜９として適用する。なお、誘電体膜９としては、熱
酸化膜法によって形成される熱酸化膜を用いてもよい。
また、誘電体膜９としては、シリコン酸化膜以外にもシ
リコン窒化膜や、シリコン酸化膜及びシリコン窒化膜を
積層した積層膜を用いることもできる。

【００４１】次に、CVD法により、誘電体膜９上に、１
×１０²¹atoms／ｃｍ³程度の濃度で不純物としてのリン
を含むシリコン膜を厚さ１０００〜２５００ｎｍ程度に
形成する。続いて、図示しないが、シリコン膜上に領域
ｂを覆うような形でレジストパターンを形成し、このレ
ジストパターンをマスクとして、例えば反応性イオンエ
ッチング法により、シリコン膜をエッチングする。これ
により、図１（ｆ）に示すように、領域ａのシリコン膜
が除去されて、領域ｂ上に第２電極として働く配線層１
０が形成される。

【００４２】シリコン膜に含まれる不純物としては、上
記の不純物拡散層８と同様のものが用いられる。

【００４３】以上の工程により、半導体基板に第１の電
極として働く不純物拡散層８、誘電体膜９及び第２の電
極として働く配線層１０を構成してなる容量素子が形成
される。

【００４４】その後、領域ａには既知の方法により、例
えばMOSトランジスタを形成して、大容量の容量素子を
構成してなる半導体装置を製造することができる。

【００４５】図２は本発明の第２の実施形態を示すもの
である。図２（ａ）に示すトレンチ素子分離を形成する
までの工程は、第１の実施形態と同じ工程により行われ
る。

【００４６】図２（ｂ）に示すように、通常のMOSFET形
成工程に従い、半導体基板の領域ａに、しきい値電圧を
設定するためにイオン注入し、熱酸化によりゲート酸化
膜を形成し、CVD法によりポリシリコン膜を形成し、レ
ジストパターンを形成し、RIE法によりポリシリコン膜
をエッチングしてゲート電極部を形成する。そして基板
全面に、CVD法によりシリコン酸化膜を形成し、全面エ
ッチバックしてゲート電極部の側面にゲートサイドウォ
ールを形成する。この工程により、MOSFETのゲート電極
２７を形成する。

【００４７】次に、図２（ｃ）に示すように、領域ｂに
開口部を有するようにレジストパターン１９を形成し、
RIE法により領域ｂの埋め込み酸化膜２６を除去する。

【００４８】次に、図２（ｄ）に示すように、レジスト
パターン１９を除去した後、基板全体に斜め方向から１
×１０¹⁶ｃｍ^-2程度のドーズ量でリンまたは砒素をシリ
コン基板２１にイオン注入し、領域ａにおけるMOSFETの
ゲート電極２７及びMOSFETのソース／ドレイン部分への
不純物導入が行われる。また同時に領域ｂのシリコン基
板２１への不純物導入が行われ、容量素子の第１の電極
として働く不純物拡散層２８が形成される。

【００４９】次に図２（ｅ）に示すように、基板全面
に、厚さ５〜２０ｎｍ程度のシリコン酸化膜と、厚さ１
５〜３０ｎｍ程度のシリコン窒化膜を減圧CVD法で順次
形成し、この積層膜を容量素子の誘電体膜２９として使
用する。なお、シリコン窒化膜の代わりにＡｌ、Ｔａ、
Ｚｒ、Ｓｒ等の酸化膜を同じ程度の膜厚で形成してもよ
い。

【００５０】次に、CVD法により、基板全面に、層間絶
縁膜３２としてのBPSG膜を厚さ１〜２μｍ程度に堆積
し、８００〜９００℃程度の温度でリフロー処理を行
う。続いてCMP法により、層間絶縁膜３２の厚さが０．
８〜１．５μｍになるまで研磨して、さらに平坦化を行
う。

【００５１】次に、図２（ｆ）に示すように、フォトリ
ソグラフィー及びドライエッチングにより、領域ａの一
部において層間絶縁膜３２エッチングし、コンタクトホ
ール３３を開口する。

【００５２】次に、図２（ｇ）に示すように、フォトリ
ソグラフィー及びシリコン窒化膜をエッチングストップ
とするドライエッチングにより、領域ｂの層間絶縁膜３
２を除去する。

【００５３】次に、基板全面に、スパッタ法により、金
属膜としてのチタン薄膜を堆積し、さらにCVD法によ
り、タングステンを堆積し、全面をエッチバックして、
コンタクトプラグ３４を形成する。

【００５４】さらに、基板全面にアルミニウム等の金属
膜を堆積した後、フォトリソグラフィーとドライエッチ
ングにより所望の形状にパターニングされ、金属配線３
５が形成される。

【００５５】なお、金属膜としては、アルミニウム、チ
タン膜又はそれらの合金等が挙げられる。合金の具体例
としては、ＡｌＣｕ、ＡｌＳｉ、ＡｌＳｉＣｕ等が挙げ
られる。さらに、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｗ等の金属と
ＡｌＣｕ、ＡｌＳｉ、ＡｌＳｉＣｕ等のアルミニウム合
金との積層膜を使用することも可能である。

【００５６】以上のようにして容量素子の第１の電極と
して働く不純物拡散層２８、誘電体膜２９、第２の電極
として働く配線層（コンタクトプラグ３４及び金属配線
３５）からなる容量素子を構成する半導体装置が形成さ
れる。

【００５７】

【発明の効果】本発明の方法によれば、トレンチ素子分
離工程用のトレンチ及び容量素子を形成するためのトレ
ンチを同時に形成しているので、レジストパターンの形
成工程やエッチング工程を増加することもなく、シリコ
ン基板の凹凸を利用することにより、同一占有面積で大
容量の容量素子を同一コストで形成することが可能とな
る。

【００５８】また本発明の方法では、トレンチを形成し
た後、トレンチ表面に酸化膜を形成し、除去することで
トレンチ表面の結晶欠陥層を除去しているので、結晶欠
陥の発生を抑制でき、高い信頼度を有する半導体装置の
製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による、トレンチ素子
分離工程を利用した容量素子を構成する半導体装置の製
造方法を説明する工程断面図である。

【図２】本発明の第２の実施形態による、トレンチ素子
分離工程を利用した容量素子を構成する半導体装置の製
造方法を説明する工程断面図である。

【図３】本発明の容量素子を形成する領域におけるトレ
ンチのパターン図である。

【図４】従来の容量素子を形成する領域におけるトレン
チのパターン図及び容量素子の製造方法を示す工程断面
図である。

【符号の説明】

１、１１、２１シリコン基板２パッドシリコン酸化膜３シリコン窒化膜４ａ、４ｂトレンチ５ａ、５ｂ、５ｃ凸部６、２６埋め込みシリコン酸化膜７、１８、１９レジストパターン８、１３、２８不純物拡散層９、２９誘電体膜１０配線層１２第１の酸化膜１４容量素子の絶縁膜（容量絶縁膜）１５電極引き出し用窓１６容量素子の両極電極１７容量素子の両極電極（金属配線）２０ライン状凸部２２円柱状凸部２３円柱状凹部２７ゲート電極３２層間絶縁膜３３コンタクトホール３４コンタクトプラグ３５金属配線Ｍ酸化膜残留部

Claims

【特許請求の範囲】

【請求項１】半導体基板に第１の電極として働く不純
物拡散層、誘電体膜及び第２の電極として働く配線層を
形成してなる容量素子を構成する半導体装置を製造する
にあたり、半導体基板に、素子分離用のトレンチと、容量素子を形
成する領域に所望のパターンに配置されるトレンチとを
同時に形成する工程と、トレンチ表面を酸化して酸化膜を形成し、酸化膜を除去
する工程と、半導体基板の容量素子を形成する領域に不純物を注入し
て不純物拡散層を形成する工程と、不純物拡散層上に誘電体膜を形成する工程と、誘電体膜上に配線層を形成する工程とを含む半導体装置
の製造方法。
【請求項２】容量素子を形成する領域に所望のパター
ンに配置されるトレンチが、半導体基板に複数のライン
状凸部及びスペースを有するストライプパターンを形成
する請求項１に記載の半導体装置の製造方法。
【請求項３】容量素子を形成する領域に所望のパター
ンに配置されたトレンチが、半導体基板に複数の円柱状
凸部及びスペースを有するアレーパターンを形成する請
求項１に記載の半導体装置の製造方法。
【請求項４】波長λの露光装置の光源によりレジスト
を照射して、ライン状凸部のライン幅又は円柱状凸部の
直径を０．６〜２λの寸法に形成し、各ライン状凸部間
のスペース幅又は各円柱状凸部間のスペース幅を０．３
〜１λの寸法に形成する請求項２又は３に記載の半導体
装置の製造方法。