JP4158875B2 - Ａｃ型ｐｄｐの駆動方法および駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＣ型ＰＤＰの駆動方法および駆動装置に関する。
ＰＤＰ（Plasma Display Panel：プラズマディスプレイパネル）は、カラー画面の実用化を機にテレビジョン映像やコンピュータのモニタなどの用途で広く用いられるようになってきた。普及にともなって使用環境が多様化し、温度変化や電源電圧の変動に影響されない安定した表示を実現する駆動方法が求められている。
【０００２】
【従来の技術】
カラー表示デバイスとして、面放電形式のＡＣ型ＰＤＰが商品化されている。ここでいう面放電形式は、輝度を確保する表示放電において陽極および陰極となる表示電極（第１電極および第２電極）を、前面側または背面側の基板の上に平行に配列し、表示電極対と交差するようにアドレス電極（第３電極）を配列する形式である。表示電極の配列には、マトリクス表示の行毎に１対ずつ配列する形態と、第１および第２の表示電極を交互に等間隔に配列する形態とがある。後者の場合、配列の両端を除く表示電極は隣接する２行の表示に係わる。配列形態に係わらず、表示電極対は誘電体で被覆される。
【０００３】
面放電形式のＰＤＰの表示においては、各行に対応づけられた表示電極対の一方（第２電極）を行選択のためのスキャン電極として用い、スキャン電極とアドレス電極との間でのアドレス放電と、それをトリガーとした表示電極間のアドレス放電とを生じさせることによって、表示内容に応じて誘電体の帯電量（壁電荷量）を制御するアドレッシングが行われる。アドレッシングの後、表示電極対に交番極性の維持電圧Ｖｓを印加する。維持電圧Ｖｓは（１）式を満たす。
【０００４】
ＶｆXY−ＶｗXY＜Ｖｓ＜ＶｆXY …（１）
ＶｆXY：表示電極間の放電開始電圧
ＶｗXY：表示電極間の壁電圧
維持電圧Ｖｓの印加により、所定量の壁電荷の存在するセルのみでセル電圧（電極に印加する駆動電圧と壁電圧との和）が放電開始電圧ＶｆXYを越えて基板面に沿った面放電が生じる。印加周期を短くすると、視覚的に発光が連続する。
【０００５】
ＰＤＰの放電セルは基本的には２値発光素子である。したがって、中間調はフレーム期間における個々の放電セルの積分発光量を入力画像データの階調値に応じて設定することによって再現される。カラー表示は階調表示の一種であって、表示色は３原色の輝度の組合せによって決まる。階調表示には、１フレームを輝度の重み付けをした複数のサブフレーム（インタレース表示の場合はサブフィールド）で構成し、サブフレーム単位の発光（点灯）の有無の組合せによって積分発光量を設定する方法が用いられる。例えば２５６階調の表示をするにはフレームを輝度の重みがそれぞれ１、２、４、８、１６、３２、６４、１２８の８個のサブフレームに分割すればよい。一般に輝度の重み付けは発光回数によって設定される。
【０００６】
図１８は駆動シーケンスの概要を示す電圧波形図である。図示において、符号Ｘ，Ｙ，Ａは順に第１の表示電極、第２の表示電極、アドレス電極を表し、Ｘ，Ｙに添えた文字１〜ｎは表示電極Ｘ，Ｙに対応する行の配列順位を示し、Ａに添えた文字１〜ｍはアドレス電極Ａに対応する列の配列順位を示す。
【０００７】
各サブフレームに割り当てるサブフレーム期間Ｔｓｆは、画面の帯電分布を一様化するリセット期間ＴＲ、スキャンパルスＰｙおよびアドレスパルスＰａの印加によって表示内容に応じた帯電分布を形成するアドレス期間ＴＡ、およびサステインパルスＰｓの印加によって階調値に応じた輝度を確保するサステイン期間ＴＳに大別される。リセット期間ＴＲおよびアドレス期間ＴＡの長さは輝度の重みに係わらず一定であるが、サステイン期間ＴＳの長さは輝度の重みが大きいほど長い。図示の波形は一例であり、振幅・極性・タイミングを種々変更することが可能である。リセット期間ＴＲにおける帯電分布の一様化には、ランプ波形パルスを印加して電荷量を制御する手法が好適である。
【０００８】
図１９は従来におけるアドレス期間の駆動電圧波形を示す図である。
アドレス期間ＴＡにおいて、ｎ行ｍ列の画面に対する行選択のためのスキャン電極として用いる表示電極Ｙについて、個別の電位制御が行われる。アドレス期間ＴＡの開始時点で全ての表示電極Ｙを非選択電位Ｖｙａ２にバイアスした後、選択行ｉ（１≦ｉ≦ｎ）に対応した表示電極Ｙを一時的に選択電位Ｖｙａ１にバイアスする（スキャンパルスの印加）。なお、図示の行選択順位は行の配列順位と同じである。行選択に同期して、選択行のうちのアドレス放電を生じさせる選択セルが属する列のアドレス電極Ａを選択電位Ｖａａにバイアスする（アドレスパルスの印加）。非選択セルが属する列のアドレス電極Ａについては接地電位（通常、０ボルト）にする。そして、表示電極Ｘについては、選択行と非選択行とに係わらず、アドレッシングの開始から終了まで一定の電位Ｖｘａにバイアスする。
【０００９】
【発明が解決しようとする課題】
ＰＤＰにおいては、内部の帯電特性が動作温度に依存し、表示パターンによってセル間で帯電状態に差異が生じる。このことから、従来の駆動方法では、アドレス電極Ａと表示電極Ｙとの電極間ＡＹにおける帯電の過不足に起因したアドレッシングの誤りが起こり易いという問題があった。以下、この問題を説明する。
【００１０】
図２０は従来におけるアドレス期間のセル電圧の変化を示す波形図である。図中の太い実線はセル電圧（印加電圧と壁電圧の和）の適正な変化を示し、鎖線はセル電圧の不適正な変化を示す。
【００１１】
ここでは選択順位ｊの行におけるｋ番目の列のセルに注目する。注目行が選択行となる以前であって、選択行が１〜ｉ（ｉ＜ｊ）番目の行である期間に、ｋ番目の列に対応したアドレス電極Ａがアドレス電位Ｖａａにバイアスされる場合、すなわち行１から行ｉまでの列ｋの表示データＤ1,k 〜Ｄi,k が選択データである表示パターンを想定する。アドレス期間ＴＡの開始時点における電極間ＸＹの壁電圧をＶｗｘｙ１とし、電極間ＡＹの壁電圧をＶｗａｙ１とする。
【００１２】
動作温度が適正であれば、注目行が選択行となる以前の段階において、壁電圧はほぼ初期値のまま変化しない。したがって、注目行が選択行となって表示電極Ｙj が選択電位Ｖｙａ１にバイアスされ、かつアドレス電極Ａk がアドレス電位Ｖａａにバイアスされると、電極間ＡＹのセル電圧（Ｖｗａｙ１＋Ｖａａ−Ｖｙａ１）が放電閾値ＶｆAYを超えてアドレス放電が起こる。アドレス放電によって電極間ＡＹおよび電極間ＸＹの両方の壁電圧が変化し、後続のサステイン期間の動作に適した電荷状態が形成される。アドレス放電によって電極間ＸＹに壁電圧Ｖｗｘｙ２が生じ、電極間ＡＹに壁電圧Ｖｗａｙ２が生じる。
【００１３】
注目行が選択行となる以前では、アドレス電極Ａk がアドレス電位Ｖａａにバイアスされたとしても、注目行の電極間ＡＹのセル電圧は放電開始閾値ＶｆAYよりも低いので、放電は起こらないはずである。しかし、環境温度が上昇したり、表示に伴う発熱が蓄積したりしてセル温度が常温より高くなるにつれて、電極間ＡＹのセル電圧と放電開始閾値ＶｆAYとが近づくので、セル電圧がＶｆAY以下であっても、極めて微小な放電が生じて電極間ＡＹの壁電圧が変化してしまう。残留していた微量の空間電荷の影響で壁電圧が変化する場合もある。この壁電圧の変化に起因して、注目行が選択行となった時点での電極間ＡＹのセル電圧が通常よりも低くなり、アドレス放電強度（放電による壁電圧の変化量）が小さくなる。したがって、アドレス放電時に電極間ＡＹの壁電圧の変化と同時に起こるはずの電極間ＸＹの壁電圧変化の量も小さいものとなる。この場合、点灯すべきセルの電極間ＸＹの壁電圧（Ｖｗｘｙ２’）が不十分であるので、以後のサステイン期間で点灯ミスが生じて表示が乱れる。
【００１４】
このような意図しない壁電圧の変化を抑えるには、表示電極Ｙの非選択電位Ｖｙａ２とアドレス電極Ａのアドレス電位Ｖａａとの差を小さくすればよい。しかし、電極間ＡＹでのアドレス放電の強度を確保するために、選択電位Ｖｙａ１とアドレス電位Ｖａａとの差を十分に大きい値に設定しなければならない。したがって、非選択電位Ｖｙａ２とアドレス電位Ｖａａとの差を小さくし、非選択電位のアドレス電位に近づけることは、表示電極Ｙの選択電位Ｖｙａ１と非選択電位Ｖｙａ２との差を拡大することを意味し、スキャン回路部品の耐電圧の増大を要求する。アドレス期間においては、スキャンドライバと呼称される集積回路部品の電源端子間に、選択電位Ｖｙａ１と非選択電位Ｖｙａ２との差に相当する電圧が加わる。これに耐える仕様のスキャンドライバを使用しなければならない。集積回路の耐圧の増大は、部品価格の大幅な上昇を招く。
【００１５】
本発明は、回路部品の耐電圧を増大することなく、動作環境の変化の影響が小さいアドレッシングを実現し、表示の安定を図ることを目的としている。
【００１６】
【課題を解決するための手段】
本発明においては、アドレッシングを行うアドレス期間において、スキャン電極を、当該スキャン電極が選択電位にバイアスされる以前である選択待ち期間内の少なくとも一部の時間にわたって、電源ラインとの通電が高インピーダンスとなる状態にする。これにより、電源からセルへのスキャン電極を介した電流供給が実質的に断ち切られ、壁電荷の変化が抑制される。すなわち、非選択電位Ｖｙａ２とアドレス電位Ｖａａとの差を小さくし、非選択電位をアドレス電位に近づけなくても、適正なアドレス放電を生じさせることができる。
【００１７】
【発明の実施の形態】
図１は本発明に係る表示装置の構成図である。表示装置１００は、ｍ列ｎ行の画面をもつ面放電型のＰＤＰ１と、縦横に並ぶ放電セルを選択的に発光させるためのドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１８】
ＰＤＰ１では、表示放電を生じさせるための表示電極Ｘ，Ｙが平行配置され、これら電極群と交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは画面の行方向（水平方向）に延び、表示電極Ｙはアドレッシングに際して行選択のためのスキャン電極として用いられる。アドレス電極Ａは列方向（垂直方向）に延びており、列選択のためのデータ電極として用いられる。
【００１９】
ドライブユニット７０は、駆動制御を担う制御回路７１、電源回路７３、Ｘドライバ７４、Ｙドライバ７７、およびアドレスドライバ８０を有している。ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示す多値画像データであるフレームデータＤｆが、各種の同期信号とともに入力される。制御回路７１は、フレームデータＤｆを一時的に記憶するフレームメモリ７１１および駆動電圧の制御データを記憶する波形メモリ７１２を備えている。
【００２０】
フレームデータＤｆは、フレームメモリ７１１に一旦格納された後、階調表示のためのサブフィールドデータＤｓｆに変換されてアドレスドライバ８０へ転送される。サブフィールドデータＤｓｆはｑ個のサブフィールドを表すｑビットの表示データであって（１サブピクセル当たり１ビットの表示データがｑ画面分集まったものとも言える）、サブフィールドは解像度ｍ×ｎの２値画像である。サブフィールドデータＤｓｆの各ビットの値は、該当する１つのサブフィールドにおけるサブピクセルの発光の要否、厳密にはアドレス放電の要否を示す。
【００２１】
Ｘドライバ７４は、ｎ本の表示電極Ｘの電位を一括に制御する。Ｙドライバ７７は、スキャン回路７８と共通ドライバ７９とからなる。スキャン回路７８はアドレッシングにおける行選択のための電位切換え手段である。アドレスドライバ８０は、サブフィールドデータＤｓｆに基づいて、計ｍ本のアドレス電極Ａの電位を制御する。これらドライバには電源回路７３から図示しない配線導体を介して所定の電力が供給される。
【００２２】
図２は本発明に係るＰＤＰのセル構造を示す図である。ＰＤＰ１は一対の基板構体（基板上に放電セルの構成要素を設けた構造体）１０，２０からなる。表示面ＥＳを構成する各放電セルにおいて、表示電極対（表示電極Ｘ，Ｙで構成される）とアドレス電極Ａとが交差する。表示電極Ｘ，Ｙは、前面側のガラス基板１１の内面に配列されており、それぞれが面放電ギャップを形成する透明導電膜４１と行の全長にわたって延びる金属膜（バス電極）４２とからなる。表示電極対を被覆するように厚さ３０〜５０μｍ程度の誘電体層１７が設けられ、誘電体層１７の表面には保護膜１８としてマグネシア（ＭｇＯ）が被着されている。アドレス電極Ａは、背面側のガラス基板２１の内面に配列されており、誘電体層２４によって被覆されている。誘電体層２４の上には、高さ１５０μｍ程度の帯状の隔壁２９が各アドレス電極Ａの間に１つずつ設けられている。これらの隔壁２９によって放電空間が行方向に列毎に区画されている。放電空間のうちの各列に対応した列空間３１は全ての行に跨がって連続している。そして、アドレス電極Ａの上方および隔壁２９の側面を含めて背面側の内面を被覆するように、カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。図中の斜体アルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線によって局部的に励起されて発光する。
【００２３】
表示において、１サブフィールド分の期間は上述のとおりリセット期間ＴＲ、アドレス期間ＴＡ、およびサステイン期間ＴＳに大別される（図１８参照）。以下、本発明に係るアドレス期間ＴＡの駆動の形態を説明する。
【００２４】
図３はスキャン回路の構成図、図４はスキャンドライバと呼称されるスイッチ回路の構成図である。
スキャン回路７８０は、ｎ本の表示電極Ｙの電位を個別に２値制御するための複数個のスキャンドライバ７８１、およびスキャンドライバ群に印加する電圧を切り換えるための２個のスイッチ（詳しくはＦＥＴに代表されるスイッチングデバイス）Ｑ５０，Ｑ６０を有する。各スキャンドライバ７８１は集積回路装置であり、ｊ本の表示電極Ｙの制御を受け持つ。実用化されている典型的なスキャンドライバ７８１において、ｊは６０〜１２０程度である。
【００２５】
図４のように、各スキャンドライバ７８１では、ｊ本の表示電極Ｙのそれぞれに一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個のスイッチＱｂは電源端子ＳＵに共通接続されている。スイッチＱａがオンすると、表示電極Ｙはその時点の電源端子ＳＤの電位にバイアスされ、スイッチＱｂがオンすると、表示電極Ｙはその時点の電源端子ＳＵの電位にバイアスされる。制御回路７１からのスキャン制御信号ＳＣはデータコントローラ内のシフトレジスタを介してスイッチＱａ，Ｑｂに与えられ、クロックに同期したシフト動作によって所定順序の行選択が実現される。また、データコントローラは高インピータンス制御信号ＨＺに従ってスイッチＱａ，Ｑｂが同時にオフとなる制御（フロ−ティング制御）を行う。このとき電流経路が断たれ、表示電極Ｙの出力は高インピーダンス状態になる。スキャンドライバ７８１には、サステインパルスを印加するときの電流路となるダイオードＤａ，Ｄｂも集積化されている。
【００２６】
図３に戻って、全てのスキャンドライバ７８１の電源端子ＳＵは共通にスイッチＱ５０に接続され、全てのスキャンドライバ７８１の電源端子ＳＤは共通にスイッチＱ６０に接続されている。スイッチＱ５０，Ｑ６０は、スキャンドライバ７８１をサステインパルスの印加にも利用するために設けられている。アドレス期間において、スイッチＱ５０のオンにより電源端子ＳＵは選択電位Ｖｙａ１にバイアスされ、スイッチＱ６０のオンにより電源端子ＳＤは非選択電位Ｖｙａ２にバイアスされる。サステイン期間においては、スイッチＱ５０，Ｑ６０はオフとされ、スキャンドライバ内の全てのスイッチＱａ，Ｑｂも高インピーダンス制御信号ＨＺによってオフとされる。したがって、電源端子ＳＵ，ＳＤの電位はサステイン回路７９０の動作に依存する。サステイン回路７９０は、表示電極Ｙの電位を点灯維持電位Ｖｓまたは接地電位に切り換えるためのスイッチと、表示電極と表示電極との電極間ＸＹの静電容量の充放電をＬＣ共振を利用して高速に行う電力回収回路とをもつ。
【００２７】
図５はアドレス期間の駆動電圧波形の第１例を示す図である。
本例のアドレッシングの行選択順は配列順である。２番目以降の表示電極Ｙ2 〜Ｙn の電位状態を、行選択の時期が到来する直前まで高インピーダンス状態とし、表示電極Ｙからセルへの電流供給を断つ。行選択の少し前で表示電極Ｙ1 〜Ｙn をいったん非選択電位Ｖｙａ２にバイアスし、行選択時には選択電位Ｖｙａ１にバイアスする。そして、行選択が終了した後に、再び非選択電位Ｖｙａ２にバイアスする。
【００２８】
図６はアドレス期間のセル電圧の変化を示す図である。同図において表示パターンの想定は図２０と同様である。
行選択以前の選択待ち期間のほぼ全体にわたって、表示電極Ｙを通る電流経路が断たれている。つまり、表示電極Ｙが高インピーダンス状態であるので、セルへの電荷の供給はなく、高温時であっても壁電圧（壁電荷）の変化はほとんど無い。したがって、行選択時点における選択電位Ｖｙａ１へのバイアスにより、電極間ＡＹおよび電極間ＸＹで十分な強度のアドレス放電が起こり、電極間ＸＹに適正な壁電圧Ｖｗｘｙ２が生じる。
【００２９】
図７は駆動電圧波形の第１例に係るスキャン回路の制御を示すタイミングチャートである。
アドレス期間ＴＡではサステイン回路７９０は動作していない。スイッチ制御信号ＹＡＵ，ＹＡＤをオンとし、スキャンドライバ７８１の電源端子ＳＵ，ＳＤに電位Ｖｙａ１，Ｖｙａ２を与える。アドレス期間ＴＡでは、行ごとに高インピーダンス制御信号ＨＺのタイミングを設定してスキャンドライバ７８１の出力状態を制御する。なお、サステイン期間ＴＳでは、スイッチ制御信号ＹＡＵ，ＹＡＤをオフとし、かつ高インピーダンス制御信号ＨＺをオンとし、スキャンドライバ７８１を動作しないようにする。
【００３０】
図８はアドレス期間の駆動電圧波形の第２例を示す図である。本実施例では、行選択の時期が到来するまで、表示電極Ｙへの電流経路を断ち、表示電極Ｙをフロ−ティングにして、つまり高インピーダンスとし、行選択時に表示電極Ｙを選択電位Ｖｙａ１にバイアスする。行選択が終わると、表示電極Ｙを非選択電位Ｖｙａ２にバイアスする。
【００３１】
図９はアドレス期間の駆動電圧波形の第３例を示す図である。本実施例では、行選択の時期が到来するまで、表示電極Ｙに係る電流経路を高インピーダンスとし、行選択時に表示電極Ｙを選択電位Ｖｙａ１にバイアスする。その後、行選択が終わった行の表示電極Ｙへの電流経路を再び断って出力を高インピーダンスにする。
【００３２】
図１０はアドレス期間の駆動電圧波形の第４例を示す図である。本実施例では、行選択の時期が到来するまで、電流経路を断って出力を高インピーダンスに保ち、行選択の直前にいったん表示電極Ｙを非選択電位Ｖｙａ２にバイアスする。行選択時には表示電極Ｙを選択電位Ｖｙａ１にバイアスし、行選択の後に再び高インピーダンス状態に設定する。
【００３３】
図１１はアドレス期間の駆動電圧波形の第５例を示す図である。本実施例では、行選択の時期が到来するまで電流経路を高インピーダンスに保ち、行選択時には表示電極Ｙを選択電位Ｖｙａ１にバイアスする。その後、いったん表示電極Ｙを接地電位に戻し、電流経路を高インピーダンスにする。
【００３４】
図１２はアドレス期間の駆動電圧波形の第６例を示す図である。表示電極Ｙの電位が接地電位に近い値であるときに電流経路を断ってフロ−ティングにすると、スキャンドライバ７８１の仕様によっては、端子間に加わる電圧が耐圧を超えてしまい、スキャンドライバ７８１が破壊する可能性がある。そのような場合に本実施例は有用である。表示電極Ｙをいったん非選択電位Ｖｙａ２に固定し、その状態でフロ−ティングにして高インピーダンスにする。
【００３５】
図１３はアドレス期間の駆動電圧波形の第７例を示す図である。この実施例は、 第６例と同様に表示電極Ｙをいったん非選択電位Ｖｙａ２に固定した後に、電流経路を断って高インピーダンスに保つものである。行選択時には表示電極Ｙを選択電位Ｖｙａ１にバイアスし、行選択が終わった行から順に電流経路を再び断って高インピーダンスにする。
【００３６】
以上の実施例は、行毎に電流経路を断って出力を高インピーダンスにする制御をしているが、複数の行をまとめてブロックごとに制御することも可能である。図１４にその実施例（第８例）を示す。ここでは２つのブロックＢ１，Ｂ２に分ける構成で説明するが、３以上のブロック分けも可能である。例えばスキャンドライバ７８１ごとにブロックを構成すればよい。図中のアドレス期間ＴＡの前半ＴＡ１では１番目のブロックＢ１のみが行選択の対象であり、２番目のブロックＢ２の表示電極Ｙへの電流経路は断たれ出力が高インピーダンスとされる。ブロックＢ２については後半ＴＡ２で行選択を行う。
【００３７】
図１５は駆動電圧波形の第８例に係るスキャン回路の制御を示すタイミングチャートである。アドレス期間ＴＡの全期間においてブロックＢ１に対する高インピーダンス制御信号ＨＺはオフであり、前半ＴＡ１においてブロックＢ２に対する高インピーダンス制御信号ＨＺがオンである。
【００３８】
図１６はアドレス期間の駆動電圧波形の第９例を示す図、図１７は駆動電圧波形の第９例に係るスキャン回路の制御を示すタイミングチャートである。
後半ＴＡ２に行選択されるブロックＢ２のみについて、前半ＴＡ１を含む行選択以前の選択待ち期間にわたって表示電極Ｙに係る電流経路を断って出力を高インピーダンスにする。
【００３９】
なお、以上の実施例はアドレス電極Ａと表示電極Ｙとの間における高温時の壁電圧変化の抑制を主眼としたものであるが、アドレス電極Ａと表示電極Ｘとの間、または表示電極Ｘと表示電極Ｙとの間で壁電圧が変化することも考えられる。したがって、アドレス期間ＴＡの一部または全期間において表示電極Ｘに係る電流経路を高インピーダンスにすることも、本発明に含まれる。
【００４０】
【発明の効果】
請求項１ないし請求項８の発明によれば、回路部品の耐電圧を増大することなく、動作環境の変化の影響が小さいアドレッシングを実現し、表示の安定を図ることができる。
【００４１】
請求項２の発明によれば、電極状態を切換え制御の負担を軽減することができる。
【００４２】
請求項４ないし請求項６の発明によれば、駆動回路の簡単化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】本発明に係るＰＤＰのセル構造を示す図である。
【図３】スキャン回路の構成図である。
【図４】スキャンドライバと呼称されるスイッチ回路の構成図である。
【図５】アドレス期間の駆動電圧波形の第１例を示す図である。
【図６】アドレス期間のセル電圧の変化を示す図である。
【図７】駆動電圧波形の第１例に係るスキャン回路の制御を示すタイミングチャートである。
【図８】アドレス期間の駆動電圧波形の第２例を示す図である。
【図９】アドレス期間の駆動電圧波形の第３例を示す図である。
【図１０】アドレス期間の駆動電圧波形の第４例を示す図である。
【図１１】アドレス期間の駆動電圧波形の第５例を示す図である。
【図１２】アドレス期間の駆動電圧波形の第６例を示す図である。
【図１３】アドレス期間の駆動電圧波形の第７例を示す図である。
【図１４】アドレス期間の駆動電圧波形の第８例を示す図である。
【図１５】駆動電圧波形の第８例に係るスキャン回路の制御を示すタイミングチャートである。
【図１６】アドレス期間の駆動電圧波形の第９例を示す図である。
【図１７】駆動電圧波形の第９例に係るスキャン回路の制御を示すタイミングチャートである。
【図１８】駆動シーケンスの概要を示す電圧波形図である。
【図１９】従来におけるアドレス期間の駆動電圧波形を示す図である。
【図２０】従来におけるアドレス期間のセル電圧の変化を示す波形図である。
【符号の説明】
１ ＰＤＰ
ＥＳ 表示面
Ｘ 表示電極
Ｙ 表示電極（スキャン電極）
Ａ アドレス電極
ＴＡ アドレス期間
７０ ドライブユニット（駆動装置）
７１ 制御回路
７８１ スキャンドライバ（集積回路）
１００ 表示装置
Ｖｙａ１ 選択電位
Ｖａａ アドレス電位
Ｖｙａ２ 非選択電位
Ｂ１，Ｂ２ ブロック
【発明の属する技術分野】
本発明は、ＡＣ型ＰＤＰの駆動方法および駆動装置に関する。
ＰＤＰ（Plasma Display Panel：プラズマディスプレイパネル）は、カラー画面の実用化を機にテレビジョン映像やコンピュータのモニタなどの用途で広く用いられるようになってきた。普及にともなって使用環境が多様化し、温度変化や電源電圧の変動に影響されない安定した表示を実現する駆動方法が求められている。
【０００２】
【従来の技術】
カラー表示デバイスとして、面放電形式のＡＣ型ＰＤＰが商品化されている。ここでいう面放電形式は、輝度を確保する表示放電において陽極および陰極となる表示電極（第１電極および第２電極）を、前面側または背面側の基板の上に平行に配列し、表示電極対と交差するようにアドレス電極（第３電極）を配列する形式である。表示電極の配列には、マトリクス表示の行毎に１対ずつ配列する形態と、第１および第２の表示電極を交互に等間隔に配列する形態とがある。後者の場合、配列の両端を除く表示電極は隣接する２行の表示に係わる。配列形態に係わらず、表示電極対は誘電体で被覆される。
【０００３】
面放電形式のＰＤＰの表示においては、各行に対応づけられた表示電極対の一方（第２電極）を行選択のためのスキャン電極として用い、スキャン電極とアドレス電極との間でのアドレス放電と、それをトリガーとした表示電極間のアドレス放電とを生じさせることによって、表示内容に応じて誘電体の帯電量（壁電荷量）を制御するアドレッシングが行われる。アドレッシングの後、表示電極対に交番極性の維持電圧Ｖｓを印加する。維持電圧Ｖｓは（１）式を満たす。
【０００４】
ＶｆXY−ＶｗXY＜Ｖｓ＜ＶｆXY …（１）
ＶｆXY：表示電極間の放電開始電圧
ＶｗXY：表示電極間の壁電圧
維持電圧Ｖｓの印加により、所定量の壁電荷の存在するセルのみでセル電圧（電極に印加する駆動電圧と壁電圧との和）が放電開始電圧ＶｆXYを越えて基板面に沿った面放電が生じる。印加周期を短くすると、視覚的に発光が連続する。
【０００５】
ＰＤＰの放電セルは基本的には２値発光素子である。したがって、中間調はフレーム期間における個々の放電セルの積分発光量を入力画像データの階調値に応じて設定することによって再現される。カラー表示は階調表示の一種であって、表示色は３原色の輝度の組合せによって決まる。階調表示には、１フレームを輝度の重み付けをした複数のサブフレーム（インタレース表示の場合はサブフィールド）で構成し、サブフレーム単位の発光（点灯）の有無の組合せによって積分発光量を設定する方法が用いられる。例えば２５６階調の表示をするにはフレームを輝度の重みがそれぞれ１、２、４、８、１６、３２、６４、１２８の８個のサブフレームに分割すればよい。一般に輝度の重み付けは発光回数によって設定される。
【０００６】
図１８は駆動シーケンスの概要を示す電圧波形図である。図示において、符号Ｘ，Ｙ，Ａは順に第１の表示電極、第２の表示電極、アドレス電極を表し、Ｘ，Ｙに添えた文字１〜ｎは表示電極Ｘ，Ｙに対応する行の配列順位を示し、Ａに添えた文字１〜ｍはアドレス電極Ａに対応する列の配列順位を示す。
【０００７】
各サブフレームに割り当てるサブフレーム期間Ｔｓｆは、画面の帯電分布を一様化するリセット期間ＴＲ、スキャンパルスＰｙおよびアドレスパルスＰａの印加によって表示内容に応じた帯電分布を形成するアドレス期間ＴＡ、およびサステインパルスＰｓの印加によって階調値に応じた輝度を確保するサステイン期間ＴＳに大別される。リセット期間ＴＲおよびアドレス期間ＴＡの長さは輝度の重みに係わらず一定であるが、サステイン期間ＴＳの長さは輝度の重みが大きいほど長い。図示の波形は一例であり、振幅・極性・タイミングを種々変更することが可能である。リセット期間ＴＲにおける帯電分布の一様化には、ランプ波形パルスを印加して電荷量を制御する手法が好適である。
【０００８】
図１９は従来におけるアドレス期間の駆動電圧波形を示す図である。
アドレス期間ＴＡにおいて、ｎ行ｍ列の画面に対する行選択のためのスキャン電極として用いる表示電極Ｙについて、個別の電位制御が行われる。アドレス期間ＴＡの開始時点で全ての表示電極Ｙを非選択電位Ｖｙａ２にバイアスした後、選択行ｉ（１≦ｉ≦ｎ）に対応した表示電極Ｙを一時的に選択電位Ｖｙａ１にバイアスする（スキャンパルスの印加）。なお、図示の行選択順位は行の配列順位と同じである。行選択に同期して、選択行のうちのアドレス放電を生じさせる選択セルが属する列のアドレス電極Ａを選択電位Ｖａａにバイアスする（アドレスパルスの印加）。非選択セルが属する列のアドレス電極Ａについては接地電位（通常、０ボルト）にする。そして、表示電極Ｘについては、選択行と非選択行とに係わらず、アドレッシングの開始から終了まで一定の電位Ｖｘａにバイアスする。
【０００９】
【発明が解決しようとする課題】
ＰＤＰにおいては、内部の帯電特性が動作温度に依存し、表示パターンによってセル間で帯電状態に差異が生じる。このことから、従来の駆動方法では、アドレス電極Ａと表示電極Ｙとの電極間ＡＹにおける帯電の過不足に起因したアドレッシングの誤りが起こり易いという問題があった。以下、この問題を説明する。
【００１０】
図２０は従来におけるアドレス期間のセル電圧の変化を示す波形図である。図中の太い実線はセル電圧（印加電圧と壁電圧の和）の適正な変化を示し、鎖線はセル電圧の不適正な変化を示す。
【００１１】
ここでは選択順位ｊの行におけるｋ番目の列のセルに注目する。注目行が選択行となる以前であって、選択行が１〜ｉ（ｉ＜ｊ）番目の行である期間に、ｋ番目の列に対応したアドレス電極Ａがアドレス電位Ｖａａにバイアスされる場合、すなわち行１から行ｉまでの列ｋの表示データＤ1,k 〜Ｄi,k が選択データである表示パターンを想定する。アドレス期間ＴＡの開始時点における電極間ＸＹの壁電圧をＶｗｘｙ１とし、電極間ＡＹの壁電圧をＶｗａｙ１とする。
【００１２】
動作温度が適正であれば、注目行が選択行となる以前の段階において、壁電圧はほぼ初期値のまま変化しない。したがって、注目行が選択行となって表示電極Ｙj が選択電位Ｖｙａ１にバイアスされ、かつアドレス電極Ａk がアドレス電位Ｖａａにバイアスされると、電極間ＡＹのセル電圧（Ｖｗａｙ１＋Ｖａａ−Ｖｙａ１）が放電閾値ＶｆAYを超えてアドレス放電が起こる。アドレス放電によって電極間ＡＹおよび電極間ＸＹの両方の壁電圧が変化し、後続のサステイン期間の動作に適した電荷状態が形成される。アドレス放電によって電極間ＸＹに壁電圧Ｖｗｘｙ２が生じ、電極間ＡＹに壁電圧Ｖｗａｙ２が生じる。
【００１３】
注目行が選択行となる以前では、アドレス電極Ａk がアドレス電位Ｖａａにバイアスされたとしても、注目行の電極間ＡＹのセル電圧は放電開始閾値ＶｆAYよりも低いので、放電は起こらないはずである。しかし、環境温度が上昇したり、表示に伴う発熱が蓄積したりしてセル温度が常温より高くなるにつれて、電極間ＡＹのセル電圧と放電開始閾値ＶｆAYとが近づくので、セル電圧がＶｆAY以下であっても、極めて微小な放電が生じて電極間ＡＹの壁電圧が変化してしまう。残留していた微量の空間電荷の影響で壁電圧が変化する場合もある。この壁電圧の変化に起因して、注目行が選択行となった時点での電極間ＡＹのセル電圧が通常よりも低くなり、アドレス放電強度（放電による壁電圧の変化量）が小さくなる。したがって、アドレス放電時に電極間ＡＹの壁電圧の変化と同時に起こるはずの電極間ＸＹの壁電圧変化の量も小さいものとなる。この場合、点灯すべきセルの電極間ＸＹの壁電圧（Ｖｗｘｙ２’）が不十分であるので、以後のサステイン期間で点灯ミスが生じて表示が乱れる。
【００１４】
このような意図しない壁電圧の変化を抑えるには、表示電極Ｙの非選択電位Ｖｙａ２とアドレス電極Ａのアドレス電位Ｖａａとの差を小さくすればよい。しかし、電極間ＡＹでのアドレス放電の強度を確保するために、選択電位Ｖｙａ１とアドレス電位Ｖａａとの差を十分に大きい値に設定しなければならない。したがって、非選択電位Ｖｙａ２とアドレス電位Ｖａａとの差を小さくし、非選択電位のアドレス電位に近づけることは、表示電極Ｙの選択電位Ｖｙａ１と非選択電位Ｖｙａ２との差を拡大することを意味し、スキャン回路部品の耐電圧の増大を要求する。アドレス期間においては、スキャンドライバと呼称される集積回路部品の電源端子間に、選択電位Ｖｙａ１と非選択電位Ｖｙａ２との差に相当する電圧が加わる。これに耐える仕様のスキャンドライバを使用しなければならない。集積回路の耐圧の増大は、部品価格の大幅な上昇を招く。
【００１５】
本発明は、回路部品の耐電圧を増大することなく、動作環境の変化の影響が小さいアドレッシングを実現し、表示の安定を図ることを目的としている。
【００１６】
【課題を解決するための手段】
本発明においては、アドレッシングを行うアドレス期間において、スキャン電極を、当該スキャン電極が選択電位にバイアスされる以前である選択待ち期間内の少なくとも一部の時間にわたって、電源ラインとの通電が高インピーダンスとなる状態にする。これにより、電源からセルへのスキャン電極を介した電流供給が実質的に断ち切られ、壁電荷の変化が抑制される。すなわち、非選択電位Ｖｙａ２とアドレス電位Ｖａａとの差を小さくし、非選択電位をアドレス電位に近づけなくても、適正なアドレス放電を生じさせることができる。
【００１７】
【発明の実施の形態】
図１は本発明に係る表示装置の構成図である。表示装置１００は、ｍ列ｎ行の画面をもつ面放電型のＰＤＰ１と、縦横に並ぶ放電セルを選択的に発光させるためのドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１８】
ＰＤＰ１では、表示放電を生じさせるための表示電極Ｘ，Ｙが平行配置され、これら電極群と交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは画面の行方向（水平方向）に延び、表示電極Ｙはアドレッシングに際して行選択のためのスキャン電極として用いられる。アドレス電極Ａは列方向（垂直方向）に延びており、列選択のためのデータ電極として用いられる。
【００１９】
ドライブユニット７０は、駆動制御を担う制御回路７１、電源回路７３、Ｘドライバ７４、Ｙドライバ７７、およびアドレスドライバ８０を有している。ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示す多値画像データであるフレームデータＤｆが、各種の同期信号とともに入力される。制御回路７１は、フレームデータＤｆを一時的に記憶するフレームメモリ７１１および駆動電圧の制御データを記憶する波形メモリ７１２を備えている。
【００２０】
フレームデータＤｆは、フレームメモリ７１１に一旦格納された後、階調表示のためのサブフィールドデータＤｓｆに変換されてアドレスドライバ８０へ転送される。サブフィールドデータＤｓｆはｑ個のサブフィールドを表すｑビットの表示データであって（１サブピクセル当たり１ビットの表示データがｑ画面分集まったものとも言える）、サブフィールドは解像度ｍ×ｎの２値画像である。サブフィールドデータＤｓｆの各ビットの値は、該当する１つのサブフィールドにおけるサブピクセルの発光の要否、厳密にはアドレス放電の要否を示す。
【００２１】
Ｘドライバ７４は、ｎ本の表示電極Ｘの電位を一括に制御する。Ｙドライバ７７は、スキャン回路７８と共通ドライバ７９とからなる。スキャン回路７８はアドレッシングにおける行選択のための電位切換え手段である。アドレスドライバ８０は、サブフィールドデータＤｓｆに基づいて、計ｍ本のアドレス電極Ａの電位を制御する。これらドライバには電源回路７３から図示しない配線導体を介して所定の電力が供給される。
【００２２】
図２は本発明に係るＰＤＰのセル構造を示す図である。ＰＤＰ１は一対の基板構体（基板上に放電セルの構成要素を設けた構造体）１０，２０からなる。表示面ＥＳを構成する各放電セルにおいて、表示電極対（表示電極Ｘ，Ｙで構成される）とアドレス電極Ａとが交差する。表示電極Ｘ，Ｙは、前面側のガラス基板１１の内面に配列されており、それぞれが面放電ギャップを形成する透明導電膜４１と行の全長にわたって延びる金属膜（バス電極）４２とからなる。表示電極対を被覆するように厚さ３０〜５０μｍ程度の誘電体層１７が設けられ、誘電体層１７の表面には保護膜１８としてマグネシア（ＭｇＯ）が被着されている。アドレス電極Ａは、背面側のガラス基板２１の内面に配列されており、誘電体層２４によって被覆されている。誘電体層２４の上には、高さ１５０μｍ程度の帯状の隔壁２９が各アドレス電極Ａの間に１つずつ設けられている。これらの隔壁２９によって放電空間が行方向に列毎に区画されている。放電空間のうちの各列に対応した列空間３１は全ての行に跨がって連続している。そして、アドレス電極Ａの上方および隔壁２９の側面を含めて背面側の内面を被覆するように、カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。図中の斜体アルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線によって局部的に励起されて発光する。
【００２３】
表示において、１サブフィールド分の期間は上述のとおりリセット期間ＴＲ、アドレス期間ＴＡ、およびサステイン期間ＴＳに大別される（図１８参照）。以下、本発明に係るアドレス期間ＴＡの駆動の形態を説明する。
【００２４】
図３はスキャン回路の構成図、図４はスキャンドライバと呼称されるスイッチ回路の構成図である。
スキャン回路７８０は、ｎ本の表示電極Ｙの電位を個別に２値制御するための複数個のスキャンドライバ７８１、およびスキャンドライバ群に印加する電圧を切り換えるための２個のスイッチ（詳しくはＦＥＴに代表されるスイッチングデバイス）Ｑ５０，Ｑ６０を有する。各スキャンドライバ７８１は集積回路装置であり、ｊ本の表示電極Ｙの制御を受け持つ。実用化されている典型的なスキャンドライバ７８１において、ｊは６０〜１２０程度である。
【００２５】
図４のように、各スキャンドライバ７８１では、ｊ本の表示電極Ｙのそれぞれに一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個のスイッチＱｂは電源端子ＳＵに共通接続されている。スイッチＱａがオンすると、表示電極Ｙはその時点の電源端子ＳＤの電位にバイアスされ、スイッチＱｂがオンすると、表示電極Ｙはその時点の電源端子ＳＵの電位にバイアスされる。制御回路７１からのスキャン制御信号ＳＣはデータコントローラ内のシフトレジスタを介してスイッチＱａ，Ｑｂに与えられ、クロックに同期したシフト動作によって所定順序の行選択が実現される。また、データコントローラは高インピータンス制御信号ＨＺに従ってスイッチＱａ，Ｑｂが同時にオフとなる制御（フロ−ティング制御）を行う。このとき電流経路が断たれ、表示電極Ｙの出力は高インピーダンス状態になる。スキャンドライバ７８１には、サステインパルスを印加するときの電流路となるダイオードＤａ，Ｄｂも集積化されている。
【００２６】
図３に戻って、全てのスキャンドライバ７８１の電源端子ＳＵは共通にスイッチＱ５０に接続され、全てのスキャンドライバ７８１の電源端子ＳＤは共通にスイッチＱ６０に接続されている。スイッチＱ５０，Ｑ６０は、スキャンドライバ７８１をサステインパルスの印加にも利用するために設けられている。アドレス期間において、スイッチＱ５０のオンにより電源端子ＳＵは選択電位Ｖｙａ１にバイアスされ、スイッチＱ６０のオンにより電源端子ＳＤは非選択電位Ｖｙａ２にバイアスされる。サステイン期間においては、スイッチＱ５０，Ｑ６０はオフとされ、スキャンドライバ内の全てのスイッチＱａ，Ｑｂも高インピーダンス制御信号ＨＺによってオフとされる。したがって、電源端子ＳＵ，ＳＤの電位はサステイン回路７９０の動作に依存する。サステイン回路７９０は、表示電極Ｙの電位を点灯維持電位Ｖｓまたは接地電位に切り換えるためのスイッチと、表示電極と表示電極との電極間ＸＹの静電容量の充放電をＬＣ共振を利用して高速に行う電力回収回路とをもつ。
【００２７】
図５はアドレス期間の駆動電圧波形の第１例を示す図である。
本例のアドレッシングの行選択順は配列順である。２番目以降の表示電極Ｙ2 〜Ｙn の電位状態を、行選択の時期が到来する直前まで高インピーダンス状態とし、表示電極Ｙからセルへの電流供給を断つ。行選択の少し前で表示電極Ｙ1 〜Ｙn をいったん非選択電位Ｖｙａ２にバイアスし、行選択時には選択電位Ｖｙａ１にバイアスする。そして、行選択が終了した後に、再び非選択電位Ｖｙａ２にバイアスする。
【００２８】
図６はアドレス期間のセル電圧の変化を示す図である。同図において表示パターンの想定は図２０と同様である。
行選択以前の選択待ち期間のほぼ全体にわたって、表示電極Ｙを通る電流経路が断たれている。つまり、表示電極Ｙが高インピーダンス状態であるので、セルへの電荷の供給はなく、高温時であっても壁電圧（壁電荷）の変化はほとんど無い。したがって、行選択時点における選択電位Ｖｙａ１へのバイアスにより、電極間ＡＹおよび電極間ＸＹで十分な強度のアドレス放電が起こり、電極間ＸＹに適正な壁電圧Ｖｗｘｙ２が生じる。
【００２９】
図７は駆動電圧波形の第１例に係るスキャン回路の制御を示すタイミングチャートである。
アドレス期間ＴＡではサステイン回路７９０は動作していない。スイッチ制御信号ＹＡＵ，ＹＡＤをオンとし、スキャンドライバ７８１の電源端子ＳＵ，ＳＤに電位Ｖｙａ１，Ｖｙａ２を与える。アドレス期間ＴＡでは、行ごとに高インピーダンス制御信号ＨＺのタイミングを設定してスキャンドライバ７８１の出力状態を制御する。なお、サステイン期間ＴＳでは、スイッチ制御信号ＹＡＵ，ＹＡＤをオフとし、かつ高インピーダンス制御信号ＨＺをオンとし、スキャンドライバ７８１を動作しないようにする。
【００３０】
図８はアドレス期間の駆動電圧波形の第２例を示す図である。本実施例では、行選択の時期が到来するまで、表示電極Ｙへの電流経路を断ち、表示電極Ｙをフロ−ティングにして、つまり高インピーダンスとし、行選択時に表示電極Ｙを選択電位Ｖｙａ１にバイアスする。行選択が終わると、表示電極Ｙを非選択電位Ｖｙａ２にバイアスする。
【００３１】
図９はアドレス期間の駆動電圧波形の第３例を示す図である。本実施例では、行選択の時期が到来するまで、表示電極Ｙに係る電流経路を高インピーダンスとし、行選択時に表示電極Ｙを選択電位Ｖｙａ１にバイアスする。その後、行選択が終わった行の表示電極Ｙへの電流経路を再び断って出力を高インピーダンスにする。
【００３２】
図１０はアドレス期間の駆動電圧波形の第４例を示す図である。本実施例では、行選択の時期が到来するまで、電流経路を断って出力を高インピーダンスに保ち、行選択の直前にいったん表示電極Ｙを非選択電位Ｖｙａ２にバイアスする。行選択時には表示電極Ｙを選択電位Ｖｙａ１にバイアスし、行選択の後に再び高インピーダンス状態に設定する。
【００３３】
図１１はアドレス期間の駆動電圧波形の第５例を示す図である。本実施例では、行選択の時期が到来するまで電流経路を高インピーダンスに保ち、行選択時には表示電極Ｙを選択電位Ｖｙａ１にバイアスする。その後、いったん表示電極Ｙを接地電位に戻し、電流経路を高インピーダンスにする。
【００３４】
図１２はアドレス期間の駆動電圧波形の第６例を示す図である。表示電極Ｙの電位が接地電位に近い値であるときに電流経路を断ってフロ−ティングにすると、スキャンドライバ７８１の仕様によっては、端子間に加わる電圧が耐圧を超えてしまい、スキャンドライバ７８１が破壊する可能性がある。そのような場合に本実施例は有用である。表示電極Ｙをいったん非選択電位Ｖｙａ２に固定し、その状態でフロ−ティングにして高インピーダンスにする。
【００３５】
図１３はアドレス期間の駆動電圧波形の第７例を示す図である。この実施例は、 第６例と同様に表示電極Ｙをいったん非選択電位Ｖｙａ２に固定した後に、電流経路を断って高インピーダンスに保つものである。行選択時には表示電極Ｙを選択電位Ｖｙａ１にバイアスし、行選択が終わった行から順に電流経路を再び断って高インピーダンスにする。
【００３６】
以上の実施例は、行毎に電流経路を断って出力を高インピーダンスにする制御をしているが、複数の行をまとめてブロックごとに制御することも可能である。図１４にその実施例（第８例）を示す。ここでは２つのブロックＢ１，Ｂ２に分ける構成で説明するが、３以上のブロック分けも可能である。例えばスキャンドライバ７８１ごとにブロックを構成すればよい。図中のアドレス期間ＴＡの前半ＴＡ１では１番目のブロックＢ１のみが行選択の対象であり、２番目のブロックＢ２の表示電極Ｙへの電流経路は断たれ出力が高インピーダンスとされる。ブロックＢ２については後半ＴＡ２で行選択を行う。
【００３７】
図１５は駆動電圧波形の第８例に係るスキャン回路の制御を示すタイミングチャートである。アドレス期間ＴＡの全期間においてブロックＢ１に対する高インピーダンス制御信号ＨＺはオフであり、前半ＴＡ１においてブロックＢ２に対する高インピーダンス制御信号ＨＺがオンである。
【００３８】
図１６はアドレス期間の駆動電圧波形の第９例を示す図、図１７は駆動電圧波形の第９例に係るスキャン回路の制御を示すタイミングチャートである。
後半ＴＡ２に行選択されるブロックＢ２のみについて、前半ＴＡ１を含む行選択以前の選択待ち期間にわたって表示電極Ｙに係る電流経路を断って出力を高インピーダンスにする。
【００３９】
なお、以上の実施例はアドレス電極Ａと表示電極Ｙとの間における高温時の壁電圧変化の抑制を主眼としたものであるが、アドレス電極Ａと表示電極Ｘとの間、または表示電極Ｘと表示電極Ｙとの間で壁電圧が変化することも考えられる。したがって、アドレス期間ＴＡの一部または全期間において表示電極Ｘに係る電流経路を高インピーダンスにすることも、本発明に含まれる。
【００４０】
【発明の効果】
請求項１ないし請求項８の発明によれば、回路部品の耐電圧を増大することなく、動作環境の変化の影響が小さいアドレッシングを実現し、表示の安定を図ることができる。
【００４１】
請求項２の発明によれば、電極状態を切換え制御の負担を軽減することができる。
【００４２】
請求項４ないし請求項６の発明によれば、駆動回路の簡単化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】本発明に係るＰＤＰのセル構造を示す図である。
【図３】スキャン回路の構成図である。
【図４】スキャンドライバと呼称されるスイッチ回路の構成図である。
【図５】アドレス期間の駆動電圧波形の第１例を示す図である。
【図６】アドレス期間のセル電圧の変化を示す図である。
【図７】駆動電圧波形の第１例に係るスキャン回路の制御を示すタイミングチャートである。
【図８】アドレス期間の駆動電圧波形の第２例を示す図である。
【図９】アドレス期間の駆動電圧波形の第３例を示す図である。
【図１０】アドレス期間の駆動電圧波形の第４例を示す図である。
【図１１】アドレス期間の駆動電圧波形の第５例を示す図である。
【図１２】アドレス期間の駆動電圧波形の第６例を示す図である。
【図１３】アドレス期間の駆動電圧波形の第７例を示す図である。
【図１４】アドレス期間の駆動電圧波形の第８例を示す図である。
【図１５】駆動電圧波形の第８例に係るスキャン回路の制御を示すタイミングチャートである。
【図１６】アドレス期間の駆動電圧波形の第９例を示す図である。
【図１７】駆動電圧波形の第９例に係るスキャン回路の制御を示すタイミングチャートである。
【図１８】駆動シーケンスの概要を示す電圧波形図である。
【図１９】従来におけるアドレス期間の駆動電圧波形を示す図である。
【図２０】従来におけるアドレス期間のセル電圧の変化を示す波形図である。
【符号の説明】
１ ＰＤＰ
ＥＳ 表示面
Ｘ 表示電極
Ｙ 表示電極（スキャン電極）
Ａ アドレス電極
ＴＡ アドレス期間
７０ ドライブユニット（駆動装置）
７１ 制御回路
７８１ スキャンドライバ（集積回路）
１００ 表示装置
Ｖｙａ１ 選択電位
Ｖａａ アドレス電位
Ｖｙａ２ 非選択電位
Ｂ１，Ｂ２ ブロック
Claims (8)
- マトリクス表示の行ごとに面放電のための電極対を構成する表示電極群、および前記表示電極群と交差するアドレス電極群が配列された表示面において、前記電極対の一方の表示電極をスキャン電極とし、 選択行のスキャン電極を選択電位にバイアスする行選択に同期させて、選択列のアドレス電極をアドレス電位にバイアスすることによってアドレッシングのための放電を生じさせるＡＣ型ＰＤＰの駆動方法であって、
アドレッシングを行うアドレス期間において、少なくとも１本のスキャン電極を、当該スキャン電極が選択電位にバイアスされる以前である選択待ち期間内の少なくとも一部の時間にわたって、電源ラインとの通電が高インピーダンスとなる状態にし、このスキャン電極を高インピーダンス状態にする前処理として、当該スキャン電極の電位を前記選択電位よりも前記アドレス電位に近い非選択電位とする
ことを特徴とするＡＣ型ＰＤＰの駆動方法。 - アドレッシングを行うアドレス期間において、少なくとも１本のスキャン電極を、当該スキャン電極が選択電位にバイアスされる以前および以後に、電源ラインとの通電が高インピーダンスとなる状態にする
請求項１記載のＡＣ型ＰＤＰの駆動方法。 - 前記非選択電位は接地電位である
請求項１記載のＡＣ型ＰＤＰの駆動方法。 - スキャン電極を高インピーダンス状態にする制御を行単位に行なう
請求項１記載のＡＣ型ＰＤＰの駆動方法。 - 行選択順に複数ずつ行をまとめたブロックを単位として、スキャン電極を高インピーダンス状態にする制御を行なう
請求項１記載のＡＣ型ＰＤＰの駆動方法。 - 行選択に用いる集積回路の１個あたりの駆動電極数ずつ行選択順に行をまとめたブロックを単位として、スキャン電極を高インピーダンス状態にする制御を行なう
請求項１記載のＡＣ型ＰＤＰの駆動方法。 - マトリクス表示の行ごとに面放電のための電極対を構成する表示電極群、および前記表示電極群と交差するアドレス電極群が配列された表示面において、前記電極対の一方の表示電極をスキャン電極とし、選択行のスキャン電極を選択電位にバイアスする行選択に同期させて、選択列のアドレス電極をアドレス電位にバイアスすることによってアドレッシングのための放電を生じさせるＡＣ型ＰＤＰの駆動装置であって、
アドレッシングを行うアドレス期間において、少なくとも１本のスキャン電極を、当該スキャン電極が選択電位にバイアスされる以前である選択待ち期間内の少なくとも一部の時間にわたって、電源ラインとの通電が高インピーダンスとなる状態にし、このスキャン電極を高インピーダンス状態にする前処理として、当該スキャン電極の電位を前記選択電位よりも前記アドレス電位に近い非選択電位とする
ことを特徴とするＡＣ型ＰＤＰの駆動装置。 - 請求項７記載の駆動装置と、それによって駆動されるＡＣ型ＰＤＰとから構成された
ことを特徴とする表示装置。
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